JP2002217418A - 薄膜半導体装置、その製造方法及び表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程の増加を最小限に抑えながらも、微
細化に適した所望の特性を有する容量素子を薄膜トラン
ジスタと共に同一基板上に形成可能な薄膜半導体装置、
その製造方法及びこれを用いた表示装置を提供する。 【解決手段】 基板１上に薄膜トランジスタ２１と容量
素子２２とを設けてなる薄膜半導体装置において、薄膜
トランジスタ２１のゲート電極３ａと容量素子２２の下
部電極３ｂとは、共通の金属材料からなる第１導電膜を
パターニングしたものであり、容量素子２２の誘電膜１
３は薄膜トランジスタ２１のゲート絶縁膜５層をエッチ
ングしてなる第１コンタクトホール１１の底面に露出さ
せた下部電極３ｂ上に設けられ、薄膜トランジスタ２１
の半導体薄膜層７に接続される電極配線１７ａと、容量
素子２２の上部電極１７ｂとは、共通の金属材料からな
る第２導電膜をパターニングしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
と容量素子とを同一基板上に設けてなる薄膜半導体装
置、その製造方法及びこれを用いた表示装置に関する。

【０００２】

【従来の技術】薄膜トランジスタ（thin film transist
or）を用いた駆動回路を有する表示装置においては、画
像表示の高精彩化が進む一方、滑らかな動画表示をする
ことが要求されてきている。この両者を実現させるため
には、各画素に配置される駆動回路を構成するデバイス
として、より微細でかつ応答速度の速いものを用いるこ
とが必須である。

【０００３】一般的に、表示装置に設けられる駆動回路
には、薄膜トランジスタと共に電圧保持用の容量素子が
組み込まれている。図６には、このような表示装置にお
いて表示パネルとなる基板１上に設けられる駆動回路の
要部断面構成図を示す。この図に示すように、表示装置
の駆動回路を構成する薄膜トランジスタＴｒと容量素子
Ｃとは、それぞれを構成する各層を共有する状態で形成
されている。

【０００４】すなわち、薄膜トランジスタＴｒは、例え
ば、下層側から順に、ゲート配線１０１ａ、ゲート絶縁
膜１０３ａ、および半導体薄膜層１０５ａを積層して構
成されている。そして、この薄膜トランジスタＴｒを覆
う状態で設けられた層間絶縁膜１０７にコンタクトホー
ル１０９ａが形成され、このコンタクトホール１０９ａ
を介して半導体薄膜層１０５ａのソース・ドレイン部分
に金属配線１１１が接続されている。

【０００５】一方、容量素子Ｃは、下層側から順に、薄
膜トランジスタＴｒのゲート配線１０１ａと同一層で構
成された下部電極１０１ｂ、薄膜トランジスタＴｒのゲ
ート絶縁膜１０３ａと同一層で構成された誘電膜１０３
ｂ、および薄膜トランジスタＴｒの半導体薄膜層１０５
ａと同一層で形成された上部電極１０５ｂを積層して構
成されている。そして、この上部電極１０５ｂから引き
出された配線部分に金属配線１１１が接続されている。

【０００６】

【発明が解決しようとする課題】ところが、このような
構成の薄膜トランジスタＴｒおよび容量素子Ｃを有する
薄膜半導体装置では、薄膜トランジスタＴｒに所望の特
性が得られるようにゲート絶縁膜１０３ａが設計されて
いるため、このゲート絶縁膜１０３ａと同一層で構成さ
れた誘電膜は、必ずしも容量素子Ｃの特性を満足するも
のではなかった。このため、例えば容量素子Ｃを大容量
化したい場合には、容量素子Ｃの占有面積を広げること
で所望の容量を確保する必要性が生じてくる。これは、
画素面積の微細化を妨げる要因になる。また、容量素子
Ｃの面積を大きくした場合、大面積の容量素子の全域に
亘ってその耐圧を確保することは困難であり、歩留まり
の低下を招く要因にもなる。

【０００７】さらに、容量素子Ｃの上部電極１０５ｂと
して、抵抗値の高い半導体薄膜が用いられており、これ
が応答速度の短縮化を妨げる要因になっている。この対
策としては次の２つが考えられている。先ず第１の対策
としては、上部電極１０５ｂを構成するシリコン膜部分
に高濃度の不純物を導入することが考えられている。し
かし、この方法では必ずしも十分に抵抗値を下げること
ができない。

【０００８】一方、第２の対策としては、図７に示すよ
うに、上部電極１０５ｂを構成する半導体薄膜の抵抗値
を補う目的で、容量素子Ｃの上部電極１０５ｂ上の全面
に亘って層間絶縁膜１０７を除去してコンタクトホール
１０９ｂを形成し、上部電極１０５ｂに広い面積で接続
させる状態で金属配線１１１を積層させる構成が考えら
れる。しかし、層間絶縁膜１０７にコンタクトホール１
０９ｂを形成する場合のエッチングにおいて、上部電極
１０５を構成する半導体薄膜層の結晶粒界等の微細な隙
間を介してエッチングが下層にまで進行し、誘電膜１０
３ｂにピンホール１１３を形成するおそれがある。この
ようなピンホール１１３は、上部電極１０５ｂと下部電
極１０１ｂとの短絡や耐圧不良の原因となるため、最適
な構造とは言い難い。

【０００９】そこで本発明は、製造工程の増加を最小限
に抑えながらも、微細化に適する所望の特性を有する容
量素子を薄膜トランジスタと共に同一基板上に形成する
ことが可能な薄膜半導体装置、その製造方法及びこれを
用いた表示装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】このような目的を達成す
るための本発明の薄膜半導体装置は、基板上に薄膜トラ
ンジスタと容量素子とを設けてなる薄膜半導体装置にお
いて、薄膜トランジスタのゲート電極と容量素子の下部
電極とは、共通の第１導電膜からなる。また、容量素子
の誘電膜は、薄膜トランジスタのゲート絶縁膜とは異な
る材料膜からなると共に、前記下部電極を底面とするコ
ンタクトホールの内壁を覆う状態で設けられる。そし
て、薄膜トランジスタの半導体薄膜層に接続される電極
配線と容量素子の上部電極とは、共通の第２導電膜から
なることを特徴としている。ここで、第１導電膜及び第
２導電膜は、金属材料からなることとする。

【００１１】さらに本発明は、上述した構成の薄膜半導
体装置の製造方法でもある。すなわち、薄膜トランジス
タをボトムゲート型とする場合には、先ず、第１導電膜
をパターニングしてなるゲート電極及び下部電極を覆う
状態で、基板上にゲート絶縁膜を形成し、ゲート電極上
に積層させる状態でゲート絶縁膜上に半導体薄膜層をパ
ターン形成する。次に、半導体薄膜層を覆う層間絶縁膜
をゲート絶縁膜上に形成し、当該層間絶縁膜及びゲート
絶縁膜をエッチングすることで下部電極に達する第１コ
ンタクトホールを形成する。その後、第１コンタクトホ
ール底面に露出する下部電極上に誘電膜を形成し、少な
くとも層間絶縁膜をエッチングすることで半導体薄膜層
に達する第２コンタクトホールを形成する。そして、誘
電膜を覆う第２導電膜をパターンニングすることによっ
て、この誘電膜を介して下部電極上に積層される上部電
極と、第２コンタクトホール底面の半導体薄膜層に接続
される電極配線とを形成する。

【００１２】一方、薄膜トランジスタをトップゲート型
とする場合には、先ず、基板上にパターン形成された半
導体薄膜層を覆う状態でゲート絶縁膜を形成し、次いで
ゲート絶縁膜を介して半導体薄膜層上に積層させる状態
で第１導電膜をパターニングしてなるゲート電極を形成
すると共に、当該第１導電膜をパターニングしてなる下
部電極を前記ゲート絶縁膜上に形成する。その後、ゲー
ト電極及び下部電極を覆う層間絶縁膜をゲート絶縁膜上
に形成し、当該層間絶縁膜をエッチングすることで下部
電極に達する第１コンタクトホールを形成する。以下、
薄膜トランジスタをボトムゲート型とした場合と同様に
行う。

【００１３】このような構成の薄膜半導体装置および製
造方法では、薄膜トランジスタのゲート電極と容量素子
の下部電極、さらに薄膜トランジスタに接続された電極
配線と容量素子の上部電極が、それぞれ共通の導電膜で
構成されているため、基板上に薄膜トランジスタと容量
素子とを個別に形成する場合と比較して、製造工程を簡
略化することができる。

【００１４】しかも、薄膜トランジスタのゲート絶縁膜
と容量素子の誘電膜とを異なる材料膜からなるものとし
たことで、それぞれの素子に所望の特性が得られる様
に、ゲート絶縁膜と誘電膜との構成材料を個別に選択す
ることができる。したがって、薄膜トランジスタの構成
にとらわれずに容量素子を構成し、その微細化を図るこ
とが可能になる。また、誘電膜は、下部電極を底面とす
るコンタクトホールの内壁を覆う状態で設けられること
から、下部電極上の誘電膜に対してエッチングストレス
が加わることがない。このため、上部電極と下部電極と
の短絡や耐圧不良の発生を抑えた容量素子が得られる。

【００１５】また、本発明は、このような構成の薄膜半
導体装置からなる駆動回路を画素毎に設けてなる表示装
置でもある。このような表示装置においては、上述した
ように薄膜トランジスタの構成にとらわれずに所望の誘
電率の誘電膜を用いて容量素子を構成し、その微細化を
図ることが可能になる。このため、画素面積の微細化が
図られ、また例えば駆動回路が形成された基板側から表
示光を取り出す方式の表示装置であれば、各画素の有効
表示面積が拡大される。さらに、容量素子の上部電極と
下部電極とを金属材料で形成した場合には、応答速度の
向上が図られる。このため、特に電流駆動が行われる有
機ＥＬ素子を用いた表示装置においては、画素数が増加
した場合においても、表示領域の全画素において表示速
度の均一な表示が行われる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。各実施形態においては、薄
膜半導体装置の構成をその製造工程順に説明し、次いで
この薄膜半導体装置を用いた表示装置の構成を説明す
る。

【００１７】（第１実施形態）図１及び図２は、本発明
の第１実施形態を説明するための断面工程図であり、以
下においてはボトムゲート型の薄膜トランジスタと容量
素子とを設けた薄膜半導体装置をその製造工程順に説明
する。

【００１８】先ず、図１（１）に示すように、石英ガラ
ス、透明性結晶化ガラス等の絶縁性を有する基板１上
に、第１絶縁膜２を形成する。そして、基板１の薄膜ト
ランジスタ領域１ａ上に薄膜トランジスタのゲート電極
３ａを形成すると共に、基板１の容量素子領域１ｂに容
量素子の下部電極３ｂを形成する。このゲート電極３ａ
と下部電極３ｂとは、共通の第１導電膜３からなり、例
えば、モリブデン／タンタル（Ｍｏ／Ｔａ）合金等の金
属材料からなる第１導電膜３を、厚さ３００から４００
ｎｍ程度にスパッタ成膜し、この第１導電膜３をパター
ニングすることによって形成する。

【００１９】次に、プラズマＣＶＤ法などにより、窒化
シリコン膜と酸化シリコン膜とを順次積層し、これによ
ってゲート電極３ａ及び下部電極３ｂを覆うゲート絶縁
膜５を第１絶縁膜２上に形成する。

【００２０】その後、図１（２）に示すように、基板１
の薄膜トランジスタ領域１ａ上に、例えば半導体薄膜層
７をパターン形成する。この際、先ず、高密度プラズマ
ＣＶＤ法等の低温プロセスにより、第１絶縁膜２上にポ
リシリコン膜またはアモルファスシリコン膜等の半導体
薄膜を形成する。次いで、この半導体薄膜上に、リソグ
ラフィー法によってレジストパターンを形成し、このレ
ジストパターンをマスクに用いたエッチングによって半
導体薄膜をパターニングする。その後、ここでの図示は
省略したが、この半導体薄膜層７にソース・ドレイン拡
散層を形成するための不純物注入を行う。これによっ
て、所望の形状の半導体薄膜層７を得る。尚、この半導
体薄膜層７は、アモルファスシリコンやポリシリコンか
らなるものに限定されることはなく、公知の方法によっ
て形成される単結晶シリコン膜やその他の半導体材料膜
からなる層であっても良い。また、以降の工程における
パターニングは、例えば上述したレジストパターンをマ
スクに用いたエッチングによることとする。

【００２１】次に、図１（３）に示すように、半導体薄
膜層７を覆う状態で、ゲート絶縁膜５上に層間絶縁膜９
を形成する。次いで、容量素子領域１ｂの下部電極３ｂ
を広く露出させる状態で、層間絶縁膜９及びゲート絶縁
膜５に第１コンタクトホール１１をパターン形成する。

【００２２】しかる後、図２（１）に示すように、第１
コンタクトホール１１の内壁を覆う状態で誘電膜１３を
形成する。この誘電膜１３は、窒化シリコン、酸化シリ
コン、窒化酸化シリコン、酸化タンタルなどの誘電体材
料のうちから所望の誘電率を有する材料を適宜選択して
用い、所望の容量が得られる様に設定された膜厚で形成
されることとする。

【００２３】また、この誘電膜１３は、必要に応じてパ
ターニングしても良い。この場合、少なくとも容量素子
領域１ｂの下部電極３ｂ上に誘電膜１３を残すこととす
る。

【００２４】次に、図２（２）に示すように、薄膜トラ
ンジスタ領域１ａの半導体薄膜層７に達する第２コンタ
クトホール１５を、層間絶縁膜９をパターンエッチング
することによって形成する。尚、薄膜トランジスタ領域
１ａに誘電膜１３が残されている場合には、層間絶縁膜
９と共に誘電膜１３のエッチングも行う。

【００２５】次に、図２（３）に示すように、第２コン
タクトホール１５の底部において半導体薄膜層７に接続
された電極配線１７ａと、誘電膜１３を介して下部電極
３ｂ上に積層させた上部電極１７ｂとを形成する。この
電極配線１７ａと上部電極１７ｂとは、共通の第２導電
膜をパターニングしてなることとし、例えば、アルミニ
ウム膜をパターニングすることによって形成する。ま
た、これらの電極配線１７ａ及び上部電極１７ｂは、必
要に応じて相互に接続された状態になっている。

【００２６】以上によって、同一の基板１上に、ゲート
電極３ａ、ゲート絶縁膜５、及び半導体薄膜層７が順次
積層され、この半導体薄膜層７に電極配線１７ａを接続
してなるボトムゲート型の薄膜トランジスタ２１と、下
部電極３ｂ、誘電膜１３及び上部電極１７ｂを順次積層
してなる容量素子２２とが形成された薄膜半導体装置が
得られる。

【００２７】このようにして得られた薄膜半導体装置
は、薄膜トランジスタ２１のゲート電極３ａと容量素子
２２の下部電極３ｂ、さらに薄膜トランジスタ２１に接
続された電極配線１７ａと容量素子２２の上部電極１７
ｂとが、それぞれ共通の導電膜で構成される一方、薄膜
トランジスタ２１のゲート絶縁膜５と容量素子２２の誘
電膜１３とが異なる工程で形成されたものになる。この
ため、それぞれの素子に所望の特性が得られる様に、ゲ
ート絶縁膜５と誘電膜１３との構成材料を個別に選択す
ることが可能でありながらも、ゲート電極３ａと下部電
極３ｂ、さらには電極配線１７ａと上部電極１７ｂとを
同一工程で形成することで、製造工程数の増加を最小限
に抑えることができる。この結果、工程数を最小限に抑
えつつも、薄膜トランジスタの構成にとらわれずに所望
の容量を有する容量素子を構成し、容量素子の占有面積
を縮小することが可能になる。また容量素子の占有面積
を縮小することで、歩留まりの向上を図ることも可能に
なる。

【００２８】さらに、この容量素子２２においては、下
部電極３ｂ及び上部電極１７ｂが金属材料で構成されて
いるため、応答速度の高速化を図ることが可能になる。
しかも、発明が解決しようとする課題において図７を用
いて説明した薄膜半導体装置と比較した場合、その製造
工程において下部電極３ｂ上の誘電膜１３にエッチング
ストレスが加わることがないため、誘電膜１３の膜質の
劣化が防止され、上部電極１７ｂと下部電極３ｂとの短
絡や耐圧不良の発生を抑えることができる。

【００２９】また、この製造方法は、図６を用いて説明
した従来方法に対して、マスク工程を１回ないし２回、
誘電膜の成膜工程を１回追加しただけで、工程順の変更
はない。このため、図６に示した従来構成の容量素子も
同一工程内において形成可能である。したがって、各容
量素子をその用途別に使い分けることができ、広範囲に
亘る特性の容量素子を設けることが可能になり、薄膜半
導体装置の設計上の制約を軽減することも可能である。

【００３０】この薄膜半導体装置は、例えば表示装置の
駆動回路として用いられる。図３には、このような薄膜
半導体装置で構成された駆動回路を有する表示装置の断
面模式図を示す。

【００３１】この図に示す表示装置は、薄膜半導体装置
が形成された基板１上に、平坦化絶縁膜薄膜３０を介し
て発光素子３１が設けられた構成になっている。

【００３２】この発光素子３１は、例えば有機ＥＬ素子
からなるものであり、駆動回路を構成する薄膜トランジ
スタ２１の一つに電極配線１７ａを介して接続された下
部電極３３、この下部電極３３上に形成された有機ＥＬ
層３５及びこの有機ＥＬ層３５上に形成された上部電極
３７とで構成されている。下部電極３３及び上部電極３
７は、どちらか一方がアノード電極となり他方がカソー
ド電極となるように構成されている。また、下部電極３
３及び上部電極３７の一方は、透明材料で構成されるこ
ととする。ここで、下部電極３３の周縁は、各画素部を
開口する形状の絶縁膜４１で覆われ、この絶縁膜４１上
に金属材料からなる補助電極４３が設けられている。そ
して、例えば有機ＥＬ層３５は、補助電極４３上に載置
されたマスク（図示省略）上からの蒸着によって、絶縁
膜４１の開口部に形成される。また、上部電極３７は、
有機ＥＬ層３５上を覆い、かつ補助電極４３に接続され
る状態で、例えばベタ膜状に形成されている。そして、
この上部電極３７を覆う状態で、封止層４５が設けられ
ている。

【００３３】このような構成の表示装置では、上述した
ように薄膜トランジスタ２１の構成にとらわれずに所望
の誘電率の誘電膜１３を用いて容量素子２２を構成する
ことで、容量素子２２の微細化を図ることが可能にな
る。このため、１画素あたりの面積の微細化が図られ、
また例えば駆動回路が形成された基板１側から表示光を
取り出す方式の表示装置であれば、各画素の有効表示面
積が拡大される。さらに、容量素子２２の上部電極３ｂ
と下部電極１７ｂとが金属材料からなるため、応答速度
の向上が図られる。この結果、表示性能の高精彩化を図
ると共に滑らかな動画表示を行うことが可能になる。特
に、電流駆動が行われる有機ＥＬ素子を用いた表示装置
において全画素均一な表示を行うためには、応答速度の
高速化が要求される。したがって、有機ＥＬ素子を用い
た表示装置に、この薄膜半導体装置からなる駆動回路を
用いることで、画素数が増加した場合においても、表示
領域の全画素において表示速度の均一な表示を行うこと
が可能になるのである。

【００３４】（第２実施形態）図４及び図５は、本発明
の第２実施形態を説明するための断面工程図であり、以
下においてはトップゲート型の薄膜トランジスタと容量
素子とを設けた薄膜半導体装置をその製造工程順に説明
する。尚、第１実施形態と同一の構成要素には同一の符
号を付し、重複する説明は省略する。

【００３５】先ず、図４（１）に示すように、基板１上
に第１絶縁膜２を形成した後、この第１絶縁膜２上の薄
膜トランジスタ領域１ａに半導体薄膜層７を形成する。
半導体薄膜層７の形成は第１実施形態と同様に行う。次
に、この半導体薄膜層７を覆う状態で、第１絶縁膜２上
にゲート絶縁膜５を形成する。

【００３６】その後、図４（２）に示すように、ゲート
絶縁膜５上の薄膜トランジスタ領域１ａに、半導体薄膜
層７に積層させる状態でゲート電極３ａを形成すると共
に、容量素子領域１ｂに下部電極３ｂを形成する。この
ゲート電極３ａと下部電極３ｂとは、モリブデン／タン
タル（Ｍｏ／Ｔａ）合金等の共通の第１導電膜３をパタ
ーニングしてなることとする。

【００３７】その後、図４（３）に示すように、ゲート
電極３ａ及び下部電極３ｂを覆う状態で、ゲート絶縁膜
５上に層間絶縁膜９を形成する。次いで、容量素子領域
１ｂの下部電極３ｂを広く露出させる状態で、層間絶縁
膜９に第１コンタクトホール１１を形成する。

【００３８】以上までの工程を行った後、図５（１）〜
図５（３）に示す工程を、第１実施例において図２
（１）〜図２（３）に示す工程と同様に行う。すなわ
ち、図５（１）に示すように、容量素子領域１ｂの下部
電極３ｂ上を覆う状態で誘電膜１３を形成した後、図５
（２）に示すように、薄膜トランジスタ領域１ａの層間
絶縁膜９及びゲート絶縁膜５をパターンエッチングして
半導体薄膜層７に達する第２第２コンタクトホール１５
を形成する。その後、図５（３）に示すように、第２コ
ンタクトホール１５を介して半導体薄膜層７に接続され
た電極配線１７ａと、誘電膜３ｂ上を覆う上部電極１７
ｂとを、共通の第２導電膜（例えばアルミニウム膜）を
パターニングすることによって形成する。

【００３９】以上によって、同一の基板１上に、半導体
薄膜層７、ゲート絶縁膜５、及びゲート電極３ａが順次
積層され、半導体薄膜層７に電極配線１７ａを接続して
なるトップゲート型の薄膜トランジスタ２１’と、下部
電極３ｂ、誘電膜１３及び上部電極１７ｂを順次積層し
てなる容量素子２２とが形成された薄膜半導体装置が得
られる。

【００４０】このようにして得られた薄膜半導体装置
は、第１実施形態の薄膜半導体装置と同様に、薄膜トラ
ンジスタ２１のゲート電極３ａと容量素子２２の下部電
極３ｂ、さらに薄膜トランジスタ２１に接続された電極
配線１７ａと容量素子２２の上部電極１７ｂとが、それ
ぞれ同一の導電性材料で構成される一方、薄膜トランジ
スタ２１のゲート絶縁膜５と容量素子２２の誘電膜１３
とが異なる工程で形成されたものになる。また、容量素
子２２の下部電極３ｂ及び上部電極１７ｂが金属材料で
構成されている。このため、第１実施形態の薄膜半導体
装置と同様の効果を得ることができる。

【００４１】さらに、この薄膜半導体装置は、例えば表
示装置の駆動回路として、第１実施形態の薄膜半導体装
置と同様の構成で用いられる。そして、このような薄膜
半導体装置で構成された駆動回路を有する表示装置にお
いても、第１実施形態と同様の効果を得ることができ
る。

【００４２】

【発明の効果】以上説明したように、本発明の薄膜半導
体装置及びその製造方法によれば、薄膜トランジスタの
ゲート絶縁膜と容量素子の誘電膜のみを異なる材料層で
構成して他の電極材料を共通化することで、製造工程の
増加を最小限に抑えながらも、薄膜トランジスタの構成
にとらわれずに容量素子を構成することを可能とし、か
つ上部電極と下部電極との短絡や耐圧不良の発生を抑え
た容量素子を得ることができる。この結果、製造工程数
を最小限に保ちつつ、容量素子の占有面積の縮小と歩留
まりの向上を図ることができる。

【００４３】また、本発明の表示装置によれば、上述し
た構成の薄膜半導体装置からなる駆動回路を設けたこと
で、容量素子の占有面積を縮小して画素面積の縮小化を
図ると共に、容量素子の応答速度を高めて表示特性の向
上、具体的には高精彩な表示及び滑らかな動画表示を行
うことが可能になる。特に、電流駆動が行われる有機Ｅ
Ｌ素子を用いた表示装置においては、画素数が増加した
場合においても、表示領域の全画素において表示速度の
均一な表示を行うことが可能になる。

【図面の簡単な説明】

【図１】第１実施形態における薄膜半導体装置の製造を
示す断面工程図（その１）である。

【図２】第１実施形態における薄膜半導体装置の製造を
示す断面工程図（その２）である。

【図３】第１実施形態における薄膜半導体装置を備えた
表示装置の断面模式図である。

【図４】第２実施形態における薄膜半導体装置の製造を
示す断面工程図（その１）である。

【図５】第２実施形態における薄膜半導体装置の製造を
示す断面工程図（その２）である。

【図６】従来の薄膜半導体装置の断面模式図である。

【図７】従来の薄膜半導体装置の他の例を示す断面模式
図である。

【符号の説明】

１…基板、３…第１導電膜、３ａ…ゲート電極、３ｂ…
下部電極、５…ゲート絶縁膜、７…半導体薄膜層、９…
層間絶縁膜、１１…第１コンタクトホール、１３…誘電
膜、１５…第２コンタクトホール、１７…第２導電膜、
１７ａ…電極配線、１７ｂ…上部電極、２１，２１’…
薄膜トランジスタ、２２…容量素子、３１…発光素子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上に薄膜トランジスタと容量素子と
   を設けてなる薄膜半導体装置において、 前記薄膜トランジスタのゲート電極と前記容量素子の下
   部電極とは、共通の第１導電膜からなり、 前記容量素子の誘電膜は、前記薄膜トランジスタのゲー
   ト絶縁膜とは異なる材料膜からなると共に、前記下部電
   極を底面とするコンタクトホールの内壁を覆う状態で設
   けられ、 前記薄膜トランジスタの半導体薄膜層に接続される電極
   配線と前記容量素子の上部電極とは、共通の第２導電膜
   からなることを特徴とする薄膜半導体装置。
2. 【請求項２】 請求項１記載の薄膜半導体装置におい
   て、 前記第１導電膜と前記第２導電膜とは、金属材料からな
   ることを特徴とする薄膜半導体装置。
3. 【請求項３】 基板上に薄膜トランジスタと容量素子と
   を設けてなる薄膜半導体装置の製造方法であって、 第１導電膜をパターニングしてなるゲート電極及び下部
   電極を覆う状態で、基板上にゲート絶縁膜を形成する工
   程と、 前記ゲート電極上に積層させる状態で前記ゲート絶縁膜
   上に半導体薄膜層をパターン形成する工程と、 前記半導体薄膜層を覆う層間絶縁膜を前記ゲート絶縁膜
   上に形成し、当該層間絶縁膜及びゲート絶縁膜をエッチ
   ングすることで前記下部電極に達する第１コンタクトホ
   ールを形成する工程と、 前記第１コンタクトホール底面に露出する前記下部電極
   上に誘電膜を形成する工程と、 少なくとも前記層間絶縁膜をエッチングすることで前記
   半導体薄膜層に達する第２コンタクトホールを形成する
   工程と、 前記誘電膜を覆う状態で形成した第２導電膜をパターン
   ニングすることによって、前記誘電膜を介して前記下部
   電極上に積層される上部電極と、前記第２コンタクトホ
   ール底面の前記半導体薄膜層に接続される電極配線とを
   形成する工程とを行うことを特徴とする薄膜半導体装置
   の製造方法。
4. 【請求項４】 基板上に薄膜トランジスタと容量素子と
   を設けてなる薄膜半導体装置の製造方法であって、 基板上にパターン形成された半導体薄膜層を覆う状態で
   ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜を介して前記半導体薄膜層上に積層さ
   せる状態で第１導電膜をパターニングしてなるゲート電
   極を形成すると共に、当該第１導電膜をパターニングし
   てなる下部電極を前記ゲート絶縁膜上に形成する工程
   と、 前記ゲート電極及び下部電極を覆う層間絶縁膜を前記ゲ
   ート絶縁膜上に形成し、当該層間絶縁膜をエッチングす
   ることで前記下部電極に達する第１コンタクトホールを
   形成する工程と、 前記第１コンタクトホール底面に露出する前記下部電極
   上に誘電膜を形成する工程と、 前記層間絶縁膜及び前記ゲート絶縁膜をエッチングする
   ことで前記半導体薄膜層に達する第２コンタクトホール
   を形成する工程と、 前記誘電膜を覆う状態で形成した第２導電膜をパターン
   ニングすることによって、前記誘電膜を介して前記下部
   電極上に積層される上部電極と、前記第２コンタクトホ
   ール底面の前記半導体薄膜層に接続される電極配線とを
   形成する工程とを行うことを特徴とする薄膜半導体装置
   の製造方法。
5. 【請求項５】 画素毎に薄膜トランジスタと容量素子と
   からなる駆動回路を設けてなる表示装置において、 前記薄膜トランジスタのゲート電極と前記容量素子の下
   部電極とは、共通の第１導電膜からなり、 前記容量素子の誘電膜は、前記薄膜トランジスタのゲー
   ト絶縁膜とは異なる材料膜からなると共に、前記下部電
   極を底面とするコンタクトホールの内壁を覆う状態で設
   けられ、 前記薄膜トランジスタの半導体薄膜層に接続される電極
   配線と前記容量素子の上部電極とは、共通の第２導電膜
   からなることを特徴とする表示装置。
6. 【請求項６】 請求項５記載の表示装置において、 前記第１導電膜と前記第２導電膜とは、金属材料からな
   ることを特徴とする表示装置。