JP2002208700A - トレンチゲートｍｏｓｆｅｔ - Google Patents
トレンチゲートｍｏｓｆｅｔInfo
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- JP2002208700A JP2002208700A JP2001004884A JP2001004884A JP2002208700A JP 2002208700 A JP2002208700 A JP 2002208700A JP 2001004884 A JP2001004884 A JP 2001004884A JP 2001004884 A JP2001004884 A JP 2001004884A JP 2002208700 A JP2002208700 A JP 2002208700A
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Abstract
(57)【要約】
【課題】 ゲート耐圧が高く、閾値電圧の低いトレンチ
ゲートＭＯＳＦＥＴを提供する。 【解決手段】 Ｎ+ 基板１上にＮ- エピタキシャル層２
が形成され、Ｎ- エピタキシャル層２の表面部にＰ領域
３が形成され、Ｐ領域３の表面部にＮ+ ソース領域４が
形成され、Ｎ+ ソース領域４およびＰ領域３を貫通して
Ｎ- エピタキシャル層２に達する溝が形成され、その溝
の内壁にゲート酸化膜１１が形成され、その溝の中にそ
の底部から順番に絶縁物２１、ゲート電極層２２、絶縁
物２３が設けられる。絶縁物２１の最上部またはゲート
電極層２２の最下部がＰ領域３の最下部よりも低くなる
ように形成される。
ゲートＭＯＳＦＥＴを提供する。 【解決手段】 Ｎ+ 基板１上にＮ- エピタキシャル層２
が形成され、Ｎ- エピタキシャル層２の表面部にＰ領域
３が形成され、Ｐ領域３の表面部にＮ+ ソース領域４が
形成され、Ｎ+ ソース領域４およびＰ領域３を貫通して
Ｎ- エピタキシャル層２に達する溝が形成され、その溝
の内壁にゲート酸化膜１１が形成され、その溝の中にそ
の底部から順番に絶縁物２１、ゲート電極層２２、絶縁
物２３が設けられる。絶縁物２１の最上部またはゲート
電極層２２の最下部がＰ領域３の最下部よりも低くなる
ように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型構造のトレン
チゲートＭＯＳＦＥＴに係わる。
チゲートＭＯＳＦＥＴに係わる。
【０００２】
【従来の技術】パワー電界効果トランジスタのひとつと
して、トレンチゲートＭＯＳＦＥＴが知られている。ト
レンチゲートＭＯＳＦＥＴは、半導体基板の表面部に溝
（すなわち、トレンチ）が形成され、その溝の中にゲー
トが配置されたＭＯＳＦＥＴである。なお、トレンチゲ
ートＭＯＳＦＥＴは、例えば、特許出願公告昭和６２−
４８６５号に記載されている。
して、トレンチゲートＭＯＳＦＥＴが知られている。ト
レンチゲートＭＯＳＦＥＴは、半導体基板の表面部に溝
（すなわち、トレンチ）が形成され、その溝の中にゲー
トが配置されたＭＯＳＦＥＴである。なお、トレンチゲ
ートＭＯＳＦＥＴは、例えば、特許出願公告昭和６２−
４８６５号に記載されている。
【０００３】図２は、既存のトレンチゲートＭＯＳＦＥ
Ｔの断面図である、なお、同図は、特許出願公告昭和６
２−４８６５号に記載されているトレンチゲートＭＯＳ
ＦＥＴの要部を示している。図２に示すように、Ｎ+ 基
板１の上にＮ- エピタキシャル層２が形成され、そのＮ
- エピタキシャル層２の表面領域にＰ領域３が形成され
ている。さらに、Ｐ領域３の表面領域にＮ+ ソース領域
４が形成されている。また、この半導体基板の表面から
Ｎ- エピタキシャル層２に達する溝が形成され、その溝
の内壁にゲート酸化膜１１が形成されている。さらに、
この溝の底部には絶縁物１２が設けられ、その上にゲー
ト電極層１３および絶縁物１４が設けられている。な
お、絶縁物１２は、溝底の角部等においてゲート酸化膜
１１が薄くなることに起因する耐圧低下を回避するため
に設けられている。
Ｔの断面図である、なお、同図は、特許出願公告昭和６
２−４８６５号に記載されているトレンチゲートＭＯＳ
ＦＥＴの要部を示している。図２に示すように、Ｎ+ 基
板１の上にＮ- エピタキシャル層２が形成され、そのＮ
- エピタキシャル層２の表面領域にＰ領域３が形成され
ている。さらに、Ｐ領域３の表面領域にＮ+ ソース領域
４が形成されている。また、この半導体基板の表面から
Ｎ- エピタキシャル層２に達する溝が形成され、その溝
の内壁にゲート酸化膜１１が形成されている。さらに、
この溝の底部には絶縁物１２が設けられ、その上にゲー
ト電極層１３および絶縁物１４が設けられている。な
お、絶縁物１２は、溝底の角部等においてゲート酸化膜
１１が薄くなることに起因する耐圧低下を回避するため
に設けられている。
【０００４】上記構成のトレンチゲートＭＯＳＦＥＴに
おいて、ゲートＧに所定の電位が与えられると、Ｐ領域
３内の溝に近い領域の導電型がＰ型からＮ型に反転し、
そこにＮチャネルが形成される。そして、そのＮチャネ
ルを介してソースＳとドレインＤとの間で電流が流れ
る。
おいて、ゲートＧに所定の電位が与えられると、Ｐ領域
３内の溝に近い領域の導電型がＰ型からＮ型に反転し、
そこにＮチャネルが形成される。そして、そのＮチャネ
ルを介してソースＳとドレインＤとの間で電流が流れ
る。
【０００５】
【発明が解決しようとする課題】しかし、図２に示すト
レンチゲートＭＯＳＦＥＴにおいては、Ｎチャネルが形
成されるべきＰ領域３の一部が、ゲート酸化膜１１を介
して絶縁物１２と対向している。このため、このトレン
チゲートＭＯＳＦＥＴにおいては、Ｎチャネルを形成す
るためには、ゲート酸化膜１１を介してゲート電極層１
３と対向しているＰ領域３だけでなく、ゲート酸化膜１
１を介して絶縁物１２と対向しているＰ領域３の導電型
も反転させる必要がある。ここで、この絶縁物１２と対
向している領域のＰ領域３は、ゲートＧに所定の電位が
与えられたとしても、その導電型が反転しにくい。従っ
て、Ｎ- エピタキシャル層２とＮ+ ソース領域４とを接
続するＮチャネルを形成するためには、ゲート電圧を高
くする必要がある。即ち、この構成のトレンチゲートＭ
ＯＳＦＥＴにおいては、閾値電圧が高くなる。また、そ
のばらつきも大きくなってしまう。
レンチゲートＭＯＳＦＥＴにおいては、Ｎチャネルが形
成されるべきＰ領域３の一部が、ゲート酸化膜１１を介
して絶縁物１２と対向している。このため、このトレン
チゲートＭＯＳＦＥＴにおいては、Ｎチャネルを形成す
るためには、ゲート酸化膜１１を介してゲート電極層１
３と対向しているＰ領域３だけでなく、ゲート酸化膜１
１を介して絶縁物１２と対向しているＰ領域３の導電型
も反転させる必要がある。ここで、この絶縁物１２と対
向している領域のＰ領域３は、ゲートＧに所定の電位が
与えられたとしても、その導電型が反転しにくい。従っ
て、Ｎ- エピタキシャル層２とＮ+ ソース領域４とを接
続するＮチャネルを形成するためには、ゲート電圧を高
くする必要がある。即ち、この構成のトレンチゲートＭ
ＯＳＦＥＴにおいては、閾値電圧が高くなる。また、そ
のばらつきも大きくなってしまう。
【０００６】本発明は、上記問題を解決するものであ
る。すなわち、本発明の課題は、閾値電圧の低いトレン
チゲートＭＯＳＦＥＴを提供することである。
る。すなわち、本発明の課題は、閾値電圧の低いトレン
チゲートＭＯＳＦＥＴを提供することである。
【０００７】
【課題を解決するための手段】本発明のトレンチゲート
ＭＯＳＦＥＴは、第１導電型の半導体基板上に第１導電
型のエピタキシャル層が形成され、そのエピタキシャル
層の表面部に第２導電型のチャネル領域が形成され、そ
のチャネル領域の表面部に第１導電型のソース領域が形
成され、上記チャネル領域を貫通して上記エピタキシャ
ル層に達する溝が形成され、その溝の内壁に酸化膜が形
成され、その溝の中にその底部から順番に第１の絶縁
物、ゲート電極層、第２の絶縁物が設けられた構成を前
提とし、上記ゲート電極層の最下部が上記チャネル領域
の最下部よりも低い位置に形成される。
ＭＯＳＦＥＴは、第１導電型の半導体基板上に第１導電
型のエピタキシャル層が形成され、そのエピタキシャル
層の表面部に第２導電型のチャネル領域が形成され、そ
のチャネル領域の表面部に第１導電型のソース領域が形
成され、上記チャネル領域を貫通して上記エピタキシャ
ル層に達する溝が形成され、その溝の内壁に酸化膜が形
成され、その溝の中にその底部から順番に第１の絶縁
物、ゲート電極層、第２の絶縁物が設けられた構成を前
提とし、上記ゲート電極層の最下部が上記チャネル領域
の最下部よりも低い位置に形成される。
【０００８】上記構成において、チャネル領域は、酸化
膜を介して第１の絶縁物と対向することなくゲート電極
層と対向する。よって、ゲート電極層に所定の電位を与
えたときに、酸化膜の近傍のチャネル領域の導電型は第
２の導電型から第１の導電型に容易に反転する。すなわ
ち、比較的低いゲート電圧で第１の導電型のチャネルが
形成される。これにより、閾値の低いトレンチゲートＭ
ＯＳＦＥＴが実現される。
膜を介して第１の絶縁物と対向することなくゲート電極
層と対向する。よって、ゲート電極層に所定の電位を与
えたときに、酸化膜の近傍のチャネル領域の導電型は第
２の導電型から第１の導電型に容易に反転する。すなわ
ち、比較的低いゲート電圧で第１の導電型のチャネルが
形成される。これにより、閾値の低いトレンチゲートＭ
ＯＳＦＥＴが実現される。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は、本発明の一実施
形態のトレンチゲートＭＯＳＦＥＴの要部断面図であ
る。なお、ここでは、１つの溝（トレンチ）とその近傍
に形成されるＭＯＳＦＥＴのみが描かれているが、実際
には、通常、半導体チップの表面に多数のあるいは櫛歯
状の溝が形成され、それらの溝の近傍にそれぞれＭＯＳ
ＦＥＴ素子が設けられる。
図面を参照しながら説明する。図１は、本発明の一実施
形態のトレンチゲートＭＯＳＦＥＴの要部断面図であ
る。なお、ここでは、１つの溝（トレンチ）とその近傍
に形成されるＭＯＳＦＥＴのみが描かれているが、実際
には、通常、半導体チップの表面に多数のあるいは櫛歯
状の溝が形成され、それらの溝の近傍にそれぞれＭＯＳ
ＦＥＴ素子が設けられる。
【００１０】本実施形態のトレンチゲートＭＯＳＦＥＴ
の基本構成は、図２に示した既存のものと同じである。
すなわち、Ｎ+ 基板１は、トレンチゲートＭＯＳＦＥＴ
を形成するための半導体基板であると共に、このトレン
チゲートＭＯＳＦＥＴのドレイン領域として使用され
る。そして、このＮ+ 基板１の上にＮ- エピタキシャル
層２が形成される。Ｐ領域３は、チャネル領域であっ
て、Ｎ- エピタキシャル層２の表面領域に形成される。
さらに、このＰ領域３の表面領域にＮ+ ソース領域４が
形成されている。
の基本構成は、図２に示した既存のものと同じである。
すなわち、Ｎ+ 基板１は、トレンチゲートＭＯＳＦＥＴ
を形成するための半導体基板であると共に、このトレン
チゲートＭＯＳＦＥＴのドレイン領域として使用され
る。そして、このＮ+ 基板１の上にＮ- エピタキシャル
層２が形成される。Ｐ領域３は、チャネル領域であっ
て、Ｎ- エピタキシャル層２の表面領域に形成される。
さらに、このＰ領域３の表面領域にＮ+ ソース領域４が
形成されている。
【００１１】また、この半導体基板の表面からＮ+ ソー
ス領域４およびＰ領域３を貫通するようにしてＮ- エピ
タキシャル層２に達する溝が形成されている。そして、
この溝の内壁には、ゲート酸化膜１１が形成されてい
る。さらに、この溝の底部には絶縁物２１が設けられ、
その上にゲート電極層２２および絶縁物２３が設けられ
ている。
ス領域４およびＰ領域３を貫通するようにしてＮ- エピ
タキシャル層２に達する溝が形成されている。そして、
この溝の内壁には、ゲート酸化膜１１が形成されてい
る。さらに、この溝の底部には絶縁物２１が設けられ、
その上にゲート電極層２２および絶縁物２３が設けられ
ている。
【００１２】上記構成において、絶縁物２１は、図２に
示した絶縁物１２と同様に、溝底の角部等においてゲー
ト酸化膜１１が薄くなることに起因する耐圧低下を回避
するために設けられている。したがって、この絶縁物２
１は、トレンチゲートＭＯＳＦＥＴの耐圧が一定値以下
にならないような厚さ（すなわち、高さ）に形成される
必要がある。ただし、絶縁物２１は、その最上部がＰ領
域３の最下部よりも低くなるように形成される。換言す
れば、絶縁物２１は、ゲート電極層２２の最下部がＰ領
域３の最下部よりも低くなるように形成される。
示した絶縁物１２と同様に、溝底の角部等においてゲー
ト酸化膜１１が薄くなることに起因する耐圧低下を回避
するために設けられている。したがって、この絶縁物２
１は、トレンチゲートＭＯＳＦＥＴの耐圧が一定値以下
にならないような厚さ（すなわち、高さ）に形成される
必要がある。ただし、絶縁物２１は、その最上部がＰ領
域３の最下部よりも低くなるように形成される。換言す
れば、絶縁物２１は、ゲート電極層２２の最下部がＰ領
域３の最下部よりも低くなるように形成される。
【００１３】また、ゲート電極層２２の最上部の位置は
特に限定されないが、Ｎ+ ソース領域４の最下部よりも
高くなるように形成されることが好ましい。換言すれ
ば、ゲート電極層２２は、絶縁物２３の最下部がＮ+ ソ
ース領域４の最下部よりも高くなるように形成される。
特に限定されないが、Ｎ+ ソース領域４の最下部よりも
高くなるように形成されることが好ましい。換言すれ
ば、ゲート電極層２２は、絶縁物２３の最下部がＮ+ ソ
ース領域４の最下部よりも高くなるように形成される。
【００１４】そして、絶縁物２１およびゲート電極層２
２を上述のように形成することにより、本実施形態のト
レンチゲートＭＯＳＦＥＴにおいては、Ｎ+ ソース領域
４とＮ- エピタキシャル層２との間のＰ領域３が、その
全域に渡ってゲート酸化膜１１を介してゲート電極層２
２と対向することになる。換言すれば、Ｎチャネルが形
成されるべきＰ領域３の全域が、ゲート酸化膜１１を介
してゲート電極層２２と対向することになる。
２を上述のように形成することにより、本実施形態のト
レンチゲートＭＯＳＦＥＴにおいては、Ｎ+ ソース領域
４とＮ- エピタキシャル層２との間のＰ領域３が、その
全域に渡ってゲート酸化膜１１を介してゲート電極層２
２と対向することになる。換言すれば、Ｎチャネルが形
成されるべきＰ領域３の全域が、ゲート酸化膜１１を介
してゲート電極層２２と対向することになる。
【００１５】したがって、ゲート酸化膜１１の近傍のＰ
領域３は、ゲート電極層２２に所定の電位を与えたと
き、その導電型がＰ型からＮ型に容易に反転する。この
結果、Ｎ- エピタキシャル層２とＮ+ ソース領域４とを
接続するＮチャネルを形成するためにのゲート電圧は、
低くてもよい。換言すれば、この構成のトレンチゲート
ＭＯＳＦＥＴの閾値電圧は低くなる。また、そのばらつ
きも小さくなる。
領域３は、ゲート電極層２２に所定の電位を与えたと
き、その導電型がＰ型からＮ型に容易に反転する。この
結果、Ｎ- エピタキシャル層２とＮ+ ソース領域４とを
接続するＮチャネルを形成するためにのゲート電圧は、
低くてもよい。換言すれば、この構成のトレンチゲート
ＭＯＳＦＥＴの閾値電圧は低くなる。また、そのばらつ
きも小さくなる。
【００１６】なお、上述の実施例では、Ｎチャネル型の
ＭＯＳＦＥＴを示したが、本発明はＰチャネル型のＭＯ
ＳＦＥＴにも適用可能である。
ＭＯＳＦＥＴを示したが、本発明はＰチャネル型のＭＯ
ＳＦＥＴにも適用可能である。
【００１７】
【発明の効果】本発明によれば、ゲート耐圧が高いトレ
ンチゲートＭＯＳＦＥＴのゲート電圧の閾値が低くなる
と共に、そのばらつきが小さくなる。
ンチゲートＭＯＳＦＥＴのゲート電圧の閾値が低くなる
と共に、そのばらつきが小さくなる。
【図１】本発明の一実施形態のトレンチゲートＭＯＳＦ
ＥＴの要部断面図である。
ＥＴの要部断面図である。
【図２】既存のトレンチゲートＭＯＳＦＥＴの断面図で
ある、
ある、
１ Ｎ+ 基板 ２ Ｎ- エピタキシャル層 ３ Ｐ領域 ４ Ｎ+ ソース領域 １１ ゲート酸化膜 ２１ 絶縁物 ２２ ゲート電極層 ２３ 絶縁物
Claims (3)
- 【請求項１】 第１導電型の半導体基板上に第１導電型
のエピタキシャル層が形成され、そのエピタキシャル層
の表面部に第２導電型のチャネル領域が形成され、その
チャネル領域の表面部に第１導電型のソース領域が形成
され、上記チャネル領域を貫通して上記エピタキシャル
層に達する溝が形成され、その溝の内壁に酸化膜が形成
され、その溝の中にその底部から順番に第１の絶縁物、
ゲート電極層、第２の絶縁物が設けられたトレンチゲー
トＭＯＳＦＥＴであって、 上記ゲート電極層の最下部が上記チャネル領域の最下部
よりも低い位置に形成されることを特徴とするトレンチ
ゲートＭＯＳＦＥＴ。 - 【請求項２】 請求項１に記載のトレンチゲートＭＯＳ
ＦＥＴであって、 上記ゲート電極層の最上部または上記第２の絶縁物の最
下部が上記ソース領域の最下部よりも高い位置に形成さ
れる。 - 【請求項３】 第１導電型の半導体基板上に第１導電型
のエピタキシャル層が形成され、そのエピタキシャル層
の表面部に第２導電型のチャネル領域が形成され、その
チャネル領域の表面部に第１導電型のソース領域が形成
され、上記チャネル領域を貫通して上記エピタキシャル
層に達する溝が形成され、その溝の内壁に酸化膜が形成
され、その溝の中にその底部から順番に第１の絶縁物、
ゲート電極層、第２の絶縁物が設けられたトレンチゲー
トＭＯＳＦＥＴであって、 上記ソース領域と上記エピタキシャル層との間の上記チ
ャネル領域が、その全域に渡って上記酸化膜を介して上
記ゲート電極層と対向することを特徴とするトレンチゲ
ートＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004884A JP2002208700A (ja) | 2001-01-12 | 2001-01-12 | トレンチゲートｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004884A JP2002208700A (ja) | 2001-01-12 | 2001-01-12 | トレンチゲートｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208700A true JP2002208700A (ja) | 2002-07-26 |
Family
ID=18873009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004884A Withdrawn JP2002208700A (ja) | 2001-01-12 | 2001-01-12 | トレンチゲートｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093193A (ja) * | 2004-09-21 | 2006-04-06 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-01-12 JP JP2001004884A patent/JP2002208700A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093193A (ja) * | 2004-09-21 | 2006-04-06 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| JP4491307B2 (ja) * | 2004-09-21 | 2010-06-30 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |