JP2002204377A - シリアル受信機を有する映像機器 - Google Patents
シリアル受信機を有する映像機器Info
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- JP2002204377A JP2002204377A JP2001314772A JP2001314772A JP2002204377A JP 2002204377 A JP2002204377 A JP 2002204377A JP 2001314772 A JP2001314772 A JP 2001314772A JP 2001314772 A JP2001314772 A JP 2001314772A JP 2002204377 A JP2002204377 A JP 2002204377A
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Abstract
(57)【要約】
【課題】 シリアル受信機の後段の構成要素における映
像データ信号と取り込みクロックとのタイミングを最適
に設定することができる映像機器を提供する。また、温
度変化などが生じないクロックをシリアル受信機の後段
の構成要素に供給可能な映像機器を提供する。 【解決手段】 本発明の映像機器は、シリアル受信機
と、 シリアル受信機から入力された信号をもとにこれ
と位相が異なる差動クロックおよび差動クロックの２倍
周波数のメインクロックとを作成するＰＬＬと、を有し
て構成される。位相は外部から任意に設定できるので、
最適なタイミングとすることが可能である。
像データ信号と取り込みクロックとのタイミングを最適
に設定することができる映像機器を提供する。また、温
度変化などが生じないクロックをシリアル受信機の後段
の構成要素に供給可能な映像機器を提供する。 【解決手段】 本発明の映像機器は、シリアル受信機
と、 シリアル受信機から入力された信号をもとにこれ
と位相が異なる差動クロックおよび差動クロックの２倍
周波数のメインクロックとを作成するＰＬＬと、を有し
て構成される。位相は外部から任意に設定できるので、
最適なタイミングとすることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアル受信機を
有する映像機器に関し、特に、高速シリアル受信機を有
し、このシリアル受信機の後段の構成要素に映像信号お
よびクロックを供給可能な映像機器に関する。
有する映像機器に関し、特に、高速シリアル受信機を有
し、このシリアル受信機の後段の構成要素に映像信号お
よびクロックを供給可能な映像機器に関する。
【０００２】
【従来の技術】近年、シリアル受信機は、急速に高解像
度化・高速化が進んでいる。例えば、Ｔ．Ｍ．Ｄ．Ｓ．
（Transition Minimized Differential Signaling ）規
格のシリアル受信機には、ドットクロック１６５ＭＨｚ
の伝送能力を有するものもある。Ｔ．Ｍ．Ｄ．Ｓ．規格
の詳細については、Ｄｉｇｉｔａｌ ＤｉｓｐｌａｙＷ
ｏｒｋｉｎｇ Ｇｒｏｕｐ(ＤＤＷＧ)が１９９９年４月
２日に制定したＤｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔ
ｅｒｆａｃｅ Ｒｅｖｉｓｉｏｎ １．０に記載されて
いる。Ｔ．Ｍ．Ｄ．Ｓ．シリアル伝送路は、３チャネル
（Ｒ，Ｇ，Ｂ）の映像データ伝送路と、１チャネルの同
期クロック伝送路とにより構成される。Ｒ，Ｇ，Ｂ各色
の映像データ（各８ビット）と制御信号とは、Ｔ．Ｍ．
Ｄ．Ｓ．送信機で、信号遷移が最小化された１０ビット
のシリアルデータにエンコードされ、小信号振幅で差動
のシリアル信号として伝送される。Ｔ．Ｍ．Ｄ．Ｓ．受
信機は、各色の映像データを受信してデコードし、Ｒ，
Ｇ，Ｂ各８ビットの偶数番映像データ信号（ＱＥ｛０−
２３｝）および奇数番映像データ信号（ＱＯ｛０−２
３｝）の映像データ信号と、水平同期信号（ＨＤ）、垂
直同期信号（ＶＤ）およびデータイネーブル信号（Ｄ
Ｅ）の制御信号とを出力する。また、Ｔ．Ｍ．Ｄ．Ｓ．
受信機は、同期クロックを受信し、奇数番映像データ信
号ＱＯ｛０−２３｝に対応するＯｄｄクロック（ＯＣＬ
Ｋ）、または、Ｏｄｄクロック（ＯＣＬＫ）とは１８０
゜位相が異なるＥｖｅｎクロック（ＥＣＬＫ）のうちの
予め定められた何れか一方を出力する。
度化・高速化が進んでいる。例えば、Ｔ．Ｍ．Ｄ．Ｓ．
（Transition Minimized Differential Signaling ）規
格のシリアル受信機には、ドットクロック１６５ＭＨｚ
の伝送能力を有するものもある。Ｔ．Ｍ．Ｄ．Ｓ．規格
の詳細については、Ｄｉｇｉｔａｌ ＤｉｓｐｌａｙＷ
ｏｒｋｉｎｇ Ｇｒｏｕｐ(ＤＤＷＧ)が１９９９年４月
２日に制定したＤｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔ
ｅｒｆａｃｅ Ｒｅｖｉｓｉｏｎ １．０に記載されて
いる。Ｔ．Ｍ．Ｄ．Ｓ．シリアル伝送路は、３チャネル
（Ｒ，Ｇ，Ｂ）の映像データ伝送路と、１チャネルの同
期クロック伝送路とにより構成される。Ｒ，Ｇ，Ｂ各色
の映像データ（各８ビット）と制御信号とは、Ｔ．Ｍ．
Ｄ．Ｓ．送信機で、信号遷移が最小化された１０ビット
のシリアルデータにエンコードされ、小信号振幅で差動
のシリアル信号として伝送される。Ｔ．Ｍ．Ｄ．Ｓ．受
信機は、各色の映像データを受信してデコードし、Ｒ，
Ｇ，Ｂ各８ビットの偶数番映像データ信号（ＱＥ｛０−
２３｝）および奇数番映像データ信号（ＱＯ｛０−２
３｝）の映像データ信号と、水平同期信号（ＨＤ）、垂
直同期信号（ＶＤ）およびデータイネーブル信号（Ｄ
Ｅ）の制御信号とを出力する。また、Ｔ．Ｍ．Ｄ．Ｓ．
受信機は、同期クロックを受信し、奇数番映像データ信
号ＱＯ｛０−２３｝に対応するＯｄｄクロック（ＯＣＬ
Ｋ）、または、Ｏｄｄクロック（ＯＣＬＫ）とは１８０
゜位相が異なるＥｖｅｎクロック（ＥＣＬＫ）のうちの
予め定められた何れか一方を出力する。
【０００３】ドットクロック１６５ＭＨｚに対応する
Ｔ．Ｍ．Ｄ．Ｓ．受信機では、１クロックの周期は、約
６ｎｓｅｃとなる。このような高速シリアル受信機で
は、データセットアップ時間およびデータホールド時間
を考慮すると、３ｎｓｅｃ以下のタイミング管理が必要
である。従来のＴ．Ｍ．Ｄ．Ｓ．受信機を有する映像機
器においては、映像データ信号（ＱＥ｛０−２３｝とＱ
Ｏ｛０−２３｝）とＯｄｄクロック（ＯＣＬＫ）とのタ
イミングが合わない場合には、遅延デバイスを設けてＯ
ｄｄクロック（ＯＣＬＫ）を遅延させることによりタイ
ミングを合わせていた。
Ｔ．Ｍ．Ｄ．Ｓ．受信機では、１クロックの周期は、約
６ｎｓｅｃとなる。このような高速シリアル受信機で
は、データセットアップ時間およびデータホールド時間
を考慮すると、３ｎｓｅｃ以下のタイミング管理が必要
である。従来のＴ．Ｍ．Ｄ．Ｓ．受信機を有する映像機
器においては、映像データ信号（ＱＥ｛０−２３｝とＱ
Ｏ｛０−２３｝）とＯｄｄクロック（ＯＣＬＫ）とのタ
イミングが合わない場合には、遅延デバイスを設けてＯ
ｄｄクロック（ＯＣＬＫ）を遅延させることによりタイ
ミングを合わせていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術によれば、遅延デバイスの周囲温度が変化した場
合には、この遅延デバイスにドリフトが生じてしまうた
め、映像データ信号とＯｄｄクロック（ＯＣＬＫ）との
タイミングを適切な状態に維持することが困難であっ
た。すなわち、高精度のタイミング管理が求められてい
るにもかかわらず、微妙な温度変化によりタイミングが
ずれて誤動作が生じることがあった。
来技術によれば、遅延デバイスの周囲温度が変化した場
合には、この遅延デバイスにドリフトが生じてしまうた
め、映像データ信号とＯｄｄクロック（ＯＣＬＫ）との
タイミングを適切な状態に維持することが困難であっ
た。すなわち、高精度のタイミング管理が求められてい
るにもかかわらず、微妙な温度変化によりタイミングが
ずれて誤動作が生じることがあった。
【０００５】また、この映像機器に種々の構成要素を加
える場合には、これらの構成要素毎に異なる周波数のク
ロックを供給しなければならない場合がある。例えば、
Ｏｄｄクロック（ＯＣＬＫ）の２倍周波数のメインクロ
ック（ＭＣＬＫ）でのみ動作する映像処理回路を使用す
る場合には、２ピクセルモードで動作するＴ．Ｍ．Ｄ．
Ｓ．受信機を使用できない。すなわち、使用可能な構成
要素が限定される。
える場合には、これらの構成要素毎に異なる周波数のク
ロックを供給しなければならない場合がある。例えば、
Ｏｄｄクロック（ＯＣＬＫ）の２倍周波数のメインクロ
ック（ＭＣＬＫ）でのみ動作する映像処理回路を使用す
る場合には、２ピクセルモードで動作するＴ．Ｍ．Ｄ．
Ｓ．受信機を使用できない。すなわち、使用可能な構成
要素が限定される。
【０００６】また、Ｔ．Ｍ．Ｄ．Ｓ．受信機が２ピクセ
ルモードであって、映像処理回路が差動クロックを必要
とする場合には、インバータ等の回路によりＯｄｄクロ
ック（ＯＣＬＫ）の極性を反転させることにより、Ｏｄ
ｄクロック（ＯＣＬＫ）とその反転クロックからなる差
動クロック（ＤＣＬＫ）を生成して映像処理回路に供給
する必要がある。しかし、インバータ回路により差動ク
ロック（ＤＣＬＫ）を生成する場合には、差動の２つの
クロック間に動作遅延による位相ずれが加わるので、映
像データ信号とのタイミングを合わせることは、極めて
困難となる。この場合にも、要求されている高精度なタ
イミング調整を実現することができない。
ルモードであって、映像処理回路が差動クロックを必要
とする場合には、インバータ等の回路によりＯｄｄクロ
ック（ＯＣＬＫ）の極性を反転させることにより、Ｏｄ
ｄクロック（ＯＣＬＫ）とその反転クロックからなる差
動クロック（ＤＣＬＫ）を生成して映像処理回路に供給
する必要がある。しかし、インバータ回路により差動ク
ロック（ＤＣＬＫ）を生成する場合には、差動の２つの
クロック間に動作遅延による位相ずれが加わるので、映
像データ信号とのタイミングを合わせることは、極めて
困難となる。この場合にも、要求されている高精度なタ
イミング調整を実現することができない。
【０００７】本発明は、上記のような状況を鑑みてなさ
れたものであり、本発明の目的は、シリアル受信機の後
段の構成要素に対し、その入力クロックと映像データ信
号とのタイミングを任意に設定することができる映像機
器を提供することにある。
れたものであり、本発明の目的は、シリアル受信機の後
段の構成要素に対し、その入力クロックと映像データ信
号とのタイミングを任意に設定することができる映像機
器を提供することにある。
【０００８】本発明のさらに目的とするところは、シリ
アル受信機の後段の構成要素に対し、その入力クロック
として、温度変化によるドリフトが生じない、すなわち
周辺環境に影響されない安定したクロックを供給するこ
とができる映像機器を提供することにある。
アル受信機の後段の構成要素に対し、その入力クロック
として、温度変化によるドリフトが生じない、すなわち
周辺環境に影響されない安定したクロックを供給するこ
とができる映像機器を提供することにある。
【０００９】本発明の別の目的は、シリアル受信機の後
段の構成要素に対し、その入力クロックとして、メイン
クロック、差動クロックの何れをも供給することができ
る映像機器を提供することにある。
段の構成要素に対し、その入力クロックとして、メイン
クロック、差動クロックの何れをも供給することができ
る映像機器を提供することにある。
【００１０】
【課題を解決するための手段】本発明の映像機器は、シ
リアル伝送されてきた信号を受信し再生して出力するシ
リアル受信機と、前記シリアル受信機から入力された信
号とは位相が異なる差動クロックおよび前記シリアル受
信機から入力された信号とは位相が異なり前記差動クロ
ックの２倍周波数のメインクロックとを作成するＰＬＬ
(Phase LockedLoop)と、を有して構成される。
リアル伝送されてきた信号を受信し再生して出力するシ
リアル受信機と、前記シリアル受信機から入力された信
号とは位相が異なる差動クロックおよび前記シリアル受
信機から入力された信号とは位相が異なり前記差動クロ
ックの２倍周波数のメインクロックとを作成するＰＬＬ
(Phase LockedLoop)と、を有して構成される。
【００１１】
【発明の実施の形態】以下、本発明の好ましい実施例に
ついて添付図面を参照しながら詳細に説明する。なお、
以下の説明は、本発明の実施例を示すものであり、本発
明が以下の説明に限定されて解釈されるものではない。
ついて添付図面を参照しながら詳細に説明する。なお、
以下の説明は、本発明の実施例を示すものであり、本発
明が以下の説明に限定されて解釈されるものではない。
【００１２】図１は、本発明に係る映像機器の内部構成
例を示すブロック図である。図１によれば、映像機器２
０は、シリアル受信機２１と、シリアル受信機の後段の
構成要素であるところの映像処理回路２２と、映像デバ
イス駆動回路２３と、映像デバイス２４と、ＰＬＬ２５
と、を有する。
例を示すブロック図である。図１によれば、映像機器２
０は、シリアル受信機２１と、シリアル受信機の後段の
構成要素であるところの映像処理回路２２と、映像デバ
イス駆動回路２３と、映像デバイス２４と、ＰＬＬ２５
と、を有する。
【００１３】シリアル受信機２１は、映像機器１０等の
シリアル送信機１１からシリアル伝送路１５を通じて伝
送されてきた同期クロック、制御信号および映像データ
含む信号を受信して各信号を生成（再生）する。図１の
例では、受信したシリアルデータをデコードし、奇数番
映像データ信号（ＱＯ｛０−２３｝）および偶数番映像
データ信号（ＱＥ｛０−２３｝）の映像データ信号と、
水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）およびデ
ータイネーブル信号（ＤＥ）の制御信号と、Ｏｄｄクロ
ック（ＯＣＬＫ）とを再生して出力する。
シリアル送信機１１からシリアル伝送路１５を通じて伝
送されてきた同期クロック、制御信号および映像データ
含む信号を受信して各信号を生成（再生）する。図１の
例では、受信したシリアルデータをデコードし、奇数番
映像データ信号（ＱＯ｛０−２３｝）および偶数番映像
データ信号（ＱＥ｛０−２３｝）の映像データ信号と、
水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）およびデ
ータイネーブル信号（ＤＥ）の制御信号と、Ｏｄｄクロ
ック（ＯＣＬＫ）とを再生して出力する。
【００１４】なお、シリアル受信機２１としては、この
ように、シリアルデータをデコードし、各信号を出力す
ることができるものであればどのようなものであっても
よいが、例えば、Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル受信
機、ＬＶＤＳ（Low VoltageDifferential Signaling）
規格のシリアル受信機、ＧＶＩＦ（Giga-bit Video Int
erface）規格のシリアル受信機、ＳＭＰＴＥ（Society
of Motion Picture and Television Engineers；米国映
画テレビ技術者協会）の２９２Ｍ規格のシリアル受信
機、２５９Ｍ Ｌｅｖｅｌ Ｃ規格のシリアル受信機な
どを用いることができる。
ように、シリアルデータをデコードし、各信号を出力す
ることができるものであればどのようなものであっても
よいが、例えば、Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル受信
機、ＬＶＤＳ（Low VoltageDifferential Signaling）
規格のシリアル受信機、ＧＶＩＦ（Giga-bit Video Int
erface）規格のシリアル受信機、ＳＭＰＴＥ（Society
of Motion Picture and Television Engineers；米国映
画テレビ技術者協会）の２９２Ｍ規格のシリアル受信
機、２５９Ｍ Ｌｅｖｅｌ Ｃ規格のシリアル受信機な
どを用いることができる。
【００１５】映像処理回路２２は、ＡＳＩＣ(Applicati
on Specific Integrated Circuit)で構成され、映像デ
バイスに対応した形式のＲ，Ｇ，Ｂ各色の階調データ、
映像デバイス２３を駆動のための制御信号、などを生成
して映像デバイス駆動回路２３へ出力する。
on Specific Integrated Circuit)で構成され、映像デ
バイスに対応した形式のＲ，Ｇ，Ｂ各色の階調データ、
映像デバイス２３を駆動のための制御信号、などを生成
して映像デバイス駆動回路２３へ出力する。
【００１６】映像デバイス駆動回路２３は、映像処理回
路２２からの入力に基づいて映像デバイス２４を駆動す
る。
路２２からの入力に基づいて映像デバイス２４を駆動す
る。
【００１７】映像デバイス２４は、ＤＭＤ(Digital Mic
romirror Device)、ＬＣＤ(LiquidCrystal Display)、
ＣＲＴ等の、映像を表示するデバイスである。
romirror Device)、ＬＣＤ(LiquidCrystal Display)、
ＣＲＴ等の、映像を表示するデバイスである。
【００１８】ＰＬＬ２５は、シリアル受信機２１より入
力された信号から、この入力された信号とは位相が異な
る差動クロック（ＤＣＬＫ）と、入力された信号とは位
相が異なり差動クロック（ＤＣＬＫ）の２倍周波数のメ
インクロック（ＭＣＬＫ）とを作成する。
力された信号から、この入力された信号とは位相が異な
る差動クロック（ＤＣＬＫ）と、入力された信号とは位
相が異なり差動クロック（ＤＣＬＫ）の２倍周波数のメ
インクロック（ＭＣＬＫ）とを作成する。
【００１９】シリアル受信機２１よりＰＬＬに入力され
る信号は、ＰＬＬ２５がＰＬＬ制御によりメインクロッ
ク（ＭＣＬＫ）および差動クロック（ＤＣＬＫ）を作成
することができるものであればよく、例えば、水平同期
信号（ＨＤ）、Ｏｄｄクロック（ＯＣＬＫ）、およびＥ
ｖｅｎクロック（ＥＣＬＫ）のうちのいずれか１つの信
号を用いることができる。
る信号は、ＰＬＬ２５がＰＬＬ制御によりメインクロッ
ク（ＭＣＬＫ）および差動クロック（ＤＣＬＫ）を作成
することができるものであればよく、例えば、水平同期
信号（ＨＤ）、Ｏｄｄクロック（ＯＣＬＫ）、およびＥ
ｖｅｎクロック（ＥＣＬＫ）のうちのいずれか１つの信
号を用いることができる。
【００２０】ＰＬＬ２５は、前記したように、メインク
ロック（ＭＣＬＫ）と差動クロック（ＤＣＬＫ）とを作
成するものであればよいが、シリアル受信機２１の内部
にクロック再生のために設けられるクロックリカバリＰ
ＬＬとは別の回路であることが好ましい。すなわち、シ
リアル受信機２１内部のＰＬＬとは独立した回路とする
ことで、利用者は、ＰＬＬ２５の設定のみを変更すれ
ば、シリアル受信機２１よりＰＬＬに入力される信号と
メインクロック（ＭＣＬＫ）および差動クロック（ＤＣ
ＬＫ）との位相差の設定を変更することが可能となる。
ロック（ＭＣＬＫ）と差動クロック（ＤＣＬＫ）とを作
成するものであればよいが、シリアル受信機２１の内部
にクロック再生のために設けられるクロックリカバリＰ
ＬＬとは別の回路であることが好ましい。すなわち、シ
リアル受信機２１内部のＰＬＬとは独立した回路とする
ことで、利用者は、ＰＬＬ２５の設定のみを変更すれ
ば、シリアル受信機２１よりＰＬＬに入力される信号と
メインクロック（ＭＣＬＫ）および差動クロック（ＤＣ
ＬＫ）との位相差の設定を変更することが可能となる。
【００２１】ＰＬＬ２５として、例えばＩｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ Ｓｙｓｔｅｍｓ，Ｉｎｃ．
（ＩＣＳ）製のＩＣＳ１５２３が使用可能である。ＩＣ
Ｓ１５２３の詳細については、ＩＣＳ発行のデータシー
ト（ＩＣＳ１５２３ ＲｅｖＳ ５／２１／９９）に記
載されている。図２は、ＰＬＬ２５の内部ブロック略図
の一例である。ＰＬＬ２５は、位相周波数検出器と、チ
ャージポンプと、ローパスフィルターと、ＶＣＯ(Volta
ge Controlled Oscillator)と、デバイダとでＰＬＬの
ループが形成され、ＶＣＯの出力に位相調整器によりレ
ジスタに設定された値に対応する時間だけ遅延させて、
差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）と２倍周波数
のメインクロック（ＭＣＬＫ）として出力する。
ｔｅｄ Ｃｉｒｃｕｉｔ Ｓｙｓｔｅｍｓ，Ｉｎｃ．
（ＩＣＳ）製のＩＣＳ１５２３が使用可能である。ＩＣ
Ｓ１５２３の詳細については、ＩＣＳ発行のデータシー
ト（ＩＣＳ１５２３ ＲｅｖＳ ５／２１／９９）に記
載されている。図２は、ＰＬＬ２５の内部ブロック略図
の一例である。ＰＬＬ２５は、位相周波数検出器と、チ
ャージポンプと、ローパスフィルターと、ＶＣＯ(Volta
ge Controlled Oscillator)と、デバイダとでＰＬＬの
ループが形成され、ＶＣＯの出力に位相調整器によりレ
ジスタに設定された値に対応する時間だけ遅延させて、
差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）と２倍周波数
のメインクロック（ＭＣＬＫ）として出力する。
【００２２】位相調整器で付加される遅延時間はクロッ
ク周期を所定の整数で分割して定まる単位遅延のステッ
プで調整可能である。ＩＣＳ１５２３では、１６５ＭＨ
ｚのクロックをメインクロック（ＭＣＬＫ）として出力
する場合には、１周期を１６分割した約０．４ｎｓステ
ップで位相を調整することができる。
ク周期を所定の整数で分割して定まる単位遅延のステッ
プで調整可能である。ＩＣＳ１５２３では、１６５ＭＨ
ｚのクロックをメインクロック（ＭＣＬＫ）として出力
する場合には、１周期を１６分割した約０．４ｎｓステ
ップで位相を調整することができる。
【００２３】以下、Ｔ．Ｍ．Ｄ．Ｓ．規格の映像機器を
例に説明する。
例に説明する。
【００２４】図３は、本発明の一実施例としてのＴ．
Ｍ．Ｄ．Ｓ．規格のシリアル受信機であるＴ．Ｍ．Ｄ．
Ｓ．受信機４１を有し、ＰＬＬ４５をＴ．Ｍ．Ｄ．Ｓ．
受信機４１の外部に独立に設けた映像機器４０の内部構
成のブロック図を示す。
Ｍ．Ｄ．Ｓ．規格のシリアル受信機であるＴ．Ｍ．Ｄ．
Ｓ．受信機４１を有し、ＰＬＬ４５をＴ．Ｍ．Ｄ．Ｓ．
受信機４１の外部に独立に設けた映像機器４０の内部構
成のブロック図を示す。
【００２５】図３によれば、映像機器４０は、Ｔ．Ｍ．
Ｄ．Ｓ．受信機４１と、映像処理回路４２と、映像デバ
イス駆動回路４３と、映像デバイス４４と、ＰＬＬ４５
と、を有する。Ｔ．Ｍ．Ｄ．Ｓ．受信機４１、映像処理
回路４２、映像デバイス駆動回路４３、映像デバイス４
４、ＰＬＬ４５は、図１のシリアル受信機２１、映像処
理回路２２、映像デバイス駆動回路２３、映像デバイス
２４、ＰＬＬ２５にそれぞれ対応する。
Ｄ．Ｓ．受信機４１と、映像処理回路４２と、映像デバ
イス駆動回路４３と、映像デバイス４４と、ＰＬＬ４５
と、を有する。Ｔ．Ｍ．Ｄ．Ｓ．受信機４１、映像処理
回路４２、映像デバイス駆動回路４３、映像デバイス４
４、ＰＬＬ４５は、図１のシリアル受信機２１、映像処
理回路２２、映像デバイス駆動回路２３、映像デバイス
２４、ＰＬＬ２５にそれぞれ対応する。
【００２６】Ｔ．Ｍ．Ｄ．Ｓ．受信機４１は、映像機器
３０のＴ．Ｍ．Ｄ．Ｓ．送信機３１で作成されたシリア
ルデータを受信する。シリアルデータは、青色データに
ついてのＴ．Ｍ．Ｄ．Ｓ．エンコード処理された差動信
号（ＲＸ０＋、ＲＸ０−）、緑色データについてのＴ．
Ｍ．Ｄ．Ｓ．エンコード処理された差動信号（ＲＸ１
＋，ＲＸ１―）および赤色データについてＴ．Ｍ．Ｄ．
Ｓ．エンコード処理された差動信号（ＲＸ２＋，ＲＸ２
―）として、３チャンネルのＭ．Ｔ．Ｄ．Ｓ．映像デー
タ伝送路を通して伝送される。また、Ｔ．Ｍ．Ｄ．Ｓ．
受信機４１は、映像データ伝送路を通して受信したシリ
アルデータをデコードし、偶数番映像データ信号（ＱＥ
｛０−２３｝）および奇数番映像データ信号（ＱＯ｛０
−２３｝）の映像データ信号と、データイネーブル信号
（ＤＥ）、水平同期信号（ＨＤ）および垂直同期信号
（ＶＤ）の制御信号と、を再生して出力する。さらに、
Ｔ．Ｍ．Ｄ．Ｓ．受信機４１は、同期クロック伝送路を
通して差動クロック信号（ＲＸＣ＋，ＲＸＣ−）を受信
し、内部に設けられたクロックリカバリＰＬＬ（図示せ
ず）により、奇数番映像データ信号（ＱＯ｛０−２
３｝）に対応したＯｄｄクロック（ＯｄｄＣＬＫ）を出
力する。図３のＴ．Ｍ．Ｄ．Ｓ．受信機４１は、Ｏｄｄ
クロック（ＯＣＬＫ）を出力するように構成されている
が、Ｏｄｄクロックの換わりに、これと１８０゜位相が
異なるＥｖｅｎクロックを出力することも可能である。
一般的なＴ．Ｍ．Ｄ．Ｓ．受信機は、Ｏｄｄクロックま
たはＥｖｅｎクロックの何れか一方が出力されるように
構成されている。
３０のＴ．Ｍ．Ｄ．Ｓ．送信機３１で作成されたシリア
ルデータを受信する。シリアルデータは、青色データに
ついてのＴ．Ｍ．Ｄ．Ｓ．エンコード処理された差動信
号（ＲＸ０＋、ＲＸ０−）、緑色データについてのＴ．
Ｍ．Ｄ．Ｓ．エンコード処理された差動信号（ＲＸ１
＋，ＲＸ１―）および赤色データについてＴ．Ｍ．Ｄ．
Ｓ．エンコード処理された差動信号（ＲＸ２＋，ＲＸ２
―）として、３チャンネルのＭ．Ｔ．Ｄ．Ｓ．映像デー
タ伝送路を通して伝送される。また、Ｔ．Ｍ．Ｄ．Ｓ．
受信機４１は、映像データ伝送路を通して受信したシリ
アルデータをデコードし、偶数番映像データ信号（ＱＥ
｛０−２３｝）および奇数番映像データ信号（ＱＯ｛０
−２３｝）の映像データ信号と、データイネーブル信号
（ＤＥ）、水平同期信号（ＨＤ）および垂直同期信号
（ＶＤ）の制御信号と、を再生して出力する。さらに、
Ｔ．Ｍ．Ｄ．Ｓ．受信機４１は、同期クロック伝送路を
通して差動クロック信号（ＲＸＣ＋，ＲＸＣ−）を受信
し、内部に設けられたクロックリカバリＰＬＬ（図示せ
ず）により、奇数番映像データ信号（ＱＯ｛０−２
３｝）に対応したＯｄｄクロック（ＯｄｄＣＬＫ）を出
力する。図３のＴ．Ｍ．Ｄ．Ｓ．受信機４１は、Ｏｄｄ
クロック（ＯＣＬＫ）を出力するように構成されている
が、Ｏｄｄクロックの換わりに、これと１８０゜位相が
異なるＥｖｅｎクロックを出力することも可能である。
一般的なＴ．Ｍ．Ｄ．Ｓ．受信機は、Ｏｄｄクロックま
たはＥｖｅｎクロックの何れか一方が出力されるように
構成されている。
【００２７】ＰＬＬ４５は、シリアル受信機４１から、
Ｏｄｄクロック（ＯＣＬＫ）が入力され、ＰＬＬ制御す
るとともに位相を調整して、Ｏｄｄクロック（ＯＣＬ
Ｋ）の２倍の周波数でＯｄｄクロック（ＯＣＬＫ）とは
位相が異なるメインクロック（ＭＣＬＫ）と、Ｏｄｄク
ロック（ＯＣＬＫ）と同一周波数でＯｄｄクロック（Ｏ
ＣＬＫ）とは位相が異なる差動クロック（ＤＣＬＫ＋，
ＤＣＬＫ−）と、を作成する。例えば、ＵＸＧＡ６０Ｈ
ｚ時には、１６５ＭＨｚのメインクロック（ＭＣＬＫ）
と、８２．５ＭＨｚの差動クロック（ＤＣＬＫ＋，ＤＣ
ＬＫ−）とがＰＬＬ４５から出力される。
Ｏｄｄクロック（ＯＣＬＫ）が入力され、ＰＬＬ制御す
るとともに位相を調整して、Ｏｄｄクロック（ＯＣＬ
Ｋ）の２倍の周波数でＯｄｄクロック（ＯＣＬＫ）とは
位相が異なるメインクロック（ＭＣＬＫ）と、Ｏｄｄク
ロック（ＯＣＬＫ）と同一周波数でＯｄｄクロック（Ｏ
ＣＬＫ）とは位相が異なる差動クロック（ＤＣＬＫ＋，
ＤＣＬＫ−）と、を作成する。例えば、ＵＸＧＡ６０Ｈ
ｚ時には、１６５ＭＨｚのメインクロック（ＭＣＬＫ）
と、８２．５ＭＨｚの差動クロック（ＤＣＬＫ＋，ＤＣ
ＬＫ−）とがＰＬＬ４５から出力される。
【００２８】利用者は、図２のＰＬＬ２５において説明
したと同様に、ＰＬＬ４５の設定を変えることによっ
て、上記メインクロック（ＭＣＬＫ）、および差動クロ
ック（ＤＣＬＫ＋，ＤＣＬＫ−）と、Ｏｄｄクロックと
の位相を任意に変更することができる。従って、映像処
理回路４２や映像デバイス駆動回路４３や映像デバイス
４４など、シリアル受信機４１の後段の構成要素に対し
て、最適な位相のメインクロック（ＭＣＬＫ）および差
動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）を提供すること
が可能となる。また、位相は、クロック周期を分割した
遅延単位のステップで設定され、クロック周期は、周囲
の環境よって変動が生じないように、ＰＬＬ制御により
管理されているので、温度変化によるドリフトが著しく
抑制される。
したと同様に、ＰＬＬ４５の設定を変えることによっ
て、上記メインクロック（ＭＣＬＫ）、および差動クロ
ック（ＤＣＬＫ＋，ＤＣＬＫ−）と、Ｏｄｄクロックと
の位相を任意に変更することができる。従って、映像処
理回路４２や映像デバイス駆動回路４３や映像デバイス
４４など、シリアル受信機４１の後段の構成要素に対し
て、最適な位相のメインクロック（ＭＣＬＫ）および差
動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）を提供すること
が可能となる。また、位相は、クロック周期を分割した
遅延単位のステップで設定され、クロック周期は、周囲
の環境よって変動が生じないように、ＰＬＬ制御により
管理されているので、温度変化によるドリフトが著しく
抑制される。
【００２９】なお、図３では、ＰＬＬ４５の出力のうち
差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）が映像処理回
路４２に供給されているが、映像処理回路４２がメイン
クロック（ＭＣＬＫ）でのみ動作するものである場合に
は、差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）に換えて
メインクロック（ＭＣＬＫ）を供給すればよい。
差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）が映像処理回
路４２に供給されているが、映像処理回路４２がメイン
クロック（ＭＣＬＫ）でのみ動作するものである場合に
は、差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）に換えて
メインクロック（ＭＣＬＫ）を供給すればよい。
【００３０】図４、図５は、ＰＬＬ４５のＰＬＬ制御の
様子を説明するためのタイミング・ダイアグラムであ
る。
様子を説明するためのタイミング・ダイアグラムであ
る。
【００３１】図４は、シリアル受信機４１でデコードさ
れた映像データ信号（ＱＥ｛０−２３｝とＱＯ｛０−２
３｝）とＯｄｄクロック（ＯＣＬＫ）との関係を示す。
図４に示されるように、Ｏｄｄクロック（ＯＣＬＫ）の
立ち上がりが映像データ信号の隣り合った変化点間のほ
ぼ中央にある場合には、適切なタイミングとなっている
ので、ＰＬＬ４５により位相を調整する必要はない。こ
れに対して、Ｏｄｄクロック（ＯＣＬＫ）の立ち上がり
がデータセットアップ時間ｔＳの期間にある場合には、
タイミングが不適切であり、映像処理回路４２において
映像データ信号（ＱＥ｛０−２３｝とＱＯ｛０−２
３｝）を正常に読み込むことができなくなる。これを回
避するために、ＰＬＬ４５が、その出力クロック信号を
図４のＯｄｄクロック（ＯＣＬＫ）と同様な適切な位相
になるように調整し、映像処理回路４２に供給する。Ｏ
ｄｄクロック（ＯＣＬＫ）の立ち上がりがデータホール
ド時間ｔＨの期間にある場合についても同様である。な
お、図中で、ｔＯＣＬＫは、Ｏｄｄクロック（ＯＣＬ
Ｋ）の１周期を示す。
れた映像データ信号（ＱＥ｛０−２３｝とＱＯ｛０−２
３｝）とＯｄｄクロック（ＯＣＬＫ）との関係を示す。
図４に示されるように、Ｏｄｄクロック（ＯＣＬＫ）の
立ち上がりが映像データ信号の隣り合った変化点間のほ
ぼ中央にある場合には、適切なタイミングとなっている
ので、ＰＬＬ４５により位相を調整する必要はない。こ
れに対して、Ｏｄｄクロック（ＯＣＬＫ）の立ち上がり
がデータセットアップ時間ｔＳの期間にある場合には、
タイミングが不適切であり、映像処理回路４２において
映像データ信号（ＱＥ｛０−２３｝とＱＯ｛０−２
３｝）を正常に読み込むことができなくなる。これを回
避するために、ＰＬＬ４５が、その出力クロック信号を
図４のＯｄｄクロック（ＯＣＬＫ）と同様な適切な位相
になるように調整し、映像処理回路４２に供給する。Ｏ
ｄｄクロック（ＯＣＬＫ）の立ち上がりがデータホール
ド時間ｔＨの期間にある場合についても同様である。な
お、図中で、ｔＯＣＬＫは、Ｏｄｄクロック（ＯＣＬ
Ｋ）の１周期を示す。
【００３２】図５は、ＰＬＬ４５が出力するメインクロ
ック（ＭＣＬＫ）、および差動クロック（ＤＣＬＫ＋，
ＤＣＬＫ−）と、Ｏｄｄクロック（ＯＣＬＫ）とのタイ
ミングを示す。
ック（ＭＣＬＫ）、および差動クロック（ＤＣＬＫ＋，
ＤＣＬＫ−）と、Ｏｄｄクロック（ＯＣＬＫ）とのタイ
ミングを示す。
【００３３】図４、図５に示すように、ＰＬＬ４５は、
Ｏｄｄクロック（ＯＣＬＫ）にＰＬＬ制御と位相調整処
理とを施すことにより、このＯｄｄクロック（ＯＣＬ
Ｋ）と位相差ａを保って同期したメインクロック（ＭＣ
ＬＫ）および差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）
を出力することができる。
Ｏｄｄクロック（ＯＣＬＫ）にＰＬＬ制御と位相調整処
理とを施すことにより、このＯｄｄクロック（ＯＣＬ
Ｋ）と位相差ａを保って同期したメインクロック（ＭＣ
ＬＫ）および差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）
を出力することができる。
【００３４】利用者は、この位相差ａの設定を変更する
ことで、シリアル受信機４１の後段の回路、例えば映像
処理回路４２に最適な映像データ信号（ＱＥ｛０−２
３｝とＱＯ｛０−２３｝）のタイミングを設定すること
が可能となる。
ことで、シリアル受信機４１の後段の回路、例えば映像
処理回路４２に最適な映像データ信号（ＱＥ｛０−２
３｝とＱＯ｛０−２３｝）のタイミングを設定すること
が可能となる。
【００３５】なお、図４からも分かるように、ＰＬＬ４
５が用いる信号は、Ｏｄｄクロック（ＯＣＬＫ）と同期
可能な周期をもつ信号であればよい。
５が用いる信号は、Ｏｄｄクロック（ＯＣＬＫ）と同期
可能な周期をもつ信号であればよい。
【００３６】ＰＬＬ４５は、シリアル受信機４１の内部
に設けられたクロックリカバリＰＬＬとは別の回路であ
ることが好ましい。すなわち、シリアル受信機内部のＰ
ＬＬとは独立した回路とすることで、利用者は、ＰＬＬ
４５の設定のみを変更すれば、Ｏｄｄクロック（ＯＣＬ
Ｋ）とメインクロック（ＭＣＬＫ）および差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差の設定を変更す
ることが可能となる。
に設けられたクロックリカバリＰＬＬとは別の回路であ
ることが好ましい。すなわち、シリアル受信機内部のＰ
ＬＬとは独立した回路とすることで、利用者は、ＰＬＬ
４５の設定のみを変更すれば、Ｏｄｄクロック（ＯＣＬ
Ｋ）とメインクロック（ＭＣＬＫ）および差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差の設定を変更す
ることが可能となる。
【００３７】図６は、Ｏｄｄクロック（ＯＣＬＫ）に換
えて水平同期信号（ＨＤ）をＰＬＬ４５に入力した別の
実施例の映像機器のブロック図である。映像機器４０ａ
は、ＰＬＬ４５の入力が水平同期信号（ＨＤ）に変更さ
れていることと、映像処理回路４２に供給されるクロッ
ク信号がメインクロック（ＭＣＬＫ）に変更されている
ことが図３の映像機器４０と異なり、他は同一である。
図４に示したように、水平同期信号（ＨＤ）は、Ｏｄｄ
クロック（ＯＣＬＫ）と同期可能な周期をもつので、Ｏ
ｄｄクロック（ＯＣＬＫ）に換えて使用することができ
る。なお、図６で、映像処理回路４２が差動クロックで
動作するものである場合には、メインクロック（ＭＣＬ
Ｋ）に換えて差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）
を供給すればよい。
えて水平同期信号（ＨＤ）をＰＬＬ４５に入力した別の
実施例の映像機器のブロック図である。映像機器４０ａ
は、ＰＬＬ４５の入力が水平同期信号（ＨＤ）に変更さ
れていることと、映像処理回路４２に供給されるクロッ
ク信号がメインクロック（ＭＣＬＫ）に変更されている
ことが図３の映像機器４０と異なり、他は同一である。
図４に示したように、水平同期信号（ＨＤ）は、Ｏｄｄ
クロック（ＯＣＬＫ）と同期可能な周期をもつので、Ｏ
ｄｄクロック（ＯＣＬＫ）に換えて使用することができ
る。なお、図６で、映像処理回路４２が差動クロックで
動作するものである場合には、メインクロック（ＭＣＬ
Ｋ）に換えて差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）
を供給すればよい。
【００３８】この実施例においても、ＰＬＬ４５は、シ
リアル受信機４１の内部に設けられたクロックリカバリ
ＰＬＬとは別の回路であることが好ましい。利用者は、
ＰＬＬ４５の設定のみを変更すれば、水平同期信号（Ｈ
Ｄ）とメインクロック（ＭＣＬＫ）および差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差の設定を変更で
きる。
リアル受信機４１の内部に設けられたクロックリカバリ
ＰＬＬとは別の回路であることが好ましい。利用者は、
ＰＬＬ４５の設定のみを変更すれば、水平同期信号（Ｈ
Ｄ）とメインクロック（ＭＣＬＫ）および差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差の設定を変更で
きる。
【００３９】図７は、Ｏｄｄクロック（ＯＣＬＫ）に換
えてＥｖｅｎクロックをＰＬＬ４５に入力した別の実施
例の映像機器のブロック図である。映像機器４０ｂは、
Ｔ．Ｍ．Ｄ．Ｓ．受信機５１が、図３のＴ．Ｍ．Ｄ．
Ｓ．受信機４１がＯｄｄクロックを再生するものである
のに対して、Ｅｖｅｎクロック（ＥＣＬＫ）を再生する
ものであることと、ＰＬＬ４５の入力がＥｖｅｎクロッ
ク（ＥＣＬＫ）に変更されていることとが図３の映像機
器４０と異なり、他は同一である。Ｅｖｅｎクロック
（ＥＣＬＫ）は、Ｏｄｄクロック（ＯＣＬＫ）と同一の
周期で位相が１８０゜異なるクロック信号であるので、
Ｏｄｄクロック（ＯＣＬＫ）に換えて使用することがで
きる。なお、図７で、映像処理回路４２がメインクロッ
クでのみ動作するものである場合には、差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）に換えてメインクロック
（ＭＣＬＫ）を供給すればよい。
えてＥｖｅｎクロックをＰＬＬ４５に入力した別の実施
例の映像機器のブロック図である。映像機器４０ｂは、
Ｔ．Ｍ．Ｄ．Ｓ．受信機５１が、図３のＴ．Ｍ．Ｄ．
Ｓ．受信機４１がＯｄｄクロックを再生するものである
のに対して、Ｅｖｅｎクロック（ＥＣＬＫ）を再生する
ものであることと、ＰＬＬ４５の入力がＥｖｅｎクロッ
ク（ＥＣＬＫ）に変更されていることとが図３の映像機
器４０と異なり、他は同一である。Ｅｖｅｎクロック
（ＥＣＬＫ）は、Ｏｄｄクロック（ＯＣＬＫ）と同一の
周期で位相が１８０゜異なるクロック信号であるので、
Ｏｄｄクロック（ＯＣＬＫ）に換えて使用することがで
きる。なお、図７で、映像処理回路４２がメインクロッ
クでのみ動作するものである場合には、差動クロック
（ＤＣＬＫ＋，ＤＣＬＫ−）に換えてメインクロック
（ＭＣＬＫ）を供給すればよい。
【００４０】この実施例においても、ＰＬＬ４５は、シ
リアル受信機４１の内部に設けられたクロックリカバリ
ＰＬＬとは別の回路であることが好ましい。シリアル受
信機内部のＰＬＬとは独立した回路とすることで、利用
者は、ＰＬＬ４５の設定のみを変更すれば、ＥＶＥＮク
ロック（ＥＣＬＫ）とメインクロック（ＭＣＬＫ）およ
び差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差
の設定を変更することが可能となる。
リアル受信機４１の内部に設けられたクロックリカバリ
ＰＬＬとは別の回路であることが好ましい。シリアル受
信機内部のＰＬＬとは独立した回路とすることで、利用
者は、ＰＬＬ４５の設定のみを変更すれば、ＥＶＥＮク
ロック（ＥＣＬＫ）とメインクロック（ＭＣＬＫ）およ
び差動クロック（ＤＣＬＫ＋，ＤＣＬＫ−）との位相差
の設定を変更することが可能となる。
【００４１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、シリアル受信機と、シリアル受信機から入力
された信号をもとに、シリアル受信機から入力された信
号とは位相が異なる差動クロックと、シリアル受信機か
ら入力された信号とは位相が異なり前記差動クロックの
２倍周波数のメインクロックとを作成するＰＬＬと、を
有することで、シリアル受信機の後段の構成要素に最適
なタイミングに調整されたクロック信号を供給すること
が可能となる。
によれば、シリアル受信機と、シリアル受信機から入力
された信号をもとに、シリアル受信機から入力された信
号とは位相が異なる差動クロックと、シリアル受信機か
ら入力された信号とは位相が異なり前記差動クロックの
２倍周波数のメインクロックとを作成するＰＬＬと、を
有することで、シリアル受信機の後段の構成要素に最適
なタイミングに調整されたクロック信号を供給すること
が可能となる。
【００４２】また、ＰＬＬを用いることで、周囲温度の
変化によるクロック信号の位相の変化が解消される。
変化によるクロック信号の位相の変化が解消される。
【００４３】また、本発明によれば、ＰＬＬを、シリア
ル受信機内に設けられたＰＬＬとは独立したものとする
ことで、このＰＬＬの設定を変更するだけで、シリアル
受信機から入力された信号とメインクロックおよび差動
クロックとの位相差を変更することが可能となる。
ル受信機内に設けられたＰＬＬとは独立したものとする
ことで、このＰＬＬの設定を変更するだけで、シリアル
受信機から入力された信号とメインクロックおよび差動
クロックとの位相差を変更することが可能となる。
【００４４】また、本発明によれば、メインクロックを
作成することが可能となるため、メインクロックしか受
けることができない映像処理回路などの構成要素をシリ
アル受信機の後段に設けることが可能となる。
作成することが可能となるため、メインクロックしか受
けることができない映像処理回路などの構成要素をシリ
アル受信機の後段に設けることが可能となる。
【００４５】また、ＰＬＬを用いて差動クロックを作成
するため、インバータ等で作成する場合に生じる余分の
位相差が生じない。そのため、映像とのタイミングを最
適なものとすることが可能となる。
するため、インバータ等で作成する場合に生じる余分の
位相差が生じない。そのため、映像とのタイミングを最
適なものとすることが可能となる。
【００４６】このように、本発明の映像機器では、従来
生じていたＯｄｄクロックと映像データ信号のタイミン
グのずれをなくすことが可能となり、周辺環境に影響さ
れない安定したクロックをシリアル受信機の後段の構成
要素に供給することが可能となる。
生じていたＯｄｄクロックと映像データ信号のタイミン
グのずれをなくすことが可能となり、周辺環境に影響さ
れない安定したクロックをシリアル受信機の後段の構成
要素に供給することが可能となる。
【図１】本発明による映像機器の内部構成を説明するた
めのブロック図である。
めのブロック図である。
【図２】ＰＬＬ内部のブロック略図である。
【図３】本発明によるＴ．Ｍ．Ｄ．Ｓ．規格の映像機器
のブロック図である。
のブロック図である。
【図４】Ｏｄｄクロックと映像データ信号等のタイミン
グ・ダイアグラムである。
グ・ダイアグラムである。
【図５】Ｏｄｄクロックと差動クロックとメインクロッ
クとの関係を説明するためのタイミング・ダイアグラム
である。
クとの関係を説明するためのタイミング・ダイアグラム
である。
【図６】本発明による映像機器の別の実施例のブロック
図である。
図である。
【図７】本発明による映像機器の別の実施例のブロック
図である。
図である。
１０，２０ 映像機器 １１ シリアル送信機 １５ シリアル伝送路 ２１ シリアル受信機 ２２，４２ 映像処理回路 ２３，４３ 映像デバイス駆動回路 ２４，４４ 映像デバイス ２５，４５ ＰＬＬ ３０，４０，４０ａ，４０ｂ Ｔ．Ｍ．Ｄ．Ｓ．規格
の映像機器 ３１ Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル送信機 ４１，５１ Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル受信機
の映像機器 ３１ Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル送信機 ４１，５１ Ｔ．Ｍ．Ｄ．Ｓ．規格のシリアル受信機
Claims (6)
- 【請求項１】 シリアル伝送されてきた信号を受信し再
生して出力するシリアル受信機と、 前記シリアル受信機から入力された信号をもとに前記信
号と位相が異なる差動クロックおよび前記シリアル受信
機から入力された信号とは位相が異なり前記差動クロッ
クの２倍周波数のメインクロックとを作成するＰＬＬ
と、 を有することを特徴とする映像機器。 - 【請求項２】 前記メインクロックと前記差動クロック
とは、位相が一致していることを特徴とする請求項１記
載の映像機器。 - 【請求項３】 前記ＰＬＬは、前記シリアル受信機内に
設けられたＰＬＬとは独立して設けられたものであるこ
とを特徴とする請求項２記載の映像機器。 - 【請求項４】 前記信号は、水平同期信号であることを
特徴とする請求項１から３のいずれか１項に記載の映像
機器。 - 【請求項５】 前記信号は、Ｏｄｄクロック信号である
ことを特徴とする請求項１から３のいずれか１項に記載
の映像機器。 - 【請求項６】 前記信号は、Ｅｖｅｎクロック信号であ
ることを特徴とする請求項１から３のいずれか１項に記
載の映像機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314772A JP2002204377A (ja) | 2000-10-31 | 2001-10-12 | シリアル受信機を有する映像機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-337274 | 2000-10-31 | ||
| JP2000337274 | 2000-10-31 | ||
| JP2001314772A JP2002204377A (ja) | 2000-10-31 | 2001-10-12 | シリアル受信機を有する映像機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002204377A true JP2002204377A (ja) | 2002-07-19 |
Family
ID=26603430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314772A Pending JP2002204377A (ja) | 2000-10-31 | 2001-10-12 | シリアル受信機を有する映像機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002204377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803871B2 (en) | 2007-01-17 | 2014-08-12 | Samsung Display Co., Ltd. | Display device, driving method thereof, and signal controller therefor |
-
2001
- 2001-10-12 JP JP2001314772A patent/JP2002204377A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803871B2 (en) | 2007-01-17 | 2014-08-12 | Samsung Display Co., Ltd. | Display device, driving method thereof, and signal controller therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041012 |