JP2002190563A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002190563A
JP2002190563A JP2000386491A JP2000386491A JP2002190563A JP 2002190563 A JP2002190563 A JP 2002190563A JP 2000386491 A JP2000386491 A JP 2000386491A JP 2000386491 A JP2000386491 A JP 2000386491A JP 2002190563 A JP2002190563 A JP 2002190563A
Authority
JP
Japan
Prior art keywords
lead frame
plating film
semiconductor device
manufacturing
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000386491A
Other languages
English (en)
Inventor
Akishi Yamaguchi
陽史 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000386491A priority Critical patent/JP2002190563A/ja
Publication of JP2002190563A publication Critical patent/JP2002190563A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
  • Led Device Packages (AREA)
  • Light Receiving Elements (AREA)

Abstract

(57)【要約】 【課題】 製造コストを低減することが可能な半導体装
置およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、リードフレー
ムのチップ搭載部とボンディング部とに第１のめっき膜
を形成し、リードフレームのリード部に鉛以外の金属か
らなる第２のめっき膜を形成するめっき工程（Ｓ１）
と、めっき工程（Ｓ１）の後、リードフレームのチップ
搭載部に半導体チップを設置する工程（Ｓ２）と、チッ
プ搭載部に設置された半導体チップとボンディング部と
を電気的に接続する内部配線を形成する工程（Ｓ３）
と、チップ搭載部に設置された半導体チップと内部配線
とを樹脂により封止する工程（Ｓ４）とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、表面にめっき
膜が形成されたリードフレームを備える半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】従来、発光素子や受光素子、あるいはフ
ォトインタラプタやフォトカプラなどの半導体素子（以
下、光半導体素子と呼ぶ）が知られている。図９は、こ
のような従来の光半導体素子の製造方法を説明するため
の工程図である。図１０は、モールド工程（Ｓ１０３）
を実施した後の構造を示す模式図である。図１１は、外
装めっきを行なう工程（Ｓ１０４）後に得られる構造を
示す断面模式図であり、図１０の線分ＸＩ−ＸＩにおけ
る断面模式図に対応する。図９〜１１を参照して、従来
の光半導体素子の製造方法を説明する。
【０００３】図９を参照して、従来の光半導体素子の製
造方法では、まず、チップ搭載部と金細線ボンディング
部とを有するリードフレーム１０１の、チップ搭載部と
金細線ボンディング部との表面に部分的に銀（Ａｇ）め
っき膜１０２を設けたリードフレームを準備する工程
（Ｓ１０１）を実施する。ここで、リードフレーム１０
１の材料としては銅（Ｃｕ）合金、鉄あるいは鉄合金を
用いることができる。
【０００４】次に、リードフレーム１０１において銀め
っき膜１０２が形成されたチップ搭載部に赤外発光ダイ
オードなどの半導体チップ１０３を銀ペースト１０４に
より固定（ダイボンド）した後、金細線１０５により半
導体チップ１０３の上部表面の電極と金細線ボンディン
グ部とを接続（ワイヤボンド）する工程（Ｓ１０２）を
実施する。このとき、ダイボンド工程においては銀ペー
ストの硬化処理のため、リードフレームを１５０℃〜２
５０℃の雰囲気中に数分〜数十分間保持する。また、ワ
イヤボンド工程においても、２００℃以上に加熱された
ヒータブロックの上にリードフレームが配置される（た
だし、ワイヤボンド工程の時間は比較的短いため、リー
ドフレームの温度は２００℃以上にはならない）。
【０００５】次に、半導体チップ１０３の保護およびリ
ードフレームの固定のため、半導体チップ１０３および
金細線１０５が位置するチップ搭載部と金細線ボンディ
ング部とを覆うように光学的に透明な透明エポキシ樹脂
１０６を配置するモールド工程（Ｓ１０３）を実施す
る。このモールド工程では、１３０℃〜１７０℃の表面
温度の金型中にリードフレームが保持される。
【０００６】以上のようなモールド工程を実施すること
により、図１０に示すような構造を得る。なお、図１０
を参照して、リードフレーム１０１においては、透明エ
ポキシ樹脂１０６が配置された領域以外の領域にタイバ
ー１０８が形成されている。
【０００７】次に、透明エポキシ樹脂１０６の外部に露
出しているリードフレーム１０１の部分に、外装めっき
を行なう工程（Ｓ１０４）を実施する。この外装めっき
としては、錫（Ｓｎ）めっき膜または錫‐鉛（Ｓｎ−Ｐ
ｂ）めっき膜１０７をリードフレームの当該部分（リー
ド部）の表面に形成する。この結果、図１１に示すよう
な構造を得る。図１１を参照して、上述したようにリー
ドフレーム１０１のチップ搭載部と金細線ボンディング
部とには銀めっき膜１０２が形成されている。そして、
チップ搭載部には銀めっき膜１０２上に半導体チップ１
０３が銀ペースト１０４により固定されている。この半
導体チップ１０３の上部表面に形成された電極と金細線
ボンディング部とを接続するように金細線１０５が配置
されている。この半導体チップ１０３と金細線１０５と
を封止するように、透明エポキシ樹脂１０６が配置され
ている。この透明エポキシ樹脂１０６の外側へ延在する
リードフレーム１０１の表面には外装めっき膜としての
Ｓｎ−Ｐｂめっき膜が形成されている。
【０００８】次に、リードフレーム１０１からタイバー
１０８を切断・除去する工程（Ｓ１０５）を実施する。
そして、リードフレーム１０１の所定の位置を切断する
ことにより、半導体チップを備える半導体素子のそれぞ
れを分離する。
【０００９】その後、半導体素子が所定の特性を示すか
どうかテストを行なう検査工程（Ｓ１０６）を実施す
る。
【００１０】このようにして、従来の光半導体素子は製
造されていた。
【００１１】
【発明が解決しようとする課題】上述した従来の光半導
体素子の製造方法には、以下のような問題があった。す
なわち、図９に示した従来の光半導体素子の製造方法で
は、透明エポキシ樹脂にモールド工程（Ｓ１０３）の
後、外装めっきを行なう工程（Ｓ１０４）を実施してい
る。この外装めっきを行なう工程（Ｓ１０４）は、設備
コストおよび環境衛生の観点から、ダイボンド工程など
を実施する製造ラインに外装めっき工程を実施する設備
を付加することは難しい（インラインで外装めっきを行
なうことは難しい）。したがって、半導体チップのダイ
ボンド工程や金細線のワイヤボンド工程を行なう工場と
は別の工場で外装めっき工程を実施する必要がある。こ
のため、この外装めっきを行なう工程（Ｓ１０４）を実
施するために、モールド工程（Ｓ１０３）が終了した仕
掛かり品を、外装めっき工程を行なう別の工場まで搬送
する必要がある。また、外装めっき工程（Ｓ１０４）を
実施した後、タイバー切断・除去工程（Ｓ１０５）を実
施する工場へ更に外装めっきを施した仕掛かり品を搬送
するという工程も必要になる場合がある。
【００１２】このように、モールド工程（Ｓ１０３）後
に外装めっき工程（Ｓ１０４）を実施することに起因し
て、光半導体素子の製造工程が煩雑化するとともに、工
程数が増加するため製造工期が長くなり、結果的に光半
導体素子の製造コストが上昇することになっていた。
【００１３】また、モールド工程（Ｓ１０３）とタイバ
ー切断・除去工程（Ｓ１０５）との間において、別工場
で実施される外装めっき工程（Ｓ１０４）を実施する必
要があるため、リードフレームを準備する工程（Ｓ１０
１）から検査工程（Ｓ１０６）までを一つの製造ライン
で連続して実施することは困難であった。このため、一
つの製造ラインで光半導体素子を連続して製造すること
により、製造効率を向上させて製造コストを削減するこ
とは難しかった。
【００１４】ここで、リードフレームを準備する工程
（Ｓ１０１）において、予めチップ搭載部と金細線ボン
ディング部とには銀めっき膜を形成し、一方、その他の
部分（リード部）にはＳｎ−Ｐｂめっき膜を形成したリ
ードフレームを準備することも考えられる。しかし、す
でに述べたようにダイボンド工程およびワイヤボンド工
程（Ｓ１０２）、またモールド工程（Ｓ１０３）におい
てリードフレームは加熱される。そして、これらの工程
におけるリードフレームの到達温度は１７０℃程度にな
る。予めＳｎ−Ｐｂめっき膜が形成されたリードフレー
ムを、このような温度まで加熱すると、熱によってＳｎ
−Ｐｂめっき膜が軟化する、あるいは酸化もしくは溶融
する場合がある。このようにＳｎ−Ｐｂめっき膜が軟化
あるいは酸化などした場合（変質した場合）、光半導体
素子のリードフレームのはんだ付けを行なう際、リード
フレーム表面におけるはんだの濡れ性が劣化することに
なり、光半導体素子を回路基板などに正常に接続するこ
とができなくなるといった問題が発生する。
【００１５】一方、予めＳｎ−Ｐｂめっき膜を形成した
リードフレームを用いて、上記のようなＳｎ−Ｐｂめっ
き膜の変質という問題の発生を避けるためには、ダイボ
ンド工程やワイヤボンド工程における熱処理温度を低く
する必要がある。しかし、このように熱処理温度を低く
すると、ダイボンド部（半導体チップ１０３とリードフ
レーム１０１との接続部）などの接続強度が低下するこ
とになり、光半導体素子の不良の原因となる。したがっ
て、熱処理温度を低くすることも現実には難しい。
【００１６】また、モールド工程（Ｓ１０３）の後に外
装めっき工程（Ｓ１０４）を実施する代わりに、予めチ
ップ搭載部、金細線ボンディング部およびその他の部分
の全面に銀めっき膜、またはＰｄめっき膜を形成してお
くことも考えられる。しかし、このような銀めっき膜や
Ｐｄめっき膜を形成することは高コストであることか
ら、光半導体素子の製造コストを引き上げることになる
ため、このような手法を採用することは難しい。
【００１７】このように、従来、光半導体素子の製造方
法において、モールド工程（Ｓ１０３）とタイバー切断
・除去工程（Ｓ１０５）との間に実施される外装めっき
工程（Ｓ１０４）を省略して、製造工程を簡略化すると
ともに製造工期を短縮化して製造コストを低減すること
は困難であった。
【００１８】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、製造コ
ストを低減することが可能な半導体装置およびその製造
方法を提供することである。
【００１９】
【課題を解決するための手段】この発明の１の局面にお
ける半導体装置の製造方法は、リードフレームのチップ
搭載部とボンディング部とに第１のめっき膜を形成し、
リードフレームのリード部に鉛以外の金属からなる第２
のめっき膜を形成するめっき工程と、めっき工程の後、
リードフレームのチップ搭載部に半導体チップを設置す
る工程と、チップ搭載部に設置された半導体チップとボ
ンディング部とを電気的に接続する内部配線を形成する
工程と、チップ搭載部に設置された半導体チップと内部
配線とを樹脂により封止する工程とを備える。
【００２０】このようにすれば、予めリード部に第２の
めっき膜が形成されたリードフレームを用いるので、半
導体チップと内部配線とを樹脂により封止する工程の後
において従来行なっていた、リード部への第２のめっき
膜を形成するめっき工程を実施する必要がない。このた
め、従来より半導体装置の製造工程を簡略化できるとと
もに、製造工期を短縮化することが可能になる。さら
に、樹脂による封止工程の後のめっき工程を行なう必要
が無いため、半導体装置の製造工程を１つの製造ライン
において実施する（インライン化する）ことが可能にな
る。
【００２１】また、第２のめっき膜として、鉛以外の金
属からなる、いわゆる鉛（Ｐｂ）フリーめっき膜を用い
るので、鉛フリーめっき膜の材質を適宜選択する事によ
り従来第２のめっき膜として用いられたいたＳｎ−Ｐｂ
めっき膜などより第２のめっき膜の軟化温度を高くする
ことが可能になる。したがって、予め第２のめっき膜を
リードフレームに形成して、その後半導体チップを搭載
する工程や樹脂により封止する工程（封止工程）などを
行っても、これらの封止工程などにおける熱処理により
第２のめっき膜が軟化する、あるいは酸化するというよ
うな不良の発生を防止できる。
【００２２】また、従来第２のめっき膜として用いられ
ていたＳｎ−Ｐｂめっき膜に代えていわゆる鉛フリーめ
っき膜を用いるので、有害物質である鉛の使用を取りや
めることができる。
【００２３】上記１の局面における半導体装置の製造方
法では、第１および第２のめっき膜の軟化温度が、半導
体チップを設置する工程においてリードフレームが到達
する温度、内部配線を形成する工程においてリードフレ
ームが到達する温度および樹脂により封止する工程にお
いてリードフレームが到達する温度のうちいずれの温度
よりも高いことが好ましい。
【００２４】この場合、上記半導体チップを設置する工
程、内部配線を形成する工程および樹脂により封止する
工程のいずれにおいても、第１および第２のめっき膜が
軟化する、あるいは溶融するといった不良の発生を確実
に防止できる。
【００２５】上記１の局面における半導体装置の製造方
法では、第１および第２のめっき膜の軟化温度は１７０
℃より高いことが好ましい。
【００２６】この場合、通常の光半導体素子などの半導
体装置の製造方法では、上記半導体チップを設置する工
程、内部配線を形成する工程および樹脂により封止する
工程においてリードフレームが到達する温度は高くても
１７０℃程度であることから、本発明によればリードフ
レームにおける第１および第２のめっき膜が軟化するよ
うな不良の発生を確実に防止できる。
【００２７】上記１の局面における半導体装置の製造方
法では、第１のめっき膜が銀を含むことが好ましい。
【００２８】この場合、第１のめっき膜が、軟化温度が
十分高い銀を含むので、上記半導体チップを設置する工
程などにおいて第１のめっき膜が加熱されることにより
軟化することを確実に防止できる。
【００２９】上記１の局面における半導体装置の製造方
法では、第２のめっき膜が錫‐銅系合金を含んでいても
よい。
【００３０】この場合、錫（Ｓｎ）‐銅（Ｃｕ）系合金
は、鉛フリーめっき膜のうちでも比較的低コストである
ため、本発明による半導体装置の製造方法のコストが上
昇する事を防止できる。
【００３１】上記１の局面における半導体装置の製造方
法では、錫‐銅系合金における銅の含有率が１質量％以
上６質量％以下であることが好ましい。
【００３２】この場合、上記のような組成の錫‐銅系合
金は十分高い軟化温度を示すので、上記半導体チップを
設置する工程などにおいて第２のめっき膜が加熱される
ことにより軟化することを確実に防止できる。
【００３３】上記１の局面における半導体装置の製造方
法では、第２のめっき膜が錫‐ビスマス系合金を含んで
いてもよい。
【００３４】この場合、錫（Ｓｎ）‐ビスマス（Ｂｉ）
系合金は、鉛フリーめっき膜のうちでも比較的軟化温度
の高い（高耐熱性である）ので、上記半導体チップを設
置する工程、内部配線を形成する工程および樹脂により
封止する工程などにおいて比較的高い温度にまでリード
フレームを加熱するような工程を実施する場合に、本発
明を適用することが可能になる。特に、樹脂により封止
する工程において、トランスファーモールド法により樹
脂による封止を行なう場合、樹脂の種類によってはリー
ドフレームの加熱温度が高くなる場合があるが、このよ
うなトランスファーモールド法を実施するような半導体
装置の製造方法に対しても、本発明を適用可能となる。
【００３５】上記１の局面における半導体装置の製造方
法では、錫‐ビスマス系合金におけるビスマスの含有率
が１質量％以上６質量％以下であることが好ましい。
【００３６】この場合、上記のような組成の錫‐ビスマ
ス系合金は十分高い軟化温度を示すので、上記樹脂によ
り封止する工程などにおいて第２のめっき膜が加熱され
ることにより軟化・変質することを確実に防止できる。
【００３７】上記１の局面における半導体装置の製造方
法では、樹脂により封止する工程が半導体チップと内部
配線とを光学的に透明な樹脂により封止することを含ん
でいてもよい。
【００３８】ここで、半導体チップとして発光素子や受
光素子などを用いた光半導体素子の製造方法に本発明を
適用した場合を考える。この場合、上記のように樹脂と
して光学的に透明な樹脂を用いることで、光伝達効率の
よい光半導体素子を、低コストで製造する事が可能にな
る。
【００３９】上記１の局面における半導体装置の製造方
法では、半導体チップが発光素子および受光素子からな
る群から選択される１つであってもよい。
【００４０】この場合、本発明を適用する事により、発
光素子や受光素子を含む半導体装置としての光半導体素
子を低コストで製造できる。また、本発明では、第２の
めっき膜としていわゆる鉛フリーめっき膜を用いる事に
より、鉛を含まない光半導体素子を得ることができる。
【００４１】上記１の局面における半導体装置の製造方
法では、半導体装置がフォトカプラおよびフォトインタ
ラプタからなる群から選択される一つであってもよい。
【００４２】この場合、フォトカプラやフォトインタラ
プタなどの光半導体素子を低コストで製造できる。ま
た、本発明では、第２のめっき膜としていわゆる鉛フリ
ーめっき膜を用いる事により、鉛を含まない光半導体素
子を得ることができる。
【００４３】上記１の局面における半導体装置の製造方
法では、リードフレームが帯状のリードフレームであっ
てもよい。
【００４４】この場合、半導体装置の製造工程におい
て、複数のリード部が連結し、コイル状に巻かれた帯状
のリードフレーム（フープ状のリードフレーム）を用い
る事により、生産効率を向上させることができる。この
結果、半導体装置の製造コストをより低減できる。
【００４５】この発明の他の局面における半導体装置
は、上記１の局面における半導体装置の製造方法により
製造される。
【００４６】この場合、低コストであって、鉛を含まな
い半導体装置を得ることができる。
【００４７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、他の図面において同一また
は相当する部分には同一の参照番号を付しその説明は繰
返さない。
【００４８】（実施の形態１）図１は、本発明による半
導体装置の製造方法の実施の形態１を説明するためのフ
ローチャートである。図２は、ワイヤボンド工程（Ｓ
３）までを実施したリードフレームを示す模式図であ
る。図３は、モールド工程（Ｓ４）を実施した後の構造
を示す模式図である。図１〜３を参照して、本発明によ
る半導体装置の製造方法の実施の形態１を説明する。
【００４９】図１を参照して、本発明による半導体装置
の製造方法では、まずチップ搭載部１１およびボンディ
ング部１２の表面に第１のめっき膜としての銀めっき膜
２が形成され、一方、他の部分の表面には第２のめっき
膜としての錫−銅めっき膜（Ｓｎ−Ｃｕめっき膜）９が
形成されたリードフレーム（以下、２色めっきリードフ
レームと呼ぶ）を準備するめっき工程としての工程（Ｓ
１）を実施する。
【００５０】ここで、リードフレーム１は、銅合金、鉄
あるいは鉄系合金からなり、通常短冊状の形状（１つの
フレームに１０から１００個程度の素子が連結されてい
る形状）を有する。そして、Ｓｎ−Ｃｕめっき膜９にお
いて、銅（Ｃｕ）の含有率は１質量％以上６質量％以下
であることが好ましく、より好ましくは２質量％程度で
ある。このような組成範囲であれば、Ｓｎ−Ｃｕめっき
膜９の軟化温度を充分高く設定することができる。な
お、Ｓｎ−Ｃｕめっき膜９に代えて、錫−ビスマス（Ｓ
ｎ−Ｂｉ）めっき膜を用いてもよい。この場合、Ｓｎ−
Ｃｕめっき膜を用いた場合と同様の効果を得ることがで
きる。また、ビスマス（Ｂｉ）の含有率は１質量％以上
６質量％以下であることが好ましく、より好ましくは約
２質量％である。このような組成範囲であれば、Ｓｎ−
Ｂｉめっき膜の軟化温度を充分高く設定することができ
る。
【００５１】ここで、Ｓｎ−Ｃｕめっき膜は、コストの
面ではＳｎ−Ｂｉめっき膜より優れている。そのため、
本発明による半導体装置の製造方法のコストが上昇する
ことを防止できる。
【００５２】一方、耐熱性という観点からすると、Ｂｉ
の含有率が２質量％程度のＳｎ−Ｂｉめっき膜の方がＳ
ｎ−Ｃｕめっき膜よりも優れている。なお、ここで耐熱
性とは、軟化温度が高いほど耐熱性が優れているとして
評価している。また、リードフレーム１の上記他の部分
に形成されたＳｎ−Ｃｕめっき膜９またはＳｎ−Ｂｉめ
っき膜の軟化温度は１７０℃より高くなっている。ま
た、銀めっき膜２の軟化温度も１７０℃より高くなって
いるので、後述するダイボンド工程（Ｓ２）、ワイヤボ
ンド工程（Ｓ３）およびモールド工程（Ｓ４）における
熱処理によりこの銀めっき膜２が軟化するといった不良
の発生を防止できる。
【００５３】次に、チップ搭載部１１に半導体チップと
しての発光チップ１０（図２参照）を銀ペースト４（図
２参照）を用いて固定するダイボンド工程（Ｓ２）を実
施する。
【００５４】ここで、ダイボンド工程（Ｓ２）において
は、発光チップ１０をリードフレーム１のチップ搭載部
１１と電気的に接続するために銀ペースト４によりダイ
ボンドを行なっている。そして、ダイボンド工程（Ｓ
２）では銀ペースト４を硬化させるため、リードフレー
ム１に対して熱処理を行なう。この熱処理としては、１
５０℃〜２５０℃という温度条件の雰囲気下にリードフ
レーム１を数分から数十分配置する。
【００５５】次に、金細線５（図２参照）により発光チ
ップ１０とボンディング部１２とを電気的に接続するワ
イヤボンド工程（Ｓ３）を実施する。
【００５６】このワイヤボンド工程（Ｓ３）において
は、発光チップ１０の上部表面に蒸着形成されたアルミ
ニウムなどの金属電極とボンディング部１２との間を金
細線５で電気的に接続する。この金細線５は超音波熱圧
着法を用いて発光チップ１０の金属電極および金細線ボ
ンディング部１２と接合される。このとき、超音波熱圧
着法を実施するため、リードフレーム１は２００℃〜２
８０℃に加熱されたヒータブロック上に数十秒間配置さ
れる。（なお、このとき作業時間が上述のように数十秒
間と短いため、リードフレーム１自体の温度が２８０℃
になるわけではない）。
【００５７】このようにして、図２に示すような構造を
得る。図２を参照して、すでに述べたようにチップ搭載
部１１には銀ペースト４により発光チップ１０が固定さ
れ、この発光チップ１０とボンディング部１２とは金細
線５により接続されている。また、リードフレーム１に
おいては、Ｓｎ−Ｃｕめっき膜９が形成された部分はタ
イバー８を含む。
【００５８】次に、発光チップ１０と金細線５とチップ
搭載部１１とボンディング部１２とを封止するように光
学的に透明な樹脂としての透明エポキシ樹脂６を配置す
るモールド工程（Ｓ４）を実施する。この透明エポキシ
樹脂６は、発光チップ１０の保護およびタイバー除去・
リードカット処理後にリードを固定する機能を有する。
このように透明エポキシ樹脂６を用いることにより、光
伝達効率のよい半導体装置としての光半導体素子を製造
できる。このモールド工程（Ｓ４）においては、トラン
スファーモールド法を用いる。この透明エポキシ樹脂６
を形成するためのトランスファモールド法においては、
リードフレーム１を加熱された金型内に１〜５分程度保
持する。このときの金型の温度は１３０℃〜１７０℃程
度である。このような熱処理を行なっても、Ｓｎ−Ｃｕ
めっき膜９の軟化温度は１７０℃以上であるため、この
ような熱処理によりＳｎ−Ｃｕめっき膜９が軟化・変質
する事は無い。したがって、リード部におけるはんだ付
け時にはんだの濡れ性が劣化する事を防止できる。
【００５９】なお、通常の集積回路のモールド用樹脂は
フィラーなどを含有する不透明（黒色）のエポキシ樹脂
を用いている。このような不透明のエポキシ樹脂は、比
較的金型の温度を低くしてもモールド工程を実施でき
る。しかし、ここで用いる発光チップ１０を備える光半
導体素子のパッケージは光を透過する必要があるため、
透明エポキシ樹脂６を用いる必要がある。そして、この
ような透明エポキシ樹脂６は不透明なエポキシ樹脂のよ
うに低温でモールド工程を実施する事は難しい。
【００６０】上記のようなモールド工程（Ｓ４）を実施
する事により、図３に示すような構造を得る。図３を参
照して、発光チップ１０と金細線５とチップ搭載部１１
とボンディング部１２とが透明エポキシ樹脂６により封
止されている。
【００６１】次に、図１に示すように、上述のモールド
工程（Ｓ４）を実施した後、リードフレームからタイバ
ー８を切断・除去する工程（Ｓ５）を実施する。また、
同時に光半導体素子を単品に分離するため、フレームか
らリード部を分離するリードカット工程も実施する。
【００６２】その後、発光チップ１０の動作などを検証
する検査工程（Ｓ６）を実施する。このようにすれば、
予めリード部（透明エポキシ樹脂６の外部に位置するリ
ードフレームの部分）に第２のめっき膜としてのＳｎ−
Ｃｕめっき膜９が形成されたリードフレームを用いるの
で、発光チップ１０と内部配線としての金細線５とを透
明エポキシ樹脂６により封止するモールド工程（Ｓ４）
の後において従来行なっていた、リード部へＳｎ−Ｐｂ
めっき膜を形成する外装めっき工程（Ｓ１０４）（図９
参照）を実施する必要がない。このため、従来より半導
体装置の製造工程を簡略化できるとともに、製造工期を
短縮化することが可能になる。さらに、上述のように従
来必要であった外装めっき工程を行なう必要が無いた
め、半導体装置の製造工程を１つの製造ラインにおいて
実施する（インライン化する）ことが可能になる。
【００６３】また、第２のめっき膜としてＳｎ−Ｃｕめ
っき膜９やＳｎ−Ｂｉめっき膜という、鉛以外の金属か
らなるめっき膜、いわゆる鉛（Ｐｂ）フリーめっき膜を
用いるので、この鉛フリーめっき膜の材質を適宜選択す
る事により従来のＳｎ−Ｐｂめっき膜などよりリード部
に形成されるめっき膜の軟化温度を高くすることが可能
になる。このため、ダイボンド工程（Ｓ２）、ワイヤボ
ンド工程（Ｓ３）、さらにモールド工程（Ｓ４）におけ
るリードフレーム１が加熱される温度（到達する温度）
より、Ｓｎ−Ｃｕめっき膜（あるいはＳｎ−Ｂｉめっき
膜）の軟化温度を高く設定することができる。したがっ
て、予めリードフレームのリード部に第２のめっき膜と
してのＳｎ−Ｃｕめっき膜９を形成した２色めっきリー
ドフレームを用いて、ダイボンド工程（Ｓ２）、ワイヤ
ボンド工程（Ｓ３）、さらにモールド工程（Ｓ４）を行
っても、これらの工程における熱処理によりＳｎ−Ｃｕ
めっき膜が軟化する、あるいは溶融・酸化するというよ
うな不良の発生を防止できる。具体的には、本発明にお
いては、銀めっき膜２およびＳｎ−Ｃｕめっき膜９の軟
化温度は１７０℃より高くなっている。そして、上述し
た半導体装置の製造方法では、ダイボンド工程（Ｓ
２）、ワイヤボンド工程（Ｓ３）およびモールド工程
（Ｓ４）においてリードフレーム１が到達する温度は高
くても１７０℃程度であることから、本発明によればリ
ードフレーム１における銀めっき膜２およびＳｎ−Ｃｕ
めっき膜９が軟化するような不良の発生を確実に防止で
きる。
【００６４】また、従来リード部に形成されるめっき膜
として用いられていたＳｎ−Ｐｂめっき膜に代えていわ
ゆる鉛フリーめっき膜を用いるので、有害物質である鉛
の使用を取りやめることができる。
【００６５】上記で説明したような工程により、図４お
よび５に示すような半導体装置を低コストで製造するこ
とができる。また、本発明により、鉛を含まない半導体
装置を得ることができる。ここで、図４は、本発明によ
る半導体装置を示す模式図であり、図５は、図４の線分
Ｖ−Ｖにおける断面模式図である。
【００６６】図４および５を参照して、半導体装置はリ
ードフレーム１のチップ搭載部１１には銀ペースト４に
より発光チップ１０が固定され、この発光チップ１０と
ボンディング部１２とは金細線５により接続されてい
る。リードフレーム１のチップ搭載部１１およびボンデ
ィング部１２の表面には銀めっき膜２が形成され、リー
ドフレームの他の部分（リード部）の表面にはＳｎ−Ｃ
ｕめっき膜９が形成されている。発光チップ１０と金細
線５とチップ搭載部１１とボンディング部１２とを封止
するように透明エポキシ樹脂６が形成されている。Ｓｎ
−Ｃｕめっき膜９はモールド工程（Ｓ４）の前にあらか
じめ形成されているので、この透明エポキシ樹脂６の内
部にまでＳｎ−Ｃｕめっき膜９が延在している。
【００６７】なお、上述の製造方法において、発光チッ
プ１０として赤外発光ダイオードを用いることができ
る。また、このような赤外発光ダイオードに代えて受光
チップをチップ搭載部１１に搭載すれば、受光素子を同
様に生産することができる。
【００６８】（実施の形態２）図６は、本発明による半
導体装置の製造方法の実施の形態２を示すフローチャー
トである。また、図７は、図６に示した製造方法によっ
て製造される半導体装置の例としてのフォトインタラプ
タを示す断面模式図である。図６および７を参照して、
本発明による半導体装置の実施の形態２を説明する。
【００６９】図６を参照して、まず、本発明による半導
体装置の実施の形態１の図１に示した工程のうち、２色
めっきリードフレームを準備する工程（Ｓ１）からモー
ルド工程（Ｓ４）までを実施して、発光チップ１０が配
置されたリードフレーム（発光チップ部）を準備する。
つまり、図６の２色めっきリードフレームを準備する工
程（Ｓ１１）が図１に示した２色めっきリードフレーム
を準備する工程（Ｓ１）に対応し、図６の発光チップの
ダイボンド工程（Ｓ１２）が図１のダイボンド工程（Ｓ
２）に対応し、図６のワイヤボンド工程（Ｓ１３）が図
１のワイヤボンド工程（Ｓ３）に対応し、図６のモール
ド工程（Ｓ１４）が図１のモールド工程（Ｓ４）に対応
する。このような工程により、図７に示したリードフレ
ーム１ａのチップ搭載部に発光チップ１０が配置され、
ボンディング部と金細線５ａによってその発光チップ１
０が電気的に接続されている発光チップ部を得ることが
できる。なお、リードフレーム１ａのチップ搭載部およ
び金細線ボンディング部の表面には銀めっき膜２ａが形
成され、リードフレーム１ａの他の部分にはその表面に
Ｓｎ−Ｃｕめっき膜９ａが配置されている。そして、発
光チップ１０および金細線５ａを覆うように透明エポキ
シ樹脂６ａが配置されている。
【００７０】一方、図７に示した受光チップ１５が配置
されたリードフレーム１ｂ（受光チップ部）を得るた
め、２色めっきリードフレームを準備する工程（Ｓ１
５）、受光チップのダイボンド工程（Ｓ１６）、ワイヤ
ボンド工程（Ｓ１７）およびモールド工程（Ｓ１８）を
実施する。この２色めっきリードフレームを準備する工
程（Ｓ１５）からモールド工程（Ｓ１８）は、基本的に
は本発明による半導体装置の製造方法の実施の形態１に
おける図１に示した２色めっきリードフレームを準備す
る工程（Ｓ１）からモールド工程（Ｓ４）とそれぞれ同
様の工程である。このようにして、図７に示す受光チッ
プ部を得ることができる。
【００７１】受光チップ部は、リードフレーム１ｂと受
光チップ１５と金細線５ｂと透明エポキシ樹脂６ｂとか
らなる。リードフレーム１ｂのチップ搭載部およびボン
ディング部の表面には銀めっき膜２ｂが配置されてい
る。銀めっき膜２ｂが形成されたチップ搭載部には受光
チップ１５が銀ペースト４ｂにより固定されている。受
光チップ１５と金細線ボンディング部とを電気的に接続
するために金細線５ｂが配置されている。また、リード
フレーム１ｂのチップ搭載部およびボンディング部以外
の領域には、その表面にＳｎ−Ｃｕめっき膜９ｂが形成
されている。そして、受光チップ１５および金細線５ｂ
を覆うように透明エポキシ樹脂６ｂが配置されている。
なお、透明エポキシ樹脂６ａ、６ｂに代えて、半透明な
エポキシ樹脂を用いてもよい。また、封止する材料とし
ては、エポキシ樹脂以外の樹脂を用いてもよい。
【００７２】このように発光チップ部および受光チップ
部を準備した後、図６に示すように受光チップ部と発光
チップ部との２つのリードフレームを所定の位置に配置
し、不透明なエポキシ樹脂１６によって１つの部品とな
るようにモールドする工程（Ｓ１９）を実施する。この
モールドする工程（Ｓ１９）においては、トランスファ
モールド法やインジェクションモールド法を用いること
ができる。このとき、受光チップ１５と発光チップ１０
とは対向するように配置される。
【００７３】次に、タイバー切断・除去工程（Ｓ２０）
およびリードフレームの所定の部分をカットする工程
（リードカット工程）を実施する。
【００７４】その後、所定の特性を示すかどうかの検査
工程（Ｓ２１）を実施する。このようにして、図７に示
すようなフォトインタラプタ１３を得ることができる。
この場合にも、本発明の実施の形態１による効果と同様
に、製造コストを低減できるとともに、鉛を含まないフ
ォトインタラプタ１３を得ることができる。
【００７５】なお、このような発光チップ部と受光チッ
プ部とを用いた他の光半導体素子、たとえば図８に示す
ようなフォトカプラ１４も、同様の製造工程により製造
することができる。この場合にも、同様の効果を得るこ
とができる。図８は、図６に示した製造方法によって製
造される半導体装置の他の例としてのフォトカプラを示
す断面模式図である。
【００７６】また、上記の本発明の実施の形態１および
２においえは、短冊状のリードフレームを用いた場合を
説明したが、全ての製造工程を１つの製造ラインで連続
して実施することが可能であるため、帯状のリードフレ
ーム（いわゆるフープ状リードフレーム）を用いること
もできる。この場合、生産効率を向上させることができ
る。
【００７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７８】
【発明の効果】このように、本発明によれば、予めチッ
プ搭載部およびボンディング部に第１のめっき膜を形成
するとともにリード部にいわゆる鉛フリーめっき膜から
なる第２のめっき膜を形成したリードフレームを用いる
ことにより、モールド工程後の外装めっき工程を省略で
きるので、半導体装置の製造工程を簡略化するとともに
工程のインライン化を実現できる。この結果、半導体装
置の製造コストを低減できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の製造方法の実施の
形態１を説明するためのフローチャートである。
【図２】 ワイヤボンド工程（Ｓ３）までを実施したリ
ードフレームを示す模式図である。
【図３】 モールド工程（Ｓ４）を実施した後の構造を
示す模式図である。
【図４】 本発明による半導体装置を示す模式図であ
る。
【図５】 図４の線分Ｖ−Ｖにおける断面模式図であ
る。
【図６】 本発明による半導体装置の製造方法の実施の
形態２を示すフローチャートである。
【図７】 図６に示した製造方法によって製造される半
導体装置の例としてのフォトインタラプタを示す断面模
式図である。
【図８】 図６に示した製造方法によって製造される半
導体装置の他の例としてのフォトカプラを示す断面模式
図である。
【図９】 従来の光半導体素子の製造方法を説明するた
めの工程図である。
【図１０】 モールド工程（Ｓ１０３）を実施した後の
構造を示す模式図である。
【図１１】 外装めっきを行なう工程（Ｓ１０４）後に
得られる構造を示す断面模式図である。
【符号の説明】
１ リードフレーム、２，２ａ，２ｂ 銀めっき膜、３
半導体チップ、４，４ａ，４ｂ 銀ペースト、５，５
ａ，５ｂ 金細線、６，６ａ，６ｂ 透明エポキシ樹
脂、８ タイバー、９，９ａ，９ｂ Ｓｎ−Ｃｕめっき
膜、１０ 発光チップ、１１ チップ搭載部、１２ ボ
ンディング部、１３ フォトインタラプタ、１４ フォ
トカプラ、１５ 受光チップ、１６ エポキシ樹脂。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA01 BA01 EC11 EE12 FA10 GA01 5F041 AA42 DA01 DA06 DA17 DA21 DA55 5F067 AA00 DC15 DC16 5F088 AA01 BA16 JA02 JA06 JA18 5F089 AB03 BB05 BC25 EA04 EA06

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームのチップ搭載部とボンデ
    ィング部とに第１のめっき膜を形成し、リードフレーム
    のリード部に鉛以外の金属からなる第２のめっき膜を形
    成するめっき工程と、 前記めっき工程の後、前記リードフレームのチップ搭載
    部に半導体チップを設置する工程と、 前記チップ搭載部に設置された前記半導体チップと前記
    ボンディング部とを電気的に接続する内部配線を形成す
    る工程と、 前記チップ搭載部に設置された半導体チップと前記内部
    配線とを樹脂により封止する工程とを備える、半導体装
    置の製造方法。
  2. 【請求項２】 前記第１および第２のめっき膜の軟化温
    度は、前記半導体チップを設置する工程においてリード
    フレームが到達する温度、前記内部配線を形成する工程
    においてリードフレームが到達する温度および前記樹脂
    により封止する工程においてリードフレームが到達する
    温度のうちいずれの温度よりも高い、請求項１に記載の
    半導体装置の製造方法。
  3. 【請求項３】 前記第１および第２のめっき膜の軟化温
    度は１７０℃より高い、請求項２に記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記第１のめっき膜は銀を含む、請求項
    １〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２のめっき膜は錫‐銅系合金また
    は錫‐ビスマス系合金を含む、請求項１〜４のいずれか
    １項に記載の半導体装置の製造方法。
  6. 【請求項６】 前記錫‐銅系合金における銅の含有率ま
    たは前記錫‐ビスマス系合金におけるビスマスの含有率
    が１質量％以上６質量％以下である、請求項５に記載の
    半導体装置の製造方法。
  7. 【請求項７】 前記樹脂により封止する工程は、前記半
    導体チップと前記内部配線とを光学的に透明な樹脂によ
    り封止することを含む、請求項１〜６のいずれか１項に
    記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体チップは発光素子および受光
    素子からなる群から選択される１つである、請求項７に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記半導体装置は、フォトカプラおよび
    フォトインタラプタからなる群から選択される一つであ
    る、請求項１〜７のいずれか１項に記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記リードフレームは帯状のリードフ
    レームである、請求項１〜９のいずれか１項に記載の半
    導体装置の製造方法。
  11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    の半導体装置の製造方法により製造された半導体装置。
JP2000386491A 2000-12-20 2000-12-20 半導体装置およびその製造方法 Pending JP2002190563A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000386491A JP2002190563A (ja) 2000-12-20 2000-12-20 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000386491A JP2002190563A (ja) 2000-12-20 2000-12-20 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002190563A true JP2002190563A (ja) 2002-07-05

Family

ID=18853583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000386491A Pending JP2002190563A (ja) 2000-12-20 2000-12-20 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2002190563A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192949A (ja) * 2007-02-07 2008-08-21 Nichia Chem Ind Ltd 発光装置およびその製造方法
JP2012182215A (ja) * 2011-02-28 2012-09-20 Nichia Chem Ind Ltd 発光装置の製造方法
JP2013026371A (ja) * 2011-07-20 2013-02-04 Sanken Electric Co Ltd 発光ダイオード及びその製造方法
JP2016154255A (ja) * 2011-02-28 2016-08-25 日亜化学工業株式会社 発光装置
JP2018060932A (ja) * 2016-10-06 2018-04-12 ローム株式会社 Ｌｅｄパッケージ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192949A (ja) * 2007-02-07 2008-08-21 Nichia Chem Ind Ltd 発光装置およびその製造方法
JP4650436B2 (ja) * 2007-02-07 2011-03-16 日亜化学工業株式会社 発光装置およびその製造方法
JP2012182215A (ja) * 2011-02-28 2012-09-20 Nichia Chem Ind Ltd 発光装置の製造方法
JP2016154255A (ja) * 2011-02-28 2016-08-25 日亜化学工業株式会社 発光装置
JP2013026371A (ja) * 2011-07-20 2013-02-04 Sanken Electric Co Ltd 発光ダイオード及びその製造方法
JP2018060932A (ja) * 2016-10-06 2018-04-12 ローム株式会社 Ｌｅｄパッケージ

Similar Documents

Publication Publication Date Title
US7221045B2 (en) Flat chip semiconductor device and manufacturing method thereof
US20080087996A1 (en) Semiconductor device and manufacturing method of the same
CN102044451B (zh) 半导体器件的制造方法和电子器件的制造方法
EP2306515A2 (en) IC chip package with directly connected leads
US5200367A (en) Method for assembling packages of semi-conductor elements
US20050258524A1 (en) Semiconductor device and method of manufacturing the same
US5321204A (en) Structure of charged coupled device
US7541664B2 (en) Lead frame and semiconductor device having the lead frame
JPH0758722B2 (ja) 半導体装置のチップボンディング方法
JP2001230360A (ja) 半導体集積回路装置およびその製造方法
KR20150083781A (ko) 소형화된 smd 다이오드 패키지 및 이를 생산하기 위한 공정
US6087712A (en) Lead frame containing leads plated with tin alloy for increased wettability and method for plating the leads
JP2002190563A (ja) 半導体装置およびその製造方法
KR100343150B1 (ko) 금속터미널을구비하는전력반도체모쥴,전력반도체모쥴의금속터미널제조방법및전력반도체모쥴의제조방법
JP3127584B2 (ja) 樹脂製中空パッケージを用いた半導体装置
KR20100050640A (ko) 반도체 패키지 제조용 리드프레임 및 이의 도금 방법
JPH07114176B2 (ja) 固体電解コンデンサの製造方法
JPS5812478A (ja) 固体撮像装置の製造方法
JPH06132457A (ja) 半導体装置およびその製造方法
CN215220709U (zh) 半导体器件
JPS60109253A (ja) 電子装置
EP1094518A1 (en) Semiconductor device comprising a lead frame and method for fabricating the same
JP3645069B2 (ja) 撮像装置の製造方法
KR101070912B1 (ko) 플립칩 반도체 패키지의 제조방법
JP2001015666A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040323

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041109