JP2002177577A - 遊技機制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 遊技機制御装置における基板の誤作動を防止
する。 【解決手段】 各基板上のＣＰＵに所定の処理を起動さ
せる起動信号を、ＣＰＵの起動端子に入力させた時、そ
の起動信号が正規の起動信号かノイズによる信号かを識
別する信号識別回路からの信号を、起動端子とは別の識
別端子においてＣＰＵ自身に検出させることに基づき、
以後の電気的処理内容を決定させるようにした遊技機制
御装置は、ノイズと正規の起動信号をＣＰＵ自身で判断
することが可能となり、ノイズによる基板の誤作動を回
避できる。また、ＲＡＭの電源電圧を監視して、ＲＡＭ
が電気的に保持されているか否かを判別し、その判別結
果に基づく信号をＣＰＵの判別端子に出力する電圧監視
回路を併せて設け、ＣＰＵに該判別端子の検出結果に基
づいて、ＲＡＭを初期化するか否かを選択させるように
したので、ＲＡＭが電気的に保持されていない場合の基
板の誤作動を回避できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、弾球遊技機、回胴
式遊技機等の遊技機の制御装置に関する。

【０００２】

【従来の技術】遊技機には多数の制御基板があり、それ
ぞれの制御基板は、遊技機の様々な動作を制御している
制御装置の一部を構成する。その電気的な制御を実行す
る各基板上のＣＰＵには様々な信号が入力されている。
遊技機はその特異な使用環境上（金属製の遊技球、遊技
メダルの使用による高レベルノイズの発生、信号線が基
板をまたぐ等）、正規の信号ではないノイズがＣＰＵの
端子に入力されてしまうことがしばしばある。このよう
なノイズに対する対策として、各種入力端子の直前にノ
イズを除去するような回路が設けられることもある。ま
た、遊技機全体としては基板、基板上の制御回路、基板
上素子等の空間的配置を工夫してノイズの影響を受けな
いようにする、制御装置周辺の絶縁性を強化するなどの
対策が施されている。

【０００３】

【発明が解決しようとする課題】しかし、基板や素子を
ノイズから物理的に完全に隔離することは不可能であ
り、ノイズというのはどのような要因によって発生する
か予測することが難しいため、上記の方法ではノイズに
対する予防策が十分とは言い難い。さらには、ＣＰＵ直
前にノイズを除去する回路を設けたりした場合、その回
路自身がノイズに由来する信号を発生する箇所となって
しまうおそれがある。

【０００４】例えば、従来は、ＲＡＭのチェックを開始
する信号であるリセット信号を、各種基板上のＣＰＵが
検出した場合、ＲＡＭを初期化して再起動する（コール
ドスタート）か、直ちに初期化を行わずＲＡＭを簡易チ
ェックして、問題のない場合は記憶されている状態を保
持して、そのまま動作を続行する（ホットスタート）
か、どちらかが各基板の用途や遊技機の機種ごとによっ
て選択されて決定されていた。この回路構成では、ＣＰ
Ｕの検出するリセット信号がリセット信号の出力装置等
より発せられた正規のリセット信号である保証はどこに
もなく、ＣＰＵは正規のリセット信号もノイズも同じリ
セット信号として認識してしまうおそれがある。さら
に、コールドスタートが選択されている場合、ＲＡＭは
初期化されるため、その遊技機は動作を中断した形を取
らねばならず、遊技者に対して不都合が生じるおそれが
ある。正規のリセット信号でもないのにＲＡＭを初期化
していたのでは、その遊技機の製品価値が下がってしま
う。特に、遊技者が遊技している最中にノイズの影響で
ＲＡＭが初期化され、遊技が中断されるようでは遊技に
対する興趣が損なわれてしまう。

【０００５】また、リセット信号を検出した場合にホッ
トスタートするとされている場合、ＲＡＭの部分チェッ
クを実行するのであるが、それだけではＲＡＭが電気的
に保持されおり、そのまま使用可能であるかどうか完全
に判別することは難しく、もしＲＡＭに記憶されていた
情報が保持されていなかった場合、そのＲＡＭ及びＣＰ
Ｕのある基板が誤作動を起こしてしまうおそれがある。

【０００６】リセット信号に限らず、その他の信号（例
えば、ＩＮＴやＮＭＩ等）の場合にも、ＣＰＵはノイズ
を正規の信号と認識してしまうおそれがあり、遊技機が
正常に作動しなくなる可能性がある。

【０００７】本発明は、遊技機制御装置においてＣＰＵ
のＲＥＳＥＴ、ＩＮＴ、ＮＭＩ等の入力端子に信号が入
力されたときに、その信号がノイズに由来するものであ
るか、あるいは正規の信号であるかをＣＰＵ自身で判断
できるようにすることを目的とする。あわせて、ＣＰＵ
が再起動した際に、ＲＡＭが電気的に保持されており、
直ちに初期化を行わずともよいか否かをＣＰＵ自身で判
断できるような機能も付加する。このようにして、ＣＰ
Ｕが誤動作する可能性を低減させる。

【０００８】

【課題を解決するための手段及び作用・効果】ＲＥＳＥ
Ｔ、ＩＮＴ、ＮＭＩ端子といったＣＰＵの起動入力端子
に起動信号が入力されたとき、ＣＰＵはその起動信号を
検出することに基づいて、それぞれ決められた処理を起
動する。ＣＰＵは、入力された信号がノイズによるもの
であっても正規の起動信号であっても区別できず、起動
信号の検出に伴う処理を開始する。本発明者らは、起動
信号がノイズであるか正規の信号であるかを、起動信号
以外の要因によってＣＰＵに識別させて、その識別結果
に基づいて以後の電気的処理を実行させればよいことに
気づき、本発明を完成させるに至った。

【０００９】すなわち、ＣＰＵの端子に入力された信号
が、ノイズであるか否かをＣＰＵ自身が識別できること
を実現する本発明の遊技機制御装置の構成は、遊技機の
動作を制御するための中央演算装置（以下、ＣＰＵとい
う）を有する遊技機制御装置であって、予め定められた
電気的処理を起動させるために、前記ＣＰＵに設けられ
た起動入力端子に対し起動信号が与えられるに伴い、前
記ＣＰＵは、該起動入力端子において前記起動信号の入
力を検出し、前記電気的処理を開始する一方、前記起動
入力端子とは別に設けられた識別端子に、前記起動信号
に基づいて生成される識別信号が入力されるようになっ
ており、前記ＣＰＵは、前記起動入力端子において前記
起動信号の入力を検出してから所定時間経過後に、前記
識別端子の入力状態を識別し、その識別結果に応じて、
該識別以降に行う電気的処理の内容を自身で決定できる
ことを特徴とする。

【００１０】起動入力端子に信号が入力されると、ＣＰ
Ｕはその端子の入力状態の変化を検出する。詳しくは、
端子の電位レベルの変化を検出したのちにそれに続く処
理を開始する。他方、起動入力端子に入力された信号が
ノイズであるかどうかを識別できる回路を設け、その回
路における識別結果を反映した信号を、起動入力端子と
は別にＣＰＵに設けられた端子（識別端子）に入力させ
る。その識別回路には、ＣＰＵの起動入力端子に入力さ
れる信号と全く同じ信号が入力されるように、例えば、
図１のように起動入力端子（図中ではＲＥＳＥＴ端子）
直前で回路を分岐させる。

【００１１】このように回路を構成し、起動信号を検出
してから一定時間後に識別端子を検出させれば、実行し
ようとしている処理がノイズか否かＣＰＵ自身で判断で
きることになる。そして、起動入力端子に入力された信
号がノイズであった場合に行う処理と、正規の信号であ
った場合に行う処理とを異にすることができる。

【００１２】例えば、ＲＥＳＥＴ端子にリセット信号が
入力されたとき、ＣＰＵはリセット信号の立ち下がりエ
ッジを認識して、それまで実行していた処理を停止し、
リセット信号の立ち上がりエッジを認識したら再起動を
開始するとする。そして、ＣＰＵが再起動を完了した時
点で、識別端子の入力状態を検出するようにプログラム
する。識別端子の入力状態によって、リセット信号がノ
イズであったか、正規のリセット信号であったかが判断
できるので、ＣＰＵの再起動に伴うＲＡＭの初期化を実
行するかどうかをこの時点でＣＰＵが判断することがで
きる。ＲＡＭを初期化して制御を再開する場合がいわゆ
るコールドスタートであり、初期化せずに簡易チェック
の後に記憶されている情報をクリアせずに制御を続ける
場合が、いわゆるホットスタート（ウォームスタート）
である。

【００１３】従来は、リセット信号をＣＰＵが検出した
場合、ＣＰＵを初期化してコールドスタートとするかホ
ットスタートとするかが予め決められていた。本発明の
遊技機制御装置では、リセット信号がノイズである時は
ホットスタートを選択し、正規のリセット信号である時
はコールドスタートを選択できるようになり、誤作動の
可能性を低減させることができる。

【００１４】また、ＣＰＵの起動入力端子に入力された
信号が、ノイズであるか否かを判定する信号識別回路は
次のようなものである。すなわち、この信号識別回路に
入力された起動信号のアクティブレベル（例えば、ハイ
レベル（Ｈ）とロー（Ｌ）のレベルで表される）の保持
時間が基準時間よりも長い場合に、識別端子に対して第
一の識別信号レベルを出力し、基準時間よりも短い場合
には該第一の識別信号レベルとは異なる第二の識別信号
レベルを出力するものである。詳しくは、入力された起
動信号に含まれる変化エッジを、一定の時定数で遅延さ
せるとともに、その起動信号の変化エッジに続くレベル
保持時間が時定数未満の時、識別端子のレベル状態の変
化を生じさせない遅延手段を含むものである。

【００１５】正規の起動信号はほとんどの場合、ミリ
秒、十ミリ秒オーダーの時間幅を持つのに対し、ノイズ
は長くても数ミリ秒、ほとんどはマイクロ秒、ナノ秒オ
ーダーの信号幅しか持たない。すなわち、入力された起
動信号のアクティブレベルの持続時間（もし、起動信号
がＬレベルで検出されるならばＬレベルの持続時間）
が、ある基準時間（時定数）よりも長いときにのみ、信
号識別回路からＣＰＵの識別端子にアクティブな信号が
入力されるようにすればよい。ノイズのようなアクティ
ブレベル持続時間が短い起動信号は、ＣＰＵの識別端子
にアクティブな状態を伝えることができないようにす
る。ただし、ＣＰＵが識別端子を読み込むときに、識別
端子がアクティブな入力状態にないと意味がないので、
信号識別回路は自身に入力された起動信号を遅らせて出
力する遅延機能をもたなければならない。基準時間は回
路の構成次第で容易に変えることができ、任意の基準時
間を設定できる。

【００１６】なお、本明細書でいうリセット信号は、例
えば、各種基板に電力を供給する電源管理基板にあるリ
セット信号出力装置や、各種基板ごとに設けられたＣＰ
Ｕの動作を監視するための装置のリセット信号出力部な
どから発せられるリセット信号である。すなわち、供給
電力に変化があった時（例えば、電力供給が瞬断する、
電圧レベルが低下する等）や、ＣＰＵが正常に作動して
いないと判断した時などに、ＣＰＵにリセット信号が入
力され、ＣＰＵはその信号を受信した場合に再起動し、
ＲＡＭを初期化しようとする。

【００１７】一方、ＣＰＵが再起動した際に、ＲＡＭが
電気的に保持されているか否かを、ＣＰＵ自身で判断で
きるようにすることを実現する本発明の遊技機制御装置
の構成は以下の通りである。すなわち、遊技機の動作を
制御するための中央演算装置（以下、ＣＰＵという）
と、主記憶装置（以下、ＲＡＭという）を有する遊技機
制御装置であって、前記ＣＰＵが再起動した際、該ＣＰ
Ｕは前記ＲＡＭが電気的に使用可能に保持されているか
否かを判別するための判別端子の入力状態を検出し、そ
の結果に応じて前記ＲＡＭを診断するか、あるいは診断
せずに初期化するかを決定すること特徴とする。

【００１８】ＲＡＭは、その電源電圧が一定値以下に下
がった時、記憶されている情報を維持できなくなる。仮
に電源の供給が停止、電源電圧が一定値以下に降下した
ときや、ＣＰＵが正常に作動していない可能性があると
きにＣＰＵにリセット信号が入力され、ＣＰＵはＲＡＭ
が電気的に保持されているのか、いないのかを判断す
る。従来は、ＣＰＵの再起動に基づいてホットスタート
とするかコールドスタートとするか予めプログラムされ
ていたのに対し、本発明は、リセット端子とは別に設け
られた、ＲＡＭの状態を判別するための判別端子の入力
状態を検出して、その検出結果を基にＲＡＭを初期化す
るかしないか選択して実行するように構成した。

【００１９】また、ＲＡＭの状態を判別するための判別
端子には、ＲＡＭの電源電圧の変化を監視する電圧監視
回路からの信号が入力されるようになっている。電源監
視回路は、ＲＡＭの電源電圧が所定値以下、例えば、Ｒ
ＡＭが電気的に保証されなくなるような電圧になったと
き、その変化を反映したレベルの判別信号をＣＰＵに送
る。ＣＰＵは、その判別信号を検出したのちにＲＡＭを
初期化する。

【００２０】また、電源監視回路は、ＲＡＭの電源電圧
で充電状態が変化するような蓄電部を備えている。電源
監視回路の蓄電部は、ＲＡＭの電源電圧が例えば瞬間的
に０Ｖまで低下したとき、蓄電部の電極電位も０Ｖまで
低下する。ＲＡＭの電源電圧が正常な間は、蓄電部の電
位も正常に保たれるため、ＣＰＵの判別端子には、ＲＡ
Ｍの電源電圧が正常であることを示すＨレベルの信号が
入力されることになる。電源監視回路の蓄電部の電極電
位が、ＣＰＵの判別端子の入力状態を決定するのだか
ら、ＲＡＭが電気的に保証されなくなる電圧を境にし
て、ＣＰＵの判別端子の入力状態は変化する。つまり、
ＲＡＭの電源電圧が正常な間は、判別端子の入力状態は
例えばＨレベルとなり、正常でなくなったときにＬレベ
ルになるのである。このようにして、ＣＰＵはＲＡＭが
電気的に使用可能か否か判別することが可能となる。

【００２１】また、電源監視回路の蓄電部は、充電路と
放電路とを別系統にしており、放電経路側をＲＡＭの電
源電圧でプルアップしている。放電はされても充電はさ
れないように、ダイオードを挟んで整流する。充電路
は、例えば、抵抗を挿入して時定数を持つような構成と
する。

【００２２】このように構成することにより、蓄電部が
放電されて電極電位がＬレベルになったとき、再び充電
されてＨレベルになるまで時定数分の時間がかかる。そ
の間、Ｌレベルの判別信号をＣＰＵの判別端子に向けて
出力しつづけるから、ＣＰＵはＬレベルの入力状態を検
出できるのである。

【００２３】以上、それぞれ作用を異にする回路を記載
してきた。これら２つの回路の目的は、いずれもＣＰＵ
の誤作動の可能性を低減させることにあるため、本発明
者らは上記の２つの構成をまとめて、１つの回路として
使用できるようにもした。すなわち、ＣＰＵの端子にお
いて、識別端子と判別端子を共通のものとし、さらに電
源監視回路と信号識別回路の時定数決定部分（詳しくは
ＣＲの構成とする部分）を兼用する。このようにすれ
ば、これまで記載してきた２つの回路構成を、得られる
効果をそのままにして１つの構成にまとめ、素子の数を
減らしてコストを削減することができる。

【００２４】

【発明の実施の形態】以下、実際にどのような回路を構
成すれば本発明の効果が得られるのか、例を示しながら
説明する。遊技機制御装置は、役割を異にする多数の制
御基板から構成されるものであるが、本明細書中ではそ
れぞれの基板を区別することはしない。本発明は、それ
ら基板上にあるＣＰＵのいずれにも適用できるためであ
る。図に示さないＣＰＵ周辺の素子や回路については従
来通りであるため割愛する。

【００２５】図１は、本発明の遊技機制御装置に特有な
効果を発する回路部分を概念的に示すブロック図であ
る。回路は、２つの作用を有するものであり、あえて回
路を２つの部分に分けて考えるとすると、一方は入力さ
れた信号（起動信号）が正規の起動信号かノイズかを識
別する回路（信号識別回路）１０２、他方をＲＡＭが電
気的に使用可能かどうかを判別する回路（電源監視回
路）１０３とすることができる。図１は、作用を異にす
る回路を概念的に分けて示しただけなので、実際の回路
が並列に構成されているわけではない。本発明は、ＣＰ
Ｕ１００に入力される様々な命令の起動信号に対して有
効であるが、中でもリセット信号の場合に最も効果的に
適用できるため、実施の形態はリセット信号の場合を例
に挙げて記載する。

【００２６】リセット信号（ノイズによるものも含む）
は、例えば、遊技機全般の電源を監視する電源監視基
板、ＣＰＵの動作を監視するウォッチドグ等よりＣＰＵ
のリセット端子に向けて入力される。ＣＰＵのリセット
端子（ＲＥＳＥＴ）に入力される直前で経路を分岐させ
てある様子が、図１より理解できる。後に示すが、電源
監視回路１０３のみを適用する場合は経路を分岐させる
必要もない。信号識別回路１０２のみを適用する場合に
は経路を分岐させることは必須である。また、これら２
つの回路の組み合わせを適用する場合にも経路の分岐は
必須である。分岐点以前のリセットラインにノイズが乗
ったとき、２つの経路に対してノイズによる信号が入力
されることは明らかである。また、本発明ではＣＰＵ１
０内部にＲＡＭ１０１が設けられているものを使用した
が、ＣＰＵ１００とＲＡＭ１０１が一体にパッケージさ
れている必要はない。以下の図で、実際の回路構成の例
を示す。

【００２７】図２（ａ）は、リセット信号がノイズか否
かを識別する信号識別回路だけを適用した例である。Ｃ
ＰＵ１００のリセット端子がリセット信号の入力を検出
するのは、端子がＬレベルのときであるとする。すなわ
ち、信号としてはＬレベルがアクティブレベルである。
ただし、端子によってはＨレベルがアクティブレベルで
ある場合もある。図２（ａ）のうち、信号識別回路に必
須の部分を取り出し、詳しく記載したのが図２（ｂ）で
ある。信号識別回路は、信号の波形を整える為に波形整
形部（整形後の波形が反転しないようにインバータシュ
ミットトリガ回路１０を適用）を備えている。図２
（ｂ）にはＣ−ＭＯＳインバータ１０ａが示されるが、
実際にはこの部分はインバータシュミットトリガ回路
（以後、シュミットという）１０の一部分である。

【００２８】Ｃ−ＭＯＳインバータ１０ａは、入力電位
がｐＭＯＳのソースに印加される電位Ｖ_ＣＣレベルのと
きｎＭＯＳを導通させてＧＮＤレベルを出力させ、入力
電位がＧＮＤレベルのときｐＭＯＳを導通させてＶ_ＣＣ
レベルを出力させる。よって、信号識別回路にリセット
信号が入っていない通常時（ＣＰＵのリセット端子はＨ
レベル）は、Ｃ−ＭＯＳインバータ１０ａにはシュミッ
トで一度反転させたＬレベル（ＧＮＤレベル）が入力さ
れるためＶ_ＣＣが出力されることになる。Ｖ_{Ｃ Ｃ}が出力
されている間は、コンデンサー１２に電荷が充電され
る。抵抗１１が挿入してあるためＣＲの構成となり、時
定数がここで決定される。

【００２９】ＣＰＵ１００のリセット端子にリセット信
号又はノイズよる信号が入力される（Ｌレベルの信号が
入力される）と同時に、同じ信号が信号識別回路にも入
力される。図２（ｂ）においてＣ−ＭＯＳインバータ１
０ａに入力される信号は、シュミット１０で一度反転さ
せるためＨレベルで入力されることになる。Ｈレベルの
信号が入力されたとき、Ｃ−ＭＯＳインバータは導通路
を反転させてＧＮＤレベルを出力する。すると、それま
でコンデンサー１２に蓄積されていた電荷は、Ｃ−ＭＯ
Ｓインバータ１０ａのＧＮＤに放電され始める。ここま
では、リセット信号が正規の信号であっても、ノイズで
あっても同様である。ノイズによる信号のＬレベル持続
時間は、正規のリセット信号と比較して非常に短い。場
合にもよるがミリ秒にも及ばないことがほとんどであ
り、１０ミリ秒以上持続することはほとんどありえな
い。それに対し正規の信号（リセット信号以外も含まれ
る）は数十ミリ秒にわたって出力させることも容易であ
る。

【００３０】Ｃ−ＭＯＳインバータ１０ａに入力される
信号のＨレベル持続時間が、ＣＲの時定数よりも長い場
合には、コンデンサー１２が十分に放電され、コンデン
サー１２の電極電位で決まる信号レベルはＬレベルに反
転する。よって、波形整形のためのシュミット１０を挟
んで、ＣＰＵ１００の入力端子ＡにＬレベルの信号を伝
えることができる。すなわち、この信号識別回路を経由
してＣＰＵ１００の入力端子Ａに入力されるリセット信
号は、ＣＲの時定数だけ遅延されることになる。ただ
し、本明細書に示す回路では、回路の出力側のシュミッ
ト１０のスレッショルド電圧を考慮して、抵抗１１、コ
ンデンサー１２を選ぶ必要があることに注意されたい。

【００３１】正規のリセット信号が、ＣＰＵ１００のリ
セット端子と信号識別回路に入力されてからのリセット
端子、入力端子Ａの入力状態を表すタイミング図を図６
（ａ）に示す。まずの時点で、リセット信号はリセッ
ト端子及び信号識別回路に入力される。リセット端子の
入力状態はＬレベルに変化する。入力端子Ａはそれより
も遅れて´の時点でＬレベルに変化する。ＣＰＵ１０
０はの時点で再起動を始め、の時点で再起動を完了
し入力端子Ａの状態を検出する。の時点では入力端子
Ａは、まだＬレベルに維持されている。この結果に基づ
いて、ＣＰＵ１００はＲＡＭ１０１の初期化を実行す
る。ＣＰＵ１００が再起動を始めてから後の、入力端子
のＬレベル持続時間ｔ_２は、少なくともｔ_１よりも大き
くなければならない。ＣＰＵの性能にもよるが、ｔ_２が
ｔ_１よりも数ミリ秒長ければ十分である。

【００３２】一方、リセット端子及び信号識別回路に入
力された信号がノイズであった場合には、図２（ｂ）に
おいて、コンデンサー１２の電荷は十分に放電されない
うちに、Ｃ−ＭＯＳインバータ１０ａの導通路が切り替
わってしまい、充電が再開される。すなわち、コンデン
サー１２の電極電位がＨレベルのまま維持されてしまう
ため、ＣＰＵ１００の入力端子ＡにＬレベルの信号を出
力することができない。そのときの、ＣＰＵ１００にお
ける各端子の入力状態を図６（ｂ）のタイミング図に示
す。ノイズは正規のリセット信号と比較すれば、図のよ
うな非常に瞬間的な信号である。図６（ａ）と比較すれ
ば、ＣＰＵ１００はノイズをリセット端子に検出すると
ほぼ同時に再起動を開始するといってもよい。の時点
で再起動を完了し、入力端子Ａの入力状態を検出して
も、入力端子ＡはＨレベルのままである。よってＲＡＭ
の初期化は実行しない。

【００３３】次に、図１の１０３で示される電圧監視回
路について説明する。電圧監視回路１０３の回路構成の
一例を図３に示す。ＣＰＵ１００とＲＡＭ１０１の電源
はＶ _ＣＣで兼用されているとする。コンデンサー１２に
はＶ_ＣＣが印加されるため、ＲＡＭの電源電圧Ｖ_ＣＣが
低下するなどの異常がない限り、コンデンサー１２の電
極電位によって決まる入力端子Ａの入力状態は、Ｈレベ
ルに保たれる。ところが、Ｖ_ＣＣが瞬間的にでも０Ｖに
低下してしまった場合、コンデンサー１２に蓄積されて
いた電荷は、ダイオード１３を経て電源部へ逆流するな
どして、瞬時に放電される。コンデンサー１２の電極電
位は直ちにＬレベルに切り替わるので、それに伴いＬレ
ベルが出力され、ＣＰＵ１００の入力端子もＬレベルの
入力状態に変化する。Ｖ_ＣＣが正常な値に戻ると、コン
デンサー１２が充電され始めるが（正確にはコンデンサ
ー１２の電極電位がＶ_ＣＣよりも小さくなった時）、抵
抗１１を挟んだＣＲの構成となっているため、コンデン
サー１２の電極電位がシュミット１０のスレッシュで規
定されるＨレベルに変化するには、予め定めた時定数以
上の時間が必要である。

【００３４】すなわち、この電源監視回路からＨレベル
が出力されて、ＣＰＵ１００の入力端子がＨレベルの入
力状態になるには、電源電圧が復帰した時点よりも後で
ある。その間に、ＣＰＵ１００が入力端子Ａの入力状態
を検出するようにすれば、ＲＡＭ１０１が電気的に保持
されていたか否かの履歴情報が得られることになり、そ
の結果に基づいてＲＡＭ１０１を初期化するか否かを選
択できる。また、電源電圧が瞬間的に降下したときに限
らず、リセット信号が入力されてＣＰＵ１００が再起動
したときにも、その履歴に基づいて処理を実行すること
は有効であり、誤作動を回避できる確率は確実に向上す
る。

【００３５】Ｖ_ＣＣが０Ｖに低下し、再び正常値まで戻
った時のリセット端子及び入力端子Ａの入力状態を表す
タイミング図を図６（ｃ）に示す。の時点でＶ_ＣＣは
復帰し、ＣＰＵは再起動を開始しての時点で起動を完
了し入力端子Ａの入力状態を検出する。の時点では入
力端子Ａの入力状態はＬレベルのままである。電源監視
回路の出力がＨレベルに変化するのはの時点である。
この例において、Ｖ_{Ｃ Ｃ}復帰後、入力端子Ａの入力状態
がＨレベルに変化するまでにかかる時間ｔ_３は、ＣＰＵ
１００の再起動に必要な時間ｔ_１よりも長くなければ意
味がないことに注意されたい。それを考慮してＣＲを構
成する。

【００３６】図１のブロック図にも示したように、信号
識別回路１０２と電源監視回路１０３は１つの回路にま
とめることも可能であり、コスト面や素子の数をなるべ
く少なくという点を考慮すると、むしろその方が望まし
い。図２及び図３中のＣＲの部分を共通のものとすれ
ば、機能をそのままにして回路を容易に構成できる。図
４（ａ）に信号識別回路１０２と電源監視回路１０３を
１つの構成とした回路図を示す。（ｂ）は入力側のシュ
ミット１０内のＣ−ＭＯＳインバータ部分を詳しく記載
したものである。電源監視回路１０３におけるコンデン
サー１２の充電路を、Ｃ−ＭＯＳインバータ１０ａ内の
ｐＭＯＳ側の導通路に確保している。

【００３７】ノイズと正規の信号との信号レベル持続時
間に着目した本発明は、実施例において、基本的にＣＲ
とＣ−ＭＯＳインバータの構成でノイズを除去すること
としたが、タイマＩＣ、ローパスフィルタ、バイポーラ
トランジスタを応用して回路を構成してもよい。

【００３８】これまで、起動信号がリセット信号である
場合について述べてきた。リセット信号以外の信号、例
えばＩＮＴやＮＭＩ等の信号に対して本発明を適用する
こともできる。ＩＮＴやＮＭＩは例外を除き、それぞれ
の端子の入力状態がＨレベルからＬレベルに変化したら
直ちに処理を開始する。ＲＥＳＥＴ端子の場合のよう
に、ＩＮＴ端子、ＮＭＩ端子において入力信号を検出し
た後、一定時間後に別の入力端子の入力状態を検出し
て、ＩＮＴやＮＭＩ等の処理を実行するか否かを決定す
るようにしてもよい。その場合は、図５のように信号入
力経路を分岐させるのみでもよい。この場合は、ＩＮＴ
やＮＭＩの信号を検出してから、処理を開始するまでに
リセット信号のときのような、処理を実行する際の保留
時間を設けるように設計する必要がある。

【図面の簡単な説明】

【図１】本発明の遊技機制御装置の回路の一部を表す模
式図。

【図２】信号識別回路の一例を示す回路図。

【図３】電圧監視回路の一例を示す回路図。

【図４】信号識別回路と電圧監視回路を共存させた回路
の一例を示す回路図。

【図５】信号の入力経路の分岐を示す回路図。

【図６】ＣＰＵの各端子の入力状態と時間の経過を表す
タイミング図。

【符号の説明】

１００ ＣＰＵ １０１ ＲＡＭ １０２ 信号識別回路 １０３ 電源監視回路 １０ インバータシュミットトリガ回路 １１ 抵抗 １２ 蓄電部（コンデンサー） １３ ダイオード １０ａ Ｃ−ＭＯＳインバータ（インバータシュミット
トリガ回路に含まれる）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 克也 愛知県名古屋市中村区那古野一丁目47番１ 号 名古屋国際センタービル２階 ダイコ ク電機株式会社内 Ｆターム(参考） 2C088 BC58 BC62

Claims (14)

【特許請求の範囲】
1. 【請求項１】 遊技機の動作を制御するための中央演算
   装置（以下、ＣＰＵという）を有する遊技機制御装置で
   あって、 予め定められた電気的処理を起動させるために、前記Ｃ
   ＰＵに設けられた起動入力端子に対し起動信号が与えら
   れるに伴い、前記ＣＰＵは、該起動入力端子において前
   記起動信号の入力を検出し、前記電気的処理を開始する
   一方、前記起動入力端子とは別に設けられた識別端子
   に、前記起動信号に基づいて生成される識別信号が入力
   されるようになっており、前記ＣＰＵは、前記起動入力
   端子において前記起動信号の入力を検出してから所定時
   間経過後に、前記識別端子の入力状態を識別し、その識
   別結果に応じて、該識別以降に行う電気的処理の内容を
   自身で決定できることを特徴とする遊技機制御装置。
2. 【請求項２】 前記起動入力端子に入力された起動信号
   が、ノイズによる起動信号であるかどうかを識別して、
   前記識別端子に識別結果を反映した信号を出力する信号
   識別回路を備える請求項１記載の遊技機制御装置。
3. 【請求項３】 前記ＣＰＵへ前記起動信号が入力する経
   路を分岐させて、一方を前記起動入力端子に、他方を前
   記信号識別回路に接続する請求項２記載の遊技機制御装
   置。
4. 【請求項４】 前記起動信号は、前記ＣＰＵを再起動さ
   せるためのリセット信号であり、前記ＣＰＵは、再起動
   完了後に前記識別端子の入力状態を識別し、その結果に
   応じて主記憶装置（以下、ＲＡＭという）を初期化する
   か否かを決定する請求項１ないし３のいずれかに記載の
   遊技機制御装置。
5. 【請求項５】 前記起動信号は、互いに異なる第一レベ
   ルと第二レベルとの間の変化エッジを含み、前記起動入
   力端子において前記変化エッジが検出されるように構成
   する１ないし４のいずれかに記載の遊技機制御装置。
6. 【請求項６】 前記信号識別回路は、入力された前記起
   動信号のアクティブレベルの保持時間が基準時間よりも
   長い場合に、前記識別端子に対して第一の識別信号レベ
   ルを出力し、基準時間よりも短い場合には該第一の識別
   信号レベルとは異なる第二の識別信号レベルを出力する
   請求項２ないし５のいずれかに記載の遊技機制御装置。
7. 【請求項７】 前記信号識別回路は、入力された前記起
   動信号に含まれる前記変化エッジを、一定の時定数で遅
   延させるとともに、その起動信号の変化エッジに続くレ
   ベル保持時間が時定数未満の時、前記識別端子のレベル
   状態の変化を生じさせない遅延手段を含むものである請
   求項５又は６に記載の遊技機制御装置。
8. 【請求項８】 遊技機の動作を制御するための中央演算
   装置（以下、ＣＰＵという）と、主記憶装置（以下、Ｒ
   ＡＭという）を有する遊技機制御装置であって、 前記ＣＰＵが再起動した際、該ＣＰＵは前記ＲＡＭが電
   気的に使用可能に保持されているか否かを判別するため
   の判別端子の入力状態を検出し、その検出結果に応じて
   前記ＲＡＭを診断するか、あるいは診断せずに初期化す
   るかを決定すること特徴とする遊技機制御装置。
9. 【請求項９】 前記判別端子には、前記ＲＡＭの電源電
   圧の変化を監視する電圧監視回路が接続されており、該
   電源電圧の入力レベルが所定値以下に低下した場合に、
   前記電圧監視回路は前記ＲＡＭの初期化に対応した判別
   信号を前記判別端子に対して出力する請求項８記載の遊
   技機制御装置。
10. 【請求項１０】 前記電圧監視回路は、前記ＲＡＭの電
    源電圧によって充電状態が変化する蓄電部を有し、この
    蓄電部によって決まる電位レベルが、前記判別端子の入
    力状態を決定するものである請求項９記載の遊技機制御
    装置。
11. 【請求項１１】 前記電圧監視回路の前記蓄電部におけ
    る充電経路と放電経路は別系統になっており、放電経路
    側にダイオードを挿入して整流し、前記ＲＡＭの電源電
    圧で前記蓄電部の電極電位を保持するとともに、充電経
    路側に抵抗を挿入して充電時の時定数を定める請求項１
    ０記載の遊技機制御装置。
12. 【請求項１２】 前記ＣＰＵは、自身を再起動させるリ
    セット信号を検出するリセット端子を有し、該リセット
    端子においてリセット信号の入力を検出したとき、再起
    動を開始する一方、 リセット信号に含まれる変化エッジを一定の時定数で遅
    延させるとともに、その変化エッジに続くレベル保持時
    間が固有の時定数未満のとき、レベル変化を生じない信
    号を出力する遅延手段を有する信号識別回路が、前記リ
    セット端子とは別に設けられた前記ＣＰＵの識別端子に
    接続され、前記リセット端子に入力された信号は、同時
    にこの信号識別回路にも入力されるように構成されてお
    り、 前記ＣＰＵは、前記リセット端子に前記リセット信号が
    入力されたことを検出してから所定時間経過後に、前記
    識別端子の入力状態を識別し、その識別結果に応じて、
    該識別以降に前記ＲＡＭを初期化するか否かを自身で決
    定できる請求項８ないし１１のいずれかに記載の遊技機
    制御装置。
13. 【請求項１３】 前記ＣＰＵの前記識別端子と前記判別
    端子を１つの端子で兼用する請求項１２記載の遊技機制
    御装置。
14. 【請求項１４】 前記蓄電部が、前記遅延手段の構成要
    素に含まれるようにする請求項１２又は１３に記載の遊
    技機制御装置。