JP3946750B1 - 遊技機制御装置 - Google Patents

Abstract

【課題】ＣＰＵの後段にリセット端子を有するＩＣを接続した構成を含む遊技機制御装置において、ＣＰＵが信号を受けたときにその信号が正規のリセット信号であるかノイズであるかを判定し、正規のリセット信号であった場合はＩＣもリセットし、ノイズであった場合はＩＣを継続動作させる。
【解決手段】ＣＰＵは、リセット端子から信号を入力してＣＰＵの初期設定を行うとき、リセット用出力ポートをリセットがかからない電位に設定してから（Ｓ１０１）、リセット用出力ポートのポート方向レジスタを出力に設定し（Ｓ１０２）、その後にホット／コールド判定回路からの信号がコールドスタートの指示であれば、後段のＩＣにリセット信号を出力する（Ｓ１０９）。
【選択図】図３

Description

本発明は遊技機制御装置に関し、特にパチンコ遊技機，スロットマシン等の遊技機の制御装置に関する。

遊技機には多数の制御基板があり、それぞれの制御基板は、遊技機の様々な動作を制御している制御装置の一部を構成する。その電気的な制御を実行する各基板上のＣＰＵ（Central Processing Unit）には様々な信号が入力されている。遊技機は、その特異な使用環境上（金属製の遊技球，遊技メダルの使用による高レベルノイズの発生，信号線が基板をまたぐ等）、正規の信号ではないノイズがＣＰＵの端子に入力されてしまうことがしばしばある。このようなノイズに対する対策として、各種入力端子の直前にノイズを除去するような回路が設けられることもある。また、遊技機全体としては基板，基板上の制御回路，基板上素子等の空間的配置を工夫してノイズの影響を受けないようにする、制御装置周辺の絶縁性を強化するなどの対策が施されている。

しかし、基板や素子をノイズから物理的に完全に隔離することは不可能であり、ノイズというのはどのような要因によって発生するかを予測することが難しいため、上記の方法ではノイズに対する予防策が十分とは言い難い。さらには、ＣＰＵ直前にノイズを除去する回路を設けたりした場合、その回路自身がノイズに由来する信号を発生する箇所となってしまうおそれがある。

従来は、例えば、リセット信号を各種基板上のＣＰＵが検出した場合、ＲＡＭ（Random Access Memory）を初期化（オールクリア）して再起動動作する（コールドスタート）か、ＲＡＭを簡易チェックして問題のない場合は記憶されている状態を保持してそのまま継続動作する（ホットスタート）か、どちらかが各基板の用途や遊技機の機種ごとによって選択されて決定されていた。この回路構成では、ＣＰＵが検出するリセット信号が、リセット信号の出力装置等より発せられた正規のリセット信号である保証はどこにもなく、ＣＰＵは正規のリセット信号もノイズも同じリセット信号として認識してしまうおそれがある。さらに、コールドスタートが選択されている場合、ＲＡＭは初期化されるため、その遊技機は動作を中断した形をとらねばならず、遊技者に対して不都合が生じるおそれがある。正規のリセット信号でもないのにＲＡＭを初期化していたのでは、その遊技機の製品価値が下がってしまう。特に、遊技者が遊技している最中にノイズの影響でＲＡＭが初期化され、遊技が中断されるようでは遊技に対する興趣が損なわれてしまう。

そこで、本願発明者は、ＣＰＵのリセット端子に信号が入力されたときに、ＣＰＵをホットスタートさせるかコールドスタートさせるかを判定するホット／コールド判定回路に関する技術をすでに提案した（特許文献１参照）。この技術を採用することで、ＣＰＵのリセット端子に信号が入力されたとき、その信号が正規のリセット信号なのかノイズなどによる信号なのかを判定し、ＣＰＵ自身でホットスタートが可能であるか否かを判断することができる。

ところで、近年、遊技機制御装置は、処理が複雑化するとともに回路が大型化しており、ＣＰＵを有する多数の制御基板を接続して、負荷の分担および高速化が図られている。また、各制御基板では、ＣＰＵ単独の処理では所定期間内に処理を完結することが困難になってきており、ＣＰＵの後段に、ＤＳＰ（Digital Signal Processor），ＶＤＰ（Video Display processor），音声専用集積回路，サブＣＰＵ等の能動的に動作する各種集積回路（ＩＣ：Integrated Circuit）を接続して、ＣＰＵと後段のＩＣとを一体的に動作させ、ＣＰＵの負荷を軽減することが行われている。

ＣＰＵの後段に接続される各種ＩＣには、リセット端子を備えるものがあり、リセット端子を有するＩＣをＣＰＵの後段に接続する方法としては、従来技術として、以下の２つの方法が考えられる。
（１）リセット信号を共有する（図５（ａ）に示すように、リセット信号をＣＰＵおよびＩＣの各々が直接受け取る）。
（２）ＣＰＵ経由でＩＣにリセット信号を出力する（図５（ｂ）に示すように、ＣＰＵの出力ポートとＩＣのリセット端子とを接続し、ＣＰＵ経由でＩＣにリセット信号を出力する）。
特許第３７５６４０３号

しかし、ＣＰＵの後段にリセット端子を有するＩＣを接続する構成において、上記（１）の方法を採用したときには、ＣＰＵに対するリセット信号を後段のＩＣも受け取ってしまうため、ＣＰＵに対するリセットが発生するたびにＩＣもリセットしてしまう一方、リセット端子への信号がノイズなどによる信号であるときには、ＣＰＵがホットスタートすると判定されて継続動作するケースでも、後段のＩＣはリセットされて継続動作させることができないという問題が生じる。このため、ＣＰＵと後段のＩＣとの動作の一体性が損なわれ、遊技機の誤動作，暴走等の原因になるおそれがある。

また、上記（２）の方法を採用したときには、ＣＰＵがリセット信号を受け取ってリセット処理している最中はポートが不安定になってしまい、後段のＩＣがリセットしてしまう一方、リセット端子への信号がノイズなどによる信号であるときには、ＣＰＵがホットスタートすると判定されてホットスタートするケースでも、従来は、ポートのポート方向レジスタへの出力の設定を行い、しかる後にポートをリセットがかからない電位に初期設定するようにしていたので、ポート方向レジスタが出力に設定されたときにポートが一瞬リセットがかかる電位になってしまい、後段のＩＣがリセットしてしまう可能性があるという問題がある。すなわち、本来は後段のＩＣもＣＰＵと同様に継続動作すべきときに後段のＩＣだけリセットされてＣＰＵと後段のＩＣとの動作の一体性が損なわれ、遊技機の誤動作，暴走等の原因になるおそれがある。

本発明の目的は、上述の点に鑑み、ＣＰＵ経由でＩＣにリセット信号を出力する構成を有する遊技機制御装置において、ＣＰＵのリセット端子から信号を入力してＣＰＵの初期設定を行うときに、後段のＩＣがリセットしてしまうことを防止するようにした遊技機制御装置を提供することにある。

課題を解決するための手段及び発明の効果

請求項１に記載の遊技機制御装置は、遊技機の動作を制御するＣＰＵの後段にリセット端子を有する集積回路を接続した構成を含む遊技機制御装置において、前記ＣＰＵのポートと前記集積回路のリセット端子とを接続するとともに前記集積回路にリセットがかからない電位に引き込まれたラインと、前記ＣＰＵのリセット端子から信号を入力して前記ＣＰＵの初期設定を行うときに前記ＣＰＵのポートを前記集積回路にリセットがかからない電位に設定してから当該ポートのポート方向レジスタを出力に設定する初期設定手段と、前記初期設定手段による初期設定後に前記ＣＰＵのポートから前記集積回路のリセット端子にリセット信号を出力するリセット信号出力手段とを備えることを特徴とする。請求項１に記載の遊技機制御装置によれば、ＣＰＵのリセット端子から信号を入力してＣＰＵの初期設定を行うときにポートをリセットがかからない電位に設定してから当該ポートのポート方向レジスタを出力に設定するようにしたので、ＣＰＵの初期設定時に後段の集積回路に誤ってリセットがかかることがなくなるという効果がある。このため、後段の集積回路が不用意にリセットされ、ＣＰＵと後段の集積回路との動作の一体性が損なわれて、遊技機が誤動作したり、暴走したりすることがなくなる。ちなみに、従来は、ポートのポート方向レジスタへの出力の設定を行い、しかる後にポートをリセットがかからない電位に設定するようにしていたので、ポートが出力に設定されたときにポートが一瞬リセットがかかる電位になってしまい、後段の集積回路が誤ってリセットしてしまうおそれがあった。

請求項２に記載の遊技機制御装置は、請求項１記載の遊技機制御装置において、前記ＣＰＵは、外部信号に基づいて前記リセット信号出力手段による前記集積回路へのリセット信号の出力を伴わないホットスタートとするか前記リセット信号出力手段による前記集積回路へのリセット信号の出力を伴うコールドスタートとするかを判定するスタート判定手段と、前記スタート判定手段による判定結果に基づいて前記ホットスタートまたは前記コールドスタートを起動する起動手段とを含むことを特徴とする。請求項２記載の遊技機制御装置によれば、外部信号に基づいてホットスタートするかコールドスタートするかを判定し、判定結果に基づいてホットスタートまたはコールドスタートを起動するようにしたので、後段の集積回路のリセットを伴わないホットスタートと後段の集積回路のリセットを伴うコールドスタートとを切り分けて実行することができる。

請求項３に記載の遊技機制御装置は、請求項１または２に記載の遊技機制御装置において、前記ＣＰＵは、前記ＣＰＵのＲＡＭをチェックして当該ＲＡＭのチェック結果が正常でなければ前記起動手段にコールドスタートを起動させるＲＡＭチェック手段を含むことを特徴とする。請求項３に記載の遊技機制御装置によれば、ＣＰＵのＲＡＭの異常時にはホットスタートが危険であるので、後段の集積回路へのリセット信号の出力を伴うコールドスタートとすることにより、ＣＰＵおよび後段の集積回路のホットスタートによる誤動作，暴走等を未然に防止することができる。

請求項４に記載の遊技機制御装置は、請求項２または３記載の遊技機制御装置において、前記外部信号が、前記ＣＰＵへの入力信号が正規のリセット信号かノイズかを識別する信号識別回路からの出力信号であることを特徴とする。請求項４に記載の遊技機制御装置によれば、信号識別回路からの出力信号に基づいてホットスタートするかコールドスタートするかを判定するようにしたので、入力信号が正規のリセット信号の場合には後段の集積回路のリセットを伴うコールドスタートを起動してＣＰＵおよび後段の集積回路を確実にリセットさせることができ、入力信号がノイズの場合には後段の集積回路のリセットを伴わないホットスタートを起動してＣＰＵおよび後段の集積回路の意図しないリセットを回避することができる。

請求項５に記載の遊技機制御装置は、請求項２ないし４のいずれか１項に記載の遊技機制御装置において、前記外部信号が、電源電圧に基づいて前記ＣＰＵのＲＡＭが電気的に使用可能かどうかを判別する電源監視回路からの出力信号であることを特徴とする。請求項５に記載の遊技機制御装置によれば、電源監視回路からの出力信号に基づいてホットスタートするかコールドスタートするかを判定するようにしたので、電源電圧が所定電圧以下に低下した場合には後段の集積回路のリセットを伴うコールドスタートを起動してＣＰＵおよび後段の集積回路を確実にリセットさせることができ、電源電圧が所定電圧範囲にある場合には後段の集積回路のリセットを伴わないホットスタートを起動してＣＰＵおよび後段の集積回路の意図しないリセットを回避することができる。

また、前記外部信号が、前記ＣＰＵへの入力信号が正規のリセット信号かノイズかを識別する信号識別回路および電源電圧に基づいて前記ＣＰＵのＲＡＭが電気的に使用可能かどうかを判別する電源監視回路からなるホット／コールド判定回路からの出力信号であるようにすれば、ホット／コールド判定回路からの出力信号に基づいてホットスタートするかコールドスタートするかを判定するようにし、ホット／コールド判定回路がコールドスタートを指示している場合には後段の集積回路のリセットを伴うコールドスタートを起動してＣＰＵおよび後段の集積回路を確実にリセットさせることができ、ホット／コールド判定回路がホットスタートを指示している場合には後段の集積回路のリセットを伴わないホットスタートを起動してＣＰＵおよび後段の集積回路の意図しないリセットを回避することができる。

ＣＰＵのリセット端子から信号を入力してＣＰＵの初期設定を行うときに、後段のＩＣがリセットしてしまうことを防止するという目的を、ＣＰＵのポートと後段の集積回路のリセット端子とを接続するラインをリセットがかからない電位に引き込んでおくとともに、ＣＰＵの初期設定時にポートをリセットがかからない電位に設定してから当該ポートのポート方向レジスタを出力に設定することにより達成した。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

遊技機制御装置は、役割を異にする多数の制御基板から構成されるものであるが、本明細書中ではそれぞれの基板を区別することはしない。本発明は、それら基板上にあるＣＰＵのいずれにも適用できるためである。図に示さないＣＰＵ周辺の素子や回路については従来通りであるために割愛する。

図１は、本発明の実施例１に係る遊技機制御装置の要部を示す回路ブロック図である。本実施例１に係る遊技機制御装置は、ＣＰＵ１００と、ＣＰＵ１００の後段に接続されたＩＣ２００と、ＣＰＵ１００の前段に接続されたホット／コールド判定回路３００とから、その主要部が構成されている。

ＣＰＵ１００は、複数のレジスタからなるレジスタ群１１０と、プログラムを格納するＲＯＭ（Read Only Memory）１２０と、ＣＰＵ１００がプログラムおよびデータをロードするＲＡＭ１３０とを内蔵し、入出力ポートＨ／Ｃ（以下、ホット／コールド判定信号が入力されるので、判定用入力ポートＨ／Ｃと表記する），入出力ポートＰ１〜Ｐ４（以下、出力ポートとして使用されるので、出力ポートＰ１〜Ｐ４と表記する），入出力ポートＰｎ（以下、リセット信号が出力されるので、リセット用出力ポートＰｎと表記する），電源端子Ｖｃｃ（電源電圧Ｖｃｃと同一符号を使用する），およびリセット端子ＲＥＳＥＴを備えている。なお、入出力ポートの入力／出力は、対応するポート方向レジスタへの入力／出力の設定によって決定される（以下同様）。判定用入力ポートＨ／Ｃは、ホット／コールド判定回路３００に接続されており、ホット／コールド判定回路３００からのホット／コールド判定信号を入力するようになっている。出力ポートＰ１〜Ｐ４は、ＩＣ２００の入力ポートＰ１〜Ｐ４にそれぞれ接続されている。リセット用出力ポートＰｎは、ＩＣ２００のリセット端子ＲＥＳＥＴに接続され、そのラインは抵抗Ｒ３を介して電源電圧Ｖｃｃにプルアップされている（引き込まれている）。電源端子Ｖｃｃには、電源電圧Ｖｃｃが印加されている。リセット端子ＲＥＳＥＴには、リセット信号のみならずノイズも入力される可能性がある。なお、本実施例１では、ＣＰＵ１００内部にＲＯＭ１２０およびＲＡＭ１３０が内蔵されているものを使用したが、ＣＰＵ１００とＲＯＭ１２０およびＲＡＭ１３０が一体にパッケージされている必要はかならずしもない。

リセット信号（ノイズによるものも含む）は、例えば、遊技機全般の電源を監視する電源監視基板（図示せず），ＣＰＵ１００の動作を監視するウォッチドグタイマ（図示せず）等よりＣＰＵ１００のリセット端子ＲＥＳＥＴに向けて入力される。ＣＰＵ１００のリセット端子ＲＥＳＥＴに入力される直前で経路を分岐させてある様子が、図１より理解できる。後に示すが、電源監視回路３２０のみを適用する場合は経路を分岐させる必要もない。信号識別回路３１０のみを適用する場合には経路を分岐させることは必須である。また、これら２つの回路の組み合わせを適用する場合にも経路の分岐は必須である。分岐点以前のリセットラインにノイズが乗ったとき、２つの経路に対してノイズが入力されることは明らかである。

図２を参照すると、レジスタ群１１０には、データレジスタ，アドレスレジスタ，ステータスレジスタ等の各種レジスタが含まれており、特にリセット用出力ポートＰｎの出力方向を指定するためのポート方向レジスタＲＰｎが含まれている。また、ＲＯＭ１２０には、遊技機制御装置を制御するための各種プログラムが格納されており、特にコールドスタート時にプログラムカウンタ（図示せず）が先頭アドレスにポイントされるメインプログラム１２１と、リセット時に起動されるリセット処理ルーチン１２２とが格納されている。さらに、ＲＡＭ１３０の特定アドレス（例えば、先頭アドレス，中間アドレス，末尾アドレス等）には、特定のＲＡＭチェック用データ値（例えば、１６進数の“ＡＡ５５”）が設定される。特定のＲＡＭチェック用データ値は、コールドスタート時にＲＡＭ１３０に設定され、ＲＡＭチェック時にＲＡＭ１３０上のデータ値が正しいかどうかをチェックするために使用される。したがって、ここでいうＲＡＭチェックは、チェック時間の短縮のために、ＲＡＭ１３０の特定アドレスのデータ値が特定のＲＡＭチェック用データ値と一致するかどうかを検証することによって行われる簡易なチェックであり、完全性を期しがたいものである。しかし、ＲＡＭ１３０の特定アドレスは、ＲＯＭ１２０の各種プログラムからは通常はアクセスされないアドレスが選定されており、ＲＡＭチェックの正確性は高いものである。

図３は、リセット処理ルーチン１２２によるリセット処理を示すフローチャートである。リセット処理ルーチン１２２は、ＣＰＵ１００の初期設定時に、リセット用出力ポートＰｎの設定手順を、リセット用出力ポートＰｎをＨｉｇｈレベル（以下、Ｈレベルと略記する）に設定した後に、リセット用出力ポートＰｎのポート方向レジスタＲＰｎを出力に設定するソフトウェア構造となっている。また、ホットスタートのときには、後段のＩＣ２００にリセットをかけることなしにホットスタートし、コールドスタートのときには、後段のＩＣ２００にリセットをかけてコールドスタートするソフトウェア構造となっている。さらに、ホットスタートと判定された場合であっても、判定後にＣＰＵ１００のＲＡＭ１３０をチェックしてその結果が正常でなければ、コールドスタートするソフトウェア構造となっている。図３のステップＳ１０１〜Ｓ１０２は本発明の初期設定手段を、ステップＳ１０４はスタート判定手段を、ステップＳ１０５はＲＡＭチェック手段を、ステップＳ１０９は本発明のリセット信号出力手段をそれぞれ構成する。

ＲＡＭ１３０は、電源電圧Ｖｃｃが所定のスレショルド以下に下がった時、記憶されているデータを保持できなくなる。仮に電源電圧Ｖｃｃが所定のスレショルド以下に降下したときや、ＣＰＵ１００が正常に作動していない可能性があるときに、ＣＰＵ１００にリセット信号が入力されると、ＣＰＵ１００は、ＲＡＭ１３０上のデータが電気的に保持されているのか、いないのかを判断する。従来は、ＣＰＵ１００のリセットに基づいてホットスタートとするかコールドスタートとするかが予めプログラムされていたのに対し、本発明では、リセット端子ＲＥＳＥＴとは別に設けられた、ホットスタートとするかコールドスタートとするかを判別するための判定用入力ポートＨ／Ｃの入力状態を検出して、その検出結果を基にＲＡＭ１３０を初期化しないホットスタートか、ＲＡＭ１３０を初期化するコールドスタートかを選択的に実行する。

ＩＣ２００は、少なくとも、入力ポートＰ１〜Ｐ４，電源端子Ｖｃｃ，およびリセット端子ＲＥＳＥＴを備えている。入力ポートＰ１〜Ｐ４は、ＣＰＵ１００の出力ポートＰ１〜Ｐ４にそれぞれ接続されている。また、電源端子Ｖｃｃには、電源電圧Ｖｃｃが印加されている。なお、ＩＣ２００の電源電圧Ｖｃｃは、ＣＰＵ１００の電源電圧Ｖｃｃとかならずしも同一である必要はない。さらに、リセット端子ＲＥＳＥＴは、ＣＰＵ１００のリセット用出力ポートＰｎに接続されているとともに、抵抗Ｒ３を介して電源電圧Ｖｃｃにプルアップされている。このため、リセット用出力ポートＰｎのポート方向レジスタＲＰｎが出力に設定されるに際して、後段のＩＣ２００のリセット端子ＲＥＳＥＴがＬｏｗレベル（以下、Ｌレベルと略記する）に引き込まれることはない。

ホット／コールド判定回路３００は、２つの作用を有するものであり、あえて回路を２つの部分に分けて考えるとすると、一方は入力信号が正規のリセット信号であるかノイズであるかを識別する信号識別回路３１０と、他方はＲＡＭ１３０が電気的に使用可能かどうかを判別する電源監視回路３２０とすることができる。

信号識別回路３１０は、ＣＰＵ１００のリセット端子ＲＥＳＥＴがＬレベルのときに、リセット信号の入力を検出する。すなわち、信号としてはＬレベルがアクティブレベルである。ただし、端子によってはＨレベルがアクティブレベルである場合もある。

電源監視回路３２０は、電源電圧Ｖｃｃが所定のスレショルド以下、例えば、ＲＡＭ１３０が電気的に保証されなくなるような電圧になったとき、その変化を反映したレベル（例えば、Ｌレベル）のホット／コールド判定信号をＣＰＵ１００に送出する。

図４（ａ）は、ホット／コールド判定回路３００の具体的な回路例を示す。このホット／コールド判定回路３００は、インバータシュミットトリガ回路１０，抵抗１１，およびコンデンサ１２からなる信号識別回路３１０と、抵抗１１，コンデンサ１２，およびダイオード１３からなる電源監視回路３２０とを、ＣＲ時定数回路の部分を共通のものとして１つの回路にまとめたものである。図４（ａ）のうち、信号識別回路３１０および電圧監視回路３２０の必須の部分を取り出し、詳しく記載したのが図４（ｂ）である。図４（ｂ）には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ１０ａが示されるが、この部分は、実際にはインバータシュミットトリガ回路１０の一部分である。電源監視回路３２０におけるコンデンサ１２の充電路を、ＣＭＯＳインバータ１０ａ内のｐＭＯＳ側の導通路に確保している。なお、図４（ａ）および（ｂ）では、基本的にＣＲ時定数回路とＣＭＯＳインバータ１０aとの構成でノイズを除去することとしたが、タイマＩＣ，ローパスフィルタ，バイポーラトランジスタ等を応用してホット／コールド判定回路３００を構成するようにしてもよい。

ＣＭＯＳインバータ１０ａは、入力電位がｐＭＯＳのソースに印加される電源電圧ＶｃｃレベルのときにｎＭＯＳを導通させてＧＮＤレベルを出力させ、入力電位がＧＮＤレベルのときにｐＭＯＳを導通させて電源電圧Ｖｃｃレベルを出力させる。よって、信号識別回路３１０にリセット信号が入っていない通常時（ＣＰＵ１００のリセット端子ＲＥＳＥＴはＨレベル）は、ＣＭＯＳインバータ１０ａにはインバータシュミットトリガ回路１０で一度反転させたＬレベル（ＧＮＤレベル）が入力されるために電源電圧Ｖｃｃが出力されることになる。電源電圧Ｖｃｃが出力されている間は、コンデンサ１２に電荷が充電される。抵抗１１が挿入してあるためにＣＲ時定数回路の構成となり、時定数がここで決定される。

次に、このように構成された本実施例１に係る遊技機制御装置の動作について説明する。

例えば、遊技機全般の電源を監視する電源監視基板，ＣＰＵ１００の動作を監視するウォッチドグタイマ等でリセット信号またはノイズ（Ｌレベルの信号）が発生すると、このリセット信号またはノイズはＣＰＵ１００のリセット端子ＲＥＳＥＴおよびホット／コールド判定回路３００に同時に入力される。

ＣＰＵ１００のリセット端子ＲＥＳＥＴに入力された信号は、リセット信号であるかノイズであるかにかかかわらず、ＣＰＵ１００をリセットする。これにより、ＣＰＵ１００のレジスタ群１１０に一時的に記憶されている設定値等は揮発してクリアされる。また、ＣＰＵ１００のリセット用出力ポートＰｎを含む入出力ポートの値は不定となる。しかし、ＩＣ２００のリセット端子ＲＥＳＥＴは抵抗Ｒ３を介して電源電圧Ｖｃｃにプルアップされているので、ＩＣ２００は、リセットされることなく、入力ポートＰ１〜Ｐ４から入力されるデータを待って継続動作する状態にある。

次に、ＣＰＵ１００は、プログラムカウンタをリセット処理ルーチン１２２の先頭アドレスに設定して、リセット処理ルーチン１２２の実行を開始する。

リセット処理ルーチン１２２の実行が開始されると、ＣＰＵ１００は、まず、リセット用出力ポートＰｎをＨレベルに設定する（図３のＳ１０１）。しかし、この時点では、リセット用出力ポートＰｎは、入力ポートであるとも出力ポートであるとも設定されていないので、Ｈレベルがリセット用出力ポートＰｎから出力されることはなく、ＩＣ２００のリセット端子ＲＥＳＥＴは、抵抗Ｒ３を介して電源電圧Ｖｃｃにプルアップされたままである。よって、ＩＣ２００は、リセットされることなく、ＣＰＵ１００からの信号を待って継続動作する状態のままである。

次に、ＣＰＵ１００は、リセット用出力ポートＰｎのポート方向レジスタＲＰｎを出力に設定する（図３のＳ１０２）。これにより、リセット用出力ポートＰｎからＩＣ２００のリセット端子ＲＥＳＥＴにＨレベルが出力されるが、リセット用出力ポートＰｎとＩＣ２００のリセット端子ＲＥＳＥＴとを接続するラインは、元々抵抗Ｒ３を介して電源電圧Ｖｃｃにプルアップされているので、ＩＣ２００が継続動作する状態のままであることに変わりがない。すなわち、ＣＰＵ１００の初期設定時に、誤ってＩＣ２００にリセットがかかるおそれはない。ちなみに、従来は、リセット用出力ポートＰｎのポート方向レジスタＲＰｎへの出力の設定を行った後に、リセット用出力ポートＰｎをＨレベルに設定するようにしていたので、リセット用出力ポートＰｎが出力に設定されたときに一瞬Ｌレベルとなってしまい、ＩＣ２００がリセットだと判断してリセットしてしまうおそれがあった。

続いて、ＣＰＵ１００は、その他の初期設定を行う（図３のＳ１０３）。例えば、リセット用出力ポートＰｎ以外の入出力ポートの値やポート方向レジスタの設定等を順次行う。

一方、ＣＰＵ１００のリセット端子ＲＥＳＥＴに入力されると同時にホット／コールド判定回路３００に入力された信号は、インバータシュミットトリガ回路１０で一度反転させるためにＨレベルで入力される。Ｈレベルの信号が入力されたとき、ＣＭＯＳインバータ１０ａは、導通路を反転させてＧＮＤレベルを出力する。すると、それまでコンデンサ１２に蓄積されていた電荷は、ＣＭＯＳインバータ１０ａのＧＮＤに放電され始める。ここまでは、リセット信号が正規の信号であっても、ノイズであっても同様である。ノイズのＬレベル持続時間は、正規のリセット信号と比較して非常に短い。場合にもよるがミリ秒にも及ばないことがほとんどであり、１０ミリ秒以上持続することはほとんどありえない。それに対し、正規のリセット信号は、数十ミリ秒にわたって出力させることも容易である。

ＣＭＯＳインバータ１０ａに入力される信号のＨレベル持続時間が、ＣＲ時定数回路の時定数よりも長い場合、すなわち正規のリセット信号である場合には、コンデンサ１２が十分に放電され、コンデンサ１２の電極電位で決まる信号レベルはＬレベルに反転する。よって、波形整形のためのインバータシュミットトリガ回路１０を挟んで、ＣＰＵ１００の判定用入力ポートＨ／ＣにＬレベルのリセット信号（ホット／コールド判定信号）を伝えることができる。すなわち、信号識別回路３１０を経由してＣＰＵ１００の判定用入力ポートＨ／Ｃに入力されるリセット信号は、ＣＲ時定数回路の時定数だけ遅延されることになる。

ホット／コールド判定回路３００に入力された信号がノイズであった場合には、コンデンサ１２の電荷が十分に放電されないうちに、ＣＭＯＳインバータ１０ａの導通路が切り替わってしまい、充電が再開される。すなわち、コンデンサ１２の電極電位がＨレベルのまま維持されてしまうため、ＣＰＵ１００の判定用入力ポートＨ／ＣにＬレベルの信号を出力することができない。

他方、コンデンサ１２には、電源電圧Ｖｃｃが印加されるため、電源電圧Ｖｃｃが低下するなどの異常がない限り、コンデンサ１２の電極電位によって決まる判定用入力ポートＨ／Ｃの入力信号は、Ｈレベルに保たれる。ところが、電源電圧Ｖｃｃが瞬間的にでも０Ｖに低下してしまった場合、コンデンサ１２に蓄積されていた電荷は、ダイオード１３を経て電源部へ逆流するなどして、瞬時に放電される。コンデンサ１２の電極電位は直ちにＬレベルに切り替わるので、それに伴いＬレベルが出力され、ＣＰＵ１００の判定用入力ポートＨ／ＣもＬレベルに変化する。電源電圧Ｖｃｃが正常な値に戻ると、コンデンサ１２が充電され始めるが（正確にはコンデンサ１２の電極電位が電源電圧Ｖｃｃよりも小さくなった時）、抵抗１１を挟んだＣＲ時定数回路の構成となっているため、コンデンサ１２の電極電位がインバータシュミットトリガ回路１０のスレショルドで規定されるＨレベルに変化するには、予め定めた時定数以上の時間が必要である。

すなわち、電源監視回路３２０からＨレベルが出力されて、ＣＰＵ１００の判定用入力ポートＨ／ＣがＨレベルになるには、電源電圧Ｖｃｃが復帰した時点よりも後である。その間に、ＣＰＵ１００が判定用入力ポートＨ／Ｃの入力状態を検出するようにすれば、ＲＡＭ１３０が電気的に保持されていたか否かの履歴情報が得られることになり、その結果に基づいてＲＡＭ１３０を初期化するか否かを選択できる。また、電源電圧Ｖｃｃが瞬間的に降下したときに限らず、リセット信号が入力されてＣＰＵ１００がリセット処理を開始したときにも、その履歴に基づいて処理を実行することは有効であり、誤作動を回避できる確率は確実に向上する。

電源電圧Ｖｃｃが０Ｖに低下し、再び正常値まで戻った時のＣＰＵ１００のリセット端子ＲＥＳＥＴおよび判定用入力ポートＨ／Ｃの入力状態では、電源電圧Ｖｃｃは復帰し、ＣＰＵ１００はリセット処理を開始して判定用入力ポートＨ／Ｃの入力状態を検出する。この時点では、判定用入力ポートＨ／Ｃの入力状態はＬレベルのままである。この後、所定の時間が経過すると、電源監視回路３２０の出力がＨレベルに変化する。この所定の時間、すなわち電源電圧Ｖｃｃの復帰後、判定用入力ポートＨ／Ｃの入力状態がＨレベルに変化するまでにかかる時間は、ＣＰＵ１００の再起動に必要な時間よりも長くなければ意味がないことに注意されたい。それを考慮してＣＲ時定数回路を構成する。

ＣＰＵ１００のリセット処理に戻ると、初期設定の終了後、ＣＰＵ１００は、ホット／コールド判定回路３００からの出力信号（判定用入力ポートＨ／Ｃ）に基づき、ホットスタートするかコールドスタートするかを判定する（図３のＳ１０４）。判定用入力ポートＨ／ＣがＨレベルであれば（図３のＳ１０４：Ｈｉｇｈ）、ホットスタートすると判定し、判定用入力ポートＨ／ＣがＬレベルであれば（図３のＳ１０４：Ｌｏｗ）、コールドスタートすると判定する。

ホットスタートすると判定された場合には（図３のＳ１０４：Ｈｉｇｈ）、ＣＰＵ１００は、さらにＲＡＭ１３０のチェックを行う（図３のＳ１０５）。詳しくは、ＲＡＭ１３０の特定アドレスに格納されたデータ値が、ＲＡＭチェック用データ値（例えば、１６進数の“ＡＡ５５”）と一致するかどうかを検証し、一致すればＲＡＭチェックが正常（ＯＫ）であるとし、一致しなければＲＡＭチェックが異常（ＮＧ）であるとする。

ＲＡＭチェックが正常の場合（図３のＳ１０５：ＯＫ）、ＣＰＵ１００は、ＩＣ２００のリセットを伴わないホットスタートを起動する。すなわち、ＣＰＵ１００は、ＲＡＭ１３０をクリアすることなく、ＲＡＭ１３０に保持されたリセット時のプログラムカウンタが示す位置（ポイント）から動作を再開し、リセット前の動作を継続する（図３のＳ１０６）。また、後段のＩＣ２００も、リセットされることなく、継続動作する。

コールドスタートすると判定された場合（図３のＳ１０４：Ｌｏｗ）、またはＲＡＭチェックが異常の場合には（図３のＳ１０５：ＮＧ）、ＣＰＵ１００は、ＩＣ２００のリセットを伴うコールドスタートを起動する。すなわち、ＣＰＵ１００は、ＲＡＭ１３０を初期化（オールクリア）する（図３のＳ１０７）。ＲＡＭ１３０のすべてのデータがクリアされることにより、遊技機制御装置は初期状態に戻ることになる。次に、ＣＰＵ１００は、ＲＯＭ１２０の各種プログラムおよびデータのＲＡＭ１３０へのロード等の電源投入時の処理を行う（図３のＳ１０８）。続いて、ＣＰＵ１００は、リセット用出力ポートＰｎをＬレベルにして後段のＩＣ２００にリセット信号を出力する（図３のＳ１０９）。これにより、後段のＩＣ２００は、リセットされて再起動する。続いて、ＣＰＵ１００は、ＲＡＭチェック用データ値（例えば、１６進数の“ＡＡ５５”）をＲＡＭ１３０の特定アドレスに設定する（図３のＳ１１０）。この後、ＣＰＵ１００は、プログラムカウンタをメインプログラム１２１の先頭アドレスに設定し、初期状態から動作を開始する。

実施例１によれば、ＩＣ２００のリセット端子ＲＥＳＥＴをＣＰＵ１００のリセット用出力ポートＰｎに接続し、そのラインを電源電圧Ｖｃｃにプルアップすることにより、ＣＰＵ１００の初期設定時の不定期間においても、後段のＩＣ２００にリセットがかからなくなり、後段のＩＣ２００を含めたＣＰＵ１００の継続動作が可能になるという効果がある。

なお、実施例１では、ＣＰＵ１００の判定用入力ポートＨ／Ｃにホット／コールド判定信号を入力する回路をホット／コールド判定回路３００としたが、信号識別回路３１０または電源監視回路３２０のいずれか一方であってもよいことはいうまでもない。

また、実施例１では、ＣＰＵ１００のリセット端子ＲＥＳＥＴおよびＩＣ２００のリセット端子ＲＥＳＥＴがＬアクティブな場合を例にとって説明したが、これらの端子がＨアクティブであっても、本発明が同様に適用できることはいうまでもない。

さらに、実施例１では、リセット信号に基づいてリセット処理を開始させる場合について説明したが、リセット信号以外の信号、例えばインターラプト信号やノンマスカブルインターラプト信号等の信号に基づいてリセット処理を開始させる場合にも、本発明が同様に適用できることはいうまでもない。

以上、本発明の実施例を説明したが、これはあくまでも例示にすぎず、本発明はこれに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。

本発明の遊技機制御装置の要部を表す回路ブロック図。 ＣＰＵのレジスタ群，ＲＯＭ，ＲＡＭの内容を例示する図。 リセット処理ルーチンによるリセット処理を示すフローチャート。 信号識別回路と電圧監視回路とを共存させたホット／コールド判定回路の一例を示す回路図。 リセット端子を有するＩＣをＣＰＵの後段に接続する方法を説明する図。

符号の説明

１００ ＣＰＵ
１１０ レジスタ群
１２０ ＲＯＭ
１２１ メインプログラム
１２２ リセット処理ルーチン
１３０ ＲＡＭ
２００ ＩＣ
３００ ホット／コールド判定回路
３１０ 信号識別回路
３２０ 電源監視回路

Claims (5)

1. 遊技機の動作を制御するＣＰＵの後段にリセット端子を有する集積回路を接続した構成を含む遊技機制御装置において、
   前記ＣＰＵのポートと前記集積回路のリセット端子とを接続するとともに前記集積回路にリセットがかからない電位に引き込まれたラインと、
   前記ＣＰＵのリセット端子から信号を入力して前記ＣＰＵの初期設定を行うときに前記ＣＰＵのポートを前記集積回路にリセットがかからない電位に設定してから当該ポートのポート方向レジスタを出力に設定する初期設定手段と、
   前記初期設定手段による初期設定後に前記ＣＰＵのポートから前記集積回路のリセット端子にリセット信号を出力するリセット信号出力手段と
   を備えることを特徴とする遊技機制御装置。
2. 前記ＣＰＵは、外部信号に基づいて前記リセット信号出力手段による前記集積回路へのリセット信号の出力を伴わないホットスタートとするか前記リセット信号出力手段による前記集積回路へのリセット信号の出力を伴うコールドスタートとするかを判定するスタート判定手段と、前記スタート判定手段による判定結果に基づいてホットスタートまたはコールドスタートを起動する起動手段とを含む請求項１記載の遊技機制御装置。
3. 前記ＣＰＵは、前記ＣＰＵのＲＡＭをチェックして当該ＲＡＭのチェック結果が正常でなければ前記起動手段にコールドスタートを起動させるＲＡＭチェック手段を含む請求項１または２に記載の遊技機制御装置。
4. 前記外部信号が、前記ＣＰＵへの入力信号が正規のリセット信号かノイズかを識別する信号識別回路からの出力信号である請求項２または３記載の遊技機制御装置。
5. 前記外部信号が、電源電圧に基づいて前記ＣＰＵのＲＡＭが電気的に使用可能かどうかを判別する電源監視回路からの出力信号である請求項２ないし４のいずれか１項に記載の遊技機制御装置。

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