JP2002158283A - 半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】回路ブロックを構成する複数のＭＩＳトランジ
スタのチャネル幅が一定でない場合においても、回路ブ
ロック共通電源配線の幅がチャネル幅に応じて最大とな
るように自動的に算出され配線抵抗が小さい回路ブロッ
ク共通電源配線を生成することが可能な半導体集積回路
のレイアウト方法を提供する。 【解決手段】ステップＳ１で抽出したトランジスタ領域
と設計パラメータとを参照して、ウェルをバイアスする
ためのコンタクトを配置するためにトランジスタ領域の
周囲に形成する拡散領域を生成し、ステップＳ３におい
て各回路毎に周回電源配線と引き込み電源配線とを接続
するための回路ブロック共通電源配線を、上記拡散領域
を参照して自動的に生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特に電源配線の配線面積を増加す
ることなく、電源パッドから回路ブロックの電源端子に
至る電源配線の配線抵抗を低減することが可能な半導体
集積回路のレイアウト方法に関する。

【０００２】

【従来の技術】最近半導体集積回路は、ＤＲＡＭ（ダイ
ナミック・ランダム・メモリ）に代表されるように回路
規模が急速に増大してきており、これに伴ってチップ面
積も増大してきている。このため電源配線の配線長が長
くなって、配線抵抗が増大し回路特性に及ぼす影響が無
視できなくなっている。

【０００３】これをメモリチップを例にとって説明する
と、図１４はメモリチップの概念的なチップレイアウト
を示している。具体的に説明すると、メモリチップ１４
１は、メモリセルアレイ配置領域１４３にメモリセルが
マトリクス状に複数配置されたメモリセルブロック１４
２と、メモリセルアレイ配置領域１４３の周辺部に配置
されたデコーダ駆動回路、タイミングジェネレータなど
の回路ブロック１４４１〜１４４９と、Ｖｄｄを外部端
子を介して回路ブロック１４４１〜１４４９とメモリセ
ルブロック１４２に供給する電源パッド１４５と、Ｖｓ
ｓを外部端子を介して回路ブロック１４４１〜１４４９
とメモリセルブロック１４２に供給する電源パッド１４
６とを有している。

【０００４】またメモリチップ１４１は、電源パッド１
４５を介してメモリセルブロック１４２および回路ブロ
ック１４４１〜１４４９にＶｄｄを供給するために、周
回して配置された周回電源配線１４７と、電源パッド１
４６を介してメモリセルブロック１４２および回路ブロ
ック１４４１〜１４４９にＶｓｓを供給するために、周
回して配置された周回電源配線１４８とを有している。

【０００５】ここで配線層は３層とし、電源配線１４
７，１４８は共に第３層の第３層配線を用いる。この理
由は、配線層膜厚は第３層配線が最も厚いため、配線抵
抗を下げるためには第３層配線が好適のためである。

【０００６】次に、回路ブロック１４４１〜１４４９に
対する電源配線の布線方法を図１５を参照して説明する
と、１５１，１５２はメモリセルアレイ配置領域１４３
の周辺部に配置された回路ブロックであり、１５３，１
５４はそれぞれ回路ブロック１５１，１５２などの回路
ブロックに共通にＶｄｄとＶｓｓを供給するための第１
配線層からなる回路ブロック共通電源配線である。

【０００７】そして周回電源配線１４７と回路ブロック
共通電源配線１５４とは、スルーホール１５７を介して
第２層配線からなる電源配線１５６により接続されてい
る。同様に周回電源配線１４８と回路ブロック共通電源
配線１５３とは、スルーホール１５７を介して第２層配
線からなる電源配線１５５により接続されている。

【０００８】また１５１１，１５１２は、それぞれ回路
ブロック１５１を構成するＮチャネルトランジスタおよ
びＰチャネルトランジスタであり、１５２１，１５２２
は、それぞれ回路ブロック１５２を構成するＮチャネル
トランジスタおよびＰチャネルトランジスタである。

【０００９】次に図１６を参照して、回路ブロック１５
１の電源端子であるＰチャネルトランジスタおよびＮチ
ャネルトランジスタの各ソース電極への電源配線方法に
ついて説明する。

【００１０】図１６において１６１は、電源配線１５３
と電源端子であるＮチャネルトランジスタ１５１５，１
５１６の各ソース電極とを接続する第１配線層の引き込
み電源配線であり、１６２は、回路ブロック共通電源配
線１５３と電源端子であるＮチャネルトランジスタ１５
１３，１５１４の各ソース電極とを接続する第１配線層
の引き込み電源配線であり、１６３は、回路ブロック共
通電源配線１５３と電源端子であるＮチャネルトランジ
スタ１５１１のソース電極とを接続する第１配線層の引
き込み電源配線である。また１６４は、回路ブロック共
通電源配線１５４と電源端子であるＰチャネルトランジ
スタ１５１２のソース電極とを接続する第１配線層の電
源配線である。また１５１１Ｇ〜１５１６Ｇは、トラン
ジスタ１５１１〜１５１６の各ゲートを表し、各ゲート
の水平方向でチャネル長が、垂直方向でチャネル幅が定
められる。

【００１１】このように、電源パッド１４５，１４６か
らメモリチップ１４１の周辺に周回して配置された周回
電源配線１４７，１４８、および電源配線１５５，１５
６と回路ブロック１４４１〜１４４９に直接電源を供給
する回路ブロック共通電源配線１５３，１５４を介し
て、回路ブロック１４４１〜１４４９に電源が供給され
る。

【００１２】そして回路ブロック１４４１〜１４４９を
構成するＰチャネルトランジスタとＮチャネルトランジ
スタに対して、回路ブロック共通電源配線１５３，１５
４から引き込み電源配線１６１〜１６４を介して電源が
供給される。

【００１３】

【発明が解決しようとする課題】上述した従来の半導体
集積回路のレイアウト方法において、電源パッド１４
５，１４６から回路ブロック１４４１〜１４４９に至る
電源配線の配線抵抗を小さくするには、周回電源配線１
４７，１４８の配線幅を広くすることが有効である。し
かしながら、周回電源配線の配線幅を単に広げる方法
は、半導体チップのチップ面積が大きくなり好ましくな
い。

【００１４】また従来の半導体集積回路のレイアウト方
法では、図１６からわかるように、回路ブロックを構成
するＰチャネルトランジスタおよびＮチャネルトランジ
スタのチャネル幅が一定でないため、回路ブロック共通
電源配線１５３，１５４からＰチャネルトランジスタ１
５１２，Ｎチャネルトランジスタ１５１２〜１５１６の
各ソース電極に至る電源配線の長さが揃っていない。

【００１５】例えば、回路ブロック共通電源配線１５３
から電源配線１６２を介してソース電極に至る配線につ
いて考察すると、回路ブロック共通源配線１５３からＮ
チャネルトランジスタ１５１３，１５１４の各ソース電
極に至る配線長Ｌ２と、回路ブロック共通電源配線１５
３からＮチャネルトランジスタ１５１５，１５１６の各
ソース電極に至る配線長Ｌ１とを比較すると、配線長Ｌ
２が配線長Ｌ１に比して大幅に配線長が長くこの分配線
抵抗も大きくなる。

【００１６】半導体集積回路の動作速度が遅い場合は、
このような配線抵抗による配線遅延を無視することが可
能であるが、高速で動作している半導体集積回路におい
ては内部回路が数百ＭＨｚ〜１ＧＨｚで動作しており、
上述した配線抵抗の増加分、図１６の例ではΔＬ＝Ｌ２
−Ｌ１だけの配線長の増加分に対応した配線抵抗の増加
分により、半導体集積回路の動作速度が低下するという
問題がある。

【００１７】また、引き込み配線が長くなることによる
配線抵抗の増加を解消するために、人手により引き込み
配線を太くするなどの修正を行う場合、人手による作業
のため設計ミスが生じやすく、かつ修正工数が大きくな
り設計期間の増大をもたらす。

【００１８】このため本発明の目的は、回路ブロックを
構成する複数のＭＩＳトランジスタのチャネル幅が一定
でない場合においても、回路ブロックに共通に電源を供
給する回路ブロック共通電源配線の配線幅をＭＩＳトラ
ンジスタのチャネル幅に応じて、トランジスタ領域と回
路ブロック共通電源配線との間隔が設計基準で定まる最
小値となるように自動的に算出して回路ブロック共通電
源配線の配線幅を生成し、電源パッドから回路ブロック
を構成する電源端子にいたる電源配線の全配線抵抗を減
少させ、配線抵抗に起因する遅延を改善することが可能
な半導体集積回路のレイアウト方法を提供することにあ
る。

【００１９】また本発明の目的は、電源パッドから回路
ブロックの電源供給端子に至るトータルの電源配線抵抗
を従来の半導体集積回路のレイアウト方法による電源パ
ッドから回路ブロックの電源供給端子に至るトータルの
電源配線抵抗と同程度の値とした場合、周回電源配線の
配線幅を小さくすることができチップ面積を小さくする
ことが可能な半導体集積回路のレイアウト方法を提供す
ることにある。

【００２０】さらに本発明の目的は、回路ブロック共通
電源配線を構成する回路ブロックＶｄｄ配線および回路
ブロックＶｓｓ配線と、これらの配線層と配線層を異に
するＶｄｄ配線およびＶｓｓ配線とをそれぞれ接続する
ためのスルーホールと、回路ブロック共通電源配線とＰ
ウェルまたはＮウェルとを電気的に接続するためのコン
タクトとを自動的に生成することが可能な半導体集積回
路のレイアウト方法を提供することにある。

【００２１】また本発明の目的は、自動的に回路ブロッ
ク共通電源配線と引き込み電源配線とを生成して、設計
効率が改善しかつ設計ミスが減少することが可能な半導
体集積回路のレイアウト方法を提供することにある。

【００２２】

【課題を解決するための手段】そのため、本発明による
半導体集積回路のレイアウト方法は、半導体集積回路を
構成する複数の回路ブロックのレイアウトデータから、
前記回路ブロックを構成するトランジスタのトランジス
タ領域を抽出するトランジスタ領域抽出工程と、Ｐウェ
ルまたはＮウェルをバイアスするためのコンタクトを配
置するために、前記トランジスタ領域の周囲に形成する
ウェルコンタクト領域を前記トランジスタ領域を用いて
生成するウェルコンタクト生成工程と、複数の前記回路
ブロックに対して電源を供給する回路ブロック共通電源
配線を、前記回路ブロックを構成する配線を用いて生成
する回路ブロック共通電源配線生成工程と、前記ウェル
コンタクト領域にコンタクトを生成すると共に、前記回
路ブロック共通電源配線が異なる配線層から構成される
場合、配線層の異なる前記回路ブロック共通電源配線間
を接続するスルーホールを生成するコンタクトおよびス
ルーホール生成工程と、を備え前記回路ブロックのレイ
アウトデータと、前記回路ブロック共通電源配線とを合
成して新たな前記回路ブロックのレイアウトデータを生
成することを特徴としている。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２４】図１は、本発明の半導体集積回路のレイア
ウト方法を説明するためのフローチャートである。

【００２５】最初にステップＳ１において、半導体チッ
プのレイアウトデータ１から半導体集積回路を構成する
回路ブロックを抽出し、この回路ブロックのレイアウト
データ２を入力する。そしてレイアウトに関する各種の
設計パラメータ３を参照し、回路ブロックのレイアウト
データ２から、ソースとドレインの拡散領域及びゲート
領域の各レイアウトデータからトランジスタの形状を認
識し、トランジスタを形成するためのトランジスタ領域
を抽出する。

【００２６】図２を参照して回路ブロックのレイアウト
データの一例について説明すると、図２において回路ブ
ロック２０は、トランジスタが形成されるトランジスタ
領域２１，２２と、トランジスタ領域２１に形成された
Ｐチャネルトランジスタ用のポリシリコンゲート２３１
〜２３４・・・と、トランジスタ領域２２に形成された
Ｎチャネルトランジスタ用のポリシリコンゲート２４１
〜２４３・・・と、Ｐチャネルトランジスタのソース又
はドレインを構成するＰ＋型拡散領域２５と、Ｎチャネ
ルトランジスタのソース又はドレインを構成するＮ＋型
拡散領域２６と、Ｐチャネルトランジスタのソース電極
を引き出すための引き込み電源配線２７と、Ｎチャネル
トランジスタのソース電極を引き出すための引き込み電
源配線２８とを有している。

【００２７】図２の例では処理ステップＳ１において、
Ｐチャネルトランジスタ用のポリシリコンゲート２３１
〜２３４とＰチャネルトランジスタのソース又はドレイ
ンを構成するＰ＋型拡散領域２５とから、トランジスタ
領域２１を抽出し、Ｎチャネルトランジスタ用のポリシ
リコンゲート２４１〜２４３・・・とＮチャネルトラン
ジスタのソース又はドレインを構成するＮ＋型拡散領域
２６とから、トランジスタ領域２２を抽出する。

【００２８】次に図１に戻って説明を続けるとステップ
Ｓ２において、ステップＳ１で抽出したトランジスタ領
域と設計パラメータ３とを参照して、ウェルコンタクト
領域すなわちＰウェル又はＮウェルをバイアスするため
のコンタクトを配置するためにトランジスタ領域の周囲
に形成するＰ＋型拡散領域とＮ＋型拡散領域とを生成す
る。

【００２９】ここでステップＳ２の具体的処理内容につ
いて図３（ａ）〜(d)を参照して説明する。

【００３０】図３（ａ）で、３１〜３５は回路ブロック
内のトランジスタ領域であり、３１はトランジスタ領域
のうちで左端のトランジスタ領域を表し、３２はトラン
ジスタ領域のうちで右端のトランジスタ領域を表す。ま
たＰ１（ｘ１，ｙ１）はトランジスタ領域３１の左上隅
の頂点を表し、Ｐ２（ｘ２，ｙ２）はトランジスタ領域
３２の右上隅の頂点を表す。

【００３１】初めに図３（ａ）において、設計パラメー
タ３を構成する設計データを参照し回路ブロックに含ま
れる全てのトランジスタ領域３１〜３５を包含するよう
に矩形データ３００を生成する。

【００３２】具体的には、頂点Ｐ１’（ｘ１’，ｙ
１’）、Ｐ２’（ｘ２’，ｙ１’）、Ｐ３（ｘ１’，ｙ
３）で定まる矩形データ３００を生成する。ここで、ｘ
１’＝ｘ１−Δｘ，ｙ１’＝ｙ１−Δｙ、ｘ２’＝ｘ２
＋Δｘ、ｙ３＝ｙ１＋Ｄとし、Δｘ，Δｙ，Ｄは設計パ
ラメータ３を構成する設計データである。

【００３３】次に図３（ｂ）において、矩形データ３０
０から矩形データ３００に含まれる全てのトランジスタ
領域３１〜３５のパタンデータを図形的に減算処理した
トランジスタ領域反転データ３０１を生成する。

【００３４】次に図３（ｃ）において、トランジスタ領
域反転データ３０１を第１の設定値だけ縮小してパタン
データ３０２を生成し、図３（ｄ）において、パタンデ
ータ３０２を第２の設定値だけ拡大してウェルコンタク
ト領域３０３を生成する。このような処理により、例え
ば図３（ｃ）の３６に示すような規定値以下の長さを有
するパタンデータを削除することができる。

【００３５】図３（ｄ）からわかるように、トランジス
タ領域３１〜３５とウェルコンタクト領域３０３との間
隔は一定値となる。すなわちトランジスタ領域３１〜３
５に形成されるトランジスタのソース電極とウェルコン
タクト領域３０３との間隔は一定である。

【００３６】図３の３０３と同様であるが別のレイアウ
トパタンについて説明すると、図５（ｂ）は図１の回路
ブロックレイアウトデータ２に含まれ図５（ａ）に示す
他の回路ブロックレイアウトデータを基にして生成した
ウェルコンタクト領域である。ここで５１ＡはＰ＋型ウ
ェルコンタクト領域であり、５１ＢはＮ＋型ウェルコン
タクト領域である。

【００３７】次に図１の処理方法について説明を続ける
と、ステップＳ３において各回路毎に周回電源配線と引
き込み電源配線とを接続するための回路ブロック共通電
源配線を生成する。

【００３８】図４を参照して第１層配線を基にして第１
層の回路ブロック共通電源配線を生成する場合について
具体的に説明すると、図４（ａ）で回路ブロック内の第
１層配線４１〜４５・・・を全て抽出し、左端の第１層
配線４１と右端の第１層配線４２とを選択する。

【００３９】そして左端の第１層配線４１と右端の第１
層配線４２とを含むように直線４６Ａ、４６Ｂで定まる
範囲を設定すると共に、設計パラメータを構成する基準
値を用いて直線４７Ａと直線４７Ｂとで定まる長さが所
定値となるように、直線４７Ａと直線４７Ｂとを設定す
る。こうして直線４６Ａ、４６Ｂおよび直線４７Ａ、直
線４７Ｂで定まる領域４００を生成する。

【００４０】次に図４（ｂ）において、回路ブロック内
の全ての第１層配線を一定値だけ拡大して第１配線太ら
せパタン４８Ａ，４８Ｂを生成し、図４（ｃ）において
図４（ａ）で生成した領域４００から図４（ｂ）で生成
した第１配線太らせパタン４８Ａ，４８Ｂを図形的に減
算処理して、領域４０１を生成する。

【００４１】次に図４（ｄ）において、図４（ｃ）で生
成した領域４０１を設計パラメータ３を構成する設定値
だけ縮小して規定値に満たない長さのパタンデータを削
除し領域４０１’（図示せず）を生成し、この領域４０
１’を設計パラメータ３を構成する所定値だけ今度は逆
に拡大して第１層の回路ブロック共通電源配線４０２を
生成する。

【００４２】図４（ｄ）からわかるように、第１層の回
路ブロック共通電源配線４０２と、この第１層の回路ブ
ロック共通電源配線４０２に最も近い第１層配線との間
隔は一定となる。

【００４３】なお上記においては、第１層配線から第１
層の回路ブロック共通電源配線４０２を生成する方法に
ついて説明したが、第Ｎ（Ｎは２以上の整数）層配線か
ら第Ｎ層の回路ブロック共通電源配線４０Ｎを生成する
方法についても、基本的には上記に説明した処理と同様
である。

【００４４】但し第Ｎ層の回路ブロック共通電源配線４
０Ｎを生成する場合、図１５の１５８に示すように第Ｎ
層の電源配線で、周回電源配線と第Ｎ層の回路ブロック
共通電源配線４０Ｎとを接続する場合があり、このとき
図１５の１５４が第Ｎ層の回路ブロック共通電源配線４
０Ｎであった場合、１５８の箇所で第Ｎ層の電源配線と
第Ｎ層の回路ブロック共通電源配線４０Ｎとがショート
してしまうことになる。従ってこの場合は、生成するこ
とを禁止するための禁止領域を設けて第Ｎ層の回路ブロ
ック共通電源配線４０Ｎを生成し、禁止領域上を第Ｎ層
の電源配線を通すようにする。

【００４５】図４の４０２と同様であるが別のレイアウ
トパタンについて説明すると、図５（ａ）に示す回路ブ
ロックレイアウトデータを基にして生成した第１層の回
路ブロック共通電源配線５２Ａ，５２Ｂを図５（ｃ）
に、第２層の回路ブロック共通電源配線５３Ａ，５３Ｂ
を図５（ｄ）に示す。ここで５２Ａ，５３ＡはＶｄｄ電
源配線であり、５２Ｂ，５３ＢはＶｓｓ電源配線であ
る。

【００４６】次に図１の処理方法について説明を続ける
と、ステップＳ４においてステップＳ３で生成した回路
ブロック共通電源配線の一部にＰウェルまたはＮウェル
をバイアスするためのコンタクトと配線層を異にする回
路ブロック共通電源配線同士を接続するためのスルーホ
ールを生成する。

【００４７】図６に、図５（ｃ）に示す第１層の回路ブ
ロック共通電源配線５２Ａと図５（ｄ）に示す第２層の
回路ブロック共通電源配線５３Ａと、図５（ｃ）に示す
第１層の回路ブロック共通電源配線５２Ｂと図５（ｄ）
に示す第２層の回路ブロック共通電源配線５３Ｂとをそ
れぞれ接続するためのスルーホール６１を示す。

【００４８】すなわち、第１層の回路ブロック共通電源
配線５２Ａと第２層の回路ブロック共通電源配線５３Ａ
との共通部分を算出（ＡＮＤ処理）してスルーホール配
置領域６１Ａ（この場合は第１層の回路ブロック共通電
源配線５２Ａと同一）を生成し、第１層の回路ブロック
共通電源配線５２Ｂと第２層の回路ブロック共通電源配
線５３Ｂとの共通部分を算出（ＡＮＤ処理）してスルー
ホール配置領域６１Ｂ（この場合は第１層の回路ブロッ
ク共通電源配線５２Ｂと同一）を生成する。

【００４９】また同様にウェルコンタクト領域と第１層
の回路ブロック共通電源配線との共通部分を算出（ＡＮ
Ｄ処理）してコンタクト配置領域（図示せず）を生成
し、このコンタクト配置領域に所定数のコンタクトを生
成する。

【００５０】このように、本発明による半導体集積回路
のレイアウト方法では、第１層の回路ブロック共通電源
配線とＰウェルまたはＮウェルとを接続するためのコン
タクトと、第Ｎ層の回路ブロック共通電源配線とこの配
線層の上層または下層の回路ブロック共通電源配線を接
続するためのスルーホールとを、回路ブロックレイアウ
トデータ２と設計パラメータ３とを参照して自動的に生
成することができる。

【００５１】図１の説明を続けるとステップＳ５で上層
の未接続回路ブロック共通電源配線が存在するか否かを
判定し、全ての配線層の回路ブロック共通電源配線が接
続されるまでスルーホールを生成する。

【００５２】次にステップＳ６において、半導体集積回
路を構成する全ての回路ブロックに対して処理が完了し
たか否かを判定し、全ての回路ブロックに対してステッ
プＳ１〜ステップＳ５の処理を行う。

【００５３】そしてステップＳ７において、半導体集積
回路のレイアウトデータと、ステップＳ３で生成した回
路ブロック共通電源配線と、ステップＳ４で生成したコ
ンタクトおよびスルーホールとを合成し、最終的な半導
体集積回路のレイアウトデータを生成する。次にこのレ
イアウトデータを用いて、半導体チップを製造するため
のマスクを作成する。

【００５４】次に図７，８を参照して、図１のステップ
Ｓ４の処理方法のうちコンタクトの生成方法について詳
細に説明する。

【００５５】図７のステップＳ７１において、コンタク
ト配置領域を単位矩形領域に分割する。図８を参照して
説明すると、頂点Ｖ１〜Ｖ１０からなるコンタクト配置
領域８１を単位矩形領域Ａ１〜Ａ４に分割する。ここで
各頂点ＶｎのＸ座標とＹ座標をそれぞれＸ（ｎ）、Ｙ
（ｎ）とする。また分割方法については幾つかあるが図
６に示す例では、コンタクト配置領域８１を頂点Ｖ３，
Ｖ５，Ｖ７を通るＹ軸に平行な直線で分割している。

【００５６】次に図７のステップＳ７２において、単位
矩形領域にコンタクトが配置可能か否かが判定され、配
置可能と判定された場合は、ステップＳ７３で単位矩形
領域に配置するコンタクト数を算出し、算出した数のコ
ンタクトを各単位矩形領域にアレイ状に生成する。

【００５７】ここで単位矩形領域のＸ方向およびＹ方向
の長さをｌｘ，ｌｙ、設計パラメータ３として与えられ
るコンタクトサイズをａ、コンタクトピッチをｐ、Ｒ
（ｚ）をｚの整数部とすると、単位矩形領域に配置する
コンタクトの数Ｎ（コンタクト）は、次の（１）式で表
される。

【００５８】 Ｎ（コンタクト）＝｛Ｒ（（ｌｘ−ａ）／ｐ）＋１｝・｛Ｒ（（ｌｙ−ａ）／ ｐ）＋１｝ ・・・（１） また単位矩形領域ＡｎのＸ方向およびＹ方向の各長さｌ
ｘ，ｌｙは、ｌｘ＝Ｘ（ｎ＋１）−Ｘ（ｎ）、ｌｙ＝Ｙ
（ｎ）−Ｘ（１）で算出される。

【００５９】次に図７のステップＳ７４において、全て
の単位矩形領域に対して、ステップＳ７２，Ｓ７３の処
理を行ったか否かを判定し、全ての単位矩形領域に対し
て、ステップＳ７２，Ｓ７３の処理を行ったと判定され
た場合は、コンタクトの生成処理を終了し、全ての単位
矩形領域に対してステップＳ７２，Ｓ７３の処理が終了
していないと判定された場合は、ステップＳ７２に戻っ
て全ての単位矩形領域に対してステップＳ７２，Ｓ７３
の処理が終了するまで、ステップＳ７２とステップＳ７
３の処理を繰り返す。

【００６０】次に図９，１０を参照して、図１のステッ
プＳ４の処理方法のうちスルーホールの生成方法につい
て詳細に説明する。

【００６１】図９のステップＳ９１において、スルーホ
ール配置領域を単位矩形領域に分割し、ステップＳ９２
で単位矩形領域からスルーホールを配置する選択単位矩
形領域を選択する。図１０を参照して説明すると、頂点
Ｕ１〜Ｕ１０からなるスルーホール配置領域１０１を単
位矩形領域Ｂ１〜Ｂ４に分割する。ここで各頂点Ｕｎの
Ｘ座標とＹ座標をそれぞれＸ（ｎ）、Ｙ（ｎ）とする。
また分割方法については幾つかあるが図１０に示す例で
は、スルーホール配置領域１０１を頂点Ｕ３，Ｕ５，Ｕ
７を通るＹ軸に平行な直線で分割している。そして単位
矩形領域Ｂ１〜Ｂ４から単位矩形領域Ｂ２，Ｂ４を選択
し選択単位矩形領域とし、この選択単位矩形領域にスル
ーホールを生成し、単位矩形領域Ｂ１、Ｂ３は周回電源
配線と回路ブロック共通電源配線とを接続するための配
線領域として用いる。

【００６２】次に図９のステップＳ９３において、選択
単位矩形領域にスルーホールが配置可能か否かが判定さ
れ、配置可能と判定された場合は、ステップＳ９４で選
択単位矩形領域に配置するスルーホール数を算出し、算
出した数のスルーホールを各選択単位矩形領域にアレイ
状に生成する。

【００６３】ここで選択単位矩形領域に配置するスルー
ホールの数は、（１）式と同様な方法で算出する。

【００６４】次に図９のステップＳ９５において、全て
の選択単位矩形領域に対して、ステップＳ９３，Ｓ９４
の処理を行ったか否かを判定し、全ての選択単位矩形領
域に対して、ステップＳ９３，Ｓ９４の処理を行ったと
判定された場合は、スルーホールの生成処理を終了し、
全ての選択単位矩形領域に対してステップＳ９３，Ｓ９
４の処理が終了していないと判定された場合は、ステッ
プＳ９３に戻って全ての選択単位矩形領域に対してステ
ップＳ９３，Ｓ９４の処理が終了するまで、ステップＳ
９３とステップＳ９４の処理を繰り返す。

【００６５】なお図１０において、選択単位矩形領域と
してＢ２，Ｂ４を選択したが、選択単位矩形領域として
Ｂ１，Ｂ２またはＢ１，Ｂ２，Ｂ３など単位矩形領域Ｂ
１〜Ｂ４の中から任意に選択することができる。

【００６６】次に本発明の半導体集積回路のレイアウト
方法を用いた半導体チップ上の電源配線の配線抵抗につ
いて、従来の半導体集積回路のレイアウト方法を用いた
半導体チップ上の電源配線の配線抵抗と比較して説明す
る。

【００６７】図１１（ａ）は、従来の半導体集積回路の
レイアウト方法により配置した回路ブロック１２Ａ，１
２Ｂ，１２Ｃと、電源配線の配線抵抗を模式的に示した
レイアウト図である。ここでｒ１は、電源パッド１１か
ら周回電源配線および回路ブロック共通電源配線、さら
に引き込み電源配線に至るまでの配線抵抗を表し、ｒ２
は回路ブロック１２Ｂを構成する電源端子１３への引き
込み電源配線の配線抵抗を表している。

【００６８】一方図１１（ｂ）は、本発明の半導体集積
回路のレイアウト方法により配置した回路ブロック１２
Ａ，１２Ｂ，１２Ｃと、電源配線の配線抵抗を模式的に
示したレイアウト図である。ここでｒ１’は、電源パッ
ド１１から周回電源配線および回路ブロック共通電源配
線、さらに引き込み電源配線に至るまでの配線抵抗を表
し、ｒ２’は回路ブロック１２Ｂを構成する電源端子１
３への引き込み電源配線の配線抵抗を表している。本発
明による引き込み電源配線は、チャネル幅が変化しても
回路ブロック共通電源配線の幅がチャネル幅に応じて変
化し、トランジスタ領域と回路ブロック共通電源配線と
の間隔が設計基準で定まる最小値となる。従って、本発
明による引き込み電源配線は、従来の引き込み電源配線
に比して配線長が小さくなり配線抵抗が小さくなる。

【００６９】また図１１（ａ）における回路ブロック共
通電源配線の１４の領域における配線幅と、図１１
（ｂ）における回路ブロック共通電源配線の１４’の領
域における配線幅との比較から容易にわかるように、本
発明の回路ブロック共通電源配線の配線幅は、回路ブロ
ックを構成するトランジスタのチャネル幅に対応して最
大幅となるように自動的に生成されるのに対して、従来
の回路ブロック共通電源配線の配線幅は一定であるため
に、本発明の回路ブロック共通電源配線の平均的配線幅
は、従来の回路ブロック共通電源配線の平均的配線幅よ
りも大きくなる。このため、本発明の回路ブロック共通
電源配線の配線抵抗は、従来の回路ブロック共通電源配
線の配線抵抗よりも小さくなる。

【００７０】以上説明したように、本発明の半導体集積
回路のレイアウト方法により布線した電源パッド１１か
ら回路ブロックを構成する電源端子１３にいたる電源配
線の全配線抵抗は、従来の半導体集積回路のレイアウト
方法により布線した電源パッド１１から回路ブロックを
構成する電源端子１３にいたる電源配線の全配線抵抗よ
りも小さくなり、配線抵抗に起因する遅延を改善するこ
とが出来る。

【００７１】図１２を参照して具体的に説明すると、配
線層の層抵抗を０．１〜０．５Ωとし、電源配線の配線
長を５００〜５０００μｍとした場合の、従来の半導体
集積回路のレイアウト方法による電源配線の抵抗値と遅
延値、および本発明の半導体集積回路のレイアウト方法
による電源配線の抵抗値と遅延値とが記載されている。

【００７２】一例として、電源パッドから回路ブロック
までの電源配線長が５０００μｍ、電源配線の層抵抗が
０．２Ω、回路ブロック共通電源配線からトランジスタ
のソースまでの引き込み電源配線長を従来のレイアウト
方法では６μｍ、本発明では２μｍ、引き込み電源配線
幅を０．６μｍとした場合、０．２ｎ秒だけ遅延を改善
することが出来る。

【００７３】また図１４の場合は、周回電源配線がＶＤ
ＤとＶＳＳの２本であるが、６４ＭＤＲＡＭなど大規模
メモリではノイズ対策などのため、図１３に示すように
ＶＤＤ配線を複数の電源配線、すなわちＶＤＤ１、ＶＤ
ＤＱ、ＶＤＤＦと、複数のＶＳＳ配線、すなわちＶＳＳ
１、ＶＳＳＱ、ＶＳＳＦとに分岐して布線している。

【００７４】本発明の半導体集積回路のレイアウト方法
により、電源パッドから回路ブロックの電源端子に至る
トータルの電源配線抵抗を小さくすることが可能である
が、従来の半導体集積回路のレイアウト方法による電源
パッドから回路ブロックの電源端子に至るトータルの電
源配線抵抗と同程度の値とした場合、すなわち速度優先
から集積度優先にした場合、図１３に示す周回電源配線
の配線抵抗を増加して周回電源配線の配線幅を小さくす
ることが出来る。

【００７５】一例をあげると、チップサイズが３．５ｍ
ｍ×６．５ｍｍで、図１３に示す各ＶＤＤ配線および各
ＶＳＳ配線の配線幅が３０μｍの場合、従来の半導体集
積回路のレイアウト方法によるトータルの電源配線抵抗
を変えずに、本発明の半導体集積回路のレイアウト方法
を適用して回路ブロック共通電源配線の抵抗値を減少さ
せることにより、各ＶＤＤ配線および各ＶＳＳ配線の配
線幅を５μｍ程度小さくすることが出来る。従ってこの
場合、チップ面積を３．５ｍｍ×６．５ｍｍ＝２２．７
５ｍｍ²から（３．５ｍｍ−５μｍ×６×２）・（６．
５ｍｍ−５μｍ×６×２）＝２２．１５ｍｍ²と３％程
度チップ面積を小さくすることが出来る。

【００７６】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法は、回路ブロックを構成す
るトランジスタのチャネル幅が変化しても回路ブロック
共通電源配線の幅がチャネル幅に応じて変化し、トラン
ジスタ領域と回路ブロック共通電源配線との間隔が設計
基準で定まる最小値となる。すなわち回路ブロック共通
電源配線の幅がチャネル幅に応じて最大となるように自
動的に生成される。

【００７７】従って、本発明による引き込み電源配線
は、従来の引き込み電源配線に比して配線長が小さくな
り配線抵抗が小さくなることから、本発明の半導体集積
回路のレイアウト方法により布線した電源パッドから回
路ブロックを構成する電源端子に至る電源配線の全配線
抵抗を小さくでき、配線抵抗に起因する遅延を改善する
ことが出来る。

【００７８】また集積度優先とし、電源パッドから回路
ブロックの電源端子に至るトータルの電源配線抵抗を、
従来の半導体集積回路のレイアウト方法による電源パッ
ドから回路ブロックの電源端子に至るトータルの電源配
線抵抗と同程度の値とした場合、周回電源配線の配線幅
を小さくすることができ、チップ面積を小さくすること
が可能である。

【００７９】さらに本発明による半導体集積回路のレイ
アウト方法においては、回路ブロック共通電源配線と引
き込み電源配線およびこれらの電源配線に関連したコン
タクトとスルーホールとを自動的に生成することが出来
るので、人手により回路ブロック共通電源配線と引き込
み電源配線とを設計する場合に比して、設計効率が改善
しかつ設計ミスが減少するという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のレイアウト方法の実
施の形態を示すフローチャートである。

【図２】本発明の半導体集積回路のレイアウト方法で用
いる回路ブロックのレイアウトデータ２の一例である。

【図３】図１のステップＳ２の処理内容を具体的に説明
するためのレイアウト図である。

【図４】図１のステップＳ３の処理内容を具体的に説明
するためのレイアウト図である。

【図５】図１のステップＳ２およびステップＳ３の処理
内容を具体的に説明するためのレイアウト図である。

【図６】図１のステップＳ４で生成したスルーホールを
説明するためのレイアウト図である。

【図７】図１のステップＳ４における詳細な処理内容を
示すフローチャートである。

【図８】図７のステップＳ７１の処理内容を具体的に説
明するためのレイアウト図である。

【図９】図１のステップＳ４における詳細な処理内容を
示すフローチャートである。

【図１０】図９のステップＳ９１およびステップＳ９２
の処理内容を具体的に説明するためのレイアウト図であ
る。

【図１１】図１１（ａ）は、従来の半導体集積回路のレ
イアウト方法により配置した回路ブロック１２Ａ，１２
Ｂ，１２Ｃと、電源配線の配線抵抗を模式的に示したレ
イアウト図であり、図１１（ｂ）は、本発明の半導体集
積回路のレイアウト方法により配置した回路ブロック１
２Ａ，１２Ｂ，１２Ｃと、電源配線の配線抵抗を模式的
に示したレイアウト図である。

【図１２】従来の半導体集積回路のレイアウト方法によ
り配線した電源配線の配線抵抗値とこれによる配線遅延
値、および本発明による半導体集積回路のレイアウト方
法により配線した電源配線の配線抵抗値とこれによる配
線遅延値を表す図である。

【図１３】本発明による半導体集積回路のレイアウト方
法により布線した周回電源配線を表すレイアウト図であ
る。

【図１４】メモリチップの概念的なチップレイアウトで
ある。

【図１５】従来の半導体集積回路のレイアウト方法によ
り布線した回路ブロック１５１、１５２に対する回路ブ
ロック共通電源配線１５３，１５４を示すレイアウト図
である。

【図１６】従来の半導体集積回路のレイアウト方法によ
り作成した引き込み電源配線を示すレイアウト図であ
る。

【符号の説明】

１ レイアウトデータ ２ 回路ブロックレイアウトデータ ３ 設計パラメータ １１、１４５、１４６ 電源パッド ２１，２２ トランジスタ領域 ２３１〜２３４，２４１〜２４３ ポリシリコンゲー
ト ２５ Ｐ＋型拡散領域 ２６ Ｎ＋型拡散領域 ２７，２８、１６１〜１６４ 引き込み電源配線 ３１〜３５ トランジスタ領域 ３６ 規定値以下の長さを有するパタンデータ ４００ 回路ブロック共通電源配線を生成するための
領域 ４０１ 領域４００から第１配線太らせパタンを図形
的に減算したパタンデータ ４０２、５２Ａ，５２Ｂ，５３Ａ，５３Ｂ、１５３，１
５４ 回路ブロック共通電源配線 ４１〜４５ 回路ブロック内の第１層配線 ４６Ａ，４６Ｂ，４７Ａ，４７Ｂ 領域４００を設定
するための直線 ４８Ａ，４８Ｂ 第１配線太らせパタン ５１Ａ Ｐ＋型ウェルコンタクト領域 ５１Ｂ Ｎ＋型ウェルコンタクト領域 ６１、１５７ スルーホール ６１Ａ、６１Ｂ スルーホール配置領域 ８１ コンタクト配置領域 １０１ スルーホール配置領域 １２Ａ，１２Ｂ，１２Ｃ、１５１，１５２ 回路ブロ
ック １３ 回路ブロックを構成する電源端子 １４１ メモリチップ １４２ メモリセルブロック１４２ １４３ メモリセルアレイ配置領域 １４４１〜１４４８ 回路ブロック １４７、１４８ 周回電源配線 １５５，１５６ 電源配線 １５１１〜１５１６，１５２１ トランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 UU04 VV04 XX08 5F064 EE22 EE27 EE52 HH06 5F083 AD00 GA02 GA09 KA20 LA10 LA17 LA18 LA26 LA30 MA01 MA15 MA16 ZA29

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を構成する複数の回路ブ
   ロックのレイアウトデータから、前記回路ブロックを構
   成するトランジスタのトランジスタ領域を抽出するトラ
   ンジスタ領域抽出工程と、 ＰウェルまたはＮウェルをバイアスするためのコンタク
   トを配置するために、前記トランジスタ領域の周囲に形
   成するウェルコンタクト領域を前記トランジスタ領域を
   用いて生成するウェルコンタクト生成工程と、 複数の前記回路ブロックに対して電源を供給する回路ブ
   ロック共通電源配線を、前記回路ブロックを構成する配
   線を用いて生成する回路ブロック共通電源配線生成工程
   と、 前記ウェルコンタクト領域にコンタクトを生成すると共
   に、前記回路ブロック共通電源配線が異なる配線層から
   構成される場合、配線層の異なる前記回路ブロック共通
   電源配線間を接続するスルーホールを生成するコンタク
   トおよびスルーホール生成工程と、を備え前記回路ブロ
   ックのレイアウトデータと、前記回路ブロック共通電源
   配線とを合成して新たな前記回路ブロックのレイアウト
   データを生成することを特徴とする半導体集積回路のレ
   イアウト方法。
2. 【請求項２】 前記ウェルコンタクト生成工程は、前記
   回路ブロックに含まれる全てのトランジスタ領域を含む
   ように矩形領域を生成する第１の工程と、 前記矩形領域から前記トランジスタ領域を図形処理によ
   り減算し、トランジスタ領域反転データを生成する第２
   の工程と、 前記トランジスタ領域反転データを第１の設定値だけ縮
   小して縮小反転データを生成する第３の工程と、 前記縮小反転データを第２の設定値だけ拡大して前記ウ
   ェルコンタクト領域を生成する第４の工程と、を備える
   ことを特徴とする請求項１記載の半導体集積回路のレイ
   アウト方法。
3. 【請求項３】 前記回路ブロック共通電源配線生成工程
   は、前記回路ブロックに含まれる特定の配線層の全ての
   配線を抽出し、抽出された前記配線が全て包含するよう
   に、前記回路ブロック共通電源配線の配線方向に対して
   第１の範囲を設定すると共に前記配線方向に直角な方向
   に第２の範囲を設定し、前記第１の範囲と前記第２の範
   囲から定まる第１の矩形領域を生成する第１の工程と、 前記特定の配線層の全ての配線を第１の設定値だけ拡大
   して配線拡大領域を生成する第２の工程と、 前記第１の矩形領域から前記配線拡大領域を図形処理に
   より減算して第２の矩形領域を生成する第２の工程と、 前記第２の矩形領域を第２の設定値だけ縮小して前記回
   路ブロック共通電源配線を生成する第３の工程と、を備
   えることを特徴とする請求項１記載の半導体集積回路の
   レイアウト方法。
4. 【請求項４】 前記コンタクトおよびスルーホール生成
   工程において、第Ｎ層配線とこの第Ｎ層配線の上層また
   は下層の前記回路ブロック共通電源配線との共通領域に
   前記スルーホールを配置することを特徴とする請求項１
   記載の半導体集積回路のレイアウト方法。
5. 【請求項５】 前記コンタクトおよびスルーホール生成
   工程は、前記コンタクトを配置する領域を単位矩形領域
   に分割するコンタクト配置領域分割工程と、 前記単位矩形領域に前記コンタクトが配置可能か否かを
   判定する判定工程と、 前記判定工程において前記コンタクトが前記単位矩形領
   域に配置可能と判定された場合、前記単位矩形領域に配
   置する前記コンタクトの数を算出し、算出した数の前記
   コンタクトを前記単位矩形領域に配置するコンタク配置
   工程と、を備えることを特徴とする請求項１記載の半導
   体集積回路のレイアウト方法。
6. 【請求項６】 前記コンタクトおよびスルーホール生成
   工程は、前記スルーホールを配置する領域を単位矩形領
   域に分割するスルーホール配置領域分割工程と、 前記単位矩形領域から前記スルーホールを配置する選択
   単位矩形領域を選択する選択単位矩形領域選択工程と、 前記選択単位矩形領域に前記スルーホールが配置可能か
   否かを判定する判定工程と、 前記判定工程において前記スルーホールが前記選択単位
   矩形領域に配置可能と判定された場合、前記選択単位矩
   形領域に配置する前記スルーホールの数を算出し、算出
   した数の前記スルーホールを前記選択単位矩形領域に配
   置するスルーホール配置工程と、を備えることを特徴と
   する請求項１記載の半導体集積回路のレイアウト方法。