JP2002157878A - 半導体記憶装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置のリテンション特性を向上さ
せると共に、読み出しトランジスタの動作の安定化を図
る。 【解決手段】 直列に接続されている、強誘電体キャパ
シタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４とセル選
択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とから
なる複数のメモリセルが互いに並列に接続されている。
第１の共通ノードＮ１１は、読み出し電圧が印加される
第１のセット線ＳＥＴ１に接続され、第２の共通ノード
Ｎ１２は、第１のリセット線ＲＳＴ１及び第１の読み出
しトランジスタＱ１６のゲート電極に接続されている。
第１のセット線ＳＥＴ１に印加する読み出し電圧は、該
読み出し電圧が除去されたときに、データを読み出した
強誘電体キャパシタの強誘電体膜の分極の偏位がデータ
を読み出す前の偏位に戻るような大きさに設定されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体記憶装置の駆動方法に関する。

【０００２】

【従来の技術】強誘電体キャパシタを有する半導体記憶
装置の第１の従来例としては、図６に示すように、電界
効果型トランジスタ（以下、ＦＥＴという）１と強誘電
体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａ
にビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに
強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲ
ート電極１ｃにワード線ＷＬを接続してなるものが知ら
れている。

【０００３】この第１の従来例に係る半導体記憶装置
は、データの読み出し時に、記録されていたデータが消
える破壊読み出し方式である。このため、データの読み
出し後に再書き込み動作が必要になるため、データの読
み出し動作毎に強誘電体膜の分極の向きを変える動作
（分極反転動作）が必要になる。

【０００４】ところで、強誘電体膜には分極疲労劣化と
いう現象が発生するので、分極反転動作を繰り返し行な
うと、強誘電体膜の分極発現特性が著しく劣化するとい
う問題がある。

【０００５】そこで、図７に示すような第２の従来例に
係る半導体記憶装置が提案されている。すなわち、第２
の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャ
パシタ２の下電極１ｂを接続して、強誘電体キャパシタ
２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出
し方式である。尚、図７において、３は基板を示してい
る。

【０００６】この第２の従来例に係る半導体記憶装置に
データを書き込む際には、制御電極となる強誘電体キャ
パシタ２の上電極２ａと、基板３との間に書き込み電圧
を印加する。

【０００７】例えば、上電極２ａに、基板３に対して正
となる電圧（制御電圧）を印加してデータを書き込む
と、強誘電体キャパシタ２の強誘電体膜２ｃには下向き
の分極が発生する。その後、上電極２ａを接地しても、
ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲ
ート電極１ｃの電位は正となる。

【０００８】ゲート電極１ｃの電位がＦＥＴ１のしきい
値電圧を超えていれば、ＦＥＴ１はオン状態であるか
ら、ドレイン領域１ａとソース領域１ｂとの間に電位差
を与えると、ドレイン領域１ａとソース領域１ｂとの間
に電流が流れる。このような強誘電体メモリの論理状態
を例えば”１”と定義する。

【０００９】一方、強誘電体キャパシタ２の上電極２ａ
に、基板３に対して負となる電圧を印加すると、強誘電
体キャパシタ２の強誘電体膜２ｃには上向きの分極が発
生する。その後、上電極２ａを接地しても、ＦＥＴ１の
ゲート電極１ｃには負の電荷が残るので、ゲート電極１
ｃの電位は負となる。この場合、ゲート電極１ｃの電位
は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥ
Ｔ１はオフ状態であるから、ドレイン領域１ａとソース
領域１ｂとの間に電位差を与えても、ドレイン領域１ａ
とソース領域１ｂとの間に電流は流れない。このような
強誘電体メモリの論理状態を例えば”０”と定義する。

【００１０】強誘電体キャパシタ２への供給電源が切断
されても、つまり、強誘電体キャパシタ２の上電極２ａ
に電圧が印加されなくなっても、前述の各論理状態は保
存されるので、不揮発性の記憶装置が実現される。すな
わち、ある期間供給電源を切断した後、再び電源を供給
してドレイン領域１ａとソース領域１ｂとの間に電圧を
印加すると、論理状態が”１”のときにはドレイン領域
１ａとソース領域１ｂとの間に電流が流れるので、デー
タ”１”を読み出すことができる一方、論理状態が”
０”のときにはドレイン領域１ａとソース領域１ｂとの
間に電流が流れないので、データ”０”を読み出すこと
ができる。

【００１１】

【発明が解決しようとする課題】電源切断期間中におい
てもデータを正しく保持しておく（このようにデータを
保持しておく特性をリテンションという）ためには、電
源切断期間中においても、データ”１”のときにはＦＥ
Ｔ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値
電圧よりも高く維持されていると共に、データ”０”の
ときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧
になるように維持されていることが必要になる。

【００１２】ところで、電源切断期間中においては、強
誘電体キャパシタ２の上電極２ａ及び基板３は接地電位
となるので、ゲート電極１ｃの電位は孤立している。こ
のため、理想的には図８に示すように、強誘電体キャパ
シタ２へのデータの書き込み時のヒステリシスループ４
と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート
容量負荷線７との第１の交点ｄが、データ”１”に対す
るゲート電極１ｃの電位になると共に、ヒステリシスル
ープ４とゲート容量負荷線８との第２の交点ｃが、デー
タ”０”に対するゲート電極１ｃの電位になる。尚、図
８において、縦軸は上電極２ａ（又はゲート電極１ｃ）
に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。

【００１３】ところが、実際には、強誘電体キャパシタ
２は理想的な絶縁体ではなくて抵抗成分を持っているの
で、この抵抗成分を通してゲート電極１ｃの電位は降下
していく。この電位降下は、指数関数的であって、ＦＥ
Ｔ１のゲート容量と強誘電体キャパシタ２の容量との並
列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛
け合わせて得られる時定数を持ち、この時定数は高々１
０⁴ 秒程度である。従って、ゲート電極１ｃの電位は数
時間で半減することになる。

【００１４】図８に示すように、ゲート電極１ｃの電位
は第１の交点ｃで１Ｖ程度であるから、この電位が半減
すると、ゲート電極１ｃの電位は、０．５Ｖ程度になっ
てＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度
である。）よりも低くなるので、オン状態であるべきＦ
ＥＴ１は短時間でオフ状態になる。

【００１５】このように、強誘電体キャパシタをＦＥＴ
のゲート電位の制御に用いる方式の強誘電体メモリにお
いては、データの読み出し後に再書き込み動作が不要で
あるという利点を有しているが、以下のような問題点を
有している。すなわち、データの書き込み後にＦＥＴの
ゲート電極に電位が発生しており、該ゲート電位を保持
する能力がリテンション特性を決定するが、強誘電体キ
ャパシタの抵抗成分により、強誘電体キャパシタが放電
するまでの時定数が短いため、データ保持能力が短いつ
まりリテンション特性が良くないという問題を有してい
る。

【００１６】そこで、我々は、図９に示すような半導体
記憶装置を考慮した。以下、図９に示す半導体記憶装置
を本発明の前提となる半導体記憶装置と称する。

【００１７】本発明の前提となる半導体記憶装置を構成
する第１列のメモリセルブロックにおいては、複数個例
えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、Ｃ
Ｆ３１、ＣＦ４１がビット線方向に直列に接続されてい
ると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、
ＣＦ３１、ＣＦ４１には並列に選択電界効果型トランジ
スタ（以下、単に選択トランジスタと称する。）Ｑ１
１、Ｑ２１、Ｑ３１、Ｑ４１が接続されており、各強誘
電体キャパシタと各選択トランジスタとによってメモリ
セルが構成されている。複数個の強誘電体キャパシタＣ
Ｆ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１が直列に接続さ
れてなる第１列の直列回路の下端側には、複数個の強誘
電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４
１のうち選択された強誘電体キャパシタの強誘電体膜の
分極の偏位を検知することによりデータを読み出す第１
の読み出し電界効果型トランジスタ（以下、単に読み出
しトランジスタと称する。）Ｑ５１が接続されている。

【００１８】また、第２のメモリセルブロックにおいて
も、第１のメモリセルブロックと同様、複数個の強誘電
体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２
がビット線方向に直列に接続されていると共に、各強誘
電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４
２に並列に選択トランジスタＱ１２、Ｑ２２、Ｑ３２、
Ｑ４２が接続されており、複数個の強誘電体キャパシタ
ＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列に接続
されてなる第２列の直列回路の下端側には、選択された
強誘電体キャパシタの強誘電体膜の分極の偏位を検知す
ることによりデータを読み出す第２の読み出しトランジ
スタＱ５２が接続されている。

【００１９】第１行のメモリセルを構成する選択トラン
ジスタＱ１１、Ｑ１２のゲート電極は第１のワード線Ｗ
Ｌ１に共通に接続され、第２行のメモリセルを構成する
選択トランジスタＱ２１、Ｑ２２のゲート電極は第２の
ワード線ＷＬ２に共通に接続され、第３行のメモリセル
を構成する選択トランジスタＱ３１、Ｑ３２のゲート電
極は第３のワード線ＷＬ３に共通に接続され、第４行の
メモリセルを構成する選択トランジスタＱ４１、Ｑ４２
のゲート電極は第４のワード線ＷＬ４に共通に接続され
ている。

【００２０】第１列の直列回路の上端部、つまり第１行
の強誘電体キャパシタＣＦ１１の上電極は第１の制御線
（第１のセット線）ＢＳ１に接続されていると共に、第
１列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４１の下電極は第１の読み出しトランジスタ
Ｑ５１のゲート電極に接続され、第１の読み出しトラン
ジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に
接続されている。

【００２１】第２列の直列回路の上端部、つまり第１行
の強誘電体キャパシタＣＦ１２の上電極は第２の制御線
（第２のセット線）ＢＳ２に接続されていると共に、第
２列の直列回路の下端部、つまり第４行の強誘電体キャ
パシタＣＦ４２の下電極は第１の読み出しトランジスタ
Ｑ５２のゲート電極に接続され、第２の読み出しトラン
ジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に
接続されている。

【００２２】第１の読み出しトランジスタＱ５１のソー
ス領域と第２の読み出しトランジスタＱ５２のソース領
域はプレート線（リセット線）ＣＰに共通に接続されて
いる。

【００２３】本発明の前提となる半導体記憶装置におけ
る書き込み動作は以下の通りである。ここでは、第１列
の第２行のメモリセルを構成する強誘電体キャパシタＣ
Ｆ２１にデータを書き込む場合について説明する。

【００２４】まず、ワード線ＷＬ１、ＷＬ３、ＷＬ４に
高電圧を印加して選択トランジスタＱ１１、Ｑ３１、Ｑ
４１をオン状態にする一方、ワード線ＷＬ２に接地電圧
を印加して選択トランジスタＱ２１をオフ状態にする。
このようにすると、強誘電体キャパシタＣＦ２１が選択
されると共に、強誘電体キャパシタＣＦ２１の容量と第
１の読み出しトランジスタＱ５１のゲート容量とが直列
に接続されたことになり、直列容量回路の一端が第１の
読み出しトランジスタＱ５１のウェル領域になると共に
直列容量回路の他端が第１の制御線ＢＳ１になる。

【００２５】次に、第１の読み出しトランジスタＱ５１
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
書き込み電圧を印加すると、該書き込み電圧の極性に応
じて強誘電体キャパシタＣＦ２１の分極の方向が変化す
る。その後、ワード線ＷＬ２に高電圧を印加して、選択
トランジスタＱ２１をオン状態にすると、強誘電体キャ
パシタＣＦ２１の上電極と下電極とが短絡するので、強
誘電体キャパシタＣＦ２１はリセット状態になる。

【００２６】第１行の第２列のメモリセルを構成する強
誘電体キャパシタＣＦ２１からデータを読み出す動作は
次の通りである。

【００２７】まず、書き込み動作時と同様、ワード線Ｗ
Ｌ１、ＷＬ３、ＷＬ４に高電圧を印加して選択トランジ
スタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一方、ワ
ード線ＷＬ２に接地電圧を印加して選択トランジスタＱ
３１をオフ状態にする。このようにすると、強誘電体キ
ャパシタＣＦ２１が選択されると共に、強誘電体キャパ
シタＣＦ２１の容量と第１の読み出しトランジスタＱ５
１のゲート容量とが直列に接続されたことになり、直列
容量回路の一端が第１の読み出しトランジスタＱ５１の
ウェル領域になると共に他端が第１の制御線ＢＳ１にな
る。

【００２８】次に、第１の読み出しトランジスタＱ５１
のウェル領域を接地すると共に、第１の制御線ＢＳ１に
読み出し電圧を印加すると、該読み出し電圧が、強誘電
体キャパシタＣＦ２１の容量値と第１の読み出しトラン
ジスタＱ５１のゲート容量値とに応じて分割されてなる
電圧が第１の読み出しトランジスタＱ５１のゲート電極
に印加され、該ゲート電極の電位に応じて第１の読み出
しトランジスタＱ５１のソース領域とドレイン領域との
間に電流が流れ、該電流がプレート線ＣＰと第１のビッ
ト線ＢＬ１との間に流れる。

【００２９】本発明の前提となる半導体記憶装置におい
ては、強誘電体キャパシタに書き込まれているデータに
応じて強誘電体膜の分極値が異なるため、読み出し電圧
を印加したときの強誘電体膜の分極値の変化も異なる。
電圧の変化に対する分極値の変化の比が容量値であるか
ら、強誘電体キャパシタの容量値は、書き込まれている
データと対応する強誘電体膜の分極値によって異なるこ
とになる。つまり、選択された強誘電体キャパシタＣＦ
２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘
電体膜の分極値によって異なる値を持つ。

【００３０】ところで、第１の読み出しトランジスタＱ
５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容
量値と第１の読み出しトランジスタＱ５１のゲート容量
値との容量分割により決まるため、強誘電体キャパシタ
ＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出
しトランジスタＱ５１のゲート容量値が変化する。

【００３１】このため、強誘電体キャパシタＣＦ２１に
書き込まれているデータに応じて、第１の読み出しトラ
ンジスタＱ５１のソース領域とドレイン領域との間に流
れる電流値が変化するので、この電流値の変化を検出す
ることによって、強誘電体キャパシタＣＦ２１に書き込
まれているデータを読み出すことができる。

【００３２】前述のように、本発明の前提となる半導体
記憶装置においては、データの書き込み後に、強誘電体
キャパシタをリセット状態にするため、データ保持期間
中においては強誘電体キャパシタには電圧は印加されて
いないので、リテンション特性に優れている。すなわ
ち、強誘電体キャパシタの電位差を保持するのではなく
て、強誘電体膜の分極状態を保持するので、リテンショ
ン特性に優れている。

【００３３】しかしながら、本発明の前提となる半導体
記憶装置においては、強誘電体キャパシタと読み出しト
ランジスタとの間に存在する寄生容量値がアドレス毎に
異なる。例えば、第４列の強誘電体キャパシタＣＦ４１
と第１の読み出しトランジスタＱ５１との間の寄生容量
値をｑ₁ とし、選択トランジスタＱ１１、Ｑ２１、Ｑ３
１、Ｑ４１毎の寄生容量値をｑ₂ とすると、第４列の強
誘電体キャパシタＣＦ４１に書き込まれているデータを
読み出すときの寄生容量値はｑ₁ であるのに対して、第
１列の強誘電体キャパシタＣＦ１１に書き込まれている
データを読み出すときの寄生容量値はｑ₁＋３×ｑ₂とな
る。

【００３４】このように、強誘電体キャパシタと読み出
しトランジスタとの間に存在する寄生容量値がアドレス
毎に異なるため、読み出し動作時における読み出しトラ
ンジスタのゲート電圧がアドレス毎に異なることにな
り、読み出しトランジスタの動作が不安定になるという
問題がある。

【００３５】前記に鑑み、本発明は、半導体記憶装置の
リテンション特性を向上させると共に、読み出しトラン
ジスタの動作の安定化を図ることを目的とする。

【００３６】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置の駆動方法は、それぞ
れが、強誘電体膜の分極の偏位によってデータを記憶す
る強誘電体キャパシタと、該強誘電体キャパシタに直列
に接続されたセル選択トランジスタとを有する複数のメ
モリセルが互いに並列に接続されてなるメモリセルブロ
ックと、メモリセルブロックを構成する２つの共通ノー
ドのうちの第１の共通ノードに接続され、読み出し電圧
が印加されるセット線と、２つの共通ノードのうちの第
２の共通ノードに接続され、強誘電体キャパシタの強誘
電体膜の分極の偏位を検知する容量性負荷とを備えた半
導体記憶装置の駆動方法を対象とし、複数の強誘電体キ
ャパシタのうちデータを読み出そうとするデータ読み出
し強誘電体キャパシタに直列に接続されているセル選択
トランジスタをオン状態にする一方、複数の強誘電体キ
ャパシタのうちデータを読み出さない強誘電体キャパシ
タに直列に接続されているセル選択トランジスタをオフ
状態にして、データ読み出し強誘電体キャパシタの一方
の電極を第１の共通ノードを介してセット線に接続する
と共に、データ読み出し強誘電体キャパシタの他方の電
極を第２の共通ノードを介して容量性負荷に接続する第
１の工程と、セット線に読み出し電圧を印加する第２の
工程と、セット線に印加されている読み出し電圧を除去
する第３の工程とを備え、第２の工程で印加される読み
出し電圧は、第３の工程で読み出し電圧が除去されたと
きに、データ読み出し強誘電体キャパシタの強誘電体膜
の分極の偏位がデータを読み出す前の偏位に戻るような
大きさに設定されている。

【００３７】本発明に係る半導体記憶装置の駆動方法に
よると、第２の工程において印加される読み出し電圧
は、第３の工程で読み出し電圧が除去されたときに、強
誘電体膜の分極の偏位が多値データを読み出す前の偏位
に戻るような大きさに設定されているため、強誘電体キ
ャパシタに記憶されているデータを読み出したときに、
読み出したデータが破壊されないので、データの再書き
込み動作を行なう必要がない。このため、データの読み
出し動作毎に強誘電体膜の分極の向きを変える動作（分
極反転動作）が不要になり、強誘電体キャパシタの強誘
電体膜に分極疲労劣化が発生し難いので、半導体記憶装
置の読み出し可能回数が大きく向上する。

【００３８】また、データ読み出し強誘電体キャパシタ
から容量性負荷に電荷を移動してデータを読み出す際
に、選択されていない強誘電体キャパシタはオフ状態の
セル選択トランジスタにより容量性負荷から切り離され
ているため、選択されていない強誘電体キャパシタが寄
生容量として働かないので、データの読み出し時に容量
性負荷に印加される電圧がばらつかない。

【００３９】本発明に係る半導体記憶装置の駆動方法
は、第３の工程の後に、データ読み出し強誘電体キャパ
シタの一方の電極と他方の電極との間の電位差を零にす
る第４の工程をさらに備えていることが好ましい。

【００４０】このように、第３の工程の後に、強誘電体
キャパシタの一方の電極と他方の電極との間の電位差を
零にすると、強誘電体キャパシタの抵抗成分に起因する
電位の低下が抑制されるので、リテンション特性が向上
する。

【００４１】本発明に係る半導体記憶装置の駆動方法に
おいて、第２の工程で印加される読み出し電圧は、該読
み出し電圧が印加されたときに、強誘電体キャパシタの
一方の電極と他方の電極との間に発生する電位差が強誘
電体キャパシタの抗電圧以下になるような大きさに設定
されていることが好ましい。

【００４２】このようにすると、第２の工程において印
加される読み出し電圧を除去したときに、データ読み出
し強誘電体キャパシタの強誘電体膜の分極の偏位をデー
タ読み出し前の偏位に確実に戻すことができる。

【００４３】本発明に係る半導体記憶装置の駆動方法に
おいて、強誘電体キャパシタは第１の共通ノード側に配
置されていると共に、セル選択トランジスタは第２の共
通ノード側に配置されていることが好ましい。

【００４４】このようにすると、第１の共通ノードと強
誘電体キャパシタとの間にセル選択トランジスタが介在
している場合に比べて、第２の共通ノードに接続される
寄生容量を低減することができるので、より安定した読
み出し動作が可能になる。

【００４５】本発明に係る半導体記憶装置の駆動方法に
おいて、容量性負荷は、ゲート電極が第２の共通ノード
に接続された電界効果型トランジスタであることが好ま
しい。

【００４６】このようにすると、第２の工程で印加され
る電圧を、強誘電体キャパシタの容量値と電界効果型ト
ランジスタのゲート容量値との容量比に基づいて分割で
きるため、強誘電体キャパシタに印加される電圧を、読
み出し電圧が除去されたときに強誘電体膜の分極の偏位
がデータの読み出し前の偏位に戻るような大きさに設定
することが容易になると共に、電界効果型トランジスタ
のドレイン領域とソース領域との間に流れる電流を検出
することによって、強誘電体膜の分極の偏位を確実に検
出することができる。

【００４７】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体記憶装置及びその駆動方
法について、図１を参照しながら説明する。

【００４８】図１は、第１の実施形態に係る半導体記憶
装置を構成する第１及び第２のメモリセルブロックの等
価回路を示している。

【００４９】図１に示すように、第１のメモリセルブロ
ックにおいては、強誘電体膜の分極の偏位によってデー
タを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ
１２、ＣＦ１３、ＣＦ１４と、該複数の強誘電体キャパ
シタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４のそれぞ
れに直列に接続された複数のセル選択電界効果型トラン
ジスタ（以下、単にセル選択トランジスタと称する。）
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモ
リセルが互いに並列に接続されている。

【００５０】第１のメモリセルブロックの第１の共通ノ
ードＮ１１は、第１のメモリセルブロックを選択する第
１のメモリセルブロック選択電界効果型トランジスタト
ランジスタ（以下、単に第１のブロック選択トランジス
タと称する。）Ｑ１０を介して、読み出し電圧が印加さ
れる第１のセット線ＳＥＴ１に接続されている。尚、第
１のブロック選択トランジスタＱ１０のゲート電極はブ
ロック選択線ＢＳに接続されている。第２の共通ノード
Ｎ１２は、第１の書き込み電界効果型トランジスタ（以
下、単に第１の書き込みトランジスタと称する。）Ｑ１
５を介して第１のリセット線ＲＳＴ１に接続されている
と共に、容量性負荷としての第１の読み出し電界効果型
トランジスタ（以下、単に第１の読み出しトランジスタ
と称する。）Ｑ１６のゲート電極に接続されている。
尚、第１の書き込みトランジスタＱ１５のゲート電極は
第１の書き込みトランジスタ制御線ＲＥ１に接続され、
第１の読み出しトランジスタＱ１６のドレイン領域はビ
ット線ＢＬに接続され、第１の読み出しトランジスタＱ
１６のソース領域は第１のリセット線ＲＳＴ１に接続さ
れている。

【００５１】また、セル選択トランジスタＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ
１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続さ
れている。

【００５２】また、第２のメモリセルブロックにおいて
も、強誘電体膜の分極の偏位によってデータを記憶する
複数の強誘電体キャパシタＣＦ２１、ＣＦ２２、ＣＦ２
３、ＣＦ２４と、該複数の強誘電体キャパシタＣＦ２
１、ＣＦ２２、ＣＦ２３、ＣＦ２４のそれぞれに直列に
接続された複数のセル選択トランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４とからなる複数のメモリセルが互い
に並列に接続されている。

【００５３】第２のメモリセルブロックの第１の共通ノ
ードＮ２１は、第２のメモリセルブロックを選択する第
２のメモリセルブロック選択電界効果型トランジスタ
（以下、単に第２のブロック選択トランジスタと称す
る。）Ｑ２０を介して、読み出し電圧が印加される第２
のセット線ＳＥＴ２に接続されている。尚、第２のブロ
ック選択トランジスタＱ２０のゲート電極はブロック選
択線ＢＳに接続されている。第２の共通ノードＮ２２
は、第２の書き込み電界効果型トランジスタトランジス
タ（以下、単に第２の書き込みトランジスタと称す
る。）Ｑ２５を介して第２のリセット線ＲＳＴ２に接続
されていると共に、容量性負荷としての第２の読み出し
電界効果型トランジスタ（以下、単に第２の読み出しト
ランジスタと称する。）Ｑ２６のゲート電極に接続され
ている。尚、第２の書き込みトランジスタＱ２５のゲー
ト電極は第２の書き込みトランジスタ制御線ＲＥ２に接
続され、第２の読み出しトランジスタＱ２６のドレイン
領域はビット線ＢＬに接続され、第２の読み出しトラン
ジスタＱ２６のソース領域は第２のリセット線ＲＳＴ２
に接続されている。

【００５４】また、セル選択トランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４の各ゲート電極には、ワード線ＷＬ
２１、ＷＬ２２、ＷＬ２３、ＷＬ２４がそれぞれ接続さ
れている。

【００５５】第１の実施形態の特徴として、第１のメモ
リセルブロックを構成する強誘電体キャパシタＣＦ１
１、ＣＦ１２、ＣＦ１３、ＣＦ１４は第１の共通ノード
Ｎ１１側に配置され且つセル選択トランジスタＱ１１、
Ｑ１２、Ｑ１３、Ｑ１４は第２の共通ノードＮ１２側に
配置されていると共に、第２のメモリセルブロックを構
成する強誘電体キャパシタＣＦ２１、ＣＦ２２、ＣＦ２
３、ＣＦ２４は第１の共通ノードＮ２１側に配置され且
つセル選択トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２
４は第２の共通ノードＮ２２側に配置されている。

【００５６】尚、第１のメモリセルブロック及び第２の
メモリセルブロックを構成する複数の強誘電体キャパシ
タＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４、ＣＦ２
１、ＣＦ２２、ＣＦ２３、ＣＦ２４の容量値は互いに等
しいと共に、複数のセル選択トランジスタＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４
のサイズは互いに等しい。

【００５７】図１においては図示していないが、ビット
線ＢＬは、参照電圧ＶＲＥＦが入力されるセンスアンプ
ＳＡに接続されており、ビット線ＢＬに現われる電圧変
化と、参照電圧ＶＲＥＦとをセンスアンプＳＡにより比
較することにより、選択された強誘電体キャパシタに保
存されているデータを読み出すことができる。

【００５８】（データの書き込み動作）以下、第１の実
施形態に係る半導体記憶装置におけるデータの書き込み
動作について説明する。尚、ここでは、第１のメモリセ
ルブロックの第２列のメモリセルブロックを構成する強
誘電体キャパシタＣＦ１２にデータを書き込む場合につ
いて説明する。

【００５９】まず、ブロック選択線ＢＳ、第１の書き込
みトランジスタ制御線ＲＥ１及びワード線ＷＬ１２にハ
イ信号を印加して、第１のブロック選択トランジスタＱ
１０、第１の書き込みトランジスタＱ１５及びセル選択
トランジスタＱ１２をオン状態にする一方、第２の書き
込みトランジスタ制御線ＲＥ２及びワード線ＷＬ１１、
ＷＬ１３、ＷＬ１４、ＷＬ２１、ＷＬ２２、ＷＬ２３、
ＷＬ２４にロー信号を印加して、第２の書き込みトラン
ジスタＱ２５、セル選択トランジスタＱ１１、Ｑ１３、
Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４をオフ状態に
する。

【００６０】このようにすると、第１のメモリセルブロ
ックの第２列のメモリセルブロックが選択される。

【００６１】次に、データ”１”を書き込む場合には、
第１のセット線ＳＥＴ１にハイ信号を印加し且つ第１の
リセット線ＲＳＴ１にロー信号を印加すると共に、デー
タ”０”を書き込む場合には、第１のセット線ＳＥＴ１
にロー信号を印加し且つ第１のリセット線ＲＳＴ１にハ
イ信号を印加する。

【００６２】このようにすると、第１のメモリセルブロ
ックの第２列のメモリセルブロックを構成する強誘電体
キャパシタＣＦ１２の上電極にセット電圧が印加される
と共に、強誘電体キャパシタＣＦ１２の下電極にリセッ
ト電圧が印加されるので、データ”１”を書き込む場合
には、強誘電体キャパシタＣＦ２の強誘電体膜の分極は
下向きになる一方、データ”０”を書き込む場合には、
強誘電体キャパシタＣＦ２の強誘電体膜の分極は上向き
になる。

【００６３】次に、データの書き込み動作が完了する
と、第１のセット線ＳＥＴ１と第１のリセット線ＲＳＴ
１とを同電位にした後、ブロック選択線ＢＳ、第１の書
き込みトランジスタ制御線ＲＥ１及びワード線ＷＬ１２
にロー信号を印加して、第１のブロック選択トランジス
タＱ１０、第１の書き込みトランジスタＱ１５及びセル
選択トランジスタＱ１２をオフ状態にする。

【００６４】このようにすると、強誘電体キャパシタＣ
Ｆ１２の上電極と下電極との間に印加されている電位差
は零になるため、この状態で電源をオフにしても、強誘
電体キャパシタＣＦ１２の強誘電体膜の分極の状態が維
持されるので、強誘電体キャパシタＣＦ１２に書き込ま
れているデータは保存される。これによって、半導体記
憶装置は不揮発性メモリの機能を発揮する。

【００６５】（データの読み出し動作）以下、第１のメ
モリセルブロックの第２列のメモリセルブロックを構成
する強誘電体キャパシタＣＦ１２からデータを読み出す
動作について説明する。

【００６６】まず、ブロック選択線ＢＳ及びワード線Ｗ
Ｌ１２にハイ信号を印加して、第１のブロック選択トラ
ンジスタＱ１０及びセル選択トランジスタＱ１２をオン
状態にする一方、第１の書き込みトランジスタ制御線Ｒ
Ｅ１及びワード線ＷＬ１１、ＷＬ１３、ＷＬ１４、ＷＬ
２１、ＷＬ２２、ＷＬ２３、ＷＬ２４にロー信号を印加
して、第１の書き込みトランジスタＱ１５及びセル選択
トランジスタＱ１１、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２
２、Ｑ２３、Ｑ２４をオフ状態にする。また、第２の書
き込みトランジスタ制御線ＲＥ２にハイ信号を印加し
て、第２の書き込みトランジスタＱ２５をオン状態にす
る。

【００６７】このようにすると、第１のセット線ＳＥＴ
１と強誘電体キャパシタＣＦ１２の上電極とが接続され
ると共に、強誘電体キャパシタＣＦ１２の下電極と第１
の読み出しトランジスタＱ１６のゲート電極とが接続さ
れる。第１のメモリセルブロックの他の強誘電体キャパ
シタＣＦ１１、ＣＦ１３、ＣＦ１４が第１の読み出しト
ランジスタＱ１６と切り離されると共に、第２のメモリ
セルブロックのＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２
４は第２の読み出しトランジスタＱ２６と切り離され
る。

【００６８】この状態で、第１のセット線ＳＥＴ１に読
み出し電圧（例えば１．５Ｖ）を印加すると、該読み出
し電圧が強誘電体キャパシタＣＦ１２の容量値と第１の
読み出しトランジスタＱ１６のゲート容量値との容量比
で分割されてなる電圧が第１の読み出しトランジスタＱ
１６のゲート電極に印加される。

【００６９】強誘電体キャパシタＣＦ１２にデータ”
１”が保存されている場合とデータ”０”が保存されて
いる場合とでは、強誘電体キャパシタＣＦ１２の強誘電
体膜の分極の方向が異なるため、ヒステリシス線の形状
が異なるので、第１の読み出しトランジスタＱ１６のゲ
ート電極に印加される電圧の大きさが異なる。従って、
保存されているデータによって、第１の読み出しトラン
ジスタＱ１６のゲート電位が異なる。以下、このことを
図２を参照しながら説明する。

【００７０】第１のセット線ＳＥＴ１に１．５Ｖの読み
出し電圧を印加した状態は、分極が保持されている点を
原点に置き換えると共にゲート容量を負荷線としたと
き、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わ
ることと等価である。このことは、図２に示すように、
データ”１”に対しては第１のゲート容量負荷線８を与
えることに等しく、データ”０”に対しては第２のゲー
ト容量負荷線９を与えることに等しい。

【００７１】第１のセット線ＳＥＴ１に電圧が印加され
るときには、強誘電体キャパシタＣＦ１２にも電圧が印
加される。このため、第１のセット線ＳＥＴ１の電位が
１．５Ｖのときには、データ”１”に対しては分極は第
１の曲線Ａに沿って変化して第１の曲線Ａと第１のゲー
ト容量負荷線８との交点ｇで釣り合うと共に、データ”
０”に対しては分極は第２の曲線Ｂに沿って変化して第
２の曲線Ｂと第２のゲート容量負荷線９との交点ｈで釣
り合う。

【００７２】交点ｉ、交点ｊ及び交点ｋは、各分極状態
のときの電位の配分を決めており、データ”１”に対し
ては交点ｉと交点ｊとの間の約０．７Ｖが第１の読み出
しトランジスタＱ１６のゲート電位として配分されると
共に、データ”０”に対しては交点ｉと交点ｋとの間の
約０．９Ｖが第１の読み出しトランジスタＱ１６のゲー
ト電位として配分される。

【００７３】従って、第１の読み出しトランジスタＱ１
６のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値で
ある０．８Ｖに設定しておけば、データ”１”を読み出
すときには第１の読み出しトランジスタＱ１６はオフ状
態になると共にデータ”０”を読み出すときには第１の
読み出しトランジスタＱ１６はオン状態になる。

【００７４】このため、図１に示すビット線ＢＬと第１
のリセット線ＲＳＴ１との間に電位差を与えると、デー
タ”１”が記憶されているときには第１の読み出しトラ
ンジスタＱ１６には電流が流れない一方、データ”０”
が記憶されているときには第１の読み出しトランジスタ
Ｑ１６に電流が流れるので、センスアンプＳＡにより第
１の読み出しトランジスタＱ１６に流れる電流を検出す
ることによって、記憶されているデータが”１”である
か又は”０”であるかを判別することができる。

【００７５】ところで、この読み出し動作においては、
第１のセット線ＳＥＴ１への読み出し電圧の印加は、デ
ータ”１”に対しては分極を増強する方向に作用する
が、データ”０”に対しては分極が反転する方向に作用
する。従って、強誘電体キャパシタＣＦ１２に印加され
る電圧がその抗電圧を超えると分極が反転してしまう
が、第１の実施形態においては、データが”０”である
ときに強誘電体キャパシタＣＦ１２に印加される電圧は
０．６Ｖであって抗電圧となる点ｍよりも小さいため、
分極が反転しないので、記憶されているデータが変化す
る恐れはない。

【００７６】ここで、強誘電体キャパシタＣＦ１２の容
量値と第１の読み出しトランジスタＱ１６のゲート容量
値とを調整することにより、第１のセット線ＳＥＴ１と
第１の読み出しトランジスタＱ１６の基板との間に印加
される電圧を、強誘電体キャパシタＣＦ１２の上電極と
下電極との間に印加される電圧と、第１の読み出しトラ
ンジスタＱ１６におけるゲート電極と基板との間に印加
される電圧とに配分して、強誘電体キャパシタＣＦ１２
に印加される電圧が該強誘電体キャパシタＣＦ１２の抗
電圧を超えない値つまり分極が反転しないような値に設
定することが好ましい。

【００７７】尚、第１の実施形態においては、読み出し
動作をする際に、強誘電体キャパシタＣＦ１２に印加す
る電圧は、該強誘電体キャパシタＣＦ１２の抗電圧を超
えない値に設定したが、これに限られず、強誘電体キャ
パシタＣＦ１２に印加された読み出し電圧を除去したと
きに、該強誘電体キャパシタＣＦ１２の強誘電体膜の分
極の偏位がデータを読み出す前の偏位に戻るような大き
さであればよい。

【００７８】このようにすると、第１の実施形態による
と、読み出し動作を行なったときに強誘電体キャパシタ
ＣＦ１２の強誘電体膜の分極が反転しないので、データ
の読み出し動作毎に強誘電体膜の分極の向きを変える動
作（分極反転動作）が不要になる。このため、強誘電体
キャパシタＣＦ１２の強誘電体膜に分極疲労劣化が発生
し難いので、半導体記憶装置のリテンション特性が大き
く向上する。

【００７９】データの読み出し動作が完了すると、第１
のセット線ＳＥＴ１及び第１のリセット線ＲＳＴ１にロ
ー信号を印加して、強誘電体キャパシタＣＦ１２の上電
極と下電極との間の電位差を零にする。

【００８０】次に、第１の書き込みトランジスタ制御線
ＲＥ１にハイ信号を印加して第１の書き込みトランジス
タＱ１５をオン状態にする。その後、ブロック選択線Ｂ
Ｓ及びワード線ＷＬ２にロー信号を印加して第１のブロ
ック選択トランジスタＱ１０及びセル選択トランジスタ
Ｑ１２をオフ状態にする。

【００８１】読み出し動作中においては、強誘電体キャ
パシタＣＦ１２及びセル選択トランジスタＱ１２のリー
ク電流により、フローティングノードである第１の読み
出しトランジスタＱ１６のゲート電位が変動している
が、この動作によってフローティングノードがリセット
される。

【００８２】第１の実施形態によると、強誘電体キャパ
シタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の容量値
が互いに等しいと共に、セル選択トランジスタＱ１１、
Ｑ１２、Ｑ１３、Ｑ１４のサイズが互いに等しいため、
各強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、
ＣＦ１４と第１の読み出しトランジスタＱ１６との間に
存在する寄生容量値が互いに等しいので、読み出しの対
象となる強誘電体キャパシタのアドレスによって、第１
の読み出しトランジスタＱ１６のゲート電位がばらつく
という問題が発生しない。

【００８３】すなわち、第１のメモリセルブロックにお
いては、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ
１３、ＣＦ１４と第１の読み出しトランジスタＱ１６と
の間にセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、
Ｑ１４が接続されているため、選択されたメモリセルの
強誘電体キャパシタＣＦ１２から第１の読み出しトラン
ジスタＱ１６のゲート電極に電荷を移動してデータを読
み出す際に、選択されていないメモリセルの強誘電体キ
ャパシタＣＦ１１、ＣＦ１３、ＣＦ１４はオフ状態のセ
ル選択トランジスタＱ１１、Ｑ１３、Ｑ１４により第１
の読み出しトランジスタＱ１６から切り離されている。
このため、選択されていないメモリセルを構成し大きな
容量値を持つ強誘電体キャパシタＣＦ１１、ＣＦ１３、
ＣＦ１４が寄生容量として働かないので、第１の読み出
しトランジスタＱ１６の動作電圧がばらつかない。

【００８４】尚、読み出し動作中において、第２の読み
出しトランジスタＱ２６のゲート電極は、第２の書き込
みトランジスタＱ２５を介して第２のリセット線ＲＳＴ
２に接続されており、該第２のリセット線ＲＳＴ２を接
地することにより第２の読み出しトランジスタＱ２６を
確実にオフ状態にすることができる。これにより、第１
のメモリセルブロックからのデータの読み出し動作を安
定して行なえる。

【００８５】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図３を参照しながら説明する。

【００８６】図３は、第２の実施形態に係る半導体記憶
装置を構成する第１のメモリセルブロックの等価回路を
示している。尚、第２のメモリセルブロックにおいて
も、第１のメモリセルブロックと同様の等価回路が設け
られているが、図示は省略している。

【００８７】図３に示すように、強誘電体膜の分極の偏
位によってデータを記憶する複数の強誘電体キャパシタ
ＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と、該複数の
強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、Ｃ
Ｆ１４のそれぞれに直列に接続された複数のセル選択ト
ランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる
複数のメモリセルが互いに並列に接続されている。

【００８８】第１の共通ノードＮ１１は、第１のブロッ
ク選択トランジスタトランジスタＱ１０を介して、読み
出し電圧が印加される第１のセット線ＳＥＴ１に接続さ
れており、第１のブロック選択トランジスタＱ１０のゲ
ート電極はブロック選択線ＢＳに接続されている。第２
の共通ノードＮ１２は、第１の書き込みトランジスタＱ
１５を介して第１のリセット線ＲＳＴ１に接続されてい
ると共に、容量性負荷としての第１の読み出しトランジ
スタＱ１６のゲート電極に接続されている。尚、第１の
書き込みトランジスタＱ１５のゲート電極は第１の書き
込みトランジスタ制御線ＲＥ１に接続され、第１の読み
出しトランジスタＱ１６のドレイン領域はビット線ＢＬ
に接続され、第１の読み出しトランジスタＱ１６のソー
ス領域は第１のリセット線ＲＳＴ１に接続されている。

【００８９】また、セル選択トランジスタＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ
１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続さ
れている。

【００９０】第２の実施形態の特徴として、セル選択ト
ランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４は第１の共
通ノードＮ１１側に配置されていると共に、強誘電体キ
ャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４は第
１の共通ノードＮ１２側に配置されている。

【００９１】第２の実施形態においても、複数の強誘電
体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４
の容量値は互いに等しいと共に、複数のセル選択トラン
ジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のサイズは互い
に等しい。

【００９２】第２の実施形態に係る半導体記憶装置の駆
動方法は第１の実施形態と同様であるから説明を省略す
る。

【００９３】第２の実施形態に係る半導体記憶装置の駆
動方法によると、第１の実施形態と同様、読み出し動作
を行なったときに強誘電体キャパシタＣＦ１２の強誘電
体膜の分極が反転しないため、強誘電体キャパシタＣＦ
１２の強誘電体膜に分極疲労劣化が発生し難いので、半
導体記憶装置のリテンション特性が大きく向上する。

【００９４】ここで、第１の実施形態と第２の実施形態
との対比について説明する。第１の実施形態において
は、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１
３、ＣＦ１４は第１の共通ノードＮ１１側に配置されて
いると共に、セル選択トランジスタＱ１１、Ｑ１２、Ｑ
１３、Ｑ１４は第２の共通ノードＮ１２側に配置されて
いるため、第２の実施形態のように、第１の共通ノード
Ｎ１１と強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ
１３、ＣＦ１４との間にセル選択トランジスタＱ１１、
Ｑ１２、Ｑ１３、Ｑ１４が介在している場合に比べて、
駆動に要する時間を短縮することができる。すなわち、
第１の実施形態においては、選択されていない強誘電体
キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４に直列に接続
されているセル選択トランジスタＱ１１、Ｑ１３、Ｑ１
４のゲート・ソース間の容量が寄生容量として働くが、
該寄生容量は小さいため特に問題にはならないので、高
速動作が可能になる。これに対して、第２の実施形態に
おいては、選択されていない強誘電体キャパシタＣＦ１
１、ＣＦ１３、ＣＦ１４が有する大きな容量が寄生容量
として働くので、駆動に要する時間が長く掛かってしま
うという問題がある。

【００９５】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図４を参照しながら説明する。

【００９６】図４は、第３の実施形態に係る半導体記憶
装置を構成する第１のメモリセルブロックの等価回路を
示している。尚、第２のメモリセルブロックにおいて
も、第１のメモリセルブロックと同様の等価回路が設け
られているが、図示は省略している。

【００９７】図４に示すように、第１のメモリセルブロ
ックにおいては、強誘電体膜の分極の偏位によってデー
タを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ
１２、ＣＦ１３、ＣＦ１４と、複数の強誘電体キャパシ
タＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の上電極に
接続された複数の第１のセル選択トランジスタＱ１１
Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａと、複数の強誘電体
キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４の
下電極に接続された複数の第２のセル選択トランジスタ
Ｑ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂとからなる複
数のメモリセルが互いに並列に接続されている。

【００９８】第１の共通ノードＮ１１は、第１のブロッ
ク選択トランジスタトランジスタＱ１０を介して、読み
出し電圧が印加される第１のセット線ＳＥＴ１に接続さ
れており、第１のブロック選択トランジスタＱ１０のゲ
ート電極はブロック選択線ＢＳに接続されている。第２
の共通ノードＮ１２は、第１の書き込みトランジスタＱ
１５を介して第１のリセット線ＲＳＴ１に接続されてい
ると共に、容量性負荷としての第１の読み出しトランジ
スタＱ１６のゲート電極に接続されている。尚、第１の
書き込みトランジスタＱ１５のゲート電極は第１の書き
込みトランジスタ制御線ＲＥ１に接続され、第１の読み
出しトランジスタＱ１６のドレイン領域はビット線ＢＬ
に接続され、第１の読み出しトランジスタＱ１６のソー
ス領域は第１のリセット線ＲＳＴ１に接続されている。

【００９９】また、第１のセル選択トランジスタＱ１１
Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａの各ゲート電極に
は、第１のワード線ＷＬ１１Ａ、ＷＬ１２Ａ、ＷＬ１３
Ａ、ＷＬ１４Ａがそれぞれ接続されていると共に、第２
のセル選択トランジスタＱ１１Ｂ、Ｑ１２Ｂ、Ｑ１３
Ｂ、Ｑ１４Ｂの各ゲート電極には、第１のワード線ＷＬ
１１Ｂ、ＷＬ１２Ｂ、ＷＬ１３Ｂ、ＷＬ１４Ｂがそれぞ
れ接続されている。

【０１００】第３の実施形態の特徴として、強誘電体キ
ャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４と第
１の共通ノードＮ１１との間に第１のセル選択トランジ
スタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａがそれぞ
れ介在していると共に、強誘電体キャパシタＣＦ１１、
ＣＦ１２、ＣＦ１３、ＣＦ１４と第２の共通ノードＮ１
２との間に第２のセル選択トランジスタＱ１１Ｂ、Ｑ１
２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂがそれぞれ介在している。

【０１０１】第３の実施形態においては、複数の強誘電
体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４
の容量値は互いに等しく、複数の第１のセル選択トラン
ジスタＱ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａのサイ
ズは互いに等しく、複数の第２のセル選択トランジスタ
Ｑ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂのサイズは互
いに等しい。

【０１０２】第３の実施形態に係る半導体記憶装置のメ
モリセルブロックに対してデータの書き込み動作又は読
み出し動作をする際には、選択されたメモリセルの強誘
電体キャパシタＣＦ１２と直列に接続されている第１の
セル選択トランジスタＱ１２Ａ及び第２のセル選択トラ
ンジスタＱ１２Ｂをオン状態にして、選択されている強
誘電体キャパシタＣＦ１２の上電極を第１の選択トラン
ジスタＱ１２Ａを介して第１のセット線ＳＥＴ１に接続
すると共に、選択されている強誘電体キャパシタＣＦ１
２の下電極を第２のセル選択トランジスタＱ１２Ｂを介
して第１のリセット線ＲＳＴ１に接続する。また、選択
されていないメモリセルの強誘電体キャパシタＣＦ１
１、ＣＦ１３、ＣＦ１４と直列に接続されている第１の
セル選択トランジスタＱ１１Ａ、Ｑ１３Ａ、Ｑ１４Ａ及
び第２のセル選択トランジスタＱ１１Ｂ、Ｑ１３Ｂ、Ｑ
１４Ｂをオフ状態にする。

【０１０３】第１又は第２の実施形態によると、選択さ
れていない強誘電体キャパシタＣＦ１１、ＣＦ１３、Ｃ
Ｆ１４の上電極と下電極との間にも僅かな電圧が印加さ
れてしまうが、第３の実施形態によると、選択されてい
ない強誘電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４
は第１のセット線ＳＥＴ１及び第１のリセット線ＲＳＴ
１から確実に切り離されるため、選択されていない強誘
電体キャパシタＣＦ１１、ＣＦ１３、ＣＦ１４の上電極
と下電極との間には電圧が全く印加されない。

【０１０４】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図５を参照しながら説明する。

【０１０５】図５は、第４の実施形態に係る半導体記憶
装置を構成する第１のメモリセルブロックの等価回路を
示している。尚、第２のメモリセルブロックにおいて
も、第１のメモリセルブロックと同様の等価回路が設け
られているが、図示は省略している。

【０１０６】図５に示すように、第１のメモリセルブロ
ックにおいては、強誘電体膜の分極の偏位によってデー
タを記憶する複数の強誘電体キャパシタＣＦ１１、ＣＦ
１２、ＣＦ１３、ＣＦ１４と、該複数の強誘電体キャパ
シタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４のそれぞ
れに直列に接続された複数のセル選択トランジスタＱ１
１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセ
ルが互いに並列に接続されている。

【０１０７】第１の共通ノードＮ１１は、第１のブロッ
ク選択トランジスタトランジスタＱ１０を介して、読み
出し電圧が印加される第１のセット線ＳＥＴ１に接続さ
れており、第１のブロック選択トランジスタＱ１０のゲ
ート電極はブロック選択線ＢＳに接続されている。第２
の共通ノードＮ１２は、第１の書き込みトランジスタＱ
１５を介して第１のリセット線ＲＳＴ１に接続されてい
ると共に、容量性負荷としての第１の読み出しトランジ
スタＱ１６のゲート電極に接続されている。尚、第１の
書き込みトランジスタＱ１５のゲート電極は第１の書き
込みトランジスタ制御線ＲＥ１に接続され、第１の読み
出しトランジスタＱ１６のドレイン領域はビット線ＢＬ
に接続され、第１の読み出しトランジスタＱ１６のソー
ス領域は第１のリセット線ＲＳＴ１に接続されている。

【０１０８】また、セル選択トランジスタＱ１１、Ｑ１
２、Ｑ１３、Ｑ１４の各ゲート電極には、ワード線ＷＬ
１１、ＷＬ１２、ＷＬ１３、ＷＬ１４がそれぞれ接続さ
れている。

【０１０９】第４の実施形態においても、複数の強誘電
体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４
の容量値は互いに等しいと共に、複数のセル選択トラン
ジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のサイズは互い
に等しい。

【０１１０】第４の実施形態の特徴として、第１の共通
ノードＮ１１と第２の共通ノードＮ１２との間にリセッ
トトランジスタＱ１７が接続されており、該リセットト
ランジスタＱ１７のゲート電極はリセット制御線ＳＥに
接続されている。

【０１１１】第４の実施形態においては、データの書き
込み動作及び読み出し動作の後に、リセット制御線ＳＥ
にハイ信号を印加して、リセットトランジスタＱ１７を
オン状態にする。

【０１１２】従って、データの書き込み動作及び読み出
し動作が完了した強誘電体キャパシタの上電極と下電極
との間に発生している電位差を短時間で確実に零にする
ことができる。

【０１１３】尚、第１〜第４の実施形態においては、容
量性負荷として第１の読み出しトランジスタＱ１６を用
い、読み出し電圧が、強誘電体キャパシタの容量値と第
１の読み出しトランジスタＱ１６のゲート容量値とに基
づいて分割されてなる電圧が第１の読み出しトランジス
タＱ１６のゲート電極に印加され、該ゲート電極の電位
に応じて第１の読み出しトランジスタＱ１６のドレイン
領域とソース領域との間に流れる電流の差異を検知する
ことにより、強誘電体キャパシタに保存されているデー
タを読み出したが、第１の読み出しトランジスタＱ１６
に代えて、他の容量性負荷を用いてもよい。例えば、第
１の読み出しトランジスタＱ１６に代えて配線を用い、
読み出し電圧が強誘電体キャパシタの容量値と配線が有
する配線容量値とに基づき分割されてなる電圧が配線に
印加されるときの電圧値をセンスアンプで検知してもよ
い。

【０１１４】

【発明の効果】本発明に係る半導体記憶装置の駆動方法
によると、読み出し電圧は、該読み出し電圧が除去され
たときに、強誘電体膜の分極の偏位が多値データを読み
出す前の偏位に戻るような大きさに設定されているた
め、強誘電体キャパシタに記憶されているデータを読み
出したときに、読み出したデータが破壊されないので、
データの再書き込み動作を行なう必要がない。このた
め、強誘電体キャパシタの強誘電体膜に分極疲労劣化が
発生し難いので、半導体記憶装置のリテンション特性が
大きく向上する。

【０１１５】また、データ読み出し強誘電体キャパシタ
から容量性負荷に電荷を移動してデータを読み出す際
に、選択されていない強誘電体キャパシタオフ状態のセ
ル選択トランジスタにより容量性負荷から切り離されて
いるため、選択されていない強誘電体キャパシタが寄生
容量として働かないので、データの読み出し時に容量性
負荷に印加される電圧はばらつかない。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体記憶装置を構成す
る第１及び第２のメモリセルブロックの等価回路図であ
る。

【図２】第１の実施形態に係る半導体記憶装置の読み出
し動作時の電荷と電圧との振る舞いを説明する図であ
る。

【図３】第２の実施形態に係る半導体記憶装置を構成す
る第１のメモリセルブロックの等価回路図である。

【図４】第３の実施形態に係る半導体記憶装置を構成す
る第１のメモリセルブロックの等価回路図である。

【図５】第４の実施形態に係る半導体記憶装置を構成す
る第１のメモリセルブロックの等価回路図である。

【図６】第１の従来例に係る半導体記憶装置を構成する
メモリセルの等価回路図である。

【図７】第２の従来例に係る半導体記憶装置を構成する
メモリセルの等価回路図である。

【図８】第２の従来例に係る半導体記憶装置の読み出し
動作時の電荷と電圧との振る舞いを説明する図である。

【図９】本発明の前提となる半導体記憶装置の等価回路
図である。

【符号の説明】

ＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４ 第１のメモ
リセルブロックの強誘電体キャパシタ ＣＦ２１、ＣＦ２２、ＣＦ２３、ＣＦ２４ 第２のメモ
リセルブロックの強誘電体キャパシタ Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４ 第１のメモリセルブ
ロックのセル選択トランジスタ Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４ 第２のメモリセルブ
ロックのセル選択トランジスタ Ｑ１１Ａ、Ｑ１２Ａ、Ｑ１３Ａ、Ｑ１４Ａ 第１のメモ
リセルブロックの第１のセル選択トランジスタ Ｑ１１Ｂ、Ｑ１２Ｂ、Ｑ１３Ｂ、Ｑ１４Ｂ 第１のメモ
リセルブロックの第２のセル選択トランジスタ Ｑ１０ 第１のブロック選択トランジスタ Ｑ２０ 第２のブロック選択トランジスタ Ｑ１５ 第１の書き込みトランジスタ Ｑ２５ 第２の書き込みトランジスタ Ｑ１６ 第１の読み出しトランジスタ Ｑ２６ 第２の読み出しトランジスタ Ｑ１７ リセットトランジスタ ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ１４ 第１のメモ
リセルブロックのワード線 ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ２４ 第２のメモ
リセルブロックのワード線 ＷＬ１１Ａ、ＷＬ１２Ａ、ＷＬ１３Ａ、ＷＬ１４Ａ 第
１のメモリセルブロックの第１のワード線 ＷＬ１１Ｂ、ＷＬ１２Ｂ、ＷＬ１３Ｂ、ＷＬ１４Ｂ 第
１のメモリセルブロックの第２のワード線 Ｎ１１ 第１のメモリセルブロックの第１の共通ノード Ｎ１２ 第１のメモリセルブロックの第２の共通ノード Ｎ２１ 第２のメモリセルブロックの第１の共通ノード Ｎ２２ 第２のメモリセルブロックの第２の共通ノード ＢＳ ブロック選択線 ＢＬ ビット線 ＳＥＴ１ 第１のセット線 ＳＥＴ２ 第２のセット線 ＲＳＴ１ 第１のリセット線 ＲＳＴ２ 第２のリセット線 ＲＥ１ 第１の書き込みトランジスタ制御線 ＲＥ２ 第２の書き込みトランジスタ制御線 ＳＥ リセット制御線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれが、強誘電体膜の分極の偏位に
   よってデータを記憶する強誘電体キャパシタと、該強誘
   電体キャパシタに直列に接続されたセル選択トランジス
   タとを有する複数のメモリセルが互いに並列に接続され
   てなるメモリセルブロックと、前記メモリセルブロック
   を構成する２つの共通ノードのうちの第１の共通ノード
   に接続され、読み出し電圧が印加されるセット線と、前
   記２つの共通ノードのうちの第２の共通ノードに接続さ
   れ、前記強誘電体キャパシタの強誘電体膜の分極の偏位
   を検知する容量性負荷とを備えた半導体記憶装置の駆動
   方法であって、 前記複数の強誘電体キャパシタのうちデータを読み出そ
   うとするデータ読み出し強誘電体キャパシタに直列に接
   続されている前記セル選択トランジスタをオン状態にす
   る一方、前記複数の強誘電体キャパシタのうちデータを
   読み出さない強誘電体キャパシタに直列に接続されてい
   る前記セル選択トランジスタをオフ状態にして、前記デ
   ータ読み出し強誘電体キャパシタの一方の電極を前記第
   １の共通ノードを介して前記セット線に接続すると共
   に、前記データ読み出し強誘電体キャパシタの他方の電
   極を前記第２の共通ノードを介して前記容量性負荷に接
   続する第１の工程と、 前記セット線に読み出し電圧を印加する第２の工程と、 前記セット線に印加されている前記読み出し電圧を除去
   する第３の工程とを備え、 前記第２の工程で印加される前記読み出し電圧は、前記
   第３の工程で前記読み出し電圧が除去されたときに、前
   記データ読み出し強誘電体キャパシタの強誘電体膜の分
   極の偏位が前記データを読み出す前の偏位に戻るような
   大きさに設定されていることを特徴とする半導体記憶装
   置の駆動方法。
2. 【請求項２】 前記第３の工程の後に、前記データ読み
   出し強誘電体キャパシタの前記一方の電極と前記他方の
   電極との間の電位差を零にする第４の工程をさらに備え
   ていることを特徴とする請求項１に記載の半導体記憶装
   置の駆動方法。
3. 【請求項３】 前記第２の工程で印加される前記読み出
   し電圧は、該読み出し電圧が印加されたときに、前記強
   誘電体キャパシタの前記一方の電極と前記他方の電極と
   の間に発生する電位差が前記強誘電体キャパシタの抗電
   圧以下になるような大きさに設定されていることを特徴
   とする請求項１に記載の半導体記憶装置の駆動方法。
4. 【請求項４】 前記強誘電体キャパシタは前記第１の共
   通ノード側に配置されていると共に、前記セル選択トラ
   ンジスタは前記第２の共通ノード側に配置されているこ
   とを特徴とする請求項１に記載の半導体記憶装置の駆動
   方法。
5. 【請求項５】 前記容量性負荷は、ゲート電極が前記第
   ２の共通ノードに接続された電界効果型トランジスタで
   あることを特徴とする請求項１に記載の半導体記憶装置
   の駆動方法。