JP2002150774A - データバスセンスアンプ回路 - Google Patents
データバスセンスアンプ回路Info
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】 センスアンプイネーブル信号のイネーブル時
にスイッチング部を速やかにターンオンさせ、データバ
スセンスアンプのセンシング速度を向上させ、センシン
グ電流を接地させるためのスイッチング部にスイッチン
グトランジスタを直列接続して用いることにより、セン
スアンプイネーブル信号のディスエーブル時にスイッチ
ング部に発生する漏洩電流を低減するデータバスセンス
アンプ回路を提供すること。 【解決手段】 本発明に係るデータバスセンスアンプ回
路は、センスアンプイネーブル信号によりデータバスラ
インに印加されたデータをセンシングするクロスカップ
ル構造の増幅手段、前記センスアンプイネーブル信号に
より増幅手段にプリチャージ電圧を供給するプリチャー
ジ手段、及びスイッチング手段で構成され、スイッチン
グ手段は、前記センスアンプイネーブル信号を入力され
る伝送ゲート及びスイッチング素子を備えて構成されて
いる。
にスイッチング部を速やかにターンオンさせ、データバ
スセンスアンプのセンシング速度を向上させ、センシン
グ電流を接地させるためのスイッチング部にスイッチン
グトランジスタを直列接続して用いることにより、セン
スアンプイネーブル信号のディスエーブル時にスイッチ
ング部に発生する漏洩電流を低減するデータバスセンス
アンプ回路を提供すること。 【解決手段】 本発明に係るデータバスセンスアンプ回
路は、センスアンプイネーブル信号によりデータバスラ
インに印加されたデータをセンシングするクロスカップ
ル構造の増幅手段、前記センスアンプイネーブル信号に
より増幅手段にプリチャージ電圧を供給するプリチャー
ジ手段、及びスイッチング手段で構成され、スイッチン
グ手段は、前記センスアンプイネーブル信号を入力され
る伝送ゲート及びスイッチング素子を備えて構成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明はデータバスセンスア
ンプ回路に関し、特に、ＶＬＳＩ半導体ＤＲＡＭに装備
されデータバスセンスアンプのリードモード時に発生す
るノイズを減少させ、リードマージンを増大させること
ができるデータバスセンスアンプ回路に関する。
ンプ回路に関し、特に、ＶＬＳＩ半導体ＤＲＡＭに装備
されデータバスセンスアンプのリードモード時に発生す
るノイズを減少させ、リードマージンを増大させること
ができるデータバスセンスアンプ回路に関する。
【０００２】
【従来の技術】図１は、従来のデータバスセンスアンプ
を示す回路図である。
を示す回路図である。
【０００３】図１に示されているように、従来のデータ
バスセンスアンプ回路は、プリチャージ部１０、増幅部
２０及びスイッチング部３０を備えて構成されている。
バスセンスアンプ回路は、プリチャージ部１０、増幅部
２０及びスイッチング部３０を備えて構成されている。
【０００４】プリチャージ部１０は、パルス信号として
入力されるセンスアンプイネーブル信号ＲＳＡＳＥＬの
状態に応じてスイッチングされ、プリチャージ電圧を発
生するＰＭＯＳトランジスタＰ１、Ｐ２と、プリチャー
ジ部１０の出力端を平衡させるためのＰＭＯＳトランジ
スタＰ３とを備えて構成されている。
入力されるセンスアンプイネーブル信号ＲＳＡＳＥＬの
状態に応じてスイッチングされ、プリチャージ電圧を発
生するＰＭＯＳトランジスタＰ１、Ｐ２と、プリチャー
ジ部１０の出力端を平衡させるためのＰＭＯＳトランジ
スタＰ３とを備えて構成されている。
【０００５】また、増幅部２０は、クロスカップル構造
に接続されたＮＭＯＳトランジスタＮ１、Ｎ２及びＰＭ
ＯＳトランジスタＰ４、Ｐ５と、ゲート端子にデータバ
スラインＬＩＯ、ＬＩＯｂからそれぞれのデータ信号が
入力されるＮＭＯＳトランジスタＮ３、Ｎ４とを備えて
構成されている。したがって、データバスセンスアンプ
は、データバスラインＬＩＯ、ＬＩＯｂから印加される
データをセンシングしてＮＭＯＳトランジスタＮ６、Ｎ
７をスイッチングすることにより、ビットラインリード
信号ＢＬ＿ＲＤ、ＢＬ＿ＲＤｂを制御することになる。
に接続されたＮＭＯＳトランジスタＮ１、Ｎ２及びＰＭ
ＯＳトランジスタＰ４、Ｐ５と、ゲート端子にデータバ
スラインＬＩＯ、ＬＩＯｂからそれぞれのデータ信号が
入力されるＮＭＯＳトランジスタＮ３、Ｎ４とを備えて
構成されている。したがって、データバスセンスアンプ
は、データバスラインＬＩＯ、ＬＩＯｂから印加される
データをセンシングしてＮＭＯＳトランジスタＮ６、Ｎ
７をスイッチングすることにより、ビットラインリード
信号ＢＬ＿ＲＤ、ＢＬ＿ＲＤｂを制御することになる。
【０００６】さらに、スイッチング部３０は、ＮＭＯＳ
トランジスタＮ５で構成されており、センスアンプイネ
ーブル信号ＲＳＡＳＥＬのイネーブル時に、ＮＭＯＳト
ランジスタＮ５がオンすることによって、増幅部２０に
発生する漏洩電流を接地に逃がす。
トランジスタＮ５で構成されており、センスアンプイネ
ーブル信号ＲＳＡＳＥＬのイネーブル時に、ＮＭＯＳト
ランジスタＮ５がオンすることによって、増幅部２０に
発生する漏洩電流を接地に逃がす。
【０００７】前述の従来のデータバスセンスアンプ回路
は、プリチャージモード時におけるセンスアンプが電源
電圧を維持した状態から、リードモード時にセンスアン
プイネーブル信号ＲＳＡＳＥＬがイネーブルされると、
データバスラインＬＩＯ、ＬＩＯｂから印加されるデー
タを速やかにセンシングしなければならない。
は、プリチャージモード時におけるセンスアンプが電源
電圧を維持した状態から、リードモード時にセンスアン
プイネーブル信号ＲＳＡＳＥＬがイネーブルされると、
データバスラインＬＩＯ、ＬＩＯｂから印加されるデー
タを速やかにセンシングしなければならない。
【０００８】しかし、このような従来のデータバスセン
スアンプ回路は次のような問題点を有する。
スアンプ回路は次のような問題点を有する。
【０００９】第１に、従来のデータバスセンスアンプ
は、周囲の電源ラインにより発生するノイズのために、
パルス信号であるセンスアンプイネーブル信号ＲＳＡＳ
ＥＬがロジックハイの状態（以下「ハイ」と記す）に完
全にイネーブルされるまでに長い時間がかかる。したが
って、スイッチング部３０のＮＭＯＳトランジスタＮ５
が速やかにターンオンできないため、センシング速度が
低下してしまう問題点がある。
は、周囲の電源ラインにより発生するノイズのために、
パルス信号であるセンスアンプイネーブル信号ＲＳＡＳ
ＥＬがロジックハイの状態（以下「ハイ」と記す）に完
全にイネーブルされるまでに長い時間がかかる。したが
って、スイッチング部３０のＮＭＯＳトランジスタＮ５
が速やかにターンオンできないため、センシング速度が
低下してしまう問題点がある。
【００１０】また、従来のデータバスセンスアンプは、
周囲のライン、特に、電源ラインによるノイズのため
に、リードモードでない時にセンスアンプイネーブル信
号ＲＳＡＳＥＬを完全にロジックローの状態（以下「ロ
ー」と記す）に維持することが困難である。
周囲のライン、特に、電源ラインによるノイズのため
に、リードモードでない時にセンスアンプイネーブル信
号ＲＳＡＳＥＬを完全にロジックローの状態（以下「ロ
ー」と記す）に維持することが困難である。
【００１１】例えば、センスアンプイネーブル信号ＳＡ
ＳＥＬラインのノイズにより、センスアンプイネーブル
信号ＲＳＡＳＥＬが不要にハイの状態にイネーブルされ
た場合、センスアンプイネーブル信号ＲＳＡＳＥＬの入
力ラインに接続されたＮＭＯＳトランジスタＮ５に漏洩
電流が発生する。
ＳＥＬラインのノイズにより、センスアンプイネーブル
信号ＲＳＡＳＥＬが不要にハイの状態にイネーブルされ
た場合、センスアンプイネーブル信号ＲＳＡＳＥＬの入
力ラインに接続されたＮＭＯＳトランジスタＮ５に漏洩
電流が発生する。
【００１２】即ち、実際のリード動作時において、デー
タバスラインＬＩＯ、ＬＩＯｂに相互に反転したデータ
を入力する場合、増幅部２０のＮＭＯＳトランジスタＮ
３、Ｎ４の中の何れか一つのトランジスタがオンするこ
とから、上記のようにノイズによってセンスアンプイネ
ーブル信号ＲＳＡＳＥＬが不要にハイの状態にイネーブ
ルされた場合、ＮＭＯＳトランジスタＮ５に電流が流れ
（漏洩電流）てデータ不良が発生する。
タバスラインＬＩＯ、ＬＩＯｂに相互に反転したデータ
を入力する場合、増幅部２０のＮＭＯＳトランジスタＮ
３、Ｎ４の中の何れか一つのトランジスタがオンするこ
とから、上記のようにノイズによってセンスアンプイネ
ーブル信号ＲＳＡＳＥＬが不要にハイの状態にイネーブ
ルされた場合、ＮＭＯＳトランジスタＮ５に電流が流れ
（漏洩電流）てデータ不良が発生する。
【００１３】従って、これにより、プリチャージの間に
ライン等が全て電源電圧と接続されていれば、継続的な
漏洩電流の発生によって電力損失が発生するという第２
の問題点がある。
ライン等が全て電源電圧と接続されていれば、継続的な
漏洩電流の発生によって電力損失が発生するという第２
の問題点がある。
【００１４】
【発明が解決しようとする課題】本発明の目的は、セン
スアンプイネーブル信号のイネーブル時にスイッチング
部を速やかにターンオンさせ、データバスセンスアンプ
のセンシング速度を向上させたデータバスセンスアンプ
回路を提供することである。
スアンプイネーブル信号のイネーブル時にスイッチング
部を速やかにターンオンさせ、データバスセンスアンプ
のセンシング速度を向上させたデータバスセンスアンプ
回路を提供することである。
【００１５】本発明の更なる目的は、センシング電流を
接地させるためのスイッチング部にスイッチングトラン
ジスタを直列接続して用いることにより、センスアンプ
イネーブル信号がローであるディスエーブル時にスイッ
チング部に発生する漏洩電流を低減するデータバスセン
スアンプ回路を提供することである。
接地させるためのスイッチング部にスイッチングトラン
ジスタを直列接続して用いることにより、センスアンプ
イネーブル信号がローであるディスエーブル時にスイッ
チング部に発生する漏洩電流を低減するデータバスセン
スアンプ回路を提供することである。
【００１６】
【課題を解決するための手段】本発明に係るデータバス
センスアンプ回路（１）は、センスアンプイネーブル信
号によりデータバスラインに印加されたデータをセンシ
ングするクロスカップル構造の増幅手段と、前記センス
アンプイネーブル信号を入力されて増幅手段にプリチャ
ージ電圧を供給するプリチャージ手段、及び前記センス
アンプイネーブル信号を入力され、前記センスアンプイ
ネーブル信号のイネーブル時に前記増幅手段のセンシン
グ端子を接地させる伝送ゲートを備えているスイッチン
グ手段を備えて構成されていることを特徴とする。
センスアンプ回路（１）は、センスアンプイネーブル信
号によりデータバスラインに印加されたデータをセンシ
ングするクロスカップル構造の増幅手段と、前記センス
アンプイネーブル信号を入力されて増幅手段にプリチャ
ージ電圧を供給するプリチャージ手段、及び前記センス
アンプイネーブル信号を入力され、前記センスアンプイ
ネーブル信号のイネーブル時に前記増幅手段のセンシン
グ端子を接地させる伝送ゲートを備えているスイッチン
グ手段を備えて構成されていることを特徴とする。
【００１７】上記したデータバスセンスアンプ回路
（１）によれば、センスアンプイネーブル信号のイネー
ブル時にスイッチング手段を速やかにターンオンさせ、
センシング速度を向上させることが可能となる。
（１）によれば、センスアンプイネーブル信号のイネー
ブル時にスイッチング手段を速やかにターンオンさせ、
センシング速度を向上させることが可能となる。
【００１８】本発明に係るデータバスセンスアンプ回路
（２）は、センスアンプイネーブル信号によりデータバ
スラインに印加されたデータをセンシングするクロスカ
ップル構造の増幅手段、前記センスアンプイネーブル信
号を入力されて前記増幅手段にプリチャージ電圧を供給
するプリチャージ手段、及び前記センスアンプイネーブ
ル信号を入力され、該センスアンプイネーブル信号のデ
ィスエーブル時にターンオフし、該センスアンプイネー
ブル信号をディスエーブル状態に維持させる複数個のス
イッチング素子を備えたスイッチング手段を備えて構成
されていることを特徴とする。
（２）は、センスアンプイネーブル信号によりデータバ
スラインに印加されたデータをセンシングするクロスカ
ップル構造の増幅手段、前記センスアンプイネーブル信
号を入力されて前記増幅手段にプリチャージ電圧を供給
するプリチャージ手段、及び前記センスアンプイネーブ
ル信号を入力され、該センスアンプイネーブル信号のデ
ィスエーブル時にターンオフし、該センスアンプイネー
ブル信号をディスエーブル状態に維持させる複数個のス
イッチング素子を備えたスイッチング手段を備えて構成
されていることを特徴とする。
【００１９】上記したデータバスセンスアンプ回路
（２）によれば、センスアンプイネーブル信号のディス
エーブル時にスイッチング手段に発生する漏洩電流を低
減することが可能となる。
（２）によれば、センスアンプイネーブル信号のディス
エーブル時にスイッチング手段に発生する漏洩電流を低
減することが可能となる。
【００２０】本発明に係るデータバスセンスアンプ回路
（３）は、センスアンプイネーブル信号によりデータバ
スラインに印加されたデータをセンシングするクロスカ
ップル構造の増幅手段、前記センスアンプイネーブル信
号を入力されて前記増幅手段にプリチャージ電圧を供給
するプリチャージ手段、及び前記センスアンプイネーブ
ル信号を入力され、該センスアンプイネーブル信号のイ
ネーブル時にターンオンされて前記増幅手段のセンシン
グ端子を接地させ、該センスアンプイネーブル信号のデ
ィスエーブル時にターンオフし、該センスアンプイネー
ブル信号をディスエーブル状態に維持させるスイッチン
グ手段を備えて構成されていることを特徴とする。
（３）は、センスアンプイネーブル信号によりデータバ
スラインに印加されたデータをセンシングするクロスカ
ップル構造の増幅手段、前記センスアンプイネーブル信
号を入力されて前記増幅手段にプリチャージ電圧を供給
するプリチャージ手段、及び前記センスアンプイネーブ
ル信号を入力され、該センスアンプイネーブル信号のイ
ネーブル時にターンオンされて前記増幅手段のセンシン
グ端子を接地させ、該センスアンプイネーブル信号のデ
ィスエーブル時にターンオフし、該センスアンプイネー
ブル信号をディスエーブル状態に維持させるスイッチン
グ手段を備えて構成されていることを特徴とする。
【００２１】上記したデータバスセンスアンプ回路
（３）によれば、上記データバスセンスアンプ回路
（１）及び（２）の効果と同様の効果を有することが可
能となる。
（３）によれば、上記データバスセンスアンプ回路
（１）及び（２）の効果と同様の効果を有することが可
能となる。
【００２２】
【発明の実施の形態】図２は、本発明の実施の形態に係
るデータバスセンスアンプの回路図である。図２に示す
ように、本発明の実施の形態に係るデータバスセンスア
ンプにおいて、プリチャージ部１０は、共通接続された
ゲート端子にセンスアンプイネーブル信号ＲＳＡＳＥＬ
が入力され、プリチャージ電圧を発生するＰＭＯＳトラ
ンジスタＰ１、Ｐ２と、プリチャージ部１０の出力端を
平衡させるためのＰＭＯＳトランジスタＰ３とを備えて
いる。ここで、ＰＭＯＳトランジスタＰ１及びＰ２は、
そのソース端子を介して電源電圧の印加を受け、それぞ
れのドレイン端子の間にＰＭＯＳトランジスタＰ３が接
続されている。
るデータバスセンスアンプの回路図である。図２に示す
ように、本発明の実施の形態に係るデータバスセンスア
ンプにおいて、プリチャージ部１０は、共通接続された
ゲート端子にセンスアンプイネーブル信号ＲＳＡＳＥＬ
が入力され、プリチャージ電圧を発生するＰＭＯＳトラ
ンジスタＰ１、Ｐ２と、プリチャージ部１０の出力端を
平衡させるためのＰＭＯＳトランジスタＰ３とを備えて
いる。ここで、ＰＭＯＳトランジスタＰ１及びＰ２は、
そのソース端子を介して電源電圧の印加を受け、それぞ
れのドレイン端子の間にＰＭＯＳトランジスタＰ３が接
続されている。
【００２３】また、増幅部２０は、クロスカップル構造
に接続されたＮＭＯＳトランジスタＮ１、Ｎ２及びＰＭ
ＯＳトランジスタＰ４、Ｐ５と、ゲート端子にデータバ
スラインＬＩＯ、ＬＩＯｂから印加されるデータ信号が
入力されるＮＭＯＳトランジスタＮ３及びＮ４とを備え
ている。
に接続されたＮＭＯＳトランジスタＮ１、Ｎ２及びＰＭ
ＯＳトランジスタＰ４、Ｐ５と、ゲート端子にデータバ
スラインＬＩＯ、ＬＩＯｂから印加されるデータ信号が
入力されるＮＭＯＳトランジスタＮ３及びＮ４とを備え
ている。
【００２４】さらに、スイッチング部４０は、増幅部２
０のＮＭＯＳトランジスタＮ３、Ｎ４の共通ソース端子
と接続された伝送ゲートを備えて構成されている。ここ
で、伝送ゲートはＮＭＯＳトランジスタＮ３、Ｎ４の共
通ソース端子と接続されたＮＭＯＳトランジスタＮ１１
及びインバータＩＶ３により反転されたセンスアンプイ
ネーブル信号ＲＳＡＳＥＬが印加されるＰＭＯＳトラン
ジスタＰ１１によって構成されている。
０のＮＭＯＳトランジスタＮ３、Ｎ４の共通ソース端子
と接続された伝送ゲートを備えて構成されている。ここ
で、伝送ゲートはＮＭＯＳトランジスタＮ３、Ｎ４の共
通ソース端子と接続されたＮＭＯＳトランジスタＮ１１
及びインバータＩＶ３により反転されたセンスアンプイ
ネーブル信号ＲＳＡＳＥＬが印加されるＰＭＯＳトラン
ジスタＰ１１によって構成されている。
【００２５】以下、このような構成を有する本発明の実
施の形態に係るデータバスセンスアンプ回路の動作過程
を説明する。
施の形態に係るデータバスセンスアンプ回路の動作過程
を説明する。
【００２６】先ず、プリチャージ時には、増幅部２０の
出力がハイ状態になるため、インバータＩＶ１、ＩＶ２
により出力信号のＰＤ、ＰＤｂはロー状態を維持するこ
とから、ビットラインリード信号ＢＬ＿ＲＤ、ＢＬ＿Ｒ
Ｄｂはハイ状態になる。また、センスアンプイネーブル
信号ＲＳＡＳＥＬはローの状態を維持する。
出力がハイ状態になるため、インバータＩＶ１、ＩＶ２
により出力信号のＰＤ、ＰＤｂはロー状態を維持するこ
とから、ビットラインリード信号ＢＬ＿ＲＤ、ＢＬ＿Ｒ
Ｄｂはハイ状態になる。また、センスアンプイネーブル
信号ＲＳＡＳＥＬはローの状態を維持する。
【００２７】なお、増幅部２０を構成しているクロスカ
ップル構造のラッチ両端の電位は、センスアンプイネー
ブル信号ＲＳＡＳＥＬがロー状態であるために、ＰＭＯ
ＳトランジスタＰ１、Ｐ２及びＰ３がターンオンされて
ハイ状態を維持する。
ップル構造のラッチ両端の電位は、センスアンプイネー
ブル信号ＲＳＡＳＥＬがロー状態であるために、ＰＭＯ
ＳトランジスタＰ１、Ｐ２及びＰ３がターンオンされて
ハイ状態を維持する。
【００２８】一方、リード状態では、パルス信号である
センスアンプイネーブル信号ＲＳＡＳＥＬが３〜４nsの
間ハイの状態になり、その間にＰＭＯＳトランジスタＰ
１、Ｐ２及びＰ３がオフ状態になる。このとき、データ
バスラインＬＩＯ、ＬＩＯｂから入力されるデータは相
互に反転されて増幅部２０に入力され、それぞれＮＭＯ
ＳトランジスタＮ３またはＮ４を、ターンオンまたはタ
ーンオフさせることによってセンシングされる。例え
ば、リード動作時には、プリチャージ時にハイに維持さ
れていたデータバスラインＬＩＯ、ＬＩＯｂのうち、デ
ータバスライン信号ＬＩＯはハイの状態を維持し、デー
タバスラインＬＩＯｂはローの状態になる。この２つの
電位は、それぞれ増幅部２０のＮＭＯＳトランジスタＮ
３をターンオンさせ、ＮＭＯＳトランジスタＮ４をター
ンオフさせる。
センスアンプイネーブル信号ＲＳＡＳＥＬが３〜４nsの
間ハイの状態になり、その間にＰＭＯＳトランジスタＰ
１、Ｐ２及びＰ３がオフ状態になる。このとき、データ
バスラインＬＩＯ、ＬＩＯｂから入力されるデータは相
互に反転されて増幅部２０に入力され、それぞれＮＭＯ
ＳトランジスタＮ３またはＮ４を、ターンオンまたはタ
ーンオフさせることによってセンシングされる。例え
ば、リード動作時には、プリチャージ時にハイに維持さ
れていたデータバスラインＬＩＯ、ＬＩＯｂのうち、デ
ータバスライン信号ＬＩＯはハイの状態を維持し、デー
タバスラインＬＩＯｂはローの状態になる。この２つの
電位は、それぞれ増幅部２０のＮＭＯＳトランジスタＮ
３をターンオンさせ、ＮＭＯＳトランジスタＮ４をター
ンオフさせる。
【００２９】ここで、センスアンプイネーブル信号ＲＳ
ＡＳＥＬがハイにイネーブルされることから、伝送ゲー
トのＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジス
タＰ１１は、それぞれセンスアンプイネーブル信号ＲＳ
ＡＳＥＬ、インバータＩＶ３により反転されたセンスア
ンプイネーブル信号ＲＳＡＳＥＬの入力を受けてターン
オンされ、ＰＭＯＳトランジスタＰ１〜Ｐ３はターンオ
フされる。
ＡＳＥＬがハイにイネーブルされることから、伝送ゲー
トのＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジス
タＰ１１は、それぞれセンスアンプイネーブル信号ＲＳ
ＡＳＥＬ、インバータＩＶ３により反転されたセンスア
ンプイネーブル信号ＲＳＡＳＥＬの入力を受けてターン
オンされ、ＰＭＯＳトランジスタＰ１〜Ｐ３はターンオ
フされる。
【００３０】ＰＭＯＳトランジスタＰ１〜Ｐ３がターン
オンされた状態ではクロスカップル構造のラッチ両端が
ハイであり、ＮＭＯＳトランジスタＮ１、Ｎ３がターン
オンされた状態であることから、上記のようにセンスア
ンプイネーブル信号ＲＳＡＳＥＬがハイにイネーブルさ
れることによって伝送ゲートがターンオンされると、セ
ンシング端子は接地されることとなり、インバータＩＶ
２への入力信号がローとなる。そして、増幅部２０の出
力信号ＰＤｂがハイになるため、ＮＭＯＳトランジスタ
Ｎ７はターンオンされて反転ビットラインリード信号Ｂ
Ｌ＿ＲＤｂはロー状態になる。
オンされた状態ではクロスカップル構造のラッチ両端が
ハイであり、ＮＭＯＳトランジスタＮ１、Ｎ３がターン
オンされた状態であることから、上記のようにセンスア
ンプイネーブル信号ＲＳＡＳＥＬがハイにイネーブルさ
れることによって伝送ゲートがターンオンされると、セ
ンシング端子は接地されることとなり、インバータＩＶ
２への入力信号がローとなる。そして、増幅部２０の出
力信号ＰＤｂがハイになるため、ＮＭＯＳトランジスタ
Ｎ７はターンオンされて反転ビットラインリード信号Ｂ
Ｌ＿ＲＤｂはロー状態になる。
【００３１】このとき、即ち、パルス信号であるセンス
アンプイネーブル信号ＲＳＡＳＥＬが、ローからハイに
イネーブルされる時、伝送ゲートのＮＭＯＳトランジス
タＮ１１及びＰＭＯＳトランジスタＰ１１がターンオン
し、センシング電流を接地端に速やかに逃がすことがで
きることとなり、これによってインバータＩＶ１への入
力レベルはプリチャージ時のハイからローに速やかに変
化する。
アンプイネーブル信号ＲＳＡＳＥＬが、ローからハイに
イネーブルされる時、伝送ゲートのＮＭＯＳトランジス
タＮ１１及びＰＭＯＳトランジスタＰ１１がターンオン
し、センシング電流を接地端に速やかに逃がすことがで
きることとなり、これによってインバータＩＶ１への入
力レベルはプリチャージ時のハイからローに速やかに変
化する。
【００３２】さらに、データバスラインＬＩＯｂがロー
であることから、ＮＭＯＳトランジスタＮ４がターンオ
フし、インバータＩＶ１にハイの信号が入力され、ＮＭ
ＯＳトランジスタＮ６は増幅部２０の出力信号ＰＤのロ
ー入力を受けてターンオフされて、ビットラインリード
信号ＢＬ＿ＲＤはハイになる。
であることから、ＮＭＯＳトランジスタＮ４がターンオ
フし、インバータＩＶ１にハイの信号が入力され、ＮＭ
ＯＳトランジスタＮ６は増幅部２０の出力信号ＰＤのロ
ー入力を受けてターンオフされて、ビットラインリード
信号ＢＬ＿ＲＤはハイになる。
【００３３】図３は、本発明に係るスイッチング部の別
の実施の形態に係る回路図である。
の実施の形態に係る回路図である。
【００３４】図３に示されているように、スイッチング
部４０Ａはセンスアンプイネーブル信号ＲＳＡＳＥＬが
ゲート端子に入力されるＮＭＯＳトランジスタＮ１２
と、ＮＭＯＳトランジスタＮ１２と接地端との間に直列
接続され、インバータＩＶ４により反転されたセンスア
ンプイネーブル信号ＲＳＡＳＥＬがゲート端子に入力さ
れるＰＭＯＳトランジスタＰ１２とを備えている。ここ
で、データバスセンスアンプのプリチャージの間、セン
スアンプイネーブル信号ＲＳＡＳＥＬはローの状態を維
持しなければならない。
部４０Ａはセンスアンプイネーブル信号ＲＳＡＳＥＬが
ゲート端子に入力されるＮＭＯＳトランジスタＮ１２
と、ＮＭＯＳトランジスタＮ１２と接地端との間に直列
接続され、インバータＩＶ４により反転されたセンスア
ンプイネーブル信号ＲＳＡＳＥＬがゲート端子に入力さ
れるＰＭＯＳトランジスタＰ１２とを備えている。ここ
で、データバスセンスアンプのプリチャージの間、セン
スアンプイネーブル信号ＲＳＡＳＥＬはローの状態を維
持しなければならない。
【００３５】このような構成を有する本発明の実施の形
態に係るスイッチング部４０は、プリチャージ時にセン
スアンプイネーブル信号ＲＳＡＳＥＬのノイズにより、
センスアンプイネーブル信号ＲＳＡＳＥＬの入力端にハ
イ状態が発生すれば、ＮＭＯＳトランジスタＮ１２とＰ
ＭＯＳトランジスタＰ１２が同時にターンオンして抵抗
素子として作用するため、増幅部２０のＮＭＯＳトラン
ジスタＮ３、Ｎ４から発生する漏洩電流を減少させるこ
とができることとなる。
態に係るスイッチング部４０は、プリチャージ時にセン
スアンプイネーブル信号ＲＳＡＳＥＬのノイズにより、
センスアンプイネーブル信号ＲＳＡＳＥＬの入力端にハ
イ状態が発生すれば、ＮＭＯＳトランジスタＮ１２とＰ
ＭＯＳトランジスタＰ１２が同時にターンオンして抵抗
素子として作用するため、増幅部２０のＮＭＯＳトラン
ジスタＮ３、Ｎ４から発生する漏洩電流を減少させるこ
とができることとなる。
【００３６】図４は、本発明に係るスイッチング部のさ
らなる別の実施の形態に係る回路図である。
らなる別の実施の形態に係る回路図である。
【００３７】図４に示されているように、スイッチング
部４０Ｂは、それぞれセンスアンプイネーブル信号ＲＳ
ＡＳＥＬまたはインバータＩＶ５により反転されたセン
スアンプイネーブル信号ＲＳＡＳＥＬが入力されるＮＭ
ＯＳトランジスタＮ１３及びＰＭＯＳトランジスタＰ１
３によって構成された伝送ゲートを備えている。そし
て、伝送ゲートと接地端との間に直列接続され、ゲート
端子にインバータＩＶ５により反転されたセンスアンプ
イネーブル信号ＲＳＡＳＥＬが入力されるＰＭＯＳトラ
ンジスタＰ１４を備えている。
部４０Ｂは、それぞれセンスアンプイネーブル信号ＲＳ
ＡＳＥＬまたはインバータＩＶ５により反転されたセン
スアンプイネーブル信号ＲＳＡＳＥＬが入力されるＮＭ
ＯＳトランジスタＮ１３及びＰＭＯＳトランジスタＰ１
３によって構成された伝送ゲートを備えている。そし
て、伝送ゲートと接地端との間に直列接続され、ゲート
端子にインバータＩＶ５により反転されたセンスアンプ
イネーブル信号ＲＳＡＳＥＬが入力されるＰＭＯＳトラ
ンジスタＰ１４を備えている。
【００３８】したがって、このような構成を有する本発
明の実施の形態に係るスイッチング部４０は、リード状
態においてパルス信号であるセンスアンプイネーブル信
号ＲＳＡＳＥＬがハイになる時、伝送ゲートとＰＭＯＳ
トランジスタＰ１４のターンオンによってセンシング電
流を速やかに接地させることにより、センシング速度を
改善することができるようになる。
明の実施の形態に係るスイッチング部４０は、リード状
態においてパルス信号であるセンスアンプイネーブル信
号ＲＳＡＳＥＬがハイになる時、伝送ゲートとＰＭＯＳ
トランジスタＰ１４のターンオンによってセンシング電
流を速やかに接地させることにより、センシング速度を
改善することができるようになる。
【００３９】さらに、プリチャージ時に、即ちセンスア
ンプイネーブル信号ＲＳＡＳＥＬのディスエーブル状態
において、ノイズによりセンスアンプイネーブル信号Ｒ
ＳＡＳＥＬの入力端にハイ状態が発生すれば、ＰＭＯＳ
トランジスタＰ１４が抵抗素子として作用して漏洩電流
を減少させることが可能となる。
ンプイネーブル信号ＲＳＡＳＥＬのディスエーブル状態
において、ノイズによりセンスアンプイネーブル信号Ｒ
ＳＡＳＥＬの入力端にハイ状態が発生すれば、ＰＭＯＳ
トランジスタＰ１４が抵抗素子として作用して漏洩電流
を減少させることが可能となる。
【００４０】
【発明の効果】本発明に係るデータバスセンスアンプ
は、センスアンプイネーブル信号ＲＳＡＳＥＬのイネー
ブル時にスイッチング部を速やかにターンオンさせてセ
ンシング速度を向上させることができ、センスアンプイ
ネーブル信号ＲＳＡＳＥＬのディスエーブル時にスイッ
チング部に発生する漏洩電流を低減し、リードマージン
を増大させることができることになる。
は、センスアンプイネーブル信号ＲＳＡＳＥＬのイネー
ブル時にスイッチング部を速やかにターンオンさせてセ
ンシング速度を向上させることができ、センスアンプイ
ネーブル信号ＲＳＡＳＥＬのディスエーブル時にスイッ
チング部に発生する漏洩電流を低減し、リードマージン
を増大させることができることになる。
【図１】従来のデータバスセンスアンプを示す回路図で
ある。
ある。
【図２】本発明の実施の形態に係るデータバスセンスア
ンプを示す回路図である。
ンプを示す回路図である。
【図３】本発明の別の実施の形態に係るスイッチング部
を示す回路図である。
を示す回路図である。
【図４】本発明のさらに別の実施の形態に係るスイッチ
ング部を示す回路図である。
ング部を示す回路図である。
１０ プリチャージ部 ２０ 増幅部 ４０ スイッチング部
Claims (6)
- 【請求項１】 センスアンプイネーブル信号によりデー
タバスラインに印加されたデータをセンシングするクロ
スカップル構造の増幅手段、 前記センスアンプイネーブル信号を入力されて前記増幅
手段にプリチャージ電圧を供給するプリチャージ手段、
及び前記センスアンプイネーブル信号の入力端に伝送ゲ
ートを備え、前記センスアンプイネーブル信号のイネー
ブル時に前記増幅部のセンシング電圧を接地させるスイ
ッチング手段を備えていることを特徴とするデータバス
センスアンプ回路。 - 【請求項２】 前記スイッチング手段は、さらにインバ
ータを備え、前記伝送ゲートは、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの対で構成され、 前記ＮＭＯＳトランジスタには、前記センスアンプイネ
ーブル信号が入力され、 前記インバータは、前記センスアンプイネーブル信号を
反転し、前記ＰＭＯＳトランジスタに出力することを特
徴とする請求項１に記載のデータバスセンスアンプ回
路。 - 【請求項３】 センスアンプイネーブル信号によりデー
タバスラインに印加されたデータをセンシングするクロ
スカップル構造の増幅手段、 前記センスアンプイネーブル信号を入力されて前記増幅
手段にプリチャージ電圧を供給するプリチャージ手段、
及び前記センスアンプイネーブル信号を入力され、該セ
ンスアンプイネーブル信号のディスエーブル時にターン
オフし、該センスアンプイネーブル信号をディスエーブ
ル状態に維持させる複数個のスイッチング素子を備えた
スイッチング手段を備えて構成されていることを特徴と
するデータバスセンスアンプ回路。 - 【請求項４】 前記スイッチング手段は、さらにインバ
ータを備えており、 前記複数のスイッチング素子は、前記センスアンプイネ
ーブル信号がゲート端子に入力されるＮＭＯＳトランジ
スタ、及び該ＮＭＯＳトランジスタと接地との間に直列
接続され、前記センスアンプイネーブル信号が前記イン
バータによって反転されてゲート端子に入力されるＰＭ
ＯＳトランジスタを備えて構成されていることを特徴と
する請求項３に記載のデータバスセンスアンプ回路。 - 【請求項５】 センスアンプイネーブル信号によりデー
タバスラインに印加されたデータをセンシングするクロ
スカップル構造の増幅手段、 前記センスアンプイネーブル信号を入力されて前記増幅
手段にプリチャージ電圧を供給するプリチャージ手段、
及び前記センスアンプイネーブル信号を入力され、該セ
ンスアンプイネーブル信号のイネーブル時にターンオン
されて前記増幅手段のセンシング端子を接地させ、該セ
ンスアンプイネーブル信号のディスエーブル時にターン
オフし、該センスアンプイネーブル信号をディスエーブ
ル状態に維持させるスイッチング手段を備えて構成され
ていることを特徴とするデータバスセンスアンプ回路。 - 【請求項６】 前記スイッチング手段は、 インバータと、 前記センスアンプイネーブル信号が入力されるＮＭＯＳ
トランジスタ、及び及び前記センスアンプイネーブル信
号が前記インバータによって反転されて入力される第１
のＰＭＯＳトランジスタの対によって構成されている伝
送ゲートと、 前記伝送ゲートと接地との間に直列接続され、前記セン
スアンプイネーブル信号が前記インバータによって反転
されてゲート端子に入力される第２のＰＭＯＳトランジ
スタとを備えていることを特徴とする請求項５に記載の
データバスセンスアンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-061799 | 2000-10-20 | ||
| KR1020000061799A KR100546184B1 (ko) | 2000-10-20 | 2000-10-20 | 센스 앰프 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002150774A true JP2002150774A (ja) | 2002-05-24 |
Family
ID=19694490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001321446A Pending JP2002150774A (ja) | 2000-10-20 | 2001-10-19 | データバスセンスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6711079B2 (ja) |
| JP (1) | JP2002150774A (ja) |
| KR (1) | KR100546184B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257833A (ja) * | 2007-04-03 | 2008-10-23 | Taiwan Semiconductor Manufacturing Co Ltd | センス増幅回路およびセンス増幅方法 |
Families Citing this family (9)
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|---|---|---|---|---|
| KR100639202B1 (ko) * | 2000-11-01 | 2006-10-31 | 주식회사 하이닉스반도체 | 씨모스 센스 앰프 |
| US20040128416A1 (en) * | 2002-12-11 | 2004-07-01 | Tsvika Kurts | Apparatus and method for address bus power control |
| US7372746B2 (en) | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| US7298180B2 (en) * | 2005-11-17 | 2007-11-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Latch type sense amplifier |
| US7359265B2 (en) * | 2006-01-04 | 2008-04-15 | Etron Technology, Inc. | Data flow scheme for low power DRAM |
| KR100714281B1 (ko) * | 2006-04-28 | 2007-05-02 | 삼성전자주식회사 | 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭 |
| KR100864626B1 (ko) * | 2007-04-02 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
| KR20090119143A (ko) * | 2008-05-15 | 2009-11-19 | 삼성전자주식회사 | 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 |
| US11087800B1 (en) | 2020-04-10 | 2021-08-10 | Sandisk Technologies Llc | Sense amplifier architecture providing small swing voltage sensing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
| US5898619A (en) * | 1993-03-01 | 1999-04-27 | Chang; Ko-Min | Memory cell having a plural transistor transmission gate and method of formation |
| US5831897A (en) * | 1996-12-12 | 1998-11-03 | Stmicroelectronics, Inc. | SRAM memory cell design having complementary dual pass gates |
-
2000
- 2000-10-20 KR KR1020000061799A patent/KR100546184B1/ko not_active IP Right Cessation
-
2001
- 2001-10-18 US US09/978,789 patent/US6711079B2/en not_active Expired - Fee Related
- 2001-10-19 JP JP2001321446A patent/JP2002150774A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257833A (ja) * | 2007-04-03 | 2008-10-23 | Taiwan Semiconductor Manufacturing Co Ltd | センス増幅回路およびセンス増幅方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100546184B1 (ko) | 2006-01-24 |
| KR20020030985A (ko) | 2002-04-26 |
| US6711079B2 (en) | 2004-03-23 |
| US20020048207A1 (en) | 2002-04-25 |
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