JP2002149736A

JP2002149736A - 回路シミュレーション装置および回路シミュレーション方法

Info

Publication number: JP2002149736A
Application number: JP2000338769A
Authority: JP
Inventors: Koji Nishida; 康二西田; Yasushi Araki; 康司荒木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-11-07
Filing date: 2000-11-07
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】耐圧を検証すべき回路要素を簡易かつ迅速に
抽出する回路シミュレーションを提供する。【解決手段】電位情報記録部２８は、入力信号情報２
４に基づいて、回路の内部ノードの電位の最大値、最小
値を簡易的に算出する。電位差計算部３０は、内部ノー
ドの最大値、最小値から、内部回路に含まれる回路要素
の端子間の最大電位差を計算する。判定部３６は、プロ
セスに応じた回路要素の許容電位差と端子間の最大電位
差とを比較し、破壊するおそれのある回路要素を判定す
る。出力部３８は、抽出された回路要素を設計者に対し
て表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路シミュレーシ
ョン装置およびその方法に関する。

【０００２】

【従来の技術】半導体製造技術の微細化、半導体装置の
高集積化や回路の高機能化に伴って、回路設計の規模も
大規模化し、複雑化している。

【０００３】半導体基板上に形成されるトランジスタ等
の半導体装置を構成する素子の耐圧検証は、設計者の経
験によるところが大きい。従来、設計者は自己の経験に
基づいて注意すべきと判断した素子を抽出して、回路シ
ミュレーションで耐圧の検証を行なっていた。

【０００４】

【発明が解決しようとする課題】しかし、近年、半導体
集積回路が大規模化するにともない、設計者の経験によ
る素子抽出では、検証すべき素子に漏れが発生すること
が懸念される。また、経験の浅い設計者にとって、どの
ような素子に注意すべきであるかを判断することは容易
でない。このように、抽出のする素子を選定する作業を
人手で行なうのでは、設計業務に困難をきたしつつあ
る。

【０００５】本発明の目的は、回路情報から、各素子の
端子間に印加される最大、最小電位を簡易かつ迅速に求
め、耐圧が問題となるおそれのある素子を抽出すること
によって、耐圧検証を効率的に行なうことができる回路
シミュレーション装置およびその方法を提供することで
ある。

【０００６】

【課題を解決するための手段】請求項１に記載の回路シ
ミュレーション装置は、半導体装置に形成される集積回
路に対する回路シミュレーション装置であって、集積回
路の接続情報を記憶する回路接続情報記憶手段と、半導
体装置に与えられる、入力信号および複数の電源電位を
参照して、集積回路中における回路要素の複数の端子の
各最大電位および各最小電位を求めて保持する電位情報
記憶手段と、各最大電位および各最小電位を参照して、
回路要素に印加される最大電位差を算出する電位差計算
手段と、半導体装置を製造するプロセスにおける回路要
素の特性データを参照して最大電位差が許容値を超えて
いるか否かの判定結果を求める判定手段と、判定結果を
外部に出力する出力手段とを備える。

【０００７】請求項２に記載の回路シミュレーション装
置は、請求項１に記載の回路シミュレーション装置の構
成に加えて、集積回路は、第１の内部回路と、第１の内
部回路の出力を受ける第２の内部回路とを含み、電位情
報記憶手段は、第１、第２の内部回路ごとに、与えられ
る複数の電源電位のうちの最大電位を第１、第２の内部
回路が各々含む内部ノードの最大電位に設定し、第１、
第２の内部回路ごとに、与えられる複数の電源電位のう
ちの最小電位を第１、第２の内部回路が各々含む内部ノ
ードの最小電位に設定し、第２の内部回路の入力に接続
される第１の内部回路の内部ノードの最大電位、最小電
位を、入力に対応する内部ノードの最大電位、最小電位
に反映させ、接続情報は、内部ノードと回路要素の複数
の端子との接続関係を含む。

【０００８】請求項３に記載の回路シミュレーション装
置は、請求項２に記載の回路シミュレーション装置の構
成において、電位情報記憶手段は、指定された内部ノー
ドの最大電位、最小電位を所定の値に固定する。

【０００９】請求項４に記載の回路シミュレーション装
置は、請求項３に記載の回路シミュレーション装置の構
成において、指定された内部ノードは、半導体装置に与
えられる電源電位が供給されるノードである。

【００１０】請求項５に記載の回路シミュレーション装
置は、請求項３に記載の回路シミュレーション装置の構
成において、指定された内部ノードは、内部電源発生回
路の出力が与えられるノードである。

【００１１】請求項６に記載の回路シミュレーション装
置は、請求項１に記載の回路シミュレーション装置の構
成において、集積回路は、第１の内部回路と、第１の内
部回路の出力を受ける第２の内部回路とを含み、電位情
報記憶手段は、第１、第２の内部回路ごとに、与えられ
る複数の電源電位のうちの最大電位を第１、第２の内部
回路が各々含む内部ノードの最大電位および最小電位に
設定し、第１、第２の内部回路ごとに、与えられる複数
の電源電位のうちの最小電位を第１、第２の内部回路が
各々含む内部ノードの最小電位に設定し、最小電位の変
更が行なわれた内部ノードを抽出する。

【００１２】請求項７に記載の回路シミュレーション装
置は、請求項１に記載の回路シミュレーション装置の構
成において、集積回路は、第１の内部回路と、第１の内
部回路の出力を受ける第２の内部回路とを含み、電位情
報記憶手段は、第１、第２の内部回路ごとに、与えられ
る複数の電源電位のうちの最小電位を第１、第２の内部
回路が各々含む内部ノードの最大電位および最小電位に
設定し、第１、第２の内部回路ごとに、与えられる複数
の電源電位のうちの最大電位を第１、第２の内部回路が
各々含む内部ノードの最大電位に設定し、最大電位の変
更が行なわれた内部ノードを抽出する。

【００１３】請求項８に記載の回路シミュレーション装
置は、請求項１に記載の回路シミュレーション装置の構
成において、出力手段は、判定結果の出力に加えて、判
定結果に応じた回路シミュレーションのコマンドファイ
ルを作成して出力する。

【００１４】請求項９に記載の回路シミュレーション方
法は、半導体装置に形成される集積回路に対する回路シ
ミュレーション方法であって、集積回路の接続情報を入
力するステップと、半導体装置に与えられる、入力信号
および複数の電源電位を参照して、集積回路中における
回路要素の複数の端子の各最大電位および各最小電位を
求めるステップと、各最大電位および各最小電位を参照
して、回路要素に印加される最大電位差を算出するステ
ップと、半導体装置を製造するプロセスにおける回路要
素の特性データを参照して最大電位差が許容値を超えて
いるか否かの判定結果を求めるステップと、判定結果を
外部に出力するステップとを備える。

【００１５】請求項１０に記載の回路シミュレーション
方法は、請求項９に記載の回路シミュレーション方法の
構成に加えて、集積回路は、第１の内部回路と、第１の
内部回路の出力を受ける第２の内部回路とを含み、各最
大電位および各最小電位を求めるステップは、第１、第
２の内部回路ごとに、与えられる複数の電源電位のうち
の最大電位を第１、第２の内部回路が各々含む内部ノー
ドの最大電位に設定するステップと、第１、第２の内部
回路ごとに、与えられる複数の電源電位のうちの最小電
位を第１、第２の内部回路が各々含む内部ノードの最小
電位とするステップと、第２の内部回路の入力に接続さ
れる第１の内部回路の内部ノードの最大電位、最小電位
を、入力に対応する内部ノードの最大電位、最小電位に
反映させるステップとを含み、接続情報は、内部ノード
と回路要素の複数の端子との接続関係を含む。

【００１６】請求項１１に記載の回路シミュレーション
方法は、請求項１０に記載の回路シミュレーション方法
の構成に加えて、各最大電位および各最小電位を求める
ステップは、指定された内部ノードの最大電位、最小電
位を所定の値に固定するステップをさらに含む。

【００１７】請求項１２に記載の回路シミュレーション
方法は、請求項１１に記載の回路シミュレーション方法
の構成に加えて、指定された内部ノードは、半導体装置
に与えられる電源電位が供給されるノードである。

【００１８】請求項１３に記載の回路シミュレーション
方法は、請求項１１に記載の回路シミュレーション方法
の構成において、指定された内部ノードは、内部電源発
生回路の出力が与えられるノードである。

【００１９】請求項１４に記載の回路シミュレーション
方法は、請求項９に記載の回路シミュレーション方法の
構成に加えて、集積回路は、第１の内部回路と、第１の
内部回路の出力を受ける第２の内部回路とを含み、各最
大電位および各最小電位を求めるステップは、第１、第
２の内部回路ごとに、与えられる複数の電源電位のうち
の最大電位を第１、第２の内部回路が各々含む内部ノー
ドの最大電位および最小電位に設定するステップと、第
１、第２の内部回路ごとに、与えられる複数の電源電位
のうちの最小電位を第１、第２の内部回路が各々含む内
部ノードの最小電位とするステップと、最小電位の変更
が行なわれた内部ノードを抽出するステップとを含む。

【００２０】請求項１５に記載の回路シミュレーション
方法は、請求項９に記載の回路シミュレーション方法の
構成に加えて、集積回路は、第１の内部回路と、第１の
内部回路の出力を受ける第２の内部回路とを含み、各最
大電位および各最小電位を求めるステップは、第１、第
２の内部回路ごとに、与えられる複数の電源電位のうち
の最小電位を第１、第２の内部回路が各々含む内部ノー
ドの最大電位および最小電位に設定するステップと、第
１、第２の内部回路ごとに、与えられる複数の電源電位
のうちの最大電位を第１、第２の内部回路が各々含む内
部ノードの最大電位とするステップと、最大電位の変更
が行なわれた内部ノードを抽出するステップとを含む。

【００２１】請求項１６に記載の回路シミュレーション
方法は、請求項９に記載の回路シミュレーション方法の
構成に加えて、判定結果に応じた回路シミュレーション
のコマンドファイルを作成するステップをさらに備え
る。

【００２２】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態の回路シミュレーション装置の外観図であ
る。

【００２３】図１を参照して、回路シミュレーション装
置は、コンピュータ１と、コンピュータ１に指示を与え
るためのキーボード５およびマウス６と、コンピュータ
１により演算された結果等を表示するためのディスプレ
イ２と、コンピュータ１が実行するプログラムをそれぞ
れ読取るための磁気テープ装置３、ＣＤ−ＲＯＭ（Comp
act Disc-Read Only Memory）装置７および通信モデム
９とを含む。

【００２４】回路シミュレーションフローのプログラム
は、コンピュータ１で読取可能な記録媒体である磁気テ
ープ４またはＣＤ−ＲＯＭ８に記録され、磁気テープ装
置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られる。
または、通信回線を介して通信モデム９で読取られる。

【００２５】図２は、本発明の実施の形態の回路シミュ
レーション装置のハードウェア構成を示すブロック図で
ある。

【００２６】図２を参照して、コンピュータ１は、磁気
テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９
を介して読取られたプログラムを実行するためのＣＰＵ
（Central Processing Unit）１０と、コンピュータ１
の動作に必要なその他のプログラムおよびデータを記憶
するためのＲＯＭ（Read Only Memory）１１と、プログ
ラム、プログラム実行時のパラメータ、演算結果などを
記憶するためのＲＡＭ（Random Access Memory）１２
と、プログラムおよびデータなどを記憶するための磁気
ディスク１３とを含む。

【００２７】磁気テープ装置３、ＣＤ−ＲＯＭ装置７ま
たは通信モデム９により読取られたプログラムは、ＣＰ
Ｕ１０で実行され、回路シミュレーションフローが実行
される。

【００２８】コンピュータ１には、コンピュータ１に指
示を与えるためのキーボード５およびマウス６と、コン
ピュータ１により演算された結果等を表示するためのデ
ィスプレイ２と、シミュレーションの結果等を出力する
ためのプリンタ１４とが接続される。

【００２９】図３は、実施の形態１の回路シミュレーシ
ョン装置の構成を機能面から表わした図である。

【００３０】図３を参照して、回路シミュレーション装
置は、回路接続情報２２を記憶する回路接続情報記憶部
２６と、入力信号情報２４を参照して回路接続情報の各
ノードの電位情報を生成し回路接続情報記憶部に記憶さ
せる電位情報記憶部と、入力信号情報が反映され各ノー
ドの電位が決定した後に、回路に含まれる各素子の端子
間の電位差を計算する電位差計算部３０とを含む。

【００３１】回路シミュレーション装置は、さらに、製
造プロセスごとに異なる回路要素の耐圧値などの判定パ
ラメータを含むプロセス情報３２を記憶するプロセス情
報記憶部３４と、プロセス情報記憶部３４から判定パラ
メータを受け取り、電位差計算部３０で求められた各素
子の端子間の電位差と判定パラメータとを比較して設計
上注意すべき素子を抽出する判定部３６と、判定部３６
が抽出した結果を設計者に知らせるための出力部３８と
を含む。なお、出力先は、ディスプレイ、プリンタおよ
び電子データファイルなどがある。また、抽出結果を回
路図入力エディタなどのソフトウエアに引き渡して抽出
した素子をハイライト表示しても良い。

【００３２】図４は、本発明の回路シミュレーション装
置が素子抽出を行なう半導体装置の回路の一部を示した
回路図である。

【００３３】図４を参照して、第１の回路としてＮＡＮ
Ｄ回路４２が示され、第１の回路から出力を受ける第２
の回路としてインバータ４４が示される。

【００３４】ＮＡＮＤ回路４２は、ノードＮ１とノード
Ｎ６との間に接続されゲートがノードＮ２に接続される
ＰチャネルＭＯＳトランジスタ４６と、ノードＮ１とノ
ードＮ６との間に接続されゲートがノードＮ３に接続さ
れるＰチャネルＭＯＳトランジスタ４８と、ノードＮ６
とノードＮ４との間に接続されゲートがノードＮ３に接
続されるＮチャネルＭＯＳトランジスタ５０と、ノード
Ｎ４とノードＮ５との間に接続されゲートがノードＮ２
に接続されるＮチャネルＭＯＳトランジスタ５２とを含
む。

【００３５】ノードＮ１、Ｎ５には、それぞれ電源電位
ＶＤＤ、接地電位ＧＮＤが与えられる。ノードＮ２、Ｎ
３には、それぞれ入力信号ＩＮ１、ＩＮ２が与えられ
る。ノードＮ６からはＮＡＮＤ回路４２の出力信号が出
力される。

【００３６】インバータ４４は、ノードＮ７とノードＮ
１０との間に接続され、ゲートがノードＮ８に接続され
るＰチャネルＭＯＳトランジスタ５４と、ノードＮ１０
とノードＮ９との間に接続され、ゲートがノードＮ８に
接続されるＮチャネルＭＯＳトランジスタ５６とを含
む。

【００３７】ノードＮ７には、電源電位ＶＤＤ２が与え
られ、ノードＮ９には、基板電位ＶＢＢが与えられる。
ノードＮ１０からはインバータ４４の出力信号が出力さ
れる。

【００３８】なお、回路接続情報は、ＮＡＮＤ４２、イ
ンバータ４４等の単位回路ごとの内部回路要素の接続情
報と、その上位レベルの単位回路間の接続情報とを含ん
でいる。したがって、図４のＮＡＮＤ回路４２中のノー
ドＮ６がインバータ４４中のノードＮ８に接続されるこ
とも回路接続情報に含まれている。

【００３９】図５は、図３における入力信号情報２４の
内容を波形で示した波形図である。図５を参照して、電
源電位ＶＤＤは５Ｖの固定電位であり、接地電位ＧＮＤ
は０Ｖの固定電位であり、電源電位ＶＤＤ２は３．３Ｖ
の固定電位であり、基板電位ＶＢＢは−１Ｖの固定電位
である。

【００４０】また、入力信号ＩＮ１、ＩＮ２は、０Ｖ〜
５Ｖの間で変化する信号であることが示されている。

【００４１】次に、本実施の形態にかかる回路シミュレ
ーションフローについて説明する。図６は、実施の形態
１の発明の回路シミュレーションの動作を説明するため
のフローチャートである。

【００４２】図３、図６を参照して、ステップＳ１にお
いて、回路接続情報記憶部２６に回路接続情報２２が入
力され、記憶される。続いて、ステップＳ２において、
入力信号情報２４が解析初期状態として電位情報記憶部
２８に与えられる。たとえば、図５で説明した入力信号
情報の場合は、定常電源がＶＤＤ＝５Ｖ、ＧＮＤ＝０
Ｖ、ＶＤＤ２＝３．３Ｖ、ＶＢＢ＝−１Ｖであること
と、それらの電位がそれぞれ図４のノードＮ１、Ｎ５、
Ｎ７、Ｎ９に与えられていることとが解析初期状態とし
て設定される。

【００４３】電位情報記憶部２８は、入力信号情報２４
に含まれる複数の信号に対応する電位に応じて所定の順
序で内部ノードの電位を順次決定し、その結果を回路接
続情報記憶部２６の保持データに反映させる。入力信号
情報２４に含まれるすべての信号が内部ノードの電位に
反映されたとき各回路の内部ノードの電位の最大値、最
小値が決定される（ステップＳ３）。

【００４４】各回路の内部ノードの電位が定まると、次
に各回路に含まれている回路要素の端子間の電位差が計
算される（ステップＳ４）。回路要素には、各回路に含
まれているトランジスタや、キャパシタ、抵抗などが該
当する。

【００４５】続いて、プロセス情報３２に基づいて定め
られる各素子の端子間の最大許容耐圧値とステップＳ４
で求めた端子間の電位差とが比較される（ステップＳ
５）。

【００４６】製造プロセスに応じて、ゲート酸化膜厚Ｔ
ｏｘや層間絶縁膜の厚みが異なるため、プロセス情報３
２としては、各回路に含まれているトランジスタのゲー
ト-ドレイン間、ゲート−ソース間、ソース−ドレイン
間およびゲート−基板間にそれぞれ印加してよい電位差
の最大値が登録されている。他にも、プロセス情報３２
として、キャパシタの電極間に印加してよい電位差の最
大値や、抵抗の両端間に印加してよい電位差の最大値等
を登録しておけば、キャパシタや抵抗等の回路要素につ
いてもチェックが可能となる。

【００４７】耐圧値よりも端子間電位差が大きい素子
は、破壊のおそれがある素子として抽出される。そし
て、抽出結果が表示され（ステップＳ６）設計者は、信
頼性を検証すべき回路要素を知ることができる。

【００４８】さらに、ステップＳ７では、耐圧シミュレ
ーションの解析ファイルの作成が行なわれる。たとえ
ば、ＳＰＩＣＥ等のシミュレーションを使用する場合
は、抽出した素子の両端のノードの電位の変化をプロッ
トさせるために、.print[tran/dc] v(N10) v(N8) …の
ようなコマンドを含むファイルを自動生成する。ただ
し、v(N10) v(N8)は、抽出素子の端子に接続されるノー
ドの電位を示している。これにより、設計者の負担をさ
らに減らすことができる。

【００４９】設計者は、以上のフローで抽出された信頼
性を検証すべき回路要素について、詳細な耐圧シミュレ
ーション等を別途行なうことにより信頼性の高い回路を
設計することが可能となる。

【００５０】図７は、図６のフローチャートのステップ
Ｓ３の動作を詳細に説明するためのフローチャートであ
る。

【００５１】先に説明したように、解析初期状態とし
て、ノードＮ１、Ｎ５、Ｎ７、Ｎ９にそれぞれ５Ｖ、０
Ｖ、３．３Ｖ、−１Ｖが固定電源電位として与えられる
ことがわかっている。図４、図６を参照して、まず、第
１の回路に対応してｎが１に設定される（ステップＳ１
１）。たとえば、第１の回路が図４のＮＡＮＤ回路４２
である場合について以下説明を進める。

【００５２】第１の回路、すなわちＮＡＮＤ回路４２に
ついて、電源ノードの検出が行なわれる。解析初期状態
として固定電源電位が与えられるノードのうち、ＮＡＮ
Ｄ回路４２に含まれるノードが検出される（ステップＳ
１２）。

【００５３】ＮＡＮＤ回路４２については、ノードＮ
１、Ｎ５にそれぞれ５Ｖ、０Ｖが与えられることが検出
される。

【００５４】続いて、内部ノードＮ１〜Ｎ６の最大電
位、最小電位が求められる。なお、実施の形態１では、
簡易な処理でチェックを行なうため、固定電源電位が与
えられるノードＮ１、Ｎ５も他の内部ノードと同様の取
扱いがなされる。

【００５５】ノードＮ１の最大電位、最小電位をそれぞ
れＶｍａｘ（Ｎ１）、Ｖｍｉｎ（Ｎ１）のように表記す
ることにする。

【００５６】まず、内部ノードＮ１〜Ｎ６の最大電位、
最小電位とも、固定電源電位の最大値である５Ｖに設定
される（ステップＳ１３）。

【００５７】すなわち、Ｖｍａｘ（Ｎ１〜Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ１〜Ｎ
６）＝５Ｖとなる。

【００５８】続いて、固定電源電位のうち、最小値であ
る０Ｖに、内部ノードＮ１〜Ｎ６の最小電位が書換えら
れる（ステップＳ１４）。

【００５９】すなわち、Ｖｍａｘ（Ｎ１〜Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ１〜Ｎ
６）＝０Ｖとなる。

【００６０】つまり、第１の回路は、固定電源電位とし
て最大値５Ｖ、最小値０Ｖを受けるので、第１の回路の
内部ノードの電位は、最大でも５Ｖであり、最小でも０
Ｖであると考え、耐圧に注意すべき素子を抽出するため
の基準電位が算出されるのである。

【００６１】続いて、まだＮＡＮＤ回路４２以外にも回
路があるので、ｎに１が加えられ（ステップＳ１５，Ｓ
１６）、第２の回路について同様に内部ノードの最大電
位、最小電位が求められる。

【００６２】第２の回路が図４のインバータ４４である
場合について、以下説明を進める。第２の回路、すなわ
ちインバータ４４について、電源ノードの検出が行なわ
れる。解析初期状態として固定電源電位が与えられるノ
ードのうち、インバータ４４に含まれるノードが検出さ
れる（ステップＳ１２）。

【００６３】インバータ４４については、ノードＮ７、
Ｎ９にそれぞれ３．３Ｖ、−１Ｖが与えられることが検
出される。

【００６４】続いて、内部ノードＮ７〜Ｎ９の最大電
位、最小電位が求められる。実施の形態１では、固定電
源電位が与えられるノードＮ７、Ｎ９も他の内部ノード
と同様の取扱いがなされる。

【００６５】まず、内部ノードＮ７〜Ｎ１０の最大電
位、最小電位とも、固定電源電位の最大値である３．３
Ｖに設定される（ステップＳ１３）。すなわち、Ｖｍａｘ（Ｎ７〜Ｎ１０）＝３．３Ｖ、Ｖｍｉｎ（Ｎ７
〜Ｎ１０）＝３．３Ｖとなる。

【００６６】続いて、固定電源電位のうち、最小値であ
る−１Ｖに、内部ノードＮ７〜Ｎ１０の最小電位が書換
えられる（ステップＳ１４）。

【００６７】すなわち、Ｖｍａｘ（Ｎ７〜Ｎ１０）＝３．３Ｖ、Ｖｍｉｎ（Ｎ７
〜Ｎ１０）＝−１Ｖとなる。

【００６８】半導体装置に、他の回路が含まれていない
場合には、ｎが最終となるのでステップＳ１７に進む
（ステップＳ１５）。

【００６９】ステップＳ１７では、第１の回路〜第ｎの
回路の入力ノードの最大電位、最小電位に、内部ノード
の最大電位、最小電位を反映する。つまり、第２の回路
であるインバータ４４の入力ノードであるノードＮ８の
最大電位、最小電位には、その接続先であるＮＡＮＤ回
路４２の内部ノードＮ６の最大電位、最小電位が設定さ
れることになる。

【００７０】すなわち、Ｖｍａｘ（Ｎ８）＝５Ｖ、Ｖｍｉｎ（Ｎ８）＝０Ｖとなる。

【００７１】以上で内部ノードの最大電位、最小電位の
すべてが設定されたことになる。再び、図６を参照し
て、ステップＳ３が完了し、ステップＳ４において、回
路の要素の端子間の電圧の最大値、最小値が決定され
る。たとえば、ＰチャネルＭＯＳトランジスタ５４のゲ
ート−ドレイン間について計算例を示す。ＰチャネルＭ
ＯＳトランジスタ５４のゲートはノードＮ８に接続され
ているので、Ｖｍａｘ（Ｎ８）＝５Ｖ、Ｖｍｉｎ（Ｎ８）＝０Ｖが参照される。また、ＰチャネルＭＯＳトランジスタ５
４のドレインはノードＮ１０に接続されているので、Ｖｍａｘ（Ｎ１０）＝３．３Ｖ、Ｖｍｉｎ（Ｎ１０）＝
−１Ｖが参照される。

【００７２】したがって、ＰチャネルＭＯＳトランジス
タ５４のゲート−ドレイン間の最大電位差は、Ｖｍａｘ（Ｎ８）―Ｖｍｉｎ（Ｎ１０）＝６Ｖであると求められる。

【００７３】そして、このゲート−ドレイン間の最大電
位差が、半導体装置が製造されるプロセスの耐圧値を超
えていないことがステップＳ５でチェックされる。耐圧
値を超えている場合には、その回路素子が設計者にわか
るように表示される（ステップＳ６）。表示は、ディス
プレイ上に行なわれたり、プリンタに出力されたり、デ
ータファイルとして出力されたりする。

【００７４】また、先に説明したように、内部ノード名
を含む解析用のコマンドファイルを自動的に生成するよ
うにしても良い。

【００７５】したがって、実施の形態１で説明した回路
シミュレーション装置およびその方法は、破壊のおそれ
のある素子を抽出して設計者に知らせることができるの
で、設計者は、半導体装置全体のうち抽出された回路に
ついて耐圧検証を行なえばよい。すなわち、全体を耐圧
シミュレーションなどする必要がないので、簡易かつ迅
速に半導体装置の設計を行なうことが可能となる。［実施の形態２］半導体装置には、外部から与えられる
電源電位以外に内部で電源電位を発生させる回路を含む
ものがある。たとえば、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）などでは、データの読出、書込を効
率よく行なうためにワード線の活性化電位として昇圧電
位が与えられる。また、不揮発性半導体記憶装置である
フラッシュメモリでは、メモリセルのデータ消去、プロ
グラムの際にフローティングゲートに電子を注入した
り、引き抜いたりするために、およそ１０Ｖ程度の高い
電位を内部発生する場合がある。

【００７６】図８は、昇圧回路を含む半導体装置の一部
を示した回路図である。図８を参照して、この半導体装
置は、昇圧回路６２と、ＮＡＮＤ回路６３とを含む。

【００７７】ＮＡＮＤ回路６３は、ノードＮ２０とノー
ドＮ２５との間に接続されゲートがノードＮ２１に接続
されるＰチャネルＭＯＳトランジスタ６４と、ノードＮ
２０とノードＮ２５との間に接続されゲートがノードＮ
２２に接続されるＰチャネルＭＯＳトランジスタ６６
と、ノードＮ２５とノードＮ２３との間に接続されゲー
トがノードＮ２２に接続されるＮチャネルＭＯＳトラン
ジスタ６８と、ノードＮ２３とノードＮ２４との間に接
続されゲートがノードＮ２１に接続されるＮチャネルＭ
ＯＳトランジスタ７０とを含む。

【００７８】ノードＮ２０、Ｎ２４には、それぞれ昇圧
電位ＶＤＨ、接地電位ＧＮＤが与えられる。ノードＮ２
１、Ｎ２２には、それぞれ入力信号ＩＮ１、ＩＮ２が与
えられる。ノードＮ２５からはＮＡＮＤ回路６３の出力
信号が出力される。

【００７９】このような内部電源電位を発生する昇圧回
路等を含む場合には、実施の形態１で説明したフローに
さらに工夫が必要となる。

【００８０】図９は、実施の形態２の発明の回路シミュ
レーションの動作を説明するためのフローチャートであ
る。

【００８１】図９を参照して、実施の形態２の発明の回
路シミュレーションの動作フローは、図６に示した実施
の形態１の動作フローにおいて、ステップＳ２とステッ
プＳ３の間にさらにステップＳ２１を含む点が図６のフ
ローと異なる。

【００８２】実施の形態２では、昇圧回路等のように内
部で電源電位を発生する回路の出力が与えられる内部ノ
ードと、その内部ノードに供給される内部電源電位とを
予め登録することができる。ステップＳ２１では、内部
で発生される電源電位が外部から与えられる固定電位と
同様に扱われるように、解析初期状態にこの内部電源電
位の値と、内部電源電位が供給されるノード名とが追加
される。

【００８３】すると、実施の形態１で説明したように、
ステップＳ３において、トランジスタ６４，６６，６
８，７０に接続される各ノードの電位は、まず電位ＶＤ
Ｈ側から決定される。たとえば、ＶＤＨが１０Ｖの場合
には、まず、Ｖｍａｘ（Ｎ２０〜Ｎ２５）＝１０Ｖ、Ｖｍｉｎ（Ｎ２
０〜Ｎ２５）＝１０Ｖと設定される。その後、最小電位が接地電位ＧＮＤに書
き換わり、Ｖｍａｘ（Ｎ２０〜Ｎ２５）＝１０Ｖ、Ｖｍｉｎ（Ｎ２
０〜Ｎ２５）＝０Ｖとなる。

【００８４】したがって、実施の形態２で説明した回路
シミュレーション装置およびその方法は、昇圧回路等の
電源発生回路を内部に含む回路構成の半導体装置の場合
でも、破壊のおそれのある素子を抽出して設計者に知ら
せることができる。［実施の形態３］図１０は、実施の形態３の発明の回路
シミュレーションの動作を説明するためのフローチャー
トである。

【００８５】図１０を参照して、実施の形態３の発明の
回路シミュレーションの動作フローは、図７に示した実
施の形態１の動作フローにおいて、ステップＳ１２とス
テップＳ１３の間にさらにステップＳ３１を含む点が図
７のフローと異なる。

【００８６】図４の回路についてシミュレーションを行
なう場合について考えると、まず、第１の回路に対応し
てｎが１に設定される（ステップＳ１１）。たとえば、
第１の回路が図４のＮＡＮＤ回路４２である場合につい
て以下説明を進める。

【００８７】第１の回路、すなわちＮＡＮＤ回路４２に
ついて、電源ノードの検出が行なわれる。解析初期状態
として固定電源電位が与えられるノードのうち、ＮＡＮ
Ｄ回路４２に含まれるノードが検出される（ステップＳ
１２）。

【００８８】ＮＡＮＤ回路４２については、ノードＮ
１、Ｎ５にそれぞれ５Ｖ、０Ｖが与えられることが検出
される。

【００８９】まず、固定電源電位が与えられる内部ノー
ドＮ１、Ｎ５の最大電位、最小電位は、対応する固定電
位に固定される（ステップＳ３１）。

【００９０】すなわち、Ｖｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５ＶＶｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖと設定され、以後この値は変更されることはない。

【００９１】他の内部ノードについては、実施の形態１
の場合と同様に最大電位、最小電位が決定されていく。

【００９２】まず、内部ノードＮ４、Ｎ６の最大電位、
最小電位とも、固定電源電位の最大値である５Ｖに設定
される（ステップＳ１３）。

【００９３】すなわち、Ｖｍａｘ（Ｎ４）＝５Ｖ、Ｖｍｉｎ（Ｎ４）＝５ＶＶｍａｘ（Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ６）＝５ＶＶｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５ＶＶｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖとなる。

【００９４】続いて、固定電源電位のうち、最小値であ
る０Ｖに、内部ノードＮ４、Ｎ６の最小電位が書換えら
れる（ステップＳ１４）。

【００９５】すなわち、Ｖｍａｘ（Ｎ４）＝５Ｖ、Ｖｍｉｎ（Ｎ４）＝０ＶＶｍａｘ（Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ６）＝０ＶＶｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５ＶＶｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖとなる。このように、さらに詳細な電位の解析が可能と
なる。

【００９６】以降の動作は、実施の形態１の場合と同様
であるので、説明は繰返さない。以上説明したように、
実施の形態３の回路シミュレーション方法によると、各
内部ノードの最大電位、最小電位をより忠実に反映でき
るので、抽出すべき素子をより絞り込むことができる。
したがって、耐圧検証のさらなる効率化を図ることがで
きる。［実施の形態４］回路検証に際しては、複数の電源電位
が衝突する経路の確認が必要である場合が多い。このよ
うな経路上にあるトランジスタのゲートに不適切な入力
信号が与えられていると、貫通電流が生じ、過大な消費
電流が流れたり、内部電源電位の低下を引き起こしたり
する。

【００９７】図１１は、実施の形態４の発明の回路シミ
ュレーションの動作を説明するためのフローチャートで
ある。

【００９８】図１１を参照して、実施の形態４の発明の
回路シミュレーションの動作フローは、図１０に示した
実施の形態１の動作フローにおいて、ステップＳ１１の
前にさらにステップＳ４１を含み、ステップＳ１４とス
テップＳ１５の間にさらにステップＳ４２を含む点が図
１０のフローと異なる。

【００９９】図４の回路についてシミュレーションを行
なう場合について考えると、衝突する電源数ｍを設定す
る（ステップＳ４１）。例として、ｍが２の場合につい
て説明を進める。

【０１００】第１の回路に対応してｎが１に設定される
（ステップＳ１１）。たとえば、第１の回路が図４のＮ
ＡＮＤ回路４２である場合について以下説明を進める。

【０１０１】第１の回路、すなわちＮＡＮＤ回路４２に
ついて、電源ノードの検出が行なわれる。解析初期状態
として固定電源電位が与えられるノードのうち、ＮＡＮ
Ｄ回路４２に含まれるノードが検出される（ステップＳ
１２）。

【０１０２】実施の形態４では、各内部ノードに対応し
て、Ｖｍａｘ、Ｖｍｉｎの他に書換回数Ｓが情報として
保持される。ノードＮ１に対応する書換回数をＳ（Ｎ
１）と表記することとする。

【０１０３】ＮＡＮＤ回路４２については、ノードＮ
１、Ｎ５にそれぞれ５Ｖ、０Ｖが与えられることが検出
される。

【０１０４】まず、固定電源電位が与えられる内部ノー
ドＮ１、Ｎ５の最大電位、最小電位は、対応する固定電
位に固定される（ステップＳ３１）。

【０１０５】すなわち、Ｖｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５Ｖ、Ｓ
（Ｎ１）＝１Ｖｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖ、Ｓ
（Ｎ５）＝１と設定され、以後この値は変更されることはない。

【０１０６】他の内部ノードについては、実施の形態１
の場合と同様に最大電位、最小電位が決定されていく。

【０１０７】まず、内部ノードＮ４、Ｎ６の最大電位、
最小電位とも、固定電源電位の最大値である５Ｖに設定
される（ステップＳ１３）。

【０１０８】すなわち、Ｖｍａｘ（Ｎ４）＝５Ｖ、Ｖｍｉｎ（Ｎ４）＝５Ｖ、Ｓ
（Ｎ４）＝１Ｖｍａｘ（Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ６）＝５Ｖ、Ｓ
（Ｎ６）＝１Ｖｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５Ｖ、Ｓ
（Ｎ１）＝１Ｖｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖ、Ｓ
（Ｎ５）＝１となる。

【０１０９】続いて、固定電源電位のうち、最小値であ
る０Ｖに、内部ノードＮ４、Ｎ６の最小電位が書換えら
れる（ステップＳ１４）。

【０１１０】すなわち、Ｖｍａｘ（Ｎ４）＝５Ｖ、Ｖｍｉｎ（Ｎ４）＝０Ｖ、Ｓ
（Ｎ４）＝２Ｖｍａｘ（Ｎ６）＝５Ｖ、Ｖｍｉｎ（Ｎ６）＝０Ｖ、Ｓ
（Ｎ６）＝２Ｖｍａｘ（Ｎ１）＝５Ｖ、Ｖｍｉｎ（Ｎ１）＝５Ｖ、Ｓ
（Ｎ１）＝１Ｖｍａｘ（Ｎ５）＝０Ｖ、Ｖｍｉｎ（Ｎ５）＝０Ｖ、Ｓ
（Ｎ５）＝１となる。

【０１１１】続いて、最小値の書換がｍ回以上発生した
内部ノードが抽出される。先に述べたように、ｍが２の
場合について説明しているので、書換回数Ｓが２以上の
内部ノードが検索され、抽出される。Ｓが２以上となっ
ているのはノードＮ４、Ｎ６であるので、これらのノー
ドが抽出され、最終的には設計者に対して通知される。

【０１１２】以降の動作は、実施の形態１の場合と同様
であるので、説明は繰返さない。説明の簡単のため、対
象とする回路例にＮＡＮＤ回路４２を用い、ｍが２の場
合について説明した。実施の形態４の発明は、ｍを３以
上に設定することにより、特に複数の電源電位を受ける
回路の内部ノードを抽出することができる。

【０１１３】この場合には、図１１のフローチャートに
おいて、与えられる電源電位を大きい順に並べておき、
まずステップＳ１３を実行する。その次に、２番目に大
きい電源電位について各内部ノードの最小値Ｖｍｉｎを
書換え、３番目以降も同様に最小値Ｖｍｉｎを書換えて
いき、最後にステップＳ１４を行なう。すると、書換回
数Ｓがその内部ノードが変化する可能性のある電源電位
の数になる。適宜、ｍを指定することにより、多くの回
路の中から電源間の貫通電流が流れるおそれのある回路
を簡易かつ迅速に抽出することが可能となる。［実施の形態４の変形例］図１２は、実施の形態４の変
形例の発明の回路シミュレーションの動作を説明するた
めのフローチャートである。

【０１１４】図１２を参照して、実施の形態４の変形例
の発明の回路シミュレーションの動作フローは、図１１
に示した実施の形態４の動作フローにおいて、ステップ
Ｓ１３、Ｓ１４に代えてステップＳ５１、Ｓ５２を含む
点が図１１のフローと異なる。

【０１１５】ステップＳ５１では、固定電位を受ける内
部ノードを除く内部ノードのＶｍａｘ、Ｖｍｉｎが、固
定電源電位の最小値に設定される。そして、ステップＳ
５２において、内部ノードのＶｍａｘが更新される。

【０１１６】すなわち、実施の形態４では、Ｖｍｉｎが
更新される場合を示したが、図１１で示すようにＶｍａ
ｘ側を更新するようにしても良い。

【０１１７】実施の形態４の変形例によっても、実施の
形態４の場合と同様に適宜、ｍを指定することにより、
多くの回路の中から電源間の貫通電流が流れるおそれの
ある回路を簡易かつ迅速に抽出することが可能となる。

【０１１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１９】

【発明の効果】請求項１、２に記載の回路シミュレーシ
ョン装置は、簡易な処理により端子間最大許容電位差を
確認すべき回路要素を抽出するので、設計者が迅速に回
路検証を行なうことができる。

【０１２０】請求項３〜５に記載の回路シミュレーショ
ン装置は、請求項１に記載の回路シミュレーション装置
の奏する効果に加えて、指定された内部ノードの電位を
固定するので、より詳細な電位の解析が可能となり、抽
出する回路要素を絞り込むことができる。

【０１２１】請求項６、７に記載の回路シミュレーショ
ン装置は、請求項１に記載の回路シミュレーション装置
の奏する効果に加えて、複数電源電位が衝突し、貫通電
流が流れるおそれのある内部ノードを抽出することがで
きる。

【０１２２】請求項８に記載の回路シミュレーション装
置は、請求項１に記載の回路シミュレーション装置の奏
する効果に加えて、設計者が、作成されたコマンドファ
イルを使用して、回路要素の耐圧等の検証シミュレーシ
ョンをすることができ、設計者の負担を減らすことがで
きる。

【０１２３】請求項９、１０に記載の回路シミュレーシ
ョン方法は、簡易な処理により端子間最大許容電位差を
確認すべき回路要素を抽出するので、設計者が迅速に回
路検証を行なうことができる。

【０１２４】請求項１１〜１３に記載の回路シミュレー
ション方法は、請求項９に記載の回路シミュレーション
方法の奏する効果に加えて、指定された内部ノードの電
位を固定するので、より詳細な電位の解析が可能とな
り、抽出する回路要素を絞り込むことができる。

【０１２５】請求項１４、１５に記載の回路シミュレー
ション方法は、請求項９に記載の回路シミュレーション
方法の奏する効果に加えて、複数電源電位が衝突し、貫
通電流が流れるおそれのある内部ノードを抽出すること
ができる。

【０１２６】請求項１６に記載の回路シミュレーション
方法は、請求項９に記載の回路シミュレーション方法の
奏する効果に加えて、設計者が、作成されたコマンドフ
ァイルを使用して、回路要素の耐圧等の検証シミュレー
ションをすることができ、設計者の負担を減らすことが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の回路シミュレーション
装置の外観図である。

【図２】本発明の実施の形態の回路シミュレーション
装置のハードウェア構成を示すブロック図である。

【図３】実施の形態１の回路シミュレーション装置の
構成を機能面から表わした図である。

【図４】本発明の回路シミュレーション装置が素子抽
出を行なう半導体装置の回路の一部を示した回路図であ
る。

【図５】図３における入力信号情報２４の内容を波形
で示した波形図である。

【図６】実施の形態１の発明の回路シミュレーション
の動作を説明するためのフローチャートである。

【図７】図６のフローチャートのステップＳ３の動作
を詳細に説明するためのフローチャートである。

【図８】昇圧回路を含む半導体装置の一部を示した回
路図である。

【図９】実施の形態２の発明の回路シミュレーション
の動作を説明するためのフローチャートである。

【図１０】実施の形態３の発明の回路シミュレーショ
ンの動作を説明するためのフローチャートである。

【図１１】実施の形態４の発明の回路シミュレーショ
ンの動作を説明するためのフローチャートである。

【図１２】実施の形態４の変形例の発明の回路シミュ
レーションの動作を説明するためのフローチャートであ
る。

【符号の説明】

１コンピュータ、２ディスプレイ、３磁気テープ
装置、４磁気テープ、５キーボード、６マウス、
７ＣＤ−ＲＯＭ装置、９通信モデム、１３磁気ディ
スク、１４プリンタ、２２回路接続情報、２４入
力信号情報、２６回路接続情報記憶部、２８電位情
報記憶部、３０電位差計算部、３２プロセス情報、３
４プロセス情報記憶部、３６判定部、３８出力
部、４２ＮＡＮＤ回路、４４インバータ、６２昇
圧回路、６３ＮＡＮＤ回路。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G032 AC08 AD01 AE09 AE10 5B046 AA08 BA03 JA04 5F064 BB05 BB07 BB14 CC09 CC22 CC23 HH02 HH06 HH09 HH10 HH14

Claims

【特許請求の範囲】

【請求項１】半導体装置に形成される集積回路に対す
る回路シミュレーション装置であって、前記集積回路の接続情報を記憶する回路接続情報記憶手
段と、前記半導体装置に与えられる、入力信号および複数の電
源電位を参照して、前記集積回路中における回路要素の
複数の端子の各最大電位および各最小電位を求めて保持
する電位情報記憶手段と、各前記最大電位および各前記最小電位を参照して、前記
回路要素に印加される最大電位差を算出する電位差計算
手段と、前記半導体装置を製造するプロセスにおける前記回路要
素の特性データを参照して前記最大電位差が許容値を超
えているか否かの判定結果を求める判定手段と、前記判定結果を外部に出力する出力手段とを備える、回
路シミュレーション装置。
【請求項２】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、前記電位情報記憶手段は、前記第１、第２の内部回路ご
とに、与えられる複数の電源電位のうちの最大電位を前
記第１、第２の内部回路が各々含む内部ノードの最大電
位に設定し、前記第１、第２の内部回路ごとに、与えら
れる複数の電源電位のうちの最小電位を前記第１、第２
の内部回路が各々含む前記内部ノードの最小電位に設定
し、前記第２の内部回路の入力に接続される前記第１の
内部回路の内部ノードの最大電位、最小電位を、前記入
力に対応する内部ノードの最大電位、最小電位に反映さ
せ、前記接続情報は、前記内部ノードと前記回路要素の複数の前記端子との接
続関係を含む、請求項１に記載の回路シミュレーション
装置。
【請求項３】前記電位情報記憶手段は、指定された内
部ノードの前記最大電位、前記最小電位を所定の値に固
定する、請求項２に記載の回路シミュレーション装置。
【請求項４】前記指定された内部ノードは、前記半導
体装置に与えられる電源電位が供給されるノードであ
る、請求項３に記載の回路シミュレーション装置。
【請求項５】前記指定された内部ノードは、内部電源
発生回路の出力が与えられるノードである、請求項３に
記載の回路シミュレーション装置。
【請求項６】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、前記電位情報記憶手段は、前記第１、第２の内部回路ご
とに、与えられる複数の電源電位のうちの最大電位を前
記第１、第２の内部回路が各々含む内部ノードの最大電
位および最小電位に設定し、前記第１、第２の内部回路
ごとに、与えられる複数の電源電位のうちの最小電位を
前記第１、第２の内部回路が各々含む前記内部ノードの
最小電位に設定し、最小電位の変更が行なわれた前記内
部ノードを抽出する、請求項１に記載の回路シミュレー
ション装置。
【請求項７】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、前記電位情報記憶手段は、前記第１、第２の内部回路ご
とに、与えられる複数の電源電位のうちの最小電位を前
記第１、第２の内部回路が各々含む内部ノードの最大電
位および最小電位に設定し、前記第１、第２の内部回路
ごとに、与えられる複数の電源電位のうちの最大電位を
前記第１、第２の内部回路が各々含む前記内部ノードの
最大電位に設定し、最大電位の変更が行なわれた前記内
部ノードを抽出する、請求項１に記載の回路シミュレー
ション装置。
【請求項８】前記出力手段は、前記判定結果の出力に
加えて、前記判定結果に応じた回路シミュレーションの
コマンドファイルを作成して出力する、請求項１に記載
の回路シミュレーション装置。
【請求項９】半導体装置に形成される集積回路に対す
る回路シミュレーション方法であって、前記集積回路の接続情報を入力するステップと、前記半導体装置に与えられる、入力信号および複数の電
源電位を参照して、前記集積回路中における回路要素の
複数の端子の各最大電位および各最小電位を求めるステ
ップと、各前記最大電位および各前記最小電位を参照して、前記
回路要素に印加される最大電位差を算出するステップ
と、前記半導体装置を製造するプロセスにおける前記回路要
素の特性データを参照して前記最大電位差が許容値を超
えているか否かの判定結果を求めるステップと、前記判定結果を外部に出力するステップとを備える、回
路シミュレーション方法。
【請求項１０】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、各最大電位および各最小電位を求める前記ステップは、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最大電位を前記第１、第２の内部回路が
各々含む内部ノードの最大電位に設定するステップと、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最小電位を前記第１、第２の内部回路が
各々含む前記内部ノードの最小電位とするステップと、前記第２の内部回路の入力に接続される前記第１の内部
回路の内部ノードの最大電位、最小電位を、前記入力に
対応する内部ノードの最大電位、最小電位に反映させる
ステップとを含み、前記接続情報は、前記内部ノードと前記回路要素の複数の前記端子との接
続関係を含む、請求項９に記載の回路シミュレーション
方法。
【請求項１１】各最大電位および各最小電位を求める
前記ステップは、指定された内部ノードの前記最大電位、前記最小電位を
所定の値に固定するステップをさらに含む、請求項１０
に記載の回路シミュレーション方法。
【請求項１２】前記指定された内部ノードは、前記半
導体装置に与えられる電源電位が供給されるノードであ
る、請求項１１に記載の回路シミュレーション方法。
【請求項１３】前記指定された内部ノードは、内部電
源発生回路の出力が与えられるノードである、請求項１
１に記載の回路シミュレーション方法。
【請求項１４】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、各最大電位および各最小電位を求める前記ステップは、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最大電位を前記第１、第２の内部回路が
各々含む内部ノードの最大電位および最小電位に設定す
るステップと、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最小電位を前記第１、第２の内部回路が
各々含む前記内部ノードの最小電位とするステップと、最小電位の変更が行なわれた前記内部ノードを抽出する
ステップとを含む、請求項９に記載の回路シミュレーシ
ョン方法。
【請求項１５】前記集積回路は、第１の内部回路と、前記第１の内部回路の出力を受ける第２の内部回路とを
含み、各最大電位および各最小電位を求める前記ステップは、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最小電位を前記第１、第２の内部回路が
各々含む内部ノードの最大電位および最小電位に設定す
るステップと、前記第１、第２の内部回路ごとに、与えられる複数の電
源電位のうちの最大電位を前記第１、第２の内部回路が
各々含む前記内部ノードの最大電位とするステップと、最大電位の変更が行なわれた前記内部ノードを抽出する
ステップとを含む、請求項９に記載の回路シミュレーシ
ョン方法。
【請求項１６】前記判定結果に応じた回路シミュレー
ションのコマンドファイルを作成するステップをさらに
備える、請求項９に記載の回路シミュレーション方法。