JP2002142356A - 電源回路および非接触ｉｃカード - Google Patents
電源回路および非接触ｉｃカードInfo
- Publication number
- JP2002142356A JP2002142356A JP2000334025A JP2000334025A JP2002142356A JP 2002142356 A JP2002142356 A JP 2002142356A JP 2000334025 A JP2000334025 A JP 2000334025A JP 2000334025 A JP2000334025 A JP 2000334025A JP 2002142356 A JP2002142356 A JP 2002142356A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- current
- supply voltage
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 22
- 230000007257 malfunction Effects 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 5
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 4
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
- G05F1/656—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc using variable impedances in series and in parallel with the load as final control devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Computer Networks & Wireless Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
- Credit Cards Or The Like (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 回路の負荷変動によって生じる電流変動分を
補償することにより、電源ノイズおよび電源電圧変動を
抑制し、高性能な電源回路を実現する。 【解決手段】 リニアレギュレータ２００を用いてデジ
タル回路３００の負荷変動によって生じる電流変動分を
モニターし、その電流変動分を電流補償回路４００によ
り電源電圧ＡＶＤＤからグランドＶＳＳに補償電流とし
て流すことにより、電源ＡＶＤＤの負荷インピーダンス
を常に一定とする。その結果、電源電圧ＡＶＤＤの変動
およびノイズが低減され、高性能な電源回路１が得られ
る。
補償することにより、電源ノイズおよび電源電圧変動を
抑制し、高性能な電源回路を実現する。 【解決手段】 リニアレギュレータ２００を用いてデジ
タル回路３００の負荷変動によって生じる電流変動分を
モニターし、その電流変動分を電流補償回路４００によ
り電源電圧ＡＶＤＤからグランドＶＳＳに補償電流とし
て流すことにより、電源ＡＶＤＤの負荷インピーダンス
を常に一定とする。その結果、電源電圧ＡＶＤＤの変動
およびノイズが低減され、高性能な電源回路１が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、回路の負荷変動に
より生じる電流変動分を補償することにより、電源ノイ
ズや電源電圧変動を抑制することができる電源回路およ
びそれを用いた非接触ＩＣカードに関する。
より生じる電流変動分を補償することにより、電源ノイ
ズや電源電圧変動を抑制することができる電源回路およ
びそれを用いた非接触ＩＣカードに関する。
【０００２】
【従来の技術】通常、アナログ回路やデジタル回路等の
電子回路は、電源電圧を印加することにより作動する。
このときに回路に流れる電流は、回路動作により異な
る。特に、ＣＰＵやロジック回路、メモリ等のデジタル
回路においては、電流変動が大きい。このような電流変
動は、電源ノイズや電源電圧変動となって現れる。以下
に、電源ノイズが発生するメカニズムについて説明す
る。
電子回路は、電源電圧を印加することにより作動する。
このときに回路に流れる電流は、回路動作により異な
る。特に、ＣＰＵやロジック回路、メモリ等のデジタル
回路においては、電流変動が大きい。このような電流変
動は、電源ノイズや電源電圧変動となって現れる。以下
に、電源ノイズが発生するメカニズムについて説明す
る。
【０００３】図１１は、従来の半導体集積回路の構成を
示す図である。この半導体集積回路３は、デジタル回路
３００とアナログ回路３１０とからなり、デジタル回路
３００はＣＰＵ３０１やメモリ３０２からなる。この半
導体集積回路３には、外部からインダクタＬ１を通じて
電源電圧ＶＤＤが与えられている。インダクタＬ１は、
配線やボンディングワイヤ等により生じる寄生インダク
タであり、その値は例えば数ｎＦ程度である。このと
き、チップ（半導体集積回路）内の内部電源電圧はＶＤ
Ｄ１となる。
示す図である。この半導体集積回路３は、デジタル回路
３００とアナログ回路３１０とからなり、デジタル回路
３００はＣＰＵ３０１やメモリ３０２からなる。この半
導体集積回路３には、外部からインダクタＬ１を通じて
電源電圧ＶＤＤが与えられている。インダクタＬ１は、
配線やボンディングワイヤ等により生じる寄生インダク
タであり、その値は例えば数ｎＦ程度である。このと
き、チップ（半導体集積回路）内の内部電源電圧はＶＤ
Ｄ１となる。
【０００４】ここで、デジタル回路３００とアナログ回
路３１０とにより消費される電流Ｉ１が図１２（ｂ）に
示すように変化した場合を考えると、チップ内の電源電
圧ＶＤＤ１は図１２（ａ）に示すように、電流Ｉ１の変
化点で変動を起こす。
路３１０とにより消費される電流Ｉ１が図１２（ｂ）に
示すように変化した場合を考えると、チップ内の電源電
圧ＶＤＤ１は図１２（ａ）に示すように、電流Ｉ１の変
化点で変動を起こす。
【０００５】このような電源ノイズは、アナログ回路３
１０の回路動作には大きく影響する。例えば、ヒステリ
シス特性を有するコンパレータの場合には、電源電圧Ｖ
ＤＤ１の変動によって比較値の極性が変わり、誤動作を
引き起こすこともある。また、増幅器においても、電源
電圧変動成分が付加されて信号の品質が劣化するという
問題がある。以下に、アナログ回路の誤動作や特性劣化
について、具体例を示す。
１０の回路動作には大きく影響する。例えば、ヒステリ
シス特性を有するコンパレータの場合には、電源電圧Ｖ
ＤＤ１の変動によって比較値の極性が変わり、誤動作を
引き起こすこともある。また、増幅器においても、電源
電圧変動成分が付加されて信号の品質が劣化するという
問題がある。以下に、アナログ回路の誤動作や特性劣化
について、具体例を示す。
【０００６】図１３は、ヒステリシス特性を有するコン
パレータの入出力特性を示す図である。一般に、コンパ
レータは、基準電圧に対して入力電圧が高いときにＨＩ
ＧＨ状態になり、基準電圧に対して入力電圧が低いとき
にＬＯＷ状態になる。これに対して、ヒステリシス特性
を有するコンパレータにおいては、図１３に示すよう
に、入力電圧（入力信号Ｖｉｎ）が基準電圧Ｖｒｅｆ１
に対してオフセット電圧を加えたレベルＶＨ以上になる
と出力信号ＶｏｕｔがＨＩＧＨ状態になり、入力電圧
（入力信号Ｖｉｎ）が基準電圧Ｖｒｅｆ１に対してオフ
セット電圧を引いたレベルＶＬ以下になると出力信号Ｖ
ｏｕｔがＬＯＷ状態になる。ここで、ヒステリシス特性
を有するコンパレータの出力がＨＩＧＨ状態であり、入
力電圧が基準電圧Ｖｒｅｆ１と等しい場合を考える。こ
の場合に、電源ノイズにより入力電圧がＶＬ以下に下が
ったとすると、コンパレータの出力はＨＩＧＨ状態から
ＬＯＷ状態になり、元の値（ＨＩＧＨ状態）に戻ること
はない。
パレータの入出力特性を示す図である。一般に、コンパ
レータは、基準電圧に対して入力電圧が高いときにＨＩ
ＧＨ状態になり、基準電圧に対して入力電圧が低いとき
にＬＯＷ状態になる。これに対して、ヒステリシス特性
を有するコンパレータにおいては、図１３に示すよう
に、入力電圧（入力信号Ｖｉｎ）が基準電圧Ｖｒｅｆ１
に対してオフセット電圧を加えたレベルＶＨ以上になる
と出力信号ＶｏｕｔがＨＩＧＨ状態になり、入力電圧
（入力信号Ｖｉｎ）が基準電圧Ｖｒｅｆ１に対してオフ
セット電圧を引いたレベルＶＬ以下になると出力信号Ｖ
ｏｕｔがＬＯＷ状態になる。ここで、ヒステリシス特性
を有するコンパレータの出力がＨＩＧＨ状態であり、入
力電圧が基準電圧Ｖｒｅｆ１と等しい場合を考える。こ
の場合に、電源ノイズにより入力電圧がＶＬ以下に下が
ったとすると、コンパレータの出力はＨＩＧＨ状態から
ＬＯＷ状態になり、元の値（ＨＩＧＨ状態）に戻ること
はない。
【０００７】このような問題を解決するために、従来か
ら、アナログ回路とデジタル回路の電源を分離したり、
チップ内で電源電圧ＶＤＤ１とグランドＶＳＳ間に容量
Ｃｐａｓｓを形成して電源電圧変動を抑制する方法が用
いられてきた。
ら、アナログ回路とデジタル回路の電源を分離したり、
チップ内で電源電圧ＶＤＤ１とグランドＶＳＳ間に容量
Ｃｐａｓｓを形成して電源電圧変動を抑制する方法が用
いられてきた。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たような方法では、チップのピン（端子）数の増加や、
チップ内に形成される容量の面積増大を招く。Ｃｐａｓ
ｓの値としては１μＦ以上が望まれるが、チップ内で形
成可能な容量値は標準ＣＭＯＳプロセスで１ｎＦ程度で
あり、回路の大きな負荷変動に対しては効果があまり得
られない。
たような方法では、チップのピン（端子）数の増加や、
チップ内に形成される容量の面積増大を招く。Ｃｐａｓ
ｓの値としては１μＦ以上が望まれるが、チップ内で形
成可能な容量値は標準ＣＭＯＳプロセスで１ｎＦ程度で
あり、回路の大きな負荷変動に対しては効果があまり得
られない。
【０００９】本発明は、このような従来技術の課題を解
決するためになされたものであり、デジタル回路等の負
荷変動によって生じる電流変動分を補償することによ
り、電源ノイズおよび電源電圧変動を抑制し、アナログ
回路等、電源ノイズや電源電圧変動に影響を受け易い回
路の誤動作や信号の品質劣化を抑制することができる高
性能な電源回路および非接触ＩＣカードを提供すること
を目的とする。
決するためになされたものであり、デジタル回路等の負
荷変動によって生じる電流変動分を補償することによ
り、電源ノイズおよび電源電圧変動を抑制し、アナログ
回路等、電源ノイズや電源電圧変動に影響を受け易い回
路の誤動作や信号の品質劣化を抑制することができる高
性能な電源回路および非接触ＩＣカードを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明の電源回路は、第
１の電子回路に供給される第１の電源電圧と第２の電子
回路に供給される第２の電源電圧との間に接続され、該
第１の電源電圧部から該第２の電源電圧部に流れる電流
をモニタするためのモニタ端子を有する電流検出回路
と、該第１の電源電圧と該モニタ端子とに接続され、モ
ニタした電流によって該第１の電源電圧部からグランド
に流れる補償電流を制御して、該第２の電子回路の負荷
変動によって生じる電流変動分を補償する電流補償回路
とを備えており、そのことにより上記目的が達成され
る。
１の電子回路に供給される第１の電源電圧と第２の電子
回路に供給される第２の電源電圧との間に接続され、該
第１の電源電圧部から該第２の電源電圧部に流れる電流
をモニタするためのモニタ端子を有する電流検出回路
と、該第１の電源電圧と該モニタ端子とに接続され、モ
ニタした電流によって該第１の電源電圧部からグランド
に流れる補償電流を制御して、該第２の電子回路の負荷
変動によって生じる電流変動分を補償する電流補償回路
とを備えており、そのことにより上記目的が達成され
る。
【００１１】上記構成によれば、電流検出回路を用いて
第２の電源電圧部に流れる電流をモニタすることによ
り、デジタル回路等の負荷変動によって生じる電流変動
を検出し、その電流変動分を電源補償回路を用いて補償
することにより、電源ノイズおよび電源電圧変動を抑制
し、アナログ回路等、電源ノイズや電源電圧変動に影響
を受け易い回路の誤動作や信号の品質劣化を抑制し、低
ノイズで高性能な電源回路を実現することができる。
第２の電源電圧部に流れる電流をモニタすることによ
り、デジタル回路等の負荷変動によって生じる電流変動
を検出し、その電流変動分を電源補償回路を用いて補償
することにより、電源ノイズおよび電源電圧変動を抑制
し、アナログ回路等、電源ノイズや電源電圧変動に影響
を受け易い回路の誤動作や信号の品質劣化を抑制し、低
ノイズで高性能な電源回路を実現することができる。
【００１２】前記電流検出回路は、演算増幅器とトラン
ジスタと２つの抵抗とを備えたリニアレギュレータを有
し、該トランジスタは、ソースが前記第１の電源電圧に
接続され、ゲートが該演算増幅器の出力端子に接続され
ると共に、ドレインが前記第２の電源電圧に接続され、
該２つの抵抗は、該第２の電源電圧とグランドとの間に
直列に接続されると共に、該２つの抵抗の接続点が該演
算増幅器の非反転入力端子に接続され、該演算増幅器
は、反転入力端子が基準電圧に接続されると共に、出力
端子が前記モニタ端子として機能する構成としてもよ
い。
ジスタと２つの抵抗とを備えたリニアレギュレータを有
し、該トランジスタは、ソースが前記第１の電源電圧に
接続され、ゲートが該演算増幅器の出力端子に接続され
ると共に、ドレインが前記第２の電源電圧に接続され、
該２つの抵抗は、該第２の電源電圧とグランドとの間に
直列に接続されると共に、該２つの抵抗の接続点が該演
算増幅器の非反転入力端子に接続され、該演算増幅器
は、反転入力端子が基準電圧に接続されると共に、出力
端子が前記モニタ端子として機能する構成としてもよ
い。
【００１３】上記構成によれば、後述する実施の形態１
に示すように、リニアレギュレータを用いてデジタル回
路等の負荷変動によって生じる電流変動分をモニターす
ることが可能である。
に示すように、リニアレギュレータを用いてデジタル回
路等の負荷変動によって生じる電流変動分をモニターす
ることが可能である。
【００１４】前記電流検出回路は、前記第１の電源電圧
と前記第２の電源電圧との間に接続された抵抗を有し、
該第２の電源電圧側にモニタ端子を有する構成としても
よい。
と前記第２の電源電圧との間に接続された抵抗を有し、
該第２の電源電圧側にモニタ端子を有する構成としても
よい。
【００１５】上記構成によれば、後述する実施の形態２
に示すように、電流検出回路を用いてデジタル回路等の
負荷変動によって生じる電流変動分をモニターすること
が可能である。
に示すように、電流検出回路を用いてデジタル回路等の
負荷変動によって生じる電流変動分をモニターすること
が可能である。
【００１６】前記電流補償回路は、所定の電流と前記モ
ニタ端子によって制御される電流との差電流を生成する
引き算回路と、該差電流に比例した電流を、前記第１の
電源電圧からグランドに補償電流として流す電流回路と
を有する構成としてもよい。
ニタ端子によって制御される電流との差電流を生成する
引き算回路と、該差電流に比例した電流を、前記第１の
電源電圧からグランドに補償電流として流す電流回路と
を有する構成としてもよい。
【００１７】上記構成によれば、後述する実施の形態１
に示すように、デジタル回路等の電流変動分を電源補償
回路を用いて補償することが可能である。
に示すように、デジタル回路等の電流変動分を電源補償
回路を用いて補償することが可能である。
【００１８】前記電流補償回路は、参照電圧を生成する
参照電圧発生回路と、該参照電圧と前記モニタ端子の電
圧との差電圧に比例した差電流と所定の電流との和を生
成する差動増幅回路と、該差電流と所定の電流との和に
比例した電流を、前記第１の電源電圧からグランドに補
償電流として流す電流回路とを有する構成としてもよ
い。
参照電圧発生回路と、該参照電圧と前記モニタ端子の電
圧との差電圧に比例した差電流と所定の電流との和を生
成する差動増幅回路と、該差電流と所定の電流との和に
比例した電流を、前記第１の電源電圧からグランドに補
償電流として流す電流回路とを有する構成としてもよ
い。
【００１９】上記構成によれば、後述する実施の形態２
に示すように、デジタル回路等の電流変動分を電源補償
回路を用いて補償することが可能である。
に示すように、デジタル回路等の電流変動分を電源補償
回路を用いて補償することが可能である。
【００２０】前記第１の電源電圧はアナログ回路に接続
されるものであってもよい。
されるものであってもよい。
【００２１】上記構成によれば、電源変動に影響され易
いアナログ回路の誤動作や信号の品質劣化を抑制するこ
とが可能である。
いアナログ回路の誤動作や信号の品質劣化を抑制するこ
とが可能である。
【００２２】前記第２の電源電圧はデジタル回路に接続
されるものであってもよい。
されるものであってもよい。
【００２３】上記構成によれば、電流変動が大きいデジ
タル回路等の負荷変動によって生じる電流変動を検出
し、その電流変動分を電源補償回路を用いて補償するこ
とが可能である。
タル回路等の負荷変動によって生じる電流変動を検出
し、その電流変動分を電源補償回路を用いて補償するこ
とが可能である。
【００２４】前記電流回路は、第４の抵抗を介してグラ
ンドに前記補償電流を流す構成としてもよい。
ンドに前記補償電流を流す構成としてもよい。
【００２５】上記構成によれば、電流回路に設けられた
トランジスタのばらつき等によって不必要に流れる電流
を抑制することが可能である。
トランジスタのばらつき等によって不必要に流れる電流
を抑制することが可能である。
【００２６】前記第１の電源電圧部から前記第２の電源
電圧部に流れる電流と、該第１の電源電圧部からグラン
ドに流れる前記補償電流の和が一定であるのが好まし
い。
電圧部に流れる電流と、該第１の電源電圧部からグラン
ドに流れる前記補償電流の和が一定であるのが好まし
い。
【００２７】上記構成によれば、第２の電源電圧部に流
れる電流変動分を補償して電源ノイズを抑制することが
できる。なお、補償電流と第２の電源電圧部に流れる電
流の和は一定でなくてもよく、その場合には、電流変動
分の一部を補償して電源ノイズの低減を図ることが可能
である。
れる電流変動分を補償して電源ノイズを抑制することが
できる。なお、補償電流と第２の電源電圧部に流れる電
流の和は一定でなくてもよく、その場合には、電流変動
分の一部を補償して電源ノイズの低減を図ることが可能
である。
【００２８】本発明の非接触ＩＣカードは、コイルアン
テナと、同調容量と充電容量と整流回路とアナログ回路
とデジタル回路と本発明の電源回路とを備えた半導体集
積回路とを有し、該コイルアンテナは、該同調容量と並
列に接続されて該整流回路の入力に接続され、該整流回
路は、出力が該充電容量に接続されて、該アナログ回路
に供給される第１の電源電圧を生成し、該電源回路は、
該第１の電源電圧から、該デジタル回路に供給される第
２の電源電圧を生成し、そのことにより上記目的が達成
される。
テナと、同調容量と充電容量と整流回路とアナログ回路
とデジタル回路と本発明の電源回路とを備えた半導体集
積回路とを有し、該コイルアンテナは、該同調容量と並
列に接続されて該整流回路の入力に接続され、該整流回
路は、出力が該充電容量に接続されて、該アナログ回路
に供給される第１の電源電圧を生成し、該電源回路は、
該第１の電源電圧から、該デジタル回路に供給される第
２の電源電圧を生成し、そのことにより上記目的が達成
される。
【００２９】上記構成によれば、デジタル回路等の負荷
変動によりアナログ回路等の誤動作や信号の品質劣化が
生じるのを抑制し、高性能な非接触ＩＣカードを実現す
ることが可能である。
変動によりアナログ回路等の誤動作や信号の品質劣化が
生じるのを抑制し、高性能な非接触ＩＣカードを実現す
ることが可能である。
【００３０】前記アナログ回路は復調回路を備えている
構成としてもよい。
構成としてもよい。
【００３１】上記構成によれば、後述する実施の形態３
に示すように、復調回路を有する高性能な非接触ＩＣカ
ードを実現することが可能である。
に示すように、復調回路を有する高性能な非接触ＩＣカ
ードを実現することが可能である。
【００３２】前記半導体集積回路は、前記同調容量と並
列に接続されて該整流回路の入力に接続される変調回路
をさらに備えている構成としてもよい。
列に接続されて該整流回路の入力に接続される変調回路
をさらに備えている構成としてもよい。
【００３３】上記構成によれば、後述する実施の形態４
に示すように、変調回路を有する高性能な非接触ＩＣカ
ードを実現することが可能である。
に示すように、変調回路を有する高性能な非接触ＩＣカ
ードを実現することが可能である。
【００３４】前記変調回路は、変調信号により回路イン
ピーダンスを変調させる構成としてもよい。
ピーダンスを変調させる構成としてもよい。
【００３５】上記構成によれば、後述する実施の形態４
に示すように、全波整流器を有する高性能な非接触ＩＣ
カードを実現することが可能である。
に示すように、全波整流器を有する高性能な非接触ＩＣ
カードを実現することが可能である。
【００３６】前記整流回路は全波整流回路である構成と
してもよい。
してもよい。
【００３７】上記構成によれば、後述する実施の形態４
に示すように、全波整流器を有する高性能な非接触ＩＣ
カードを実現することが可能である。なお、整流回路と
しては、半波整流回路を用いてもよく、その場合には、
半波整流器を有する高性能な非接触ＩＣカードを実現す
ることが可能である。
に示すように、全波整流器を有する高性能な非接触ＩＣ
カードを実現することが可能である。なお、整流回路と
しては、半波整流回路を用いてもよく、その場合には、
半波整流器を有する高性能な非接触ＩＣカードを実現す
ることが可能である。
【００３８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。なお、以下の図に
おいて、同様の機能を有する構成要素については、従来
技術と同じ符号を付してその説明を省略する。
いて、図面を参照しながら説明する。なお、以下の図に
おいて、同様の機能を有する構成要素については、従来
技術と同じ符号を付してその説明を省略する。
【００３９】（実施の形態１）図１は実施の形態１に係
る電源回路の構成を示す図である。この電源回路１は、
電流検出回路５００と電流補償回路４００とを有してい
る。デジタル回路３００はデジタル電源電圧ＤＶＤＤを
電源とし、アナログ回路３１０はアナログ電源電圧ＡＶ
ＤＤを電源としている。
る電源回路の構成を示す図である。この電源回路１は、
電流検出回路５００と電流補償回路４００とを有してい
る。デジタル回路３００はデジタル電源電圧ＤＶＤＤを
電源とし、アナログ回路３１０はアナログ電源電圧ＡＶ
ＤＤを電源としている。
【００４０】電流検出回路５００はリニアレギュレータ
２００により実現され、リニアレギュレータ２００は、
抵抗Ｒ１、Ｒ２と、演算増幅器２１０と、ｐＭＯＳトラ
ンジスタＭ１とにより構成されている。トランジスタＭ
１のソースはアナログ電源電圧ＡＶＤＤに接続され、ゲ
ートは演算増幅器２１０の出力端子に接続され、ドレイ
ンはデジタル電源電圧ＤＶＤＤに接続されている。演算
増幅器２１０の出力端子は、デジタル電源電圧ＤＶＤＤ
部に流れる電流（＝デジタル回路３００に流れる電流）
をモニタするモニタ端子（モニタ電圧Ｖａ）となってい
る。抵抗Ｒ１は、デジタル電源電圧ＤＶＤＤと演算増幅
器２１０の非反転入力端子に接続され、抵抗Ｒ２は、グ
ランドＶＳＳと演算増幅器２１０の非反転入力端子に接
続されている。
２００により実現され、リニアレギュレータ２００は、
抵抗Ｒ１、Ｒ２と、演算増幅器２１０と、ｐＭＯＳトラ
ンジスタＭ１とにより構成されている。トランジスタＭ
１のソースはアナログ電源電圧ＡＶＤＤに接続され、ゲ
ートは演算増幅器２１０の出力端子に接続され、ドレイ
ンはデジタル電源電圧ＤＶＤＤに接続されている。演算
増幅器２１０の出力端子は、デジタル電源電圧ＤＶＤＤ
部に流れる電流（＝デジタル回路３００に流れる電流）
をモニタするモニタ端子（モニタ電圧Ｖａ）となってい
る。抵抗Ｒ１は、デジタル電源電圧ＤＶＤＤと演算増幅
器２１０の非反転入力端子に接続され、抵抗Ｒ２は、グ
ランドＶＳＳと演算増幅器２１０の非反転入力端子に接
続されている。
【００４１】電流補償回路は４００は、引き算回路４１
０と電流回路４２０とにより構成されている。引き算回
路４１０は、所定の電流源ＩｃとトランジスタＭ２、Ｍ
３とにより構成されている。電流源Ｉｃは、グランドＶ
ＳＳとトランジスタＭ２、Ｍ３のドレインとに接続さ
れ、トランジスタＭ２、Ｍ３のソースはアナログ電源電
圧ＡＶＤＤに接続され、トランジスタＭ２のゲートはリ
ニアレギュレータ２００のモニタ端子（モニタ電圧Ｖ
ａ）に接続され、トランジスタＭ３のゲートとドレイン
とは接続されて電流回路４２０の制御電圧Ｖｃとなって
いる。電流回路４２０は、トランジスタＭ４により構成
され、トランジスタＭ４のソースはアナログ電源電圧Ａ
ＶＤＤに接続され、ドレインはグランドＶＳＳに接続さ
れ、ゲートは制御電圧Ｖｃに接続されている。
０と電流回路４２０とにより構成されている。引き算回
路４１０は、所定の電流源ＩｃとトランジスタＭ２、Ｍ
３とにより構成されている。電流源Ｉｃは、グランドＶ
ＳＳとトランジスタＭ２、Ｍ３のドレインとに接続さ
れ、トランジスタＭ２、Ｍ３のソースはアナログ電源電
圧ＡＶＤＤに接続され、トランジスタＭ２のゲートはリ
ニアレギュレータ２００のモニタ端子（モニタ電圧Ｖ
ａ）に接続され、トランジスタＭ３のゲートとドレイン
とは接続されて電流回路４２０の制御電圧Ｖｃとなって
いる。電流回路４２０は、トランジスタＭ４により構成
され、トランジスタＭ４のソースはアナログ電源電圧Ａ
ＶＤＤに接続され、ドレインはグランドＶＳＳに接続さ
れ、ゲートは制御電圧Ｖｃに接続されている。
【００４２】ここで、上記演算増幅器２１０の反転入力
端子に基準電圧Ｖｒｅｆ２（外部から供給される）を接
続すると、デジタル電源電圧ＤＶＤＤは、 ＤＶＤＤ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２ ・・・（１） のように表される。ここで、抵抗Ｒ１、Ｒ２に流れる電
流をＩ１に比べて非常に小さくなるように選ぶと、トラ
ンジスタＭ２、Ｍ３、Ｍ４に流れる電流Ｉ２、Ｉ３、Ｉ
４は、各々、 Ｉ２＝ｎ×Ｉ１ ・・・（２） Ｉ３＝Ｉｃ−ｎ×Ｉ１ ・・・（３） Ｉ４＝ｍ×（Ｉｃ−ｎ×Ｉ１） ・・・（４） のように表される。従って、引き算回路４１０では所定
の電流Ｉｃとモニタ端子（モニタ電圧Ｖａ）により制御
される電流Ｉ２との差電流Ｉ３が生成され、電流回路４
２０には差電流Ｉ３に比例した電流Ｉ４がアナログ電源
電圧ＡＶＤＤ部からグランドＶＳＳに補償電流として流
れる。なお、上記式において、ｎはトランジスタＭ１と
トランジスタＭ２のサイズ比であり、ｍはトランジスタ
Ｍ３とＭ４のサイズ比である。また、Ｉ１はトランジス
タＭ１に流れる電流である。例えばトランジスタＭ１、
Ｍ２、Ｍ３、Ｍ４のゲート幅をＷ１、Ｗ２、Ｗ３、Ｗ４
とし、ゲート長をＬ１、Ｌ２、Ｌ３、Ｌ４とすると、ｎ
とｍは、各々、 ｎ＝（Ｗ２×Ｌ１）／（Ｌ２×Ｗ１） ・・・（５） ｍ＝（Ｗ４×Ｌ３）／（Ｌ４×Ｗ３） ・・・（６） のように表される。
端子に基準電圧Ｖｒｅｆ２（外部から供給される）を接
続すると、デジタル電源電圧ＤＶＤＤは、 ＤＶＤＤ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２ ・・・（１） のように表される。ここで、抵抗Ｒ１、Ｒ２に流れる電
流をＩ１に比べて非常に小さくなるように選ぶと、トラ
ンジスタＭ２、Ｍ３、Ｍ４に流れる電流Ｉ２、Ｉ３、Ｉ
４は、各々、 Ｉ２＝ｎ×Ｉ１ ・・・（２） Ｉ３＝Ｉｃ−ｎ×Ｉ１ ・・・（３） Ｉ４＝ｍ×（Ｉｃ−ｎ×Ｉ１） ・・・（４） のように表される。従って、引き算回路４１０では所定
の電流Ｉｃとモニタ端子（モニタ電圧Ｖａ）により制御
される電流Ｉ２との差電流Ｉ３が生成され、電流回路４
２０には差電流Ｉ３に比例した電流Ｉ４がアナログ電源
電圧ＡＶＤＤ部からグランドＶＳＳに補償電流として流
れる。なお、上記式において、ｎはトランジスタＭ１と
トランジスタＭ２のサイズ比であり、ｍはトランジスタ
Ｍ３とＭ４のサイズ比である。また、Ｉ１はトランジス
タＭ１に流れる電流である。例えばトランジスタＭ１、
Ｍ２、Ｍ３、Ｍ４のゲート幅をＷ１、Ｗ２、Ｗ３、Ｗ４
とし、ゲート長をＬ１、Ｌ２、Ｌ３、Ｌ４とすると、ｎ
とｍは、各々、 ｎ＝（Ｗ２×Ｌ１）／（Ｌ２×Ｗ１） ・・・（５） ｍ＝（Ｗ４×Ｌ３）／（Ｌ４×Ｗ３） ・・・（６） のように表される。
【００４３】そして、 Ｉｃ＝ｎ×Ｉ０、 ｍ＝１／ｎ とすると、トランジスタＭ４に流れる電流Ｉ４は、 Ｉ４＝Ｉ０−Ｉ１ となる。ここで、デジタル回路３００に流れる電流がΔ
Ｉ１だけ増え、Ｉ１＋ΔＩ１となったとすると、Ｉ４は
Ｉ０−Ｉ１−ΔＩ１となり、デジタル回路３００に流れ
る電流の変動分を補償する電流が電流回路４２０に流れ
ることになる。アナログ電源電圧ＡＶＤＤ部からアナロ
グ回路３１０に流れる電流は、図１の場合、デジタル回
路３００に流れる電流Ｉ１、引き算回路４１０に流れる
電流Ｉｃ、電流補償回路４２０に流れる電流（Ｉ０−Ｉ
１）の和（Ｉ０＋Ｉｃ）となる。その結果、アナログ電
源電圧ＡＶＤＤ部から流れる電流は、アナログ回路３１
０に流れる電流を除けば、一定となる。これは、デジタ
ル回路の負荷変動によって生じるアナログ電源電圧ＡＶ
ＤＤのノイズを低減することを意味する。
Ｉ１だけ増え、Ｉ１＋ΔＩ１となったとすると、Ｉ４は
Ｉ０−Ｉ１−ΔＩ１となり、デジタル回路３００に流れ
る電流の変動分を補償する電流が電流回路４２０に流れ
ることになる。アナログ電源電圧ＡＶＤＤ部からアナロ
グ回路３１０に流れる電流は、図１の場合、デジタル回
路３００に流れる電流Ｉ１、引き算回路４１０に流れる
電流Ｉｃ、電流補償回路４２０に流れる電流（Ｉ０−Ｉ
１）の和（Ｉ０＋Ｉｃ）となる。その結果、アナログ電
源電圧ＡＶＤＤ部から流れる電流は、アナログ回路３１
０に流れる電流を除けば、一定となる。これは、デジタ
ル回路の負荷変動によって生じるアナログ電源電圧ＡＶ
ＤＤのノイズを低減することを意味する。
【００４４】以上のことから、本実施形態では、電源電
圧変動を抑制するためにデジタル回路とアナログ回路の
電源を分離する必要が無いため、チップのピン数を削減
することができる。また、電源電圧変動を抑制するため
にチップ内でデジタル電源電圧とグランド間に大きな容
量を形成する必要が無いため、チップ内に形成される容
量の面積増大を防ぐことができる。その結果として、チ
ップ実装が容易で電源ノイズの低い高性能な電源回路を
実現することができる。
圧変動を抑制するためにデジタル回路とアナログ回路の
電源を分離する必要が無いため、チップのピン数を削減
することができる。また、電源電圧変動を抑制するため
にチップ内でデジタル電源電圧とグランド間に大きな容
量を形成する必要が無いため、チップ内に形成される容
量の面積増大を防ぐことができる。その結果として、チ
ップ実装が容易で電源ノイズの低い高性能な電源回路を
実現することができる。
【００４５】（実施の形態２）図２は実施の形態２に係
る電源回路の構成を示す図である。この電源回路１は、
電流検出回路５００と電流補償回路４００とを有してい
る。デジタル回路３００はデジタル電源電圧ＤＶＤＤを
電源とし、アナログ回路３１０はアナログ電源電圧ＡＶ
ＤＤを電源としている。
る電源回路の構成を示す図である。この電源回路１は、
電流検出回路５００と電流補償回路４００とを有してい
る。デジタル回路３００はデジタル電源電圧ＤＶＤＤを
電源とし、アナログ回路３１０はアナログ電源電圧ＡＶ
ＤＤを電源としている。
【００４６】電流検出回路５００は、抵抗Ｒ１０をアナ
ログ電源電圧ＡＶＤＤとデジタル電源電圧ＤＶＤＤとの
間に接続して構成され、デジタル電源電圧ＤＶＤＤ側
に、デジタル電源電圧ＤＶＤＤ部に流れる電流（＝デジ
タル回路３００に流れる電流）をモニタするモニタ端子
（モニタ電圧Ｖａ）を有している。
ログ電源電圧ＡＶＤＤとデジタル電源電圧ＤＶＤＤとの
間に接続して構成され、デジタル電源電圧ＤＶＤＤ側
に、デジタル電源電圧ＤＶＤＤ部に流れる電流（＝デジ
タル回路３００に流れる電流）をモニタするモニタ端子
（モニタ電圧Ｖａ）を有している。
【００４７】電流補償回路４００は、参照電圧発生回路
４４０、差動増幅回路４３０、電流回路４２０とにより
構成されている。参照電圧発生回路４４０は、抵抗Ｒ１
１と抵抗Ｒ１２とがアナログ電源電圧ＡＶＤＤとグラン
ドＶＳＳとの間に直列に接続され、抵抗Ｒ１１と抵抗Ｒ
１２の抵抗分割によって生成される電圧を参照電圧Ｖｒ
ｅｆ３として出力する。差動増幅回路４３０は、ｎＭＯ
ＳトランジスタＭ１０、Ｍ１１とｐＭＯＳトランジスタ
Ｍ１２、Ｍ１３と電流源Ｉ１０とにより構成されてい
る。電流源Ｉ１０は、グランドＶＳＳとトランジスタＭ
１０、Ｍ１１のソースとに接続され、トランジスタＭ１
０のドレインにはトランジスタＭ１２のドレインが接続
され、トランジスタＭ１１のドレインにはトランジスタ
Ｍ１３のドレインが接続されている。トランジスタＭ１
２とトランジスタＭ１３はダイオード接続（ソースとゲ
ートを接続してカソードとし、ドレインをアノードとし
た構造）され、トランジスタＭ１１のドレインとトラン
ジスタＭ１３のゲートとドレインが電流回路４２０の制
御電圧Ｖｃに接続されている。トランジスタＭ１２、Ｍ
１３のソースはアナログ電源電圧ＡＶＤＤに接続され、
トランジスタＭ１１のゲートはモニタ端子（モニタ電圧
Ｖａ）に接続され、トランジスタＭ１０のゲートは参照
電圧Ｖｒｅｆ３に接続されている。電流回路４２０は、
トランジスタＭ４により構成され、トランジスタＭ４の
ソースはアナログ電源電圧ＡＶＤＤに接続され、ドレイ
ンはグランドＶＳＳに接続され、ゲートは制御電圧Ｖｃ
に接続されている。この電流回路４２０は、差増増幅回
路４３０からの制御電圧Ｖｃによってアナログ電源電圧
ＡＶＤＤ部からグランドＶＳＳに流れる電流をコントロ
ールする。
４４０、差動増幅回路４３０、電流回路４２０とにより
構成されている。参照電圧発生回路４４０は、抵抗Ｒ１
１と抵抗Ｒ１２とがアナログ電源電圧ＡＶＤＤとグラン
ドＶＳＳとの間に直列に接続され、抵抗Ｒ１１と抵抗Ｒ
１２の抵抗分割によって生成される電圧を参照電圧Ｖｒ
ｅｆ３として出力する。差動増幅回路４３０は、ｎＭＯ
ＳトランジスタＭ１０、Ｍ１１とｐＭＯＳトランジスタ
Ｍ１２、Ｍ１３と電流源Ｉ１０とにより構成されてい
る。電流源Ｉ１０は、グランドＶＳＳとトランジスタＭ
１０、Ｍ１１のソースとに接続され、トランジスタＭ１
０のドレインにはトランジスタＭ１２のドレインが接続
され、トランジスタＭ１１のドレインにはトランジスタ
Ｍ１３のドレインが接続されている。トランジスタＭ１
２とトランジスタＭ１３はダイオード接続（ソースとゲ
ートを接続してカソードとし、ドレインをアノードとし
た構造）され、トランジスタＭ１１のドレインとトラン
ジスタＭ１３のゲートとドレインが電流回路４２０の制
御電圧Ｖｃに接続されている。トランジスタＭ１２、Ｍ
１３のソースはアナログ電源電圧ＡＶＤＤに接続され、
トランジスタＭ１１のゲートはモニタ端子（モニタ電圧
Ｖａ）に接続され、トランジスタＭ１０のゲートは参照
電圧Ｖｒｅｆ３に接続されている。電流回路４２０は、
トランジスタＭ４により構成され、トランジスタＭ４の
ソースはアナログ電源電圧ＡＶＤＤに接続され、ドレイ
ンはグランドＶＳＳに接続され、ゲートは制御電圧Ｖｃ
に接続されている。この電流回路４２０は、差増増幅回
路４３０からの制御電圧Ｖｃによってアナログ電源電圧
ＡＶＤＤ部からグランドＶＳＳに流れる電流をコントロ
ールする。
【００４８】ここで、デジタル回路３００において最大
の電流を消費するときの負荷抵抗をＲｍａｘとし、差動
増幅器の電流ゲインをＡとする。そして、抵抗Ｒ１０〜
Ｒ１２とＲｍａｘの関係を （Ｒ１０／（Ｒｍａｘ＋Ｒ１０））／２＝Ｒ１１／（Ｒ１１＋Ｒ１２） ・・・（７） のように設定する。例えば、Ｒｍａｘ＝９０Ω、Ｒ１０
＝１０Ω、Ｒ１１＝１０ｋΩ、Ｒ１２＝１９０ｋΩとす
る。このとき、参照電圧発生回路４３０における消費電
流を小さくするために、Ｒ１１／Ｒ１０＝１００００と
する。
の電流を消費するときの負荷抵抗をＲｍａｘとし、差動
増幅器の電流ゲインをＡとする。そして、抵抗Ｒ１０〜
Ｒ１２とＲｍａｘの関係を （Ｒ１０／（Ｒｍａｘ＋Ｒ１０））／２＝Ｒ１１／（Ｒ１１＋Ｒ１２） ・・・（７） のように設定する。例えば、Ｒｍａｘ＝９０Ω、Ｒ１０
＝１０Ω、Ｒ１１＝１０ｋΩ、Ｒ１２＝１９０ｋΩとす
る。このとき、参照電圧発生回路４３０における消費電
流を小さくするために、Ｒ１１／Ｒ１０＝１００００と
する。
【００４９】そして、アナログ電源電圧ＡＶＤＤを３Ｖ
とすると、参照電圧Ｖｒｅｆ３は２．８５Ｖとなり、デ
ジタル負荷最大時の電圧ＤＶＤＤは２．７Ｖとなり、デ
ジタル回路３００の最大負荷電流は３０ｍＡとなる。こ
こで、トランジスタＭ１３とトランジスタＭ４のミラー
比（実施の形態１のサイズ比と同じ）をＭとし、差増増
幅回路４３０の電流ゲインをＡとすると、トランジスタ
Ｍ４に流れる電流Ｉ４は、 Ｉ４＝Ｍ×（Ａ×（ＤＶＤＤ−Ｖｒｅｆ３）＋Ｉ１０／２） ・・・（８） のように表される。これは、モニタ電圧ＤＶＤＤと参照
電圧Ｖｒｅｆ３の差電圧により流れる電流（Ａ×（ＤＶ
ＤＤ−Ｖｒｅｆ３）と所定の電流Ｉ１０／２の和に比例
した電流がＩ４に流れることを意味する。
とすると、参照電圧Ｖｒｅｆ３は２．８５Ｖとなり、デ
ジタル負荷最大時の電圧ＤＶＤＤは２．７Ｖとなり、デ
ジタル回路３００の最大負荷電流は３０ｍＡとなる。こ
こで、トランジスタＭ１３とトランジスタＭ４のミラー
比（実施の形態１のサイズ比と同じ）をＭとし、差増増
幅回路４３０の電流ゲインをＡとすると、トランジスタ
Ｍ４に流れる電流Ｉ４は、 Ｉ４＝Ｍ×（Ａ×（ＤＶＤＤ−Ｖｒｅｆ３）＋Ｉ１０／２） ・・・（８） のように表される。これは、モニタ電圧ＤＶＤＤと参照
電圧Ｖｒｅｆ３の差電圧により流れる電流（Ａ×（ＤＶ
ＤＤ−Ｖｒｅｆ３）と所定の電流Ｉ１０／２の和に比例
した電流がＩ４に流れることを意味する。
【００５０】ここで、Ａ＝０．００１、Ｉ１０＝３００
μＡ、Ｍ＝１００とすると、デジタル回路の負荷電流が
最大（デジタル回路３００に流れる負荷電流が３０ｍ
Ａ）のときには電流回路４２０は０ｍＡとなり、デジタ
ル回路の負荷電流が最少（デジタル回路３００に流れる
負荷電流が０ｍＡ）のときには電流回路４２０は３０ｍ
Ａとなる。その結果、ＡＶＤＤからアナログ回路３１０
に流れる電流を除けば、デジタル回路の負荷変動によら
ず、常に一定の電流３０ｍＡが流れることになる。な
お、差動増幅回路４３０および参照電圧発生回路４４０
に流れる電流は、電流回路４２０とデジタル回路３００
に流れる電流に比べて非常に小さいので、無視すること
ができる。よって、電源電圧ＡＶＤＤ部にデジタル回路
の負荷変動によるノイズが発生するのを抑制することが
でき、高性能な電源回路を実現することができる。
μＡ、Ｍ＝１００とすると、デジタル回路の負荷電流が
最大（デジタル回路３００に流れる負荷電流が３０ｍ
Ａ）のときには電流回路４２０は０ｍＡとなり、デジタ
ル回路の負荷電流が最少（デジタル回路３００に流れる
負荷電流が０ｍＡ）のときには電流回路４２０は３０ｍ
Ａとなる。その結果、ＡＶＤＤからアナログ回路３１０
に流れる電流を除けば、デジタル回路の負荷変動によら
ず、常に一定の電流３０ｍＡが流れることになる。な
お、差動増幅回路４３０および参照電圧発生回路４４０
に流れる電流は、電流回路４２０とデジタル回路３００
に流れる電流に比べて非常に小さいので、無視すること
ができる。よって、電源電圧ＡＶＤＤ部にデジタル回路
の負荷変動によるノイズが発生するのを抑制することが
でき、高性能な電源回路を実現することができる。
【００５１】以上のことから、本実施形態では、電源電
圧変動を抑制するためにデジタル回路とアナログ回路の
電源を分離する必要が無いため、チップのピン数を削減
することができる。また、電源電圧変動を抑制するため
にチップ内でデジタル電源電圧とグランド間に大きな容
量を形成する必要が無いため、チップ内に形成される容
量の面積増大を防ぐことができる。その結果として、チ
ップ実装が容易で電源ノイズの低い高性能な電源回路を
実現することができる。
圧変動を抑制するためにデジタル回路とアナログ回路の
電源を分離する必要が無いため、チップのピン数を削減
することができる。また、電源電圧変動を抑制するため
にチップ内でデジタル電源電圧とグランド間に大きな容
量を形成する必要が無いため、チップ内に形成される容
量の面積増大を防ぐことができる。その結果として、チ
ップ実装が容易で電源ノイズの低い高性能な電源回路を
実現することができる。
【００５２】なお、本発明は、上記実施の形態１および
実施の形態２で説明した電流検出回路５００および電流
補償回路４００の具体例に限定されるものではない。図
３に示すように、電流検出回路５００によりデジタル電
源電圧ＤＶＤＤ部に流れる電流（＝デジタル回路３００
に流れる電流）をモニターし、電流補償回路４００によ
ってアナログ電源電圧ＡＶＤＤ部からグランドＶＳＳに
流れる補償電流を制御してデジタル回路３００の電流変
動分を補償することができる電源回路であれば、全て本
発明の範囲に含まれる。
実施の形態２で説明した電流検出回路５００および電流
補償回路４００の具体例に限定されるものではない。図
３に示すように、電流検出回路５００によりデジタル電
源電圧ＤＶＤＤ部に流れる電流（＝デジタル回路３００
に流れる電流）をモニターし、電流補償回路４００によ
ってアナログ電源電圧ＡＶＤＤ部からグランドＶＳＳに
流れる補償電流を制御してデジタル回路３００の電流変
動分を補償することができる電源回路であれば、全て本
発明の範囲に含まれる。
【００５３】補償電流とデジタル電源電圧ＤＶＤＤ部に
流れる電流の和を一定としたが、補償電流とデジタル電
源電圧ＤＶＤＤ部に流れる電流の和は一定でなくてもよ
く、デジタル電源電圧ＤＶＤＤ部に流れる電流の変動分
の一部を電流補償回路４００によって補償することによ
っても、電源ノイズの低減を図ることができる。
流れる電流の和を一定としたが、補償電流とデジタル電
源電圧ＤＶＤＤ部に流れる電流の和は一定でなくてもよ
く、デジタル電源電圧ＤＶＤＤ部に流れる電流の変動分
の一部を電流補償回路４００によって補償することによ
っても、電源ノイズの低減を図ることができる。
【００５４】上記実施の形態１および実施の形態２で
は、電流回路４２０においてトランジスタＭ４のドレイ
ンをグランドＶＳＳに接続したが、図４に示すように、
トランジスタＭ４のドレインを抵抗Ｒ３を介してグラン
ドＶＳＳに接続してもよい。この場合には、トランジス
タＭ４の素子特性のばらつき等によって不必要に流れる
電流を抑制することができる。
は、電流回路４２０においてトランジスタＭ４のドレイ
ンをグランドＶＳＳに接続したが、図４に示すように、
トランジスタＭ４のドレインを抵抗Ｒ３を介してグラン
ドＶＳＳに接続してもよい。この場合には、トランジス
タＭ４の素子特性のばらつき等によって不必要に流れる
電流を抑制することができる。
【００５５】さらに、上記実施の形態１および実施の形
態２では、デジタル回路３００とアナログ回路３１０と
に区別したが、デジタル回路の代わりに電源電圧変動に
影響されにくい回路を用い、電源電圧変動に影響され易
い回路をアナログ回路の代わりに用いた構成としてもよ
い。
態２では、デジタル回路３００とアナログ回路３１０と
に区別したが、デジタル回路の代わりに電源電圧変動に
影響されにくい回路を用い、電源電圧変動に影響され易
い回路をアナログ回路の代わりに用いた構成としてもよ
い。
【００５６】以上のように、本発明は、高性能な電源回
路を得ることに対して大いに寄与するものであり、極め
て有用なものである。
路を得ることに対して大いに寄与するものであり、極め
て有用なものである。
【００５７】（実施の形態３）図５は実施の形態３に係
る非接触ＩＣカードの構成を示す図である。この非接触
ＩＣカード４は、コイルアンテナＬ２と半導体集積回路
３とを有している。半導体集積回路は、同調容量Ｃ３と
充電容量Ｃ４と整流回路２とアナログ回路３１０とデジ
タル回路３００と電源回路１とにより構成されている。
同調容量Ｃ３とコイルアンテナＬ２とは並列に接続され
て整流回路２の入力に接続されている。整流回路の出力
は充電容量Ｃ４に充電され、アナログ回路３１０の電源
電圧ＡＶＤＤとなる。アナログ回路３１０は、電源電圧
ＡＶＤＤから受信信号を取り出す復調回路３１１を備え
ている。電源回路１は、電源電圧ＡＶＤＤからデジタル
回路３００に供給される電源電圧ＤＶＤＤを生成する。
この電源回路１としては、上記実施の形態１および実施
の形態２で説明したようなものを用いることができる。
る非接触ＩＣカードの構成を示す図である。この非接触
ＩＣカード４は、コイルアンテナＬ２と半導体集積回路
３とを有している。半導体集積回路は、同調容量Ｃ３と
充電容量Ｃ４と整流回路２とアナログ回路３１０とデジ
タル回路３００と電源回路１とにより構成されている。
同調容量Ｃ３とコイルアンテナＬ２とは並列に接続され
て整流回路２の入力に接続されている。整流回路の出力
は充電容量Ｃ４に充電され、アナログ回路３１０の電源
電圧ＡＶＤＤとなる。アナログ回路３１０は、電源電圧
ＡＶＤＤから受信信号を取り出す復調回路３１１を備え
ている。電源回路１は、電源電圧ＡＶＤＤからデジタル
回路３００に供給される電源電圧ＤＶＤＤを生成する。
この電源回路１としては、上記実施の形態１および実施
の形態２で説明したようなものを用いることができる。
【００５８】半導体集積回路４で消費される電力と受信
信号とはコイルアンテナＬ２により受電される。このと
き、受信信号には振幅変調がかかっているものとする。
そして、整流回路２としては図６に示すようなダイオー
ドＤ１〜Ｄ４を用いた全波整流回路を用い、復調回路３
１１としてはヒステリシスを有するコンパレータを用い
る。コイルアンテナＬ２により受信された信号は、整流
回路２により整流され、図７に示すような電源電圧ＡＶ
ＤＤが生成される。また、復調回路３１１により、電源
電圧ＡＶＤＤから信号成分が抽出される。このとき、復
調回路３１１は、電源電圧ＡＶＤＤが基準レベル以上に
変化したときに、信号として取り出す。
信号とはコイルアンテナＬ２により受電される。このと
き、受信信号には振幅変調がかかっているものとする。
そして、整流回路２としては図６に示すようなダイオー
ドＤ１〜Ｄ４を用いた全波整流回路を用い、復調回路３
１１としてはヒステリシスを有するコンパレータを用い
る。コイルアンテナＬ２により受信された信号は、整流
回路２により整流され、図７に示すような電源電圧ＡＶ
ＤＤが生成される。また、復調回路３１１により、電源
電圧ＡＶＤＤから信号成分が抽出される。このとき、復
調回路３１１は、電源電圧ＡＶＤＤが基準レベル以上に
変化したときに、信号として取り出す。
【００５９】ここで、デジタル回路３００の電流変動が
図８（ａ）に示すように起こったとすると、電源電圧Ａ
ＶＤＤの波形は図８（ｂ）に点線で示すようになる。こ
のようなデジタル回路３００の電流変動（負荷変動）に
より、電源回路１が無い場合には、復調回路３１１が誤
動作を引き起こし、復調信号が図８（ｃ）の点線に示す
ようになる。これに対して、本実施の形態のように電源
回路１を有する非接触ＩＣカードでは、図８（ｂ）に実
線で示すようにデジタル回路３００の負荷変動による電
源電圧ＡＶＤＤの変動を抑制することができ、その結
果、図８（ｃ）に示すように誤動作を生じずに復調する
ことができることが分かった。
図８（ａ）に示すように起こったとすると、電源電圧Ａ
ＶＤＤの波形は図８（ｂ）に点線で示すようになる。こ
のようなデジタル回路３００の電流変動（負荷変動）に
より、電源回路１が無い場合には、復調回路３１１が誤
動作を引き起こし、復調信号が図８（ｃ）の点線に示す
ようになる。これに対して、本実施の形態のように電源
回路１を有する非接触ＩＣカードでは、図８（ｂ）に実
線で示すようにデジタル回路３００の負荷変動による電
源電圧ＡＶＤＤの変動を抑制することができ、その結
果、図８（ｃ）に示すように誤動作を生じずに復調する
ことができることが分かった。
【００６０】以上のことから、本実施形態では、デジタ
ル回路の負荷変動によるアナログ回路の誤動作を低減す
ることができ、その結果として、高性能な非接触ＩＣカ
ードを実現することができる。
ル回路の負荷変動によるアナログ回路の誤動作を低減す
ることができ、その結果として、高性能な非接触ＩＣカ
ードを実現することができる。
【００６１】（実施の形態４）図９は実施の形態４に係
る非接触ＩＣカードの構成を示す図である。本実施の形
態と実施の形態３との相違点は、変調回路３１５が同調
容量Ｃ３と並列に接続されて整流回路２の入力に接続さ
れていることである。この変調回路３１５は、変調信号
によって、半導体集積回路３のコイルアンテナＬ２間の
インピーダンスを変調させる。
る非接触ＩＣカードの構成を示す図である。本実施の形
態と実施の形態３との相違点は、変調回路３１５が同調
容量Ｃ３と並列に接続されて整流回路２の入力に接続さ
れていることである。この変調回路３１５は、変調信号
によって、半導体集積回路３のコイルアンテナＬ２間の
インピーダンスを変調させる。
【００６２】図１０（ａ）は、図１０（ｂ）に示すよう
な変調信号が入力された場合に、電源回路１を有する場
合と電源回路１が無い場合とについて、コイルＬ２間の
インピーダンスを示す図である。この図において、実線
が電源回路１を有する場合を示し、点線が電源回路１が
無い場合を示す。図１０（ｃ）に示すようにデジタル回
路３１０で電流変動（負荷変動）が起こると、電源回路
１が無い場合には、図１０（ａ）に点線で示すように、
コイルＬ２間のインピーダンスに影響を与える。これに
対して、本実施形態のように電源回路１を有する非接触
ＩＣカードでは、図１０（ａ）に実線で示すようにデジ
タル回路３００の負荷変動による電源インピーダンスを
一定にすることができる。
な変調信号が入力された場合に、電源回路１を有する場
合と電源回路１が無い場合とについて、コイルＬ２間の
インピーダンスを示す図である。この図において、実線
が電源回路１を有する場合を示し、点線が電源回路１が
無い場合を示す。図１０（ｃ）に示すようにデジタル回
路３１０で電流変動（負荷変動）が起こると、電源回路
１が無い場合には、図１０（ａ）に点線で示すように、
コイルＬ２間のインピーダンスに影響を与える。これに
対して、本実施形態のように電源回路１を有する非接触
ＩＣカードでは、図１０（ａ）に実線で示すようにデジ
タル回路３００の負荷変動による電源インピーダンスを
一定にすることができる。
【００６３】以上のことから、本実施形態では、デジタ
ル回路の負荷変動によるアナログ回路の誤動作を低減す
ることができ、その結果として、高性能な非接触ＩＣカ
ードを実現することができる。
ル回路の負荷変動によるアナログ回路の誤動作を低減す
ることができ、その結果として、高性能な非接触ＩＣカ
ードを実現することができる。
【００６４】なお、本発明は、上記実施の形態３および
実施の形態４で説明した半導体集積回路３の具体例に限
定されるものではない。電源回路として実施の形態１お
よび実施の形態２で説明したような電源回路を有する非
接触ＩＣカードであれば、全て本発明の範囲に含まれ
る。
実施の形態４で説明した半導体集積回路３の具体例に限
定されるものではない。電源回路として実施の形態１お
よび実施の形態２で説明したような電源回路を有する非
接触ＩＣカードであれば、全て本発明の範囲に含まれ
る。
【００６５】同調容量Ｃ３は、半導体集積回路３に形成
したが、半導体チップの外部に実装しても良く、また、
整流回路２またはコイルアンテナＬ２の寄生容量を用い
てもよい。
したが、半導体チップの外部に実装しても良く、また、
整流回路２またはコイルアンテナＬ２の寄生容量を用い
てもよい。
【００６６】さらに、上記実施の形態３および実施の形
態４では、整流回路２として全波整流回路を用いたが、
半波整流回路を用いてもよい。
態４では、整流回路２として全波整流回路を用いたが、
半波整流回路を用いてもよい。
【００６７】以上のように、本発明は、高性能な非接触
ＩＣカードを得ることに対して大いに寄与するものであ
り、極めて有用なものである。
ＩＣカードを得ることに対して大いに寄与するものであ
り、極めて有用なものである。
【００６８】
【発明の効果】以上詳述したように、本発明によれば、
電流検出回路を用いてデジタル電源電圧部等に流れる電
流をモニタすることにより、デジタル回路等の負荷変動
による電流変動分を検出し、その電流変動分を電源補償
回路を用いて補償することにより、低ノイズで高性能な
電源回路を実現することができる。
電流検出回路を用いてデジタル電源電圧部等に流れる電
流をモニタすることにより、デジタル回路等の負荷変動
による電流変動分を検出し、その電流変動分を電源補償
回路を用いて補償することにより、低ノイズで高性能な
電源回路を実現することができる。
【００６９】さらに、本発明によれば、本発明の電源回
路を用いることにより、復調回路や変調回路を有する高
性能な非接触ＩＣカードを実現することができる。
路を用いることにより、復調回路や変調回路を有する高
性能な非接触ＩＣカードを実現することができる。
【図１】実施の形態１に係る電源回路の構成を示す図で
ある。
ある。
【図２】実施の形態２に係る電源回路の構成を示す図で
ある。
ある。
【図３】本発明に係る電源回路の構成を示す図である。
【図４】実施の形態１および実施の形態２の電源回路に
おける他の電流回路の構成を示す図である。
おける他の電流回路の構成を示す図である。
【図５】実施の形態３に係る非接触ＩＣカードの構成を
示す図である。
示す図である。
【図６】実施の形態３の非接触ＩＣにおける整流回路の
構成を示す図である。
構成を示す図である。
【図７】実施の形態３において、振幅変調された信号を
整流した後の波形ＡＶＤＤを示す図である。
整流した後の波形ＡＶＤＤを示す図である。
【図８】（ａ）は実施の形態３において、デジタル回路
の消費電流を示す図であり、（ｂ）は電源回路を有する
場合と無い場合について電源電圧ＡＶＤＤを示す図であ
り、（ｃ）は電源回路を有する場合と無い場合について
復調信号を示す図である。
の消費電流を示す図であり、（ｂ）は電源回路を有する
場合と無い場合について電源電圧ＡＶＤＤを示す図であ
り、（ｃ）は電源回路を有する場合と無い場合について
復調信号を示す図である。
【図９】実施の形態４に係る非接触ＩＣカードの構成を
示す図である。
示す図である。
【図１０】（ａ）は実施の形態４において、電源回路を
有する場合と無い場合についてコイルＬ２間のインピー
ダンスを示す図であり、（ｂ）は変調信号を示す図であ
り、（ｃ）はデジタル回路の消費電流を示す図である。
有する場合と無い場合についてコイルＬ２間のインピー
ダンスを示す図であり、（ｂ）は変調信号を示す図であ
り、（ｃ）はデジタル回路の消費電流を示す図である。
【図１１】従来の半導体集積回路の構成を示す図であ
る。
る。
【図１２】（ａ）および（ｂ）は従来の半導体集積回路
に流れる電流Ｉ１と電源電圧ＶＤＤ１との関係を示す図
である。
に流れる電流Ｉ１と電源電圧ＶＤＤ１との関係を示す図
である。
【図１３】ヒステリシス特性を有するコンパレータの入
出力特性を示す図である。
出力特性を示す図である。
１ 電源回路 ２ 整流回路 ３ 半導体集積回路 ４ 非接触ＩＣカード ２００ リニアレギュレータ ２１０ 演算増幅器 ３００ デジタル回路 ３０１ ＣＰＵ ３０２ メモリ ３１０ アナログ回路 ３１１ 復調回路 ３１５ 変調回路 ４００ 電流補償回路 ４１０ 引き算回路 ４２０ 電流回路 ４３０ 差動増幅回路 ４４０ 参照電圧発生回路 ５００ 電流検出回路 Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ
１３ トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ１０、Ｒ１１、Ｒ１２ 抵抗 Ｉｃ、Ｉ１０ 電流源 Ｌ１ インダクタ Ｌ２ コイルアンテナ Ｃ３ 同調容量 Ｃ４ 充電容量 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ＶＤＤ、ＶＤＤ１、ＤＶＤＤ、ＡＶＤＤ 電源電圧 ＶＳＳ グランド Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧 Ｖｒｅｆ３ 参照電圧 Ｖａ モニタ電圧 Ｖｃ 制御電圧
１３ トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ１０、Ｒ１１、Ｒ１２ 抵抗 Ｉｃ、Ｉ１０ 電流源 Ｌ１ インダクタ Ｌ２ コイルアンテナ Ｃ３ 同調容量 Ｃ４ 充電容量 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード ＶＤＤ、ＶＤＤ１、ＤＶＤＤ、ＡＶＤＤ 電源電圧 ＶＳＳ グランド Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧 Ｖｒｅｆ３ 参照電圧 Ｖａ モニタ電圧 Ｖｃ 制御電圧
Claims (14)
- 【請求項１】 第１の電子回路に供給される第１の電源
電圧と第２の電子回路に供給される第２の電源電圧との
間に接続され、該第１の電源電圧部から該第２の電源電
圧部に流れる電流をモニタするためのモニタ端子を有す
る電流検出回路と、 該第１の電源電圧と該モニタ端子とに接続され、モニタ
した電流によって該第１の電源電圧部からグランドに流
れる補償電流を制御して、該第２の電子回路の負荷変動
によって生じる電流変動分を補償する電流補償回路とを
備えている電源回路。 - 【請求項２】 前記電流検出回路は、演算増幅器とトラ
ンジスタと２つの抵抗とを備えたリニアレギュレータを
有し、 該トランジスタは、ソースが前記第１の電源電圧に接続
され、ゲートが該演算増幅器の出力端子に接続されると
共に、ドレインが前記第２の電源電圧に接続され、 該２つの抵抗は、該第２の電源電圧とグランドとの間に
直列に接続されると共に、該２つの抵抗の接続点が該演
算増幅器の非反転入力端子に接続され、 該演算増幅器は、反転入力端子が基準電圧に接続される
と共に、出力端子が前記モニタ端子として機能する請求
項１に記載の電源回路。 - 【請求項３】 前記電流検出回路は、前記第１の電源電
圧と前記第２の電源電圧との間に接続された抵抗を有
し、該第２の電源電圧側にモニタ端子を有する請求項１
に記載の電源回路。 - 【請求項４】 前記電流補償回路は、所定の電流と前記
モニタ端子によって制御される電流との差電流を生成す
る引き算回路と、 該差電流に比例した電流を、前記第１の電源電圧部から
グランドに補償電流として流す電流回路とを有する請求
項１乃至請求項３のいずれかに記載の電源回路。 - 【請求項５】 前記電流補償回路は、参照電圧を生成す
る参照電圧発生回路と、 該参照電圧と前記モニタ端子の電圧との差電圧に比例し
た差電流と所定の電流との和を生成する差動増幅回路
と、 該差電流と所定の電流との和に比例した電流を、前記第
１の電源電圧からグランドに補償電流として流す電流回
路とを有する請求項１乃至請求項３のいずれかに記載の
電源回路。 - 【請求項６】 前記第１の電源電圧はアナログ回路に接
続される請求項１乃至請求項５のいずれかに記載の電源
回路。 - 【請求項７】 前記第２の電源電圧はデジタル回路に接
続される請求項１乃至請求項６のいずれかに記載の電源
回路。 - 【請求項８】 前記電流回路は、第４の抵抗を介してグ
ランドに前記補償電流を流す請求項４または請求項５に
記載の電源回路。 - 【請求項９】 前記第１の電源電圧部から前記第２の電
源電圧部に流れる電流と、該第１の電源電圧部からグラ
ンドに流れる前記補償電流の和が一定である請求項１乃
至請求項８のいずれかに記載の電源回路。 - 【請求項１０】 コイルアンテナと、 同調容量と充電容量と整流回路とアナログ回路とデジタ
ル回路と請求項１乃至請求項９のいずれかに記載の電源
回路とを備えた半導体集積回路とを有し、 該コイルアンテナは、該同調容量と並列に接続されて該
整流回路の入力に接続され、 該整流回路は、出力が該充電容量に接続されて、該アナ
ログ回路に供給される第１の電源電圧を生成し、 該電源回路は、該第１の電源電圧から、該デジタル回路
に供給される第２の電源電圧を生成する非接触ＩＣカー
ド。 - 【請求項１１】 前記アナログ回路は復調回路を備えて
いる請求項１０に記載の非接触ＩＣカード。 - 【請求項１２】 前記半導体集積回路は、前記同調容量
と並列に接続されて該整流回路の入力に接続される変調
回路をさらに備えている請求項１０または請求項１１に
記載の非接触ＩＣカード。 - 【請求項１３】 前記変調回路は、変調信号により回路
インピーダンスを変調させる請求項１２に記載の非接触
ＩＣカード。 - 【請求項１４】 前記整流回路は全波整流回路である請
求項１０乃至請求項１３のいずれかに記載の非接触ＩＣ
カード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334025A JP3487428B2 (ja) | 2000-10-31 | 2000-10-31 | 電源回路および非接触ｉｃカード |
| DE60108045T DE60108045T2 (de) | 2000-10-31 | 2001-10-30 | Stromversorgungsschaltung und RF-Transponder IC-Karte |
| EP01125387A EP1202216B1 (en) | 2000-10-31 | 2001-10-30 | Power supply circuit and RF transponder IC card |
| US10/002,673 US6677811B2 (en) | 2000-10-31 | 2001-10-31 | Power supply circuit and RF transponder IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334025A JP3487428B2 (ja) | 2000-10-31 | 2000-10-31 | 電源回路および非接触ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002142356A true JP2002142356A (ja) | 2002-05-17 |
| JP3487428B2 JP3487428B2 (ja) | 2004-01-19 |
Family
ID=18810017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334025A Expired - Fee Related JP3487428B2 (ja) | 2000-10-31 | 2000-10-31 | 電源回路および非接触ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6677811B2 (ja) |
| EP (1) | EP1202216B1 (ja) |
| JP (1) | JP3487428B2 (ja) |
| DE (1) | DE60108045T2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693852B1 (ko) | 2004-01-30 | 2007-03-13 | 후지쯔 가부시끼가이샤 | 전원 회로 |
| US7336270B2 (en) | 2003-03-14 | 2008-02-26 | Seiko Epson Corporation | Display device and electronic apparatus |
| JP2008234195A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 |
| US7756223B2 (en) | 2004-03-23 | 2010-07-13 | Infineon Technologies Ag | Contactless data carrier with current demodulation |
| US7847438B2 (en) | 2007-07-04 | 2010-12-07 | Seiko Epson Corporation | Power transmission device, electronic instrument, and waveform monitoring circuit |
| WO2011024308A1 (ja) * | 2009-08-31 | 2011-03-03 | パイオニア株式会社 | 映像信号処理装置、映像信号処理方法及びａｖ機器 |
| CN104283330A (zh) * | 2010-05-14 | 2015-01-14 | 高通股份有限公司 | 控制无线电力发射器的场分布 |
| US10084321B2 (en) | 2015-07-02 | 2018-09-25 | Qualcomm Incorporated | Controlling field distribution of a wireless power transmitter |
| JP2022063340A (ja) * | 2019-04-30 | 2022-04-21 | イーエム・ミクロエレクトロニク－マリン・エス アー | 二重周波数ｈｆ－ｕｈｆ識別集積回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1021125C2 (nl) * | 2002-07-22 | 2004-01-23 | Nedap Nv | Schakelende modulator. |
| DE10244450A1 (de) * | 2002-09-24 | 2004-04-01 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Demodulation eines digitalen amplitudenmodulierten Funksignals |
| DE10245747B4 (de) * | 2002-10-01 | 2005-12-01 | Infineon Technologies Ag | Kontaktloser Datenträger |
| EP1447809A1 (fr) * | 2003-02-14 | 2004-08-18 | SCHLUMBERGER Systèmes | Carte à multi-puce |
| JP3871667B2 (ja) * | 2003-08-18 | 2007-01-24 | 松下電器産業株式会社 | 非接触ｉｃカード |
| EP1930844B1 (en) * | 2005-09-26 | 2011-07-13 | Panasonic Corporation | Noncontact information storage medium and method for manufacturing same |
| US9325054B2 (en) | 2011-11-30 | 2016-04-26 | Novatek Microelectronics Corp. | Power supply circuit for antenna, antenna control system, and digital communication device |
| EP2677474A1 (en) * | 2012-06-21 | 2013-12-25 | ST-Ericsson SA | Secure element power management system |
| CN103886360B (zh) * | 2012-12-24 | 2017-04-19 | 北京中电华大电子设计有限责任公司 | 一种智能卡芯片中防功耗分析的方法和电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253014A (ja) | 1988-04-01 | 1989-10-09 | Fujitsu General Ltd | ノイズ抑圧回路 |
| JP3337079B2 (ja) * | 1991-11-26 | 2002-10-21 | ローム株式会社 | 電源回路 |
| DE19537920C2 (de) * | 1995-10-12 | 1999-08-19 | Temic Semiconductor Gmbh | Integrierte Schaltungsanordnung mit Diodencharaktaristik |
| JP3592423B2 (ja) * | 1996-01-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH10201088A (ja) * | 1997-01-17 | 1998-07-31 | Hitachi Ltd | 定電圧電源回路および半導体集積回路並びにｉｃカード |
| US5850139A (en) * | 1997-02-28 | 1998-12-15 | Stmicroelectronics, Inc. | Load pole stabilized voltage regulator circuit |
| EP0899643B1 (en) * | 1997-08-29 | 2005-03-09 | STMicroelectronics S.r.l. | Low consumption linear voltage regulator with high supply line rejection |
| US5973419A (en) | 1997-09-23 | 1999-10-26 | International Business Machines Corporation | Circuit and method of operation to control in-rush current and maintain power supply voltage to peripheral devices in an information system |
| GB2333493B (en) * | 1998-01-24 | 2000-07-05 | Plessey Telecomm | Transaction system |
| JP3065605B2 (ja) * | 1998-10-12 | 2000-07-17 | シャープ株式会社 | 直流安定化電源装置 |
| JP2001282372A (ja) * | 2000-03-31 | 2001-10-12 | Seiko Instruments Inc | レギュレータ |
-
2000
- 2000-10-31 JP JP2000334025A patent/JP3487428B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-30 DE DE60108045T patent/DE60108045T2/de not_active Expired - Lifetime
- 2001-10-30 EP EP01125387A patent/EP1202216B1/en not_active Expired - Lifetime
- 2001-10-31 US US10/002,673 patent/US6677811B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7336270B2 (en) | 2003-03-14 | 2008-02-26 | Seiko Epson Corporation | Display device and electronic apparatus |
| KR100693852B1 (ko) | 2004-01-30 | 2007-03-13 | 후지쯔 가부시끼가이샤 | 전원 회로 |
| US7756223B2 (en) | 2004-03-23 | 2010-07-13 | Infineon Technologies Ag | Contactless data carrier with current demodulation |
| JP2008234195A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体集積回路及び半導体集積回路が組み込まれた半導体装置 |
| US7847438B2 (en) | 2007-07-04 | 2010-12-07 | Seiko Epson Corporation | Power transmission device, electronic instrument, and waveform monitoring circuit |
| JPWO2011024308A1 (ja) * | 2009-08-31 | 2013-01-24 | パイオニア株式会社 | 映像信号処理装置、映像信号処理方法及びａｖ機器 |
| WO2011024308A1 (ja) * | 2009-08-31 | 2011-03-03 | パイオニア株式会社 | 映像信号処理装置、映像信号処理方法及びａｖ機器 |
| CN104283330A (zh) * | 2010-05-14 | 2015-01-14 | 高通股份有限公司 | 控制无线电力发射器的场分布 |
| JP2015008629A (ja) * | 2010-05-14 | 2015-01-15 | クアルコム，インコーポレイテッド | 無線電力伝送器の電磁界分布の制御 |
| US9337666B2 (en) | 2010-05-14 | 2016-05-10 | Qualcomm Incorporated | Controlling field distribution of a wireless power transmitter |
| US10084321B2 (en) | 2015-07-02 | 2018-09-25 | Qualcomm Incorporated | Controlling field distribution of a wireless power transmitter |
| JP2022063340A (ja) * | 2019-04-30 | 2022-04-21 | イーエム・ミクロエレクトロニク－マリン・エス アー | 二重周波数ｈｆ－ｕｈｆ識別集積回路 |
| JP7312870B2 (ja) | 2019-04-30 | 2023-07-21 | イーエム・ミクロエレクトロニク－マリン・エス アー | 二重周波数ｈｆ－ｕｈｆ識別集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020066793A1 (en) | 2002-06-06 |
| DE60108045T2 (de) | 2005-06-02 |
| JP3487428B2 (ja) | 2004-01-19 |
| EP1202216A1 (en) | 2002-05-02 |
| DE60108045D1 (de) | 2005-02-03 |
| US6677811B2 (en) | 2004-01-13 |
| EP1202216B1 (en) | 2004-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3487428B2 (ja) | 電源回路および非接触ｉｃカード | |
| US7429852B2 (en) | Constant voltage circuit capable of quickly responding to a sudden change of load current | |
| US7863873B2 (en) | Power management circuit and method of frequency compensation thereof | |
| US8378654B2 (en) | Voltage regulator with high accuracy and high power supply rejection ratio | |
| Or et al. | An output-capacitorless low-dropout regulator with direct voltage-spike detection | |
| US8129966B2 (en) | Voltage regulator circuit and control method therefor | |
| US8072201B2 (en) | Power supply apparatus | |
| TW521177B (en) | Apparatus and system for providing transient suppression power regulation | |
| US6759836B1 (en) | Low drop-out regulator | |
| USRE37217E1 (en) | Operational amplifier having stable operations for a wide range of source voltage, and current detector circuit employing a small number of elements | |
| US8461812B2 (en) | Shunt regulator having over-voltage protection circuit and semiconductor device including the same | |
| US20080311850A1 (en) | Rectifier circuit and rfid tag | |
| US20060132998A1 (en) | Power supply circuit | |
| US6630858B1 (en) | Noncontact interface circuit and method for clamping supply voltage therein | |
| US8737646B2 (en) | Temperature compensated voltage pump | |
| JP3610556B1 (ja) | 定電圧電源装置 | |
| US7786713B2 (en) | Series regulator circuit with high current mode activating parallel charging path | |
| CN112787640B (zh) | 使用具有不同栅极工作功能的fet器件的参考发生器 | |
| JP2005533421A (ja) | 容量性フィードバック回路 | |
| US11340641B2 (en) | Hybrid voltage regulator using bandwidth suppressed series regulator and associated voltage regulating method | |
| US6879212B2 (en) | Operational amplifier having large output current with low supply voltage | |
| US6737910B2 (en) | Semiconductor integrated circuit with constant internal power supply voltage | |
| US7205831B2 (en) | Noise filter circuit | |
| US20020057100A1 (en) | Threshold invariant voltage detecting device | |
| JP2000075940A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031015 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |