JP2002141886A - セルサーチ制御装置およびセルサーチ制御方法 - Google Patents
セルサーチ制御装置およびセルサーチ制御方法Info
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7083—Cell search, e.g. using a three-step approach
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7097—Interference-related aspects
- H04B1/711—Interference-related aspects the interference being multi-path interference
- H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
- H04B1/7117—Selection, re-selection, allocation or re-allocation of paths to fingers, e.g. timing offset control of allocated fingers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 短時間で最も確からしいパスを必要最小限だ
け抽出可能なセルサーチ制御装置を得ること。 【解決手段】 スロットタイミング同期を確立するｓｔ
ｅｐ１と、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行うｓｔｅｐ２と、
スクランブリングコードの特定を行うｓｔｅｐ３と、を
実行する手段を備え、前記ｓｔｅｐ１を実行する手段と
しては、規定数のパスのｐ−ＳＣＨを検出するｐ−ＳＣ
Ｈ検出部２と、前記検出パスから相関値の上位ｎ（フィ
ンガ数≦ｎ＜規定パス数）個のパスを抽出する最大相関
検出パス取得部１２およびマルチパス削除部１３と、前
記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-synchr
onization channel）の検出タイミングを、前記ｓｔｅ
ｐ２を実行する手段に対して割り当てるｓｔｅｐ２割当
部１４と、備える構成とする。
け抽出可能なセルサーチ制御装置を得ること。 【解決手段】 スロットタイミング同期を確立するｓｔ
ｅｐ１と、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行うｓｔｅｐ２と、
スクランブリングコードの特定を行うｓｔｅｐ３と、を
実行する手段を備え、前記ｓｔｅｐ１を実行する手段と
しては、規定数のパスのｐ−ＳＣＨを検出するｐ−ＳＣ
Ｈ検出部２と、前記検出パスから相関値の上位ｎ（フィ
ンガ数≦ｎ＜規定パス数）個のパスを抽出する最大相関
検出パス取得部１２およびマルチパス削除部１３と、前
記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-synchr
onization channel）の検出タイミングを、前記ｓｔｅ
ｐ２を実行する手段に対して割り当てるｓｔｅｐ２割当
部１４と、備える構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｗ−ＣＤＭＡ方式
に採用されるセルサーチ制御装置に関するものであり、
特に、短時間で最も確からしいパスを必要最小限だけ抽
出可能なセルサーチ制御装置およびそのセルサーチ制御
方法に関するものである。
に採用されるセルサーチ制御装置に関するものであり、
特に、短時間で最も確からしいパスを必要最小限だけ抽
出可能なセルサーチ制御装置およびそのセルサーチ制御
方法に関するものである。
【０００２】
【従来の技術】以下、従来のセルサーチ制御方法につい
て説明する。Ｗ−ＣＤＭＡでは、移動局が基地局との同
期を確立するために、Ｐｒｉｍａｒｙ−ＳＣＨ（synchr
onization channel：ｐ−ＳＣＨ）とＳｅｃｏｎｄａｒ
ｙ−ＳＣＨ（ｓ−ＳＣＨ）を受信する。
て説明する。Ｗ−ＣＤＭＡでは、移動局が基地局との同
期を確立するために、Ｐｒｉｍａｒｙ−ＳＣＨ（synchr
onization channel：ｐ−ＳＣＨ）とＳｅｃｏｎｄａｒ
ｙ−ＳＣＨ（ｓ−ＳＣＨ）を受信する。
【０００３】図８は、ｐ−ＳＣＨおよびｓ−ＳＣＨの送
信タイミングを示す図である。ｐ−ＳＣＨはスロット単
位に同一のコードであり、移動局では、基地局から送信
されるｐ−ＳＣＨをサーチすることで、スロットタイミ
ングを確立する。また、ｓ−ＳＣＨはスロット単位に異
なるコードであり、移動局では、基地局から送信される
ｓ−ＳＣＨをサーチすることで、すなわち、スロット単
位に異なるコードの組み合わせをサーチすることで、フ
レームタイミングを確立する。
信タイミングを示す図である。ｐ−ＳＣＨはスロット単
位に同一のコードであり、移動局では、基地局から送信
されるｐ−ＳＣＨをサーチすることで、スロットタイミ
ングを確立する。また、ｓ−ＳＣＨはスロット単位に異
なるコードであり、移動局では、基地局から送信される
ｓ−ＳＣＨをサーチすることで、すなわち、スロット単
位に異なるコードの組み合わせをサーチすることで、フ
レームタイミングを確立する。
【０００４】上記タイミング同期の確立は、移動局にお
けるセルサーチ制御部にて、既知のｓｔｅｐ１，ｓｔｅ
ｐ２，ｓｔｅｐ３の手順で行われる。なお、ｓｔｅｐ１
では、ｐ−ＳＣＨを検出し、スロット同期を確立する。
また、ｓｔｅｐ２では、ｓ−ＳＣＨを検出し、フレーム
同期を確立する。さらに、ここでは、後述するスクラン
ブリングコードグループを決定する。また、ｓｔｅｐ３
では、スクランブリングコードグループ内のスクランブ
リングコードを特定する。
けるセルサーチ制御部にて、既知のｓｔｅｐ１，ｓｔｅ
ｐ２，ｓｔｅｐ３の手順で行われる。なお、ｓｔｅｐ１
では、ｐ−ＳＣＨを検出し、スロット同期を確立する。
また、ｓｔｅｐ２では、ｓ−ＳＣＨを検出し、フレーム
同期を確立する。さらに、ここでは、後述するスクラン
ブリングコードグループを決定する。また、ｓｔｅｐ３
では、スクランブリングコードグループ内のスクランブ
リングコードを特定する。
【０００５】図９は、従来のセルサーチ制御装置の構成
を示す図である。図９において、１００はセルサーチ制
御装置であり、１０１はｐ−ＳＣＨ検出部であり、１０
２は選択部であり、１０３は割当部であり、１０４はｓ
−ＳＣＨ検出部であり、１０５はコード割当部であり、
１０６はスクランブリングコード決定部である。
を示す図である。図９において、１００はセルサーチ制
御装置であり、１０１はｐ−ＳＣＨ検出部であり、１０
２は選択部であり、１０３は割当部であり、１０４はｓ
−ＳＣＨ検出部であり、１０５はコード割当部であり、
１０６はスクランブリングコード決定部である。
【０００６】図１０は、上記ｓｔｅｐ１，ｓｔｅｐ２，
ｓｔｅｐ３の処理を時系列的に表した図である。セルサ
ーチ制御装置１００では、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３を、図示のとおり、パイプライン的に処理す
る。なお、セルサーチ制御装置１００での処理終了後、
移動局では、ｓｔｅｐ３の検出結果が正しいことを検証
するために、ｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ：レイク
サーチ）処理を行う。以下、図９および図１０を用いて
従来のセルサーチ制御装置１００の動作を説明する。
ｓｔｅｐ３の処理を時系列的に表した図である。セルサ
ーチ制御装置１００では、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３を、図示のとおり、パイプライン的に処理す
る。なお、セルサーチ制御装置１００での処理終了後、
移動局では、ｓｔｅｐ３の検出結果が正しいことを検証
するために、ｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ：レイク
サーチ）処理を行う。以下、図９および図１０を用いて
従来のセルサーチ制御装置１００の動作を説明する。
【０００７】従来のセルサーチ制御装置１００では、ｐ
−ＳＣＨ検出部１０１が、ｓｔｅｐ１の処理として、ま
ず、ｐ−ＳＣＨを検出し、当該検出結果を選択部１０２
に通知する。つぎに、選択部１０２が、最大６４個のｐ
−ＳＣＨのタイミングを選択し、当該選択結果を割当部
１０３に通知する。最後に、割当部１０３が、たとえ
ば、６４個のｐ−ＳＣＨに対応するｓ−ＳＣＨを３個単
位にｓ−ＳＣＨ検出部１０４に対して割り当てる（図１
０参照）。すなわち、６４個のｓ−ＳＣＨの検出タイミ
ングを、２２回分の処理に分けて、ｓ−ＳＣＨ検出部１
０４に対して割り当てる。
−ＳＣＨ検出部１０１が、ｓｔｅｐ１の処理として、ま
ず、ｐ−ＳＣＨを検出し、当該検出結果を選択部１０２
に通知する。つぎに、選択部１０２が、最大６４個のｐ
−ＳＣＨのタイミングを選択し、当該選択結果を割当部
１０３に通知する。最後に、割当部１０３が、たとえ
ば、６４個のｐ−ＳＣＨに対応するｓ−ＳＣＨを３個単
位にｓ−ＳＣＨ検出部１０４に対して割り当てる（図１
０参照）。すなわち、６４個のｓ−ＳＣＨの検出タイミ
ングを、２２回分の処理に分けて、ｓ−ＳＣＨ検出部１
０４に対して割り当てる。
【０００８】ｓ−ＳＣＨ検出部１０４では、ｓｔｅｐ２
の処理として、割り当てられたタイミングのｓ−ＳＣＨ
を検出し、当該検出結果をコード割当部１０５に対して
通知する。コード割当部１０５では、得られたｓ−ＳＣ
Ｈの組み合わせ、および予め設定されたテーブルに基づ
いて、受信したｓ−ＳＣＨに対応するスクランブリング
コードグループを検索する。図１１は、スクランブリン
グコードグループ検索用のテーブルを示す図である。こ
こでは、１５スロット分のｓ−ＳＣＨの組み合わせを用
いて、６４個のグループから１つを割り当てる。
の処理として、割り当てられたタイミングのｓ−ＳＣＨ
を検出し、当該検出結果をコード割当部１０５に対して
通知する。コード割当部１０５では、得られたｓ−ＳＣ
Ｈの組み合わせ、および予め設定されたテーブルに基づ
いて、受信したｓ−ＳＣＨに対応するスクランブリング
コードグループを検索する。図１１は、スクランブリン
グコードグループ検索用のテーブルを示す図である。こ
こでは、１５スロット分のｓ−ＳＣＨの組み合わせを用
いて、６４個のグループから１つを割り当てる。
【０００９】スクランブリングコード決定部１０６で
は、ｓｔｅｐ３の処理として、得られたスクランブリン
グコードグループ、および予め用意されたテーブルに基
づいて、たとえば、相関の高いものから順に２つのｐｒ
ｉｍａｒｙ−スクランブリングコードおよびｓｅｃｏｎ
ｄａｒｙ−スクランブリングコードを決定する。すなわ
ち、マルチパスのなかから、相関の高いものから順に２
つのパスを、最も確からしいパスとして抽出する。図１
２は、スクランブリングコード決定用のテーブルを示す
図である。ここでは、１グループについて、８セットの
スクランブリングコードが予め設定されている。
は、ｓｔｅｐ３の処理として、得られたスクランブリン
グコードグループ、および予め用意されたテーブルに基
づいて、たとえば、相関の高いものから順に２つのｐｒ
ｉｍａｒｙ−スクランブリングコードおよびｓｅｃｏｎ
ｄａｒｙ−スクランブリングコードを決定する。すなわ
ち、マルチパスのなかから、相関の高いものから順に２
つのパスを、最も確からしいパスとして抽出する。図１
２は、スクランブリングコード決定用のテーブルを示す
図である。ここでは、１グループについて、８セットの
スクランブリングコードが予め設定されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記、
従来のセルサーチ制御方法においては、ｓｔｅｐ１で６
４個のｐ−ＳＣＨを検出するが、ｓｔｅｐ２およびｓｔ
ｅｐ３では、一度に３個のｐ−ＳＣＨに対応するｓ−Ｓ
ＣＨについてしか処理を行うことができないために、
（６４／３）×６ｆｒａｍｅ（ｓｔｅｐ２およびｓｔｅ
ｐ３の処理に要する時間：図１０参照）＝１３２０ｍ
ｓ、という多大な処理時間を必要とする、という問題が
あった。
従来のセルサーチ制御方法においては、ｓｔｅｐ１で６
４個のｐ−ＳＣＨを検出するが、ｓｔｅｐ２およびｓｔ
ｅｐ３では、一度に３個のｐ−ＳＣＨに対応するｓ−Ｓ
ＣＨについてしか処理を行うことができないために、
（６４／３）×６ｆｒａｍｅ（ｓｔｅｐ２およびｓｔｅ
ｐ３の処理に要する時間：図１０参照）＝１３２０ｍ
ｓ、という多大な処理時間を必要とする、という問題が
あった。
【００１１】また、移動局では、ｓｔｅｐ１〜ｓｔｅｐ
３の処理終了後に、ｓｔｅｐ３の検出結果が正しいこと
を検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処
理を行う必要があるが、一方で、レベル検出処理（セル
サーチ制御とは別の処理）においても、ＲＡＫＥ−ＳＲ
Ｃが必要となり、同様の回路を用いて処理が行われるた
め、これらの処理を同時に実行することができない。さ
らに、移動局では、レベル検出処理をセルサーチ制御よ
りも優先的に行う必要がある。そのため、レベル検出処
理を優先して実行するためにはセルサーチ制御を中断す
ることになるが、このような場合には、セルサーチ制御
にさらに多大な処理時間がかかってしまう、という問題
があった。
３の処理終了後に、ｓｔｅｐ３の検出結果が正しいこと
を検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処
理を行う必要があるが、一方で、レベル検出処理（セル
サーチ制御とは別の処理）においても、ＲＡＫＥ−ＳＲ
Ｃが必要となり、同様の回路を用いて処理が行われるた
め、これらの処理を同時に実行することができない。さ
らに、移動局では、レベル検出処理をセルサーチ制御よ
りも優先的に行う必要がある。そのため、レベル検出処
理を優先して実行するためにはセルサーチ制御を中断す
ることになるが、このような場合には、セルサーチ制御
にさらに多大な処理時間がかかってしまう、という問題
があった。
【００１２】また、特開平１０−１２６３８０号公報で
は、パスを１つだけ検出する方式が記載されているが、
都市部など、セルが混在しマルチパス波がダイナミック
に変動するような場所では、ＤＨＯ（Diversity Hand-O
ver）が必須であるため、短時間に有効なパスを取得す
る必要がある。移動局では、ＤＨＯを実行する場合、複
数の基地局から送信されるパスをダイバーシチ受信して
ＲＡＫＥ合成を行う。そのため、パスを１つしか検出し
ない従来の方式では、ＤＨＯの効果が得られず、受信特
性が劣化する、という問題があった。
は、パスを１つだけ検出する方式が記載されているが、
都市部など、セルが混在しマルチパス波がダイナミック
に変動するような場所では、ＤＨＯ（Diversity Hand-O
ver）が必須であるため、短時間に有効なパスを取得す
る必要がある。移動局では、ＤＨＯを実行する場合、複
数の基地局から送信されるパスをダイバーシチ受信して
ＲＡＫＥ合成を行う。そのため、パスを１つしか検出し
ない従来の方式では、ＤＨＯの効果が得られず、受信特
性が劣化する、という問題があった。
【００１３】本発明は、上記に鑑みてなされたものであ
って、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３，およびｖ
ｅｒｉｆｙの処理を省略することなく、短時間で最も確
からしいパスを必要最小限だけ抽出可能なセルサーチ制
御装置、およびセルサーチ制御方法を得ることを目的と
する。
って、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３，およびｖ
ｅｒｉｆｙの処理を省略することなく、短時間で最も確
からしいパスを必要最小限だけ抽出可能なセルサーチ制
御装置、およびセルサーチ制御方法を得ることを目的と
する。
【００１４】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかるセルサーチ制御
装置にあっては、スロットタイミング同期を確立する第
１の同期確立手段と、フレームタイミング同期の確立お
よびスクランブリングコードグループの特定を行う第２
の同期確立手段と、スクランブリングコードの特定を行
うコード特定手段と、を備え、また、前記第１の同期確
立手段は、規定数のパスのｐ−ＳＣＨ（Primary-synchr
onization channel）を検出するパス検出手段（後述す
る実施の形態のｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パ
ス取得部１１に相当）と、前記検出パスから、相関値の
上位ｎ個のパスを抽出するパス抽出手段（最大相関検出
パス取得部１２、マルチパス削除部１３に相当）と、前
記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-synchr
onization channel）の検出タイミングを、前記第２の
同期確立手段に対して割り当てる割当手段（ｓｔｅｐ２
割当部１４に相当）と、備えることを特徴とする。
目的を達成するために、本発明にかかるセルサーチ制御
装置にあっては、スロットタイミング同期を確立する第
１の同期確立手段と、フレームタイミング同期の確立お
よびスクランブリングコードグループの特定を行う第２
の同期確立手段と、スクランブリングコードの特定を行
うコード特定手段と、を備え、また、前記第１の同期確
立手段は、規定数のパスのｐ−ＳＣＨ（Primary-synchr
onization channel）を検出するパス検出手段（後述す
る実施の形態のｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パ
ス取得部１１に相当）と、前記検出パスから、相関値の
上位ｎ個のパスを抽出するパス抽出手段（最大相関検出
パス取得部１２、マルチパス削除部１３に相当）と、前
記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-synchr
onization channel）の検出タイミングを、前記第２の
同期確立手段に対して割り当てる割当手段（ｓｔｅｐ２
割当部１４に相当）と、備えることを特徴とする。
【００１５】つぎの発明にかかるセルサーチ制御装置に
あっては、スロットタイミング同期を確立する第１の同
期確立手段と、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２の同期
確立手段と、スクランブリングコードの特定を行うコー
ド特定手段と、を備え、また、前記第１の同期確立手段
は、規定数のパスのｐ−ＳＣＨを検出するパス検出手段
（ｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パス取得部２１
に相当）と、前記検出パスのなかから最大相関パスを取
り出す最大相関パス取り出し手段（最大相関検出パス取
得部２２に相当）と、前記最大相関パス前後の所定ｃｈ
ｉｐ数（各基地局があける所定の送信時間間隔）以内の
マルチパスを削除するマルチパス削除手段（相関値補正
部２３、マルチパス削除部２４に相当）と、前記最大相
関パス取り出し手段からｎ回にわたって取り出したｎ個
のパスに対応するｓ−ＳＣＨの検出タイミングを、前記
第２の同期確立手段に対して割り当てる割当手段（ｓｔ
ｅｐ２割当部２５に相当）と、を備えることを特徴とす
る。
あっては、スロットタイミング同期を確立する第１の同
期確立手段と、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２の同期
確立手段と、スクランブリングコードの特定を行うコー
ド特定手段と、を備え、また、前記第１の同期確立手段
は、規定数のパスのｐ−ＳＣＨを検出するパス検出手段
（ｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パス取得部２１
に相当）と、前記検出パスのなかから最大相関パスを取
り出す最大相関パス取り出し手段（最大相関検出パス取
得部２２に相当）と、前記最大相関パス前後の所定ｃｈ
ｉｐ数（各基地局があける所定の送信時間間隔）以内の
マルチパスを削除するマルチパス削除手段（相関値補正
部２３、マルチパス削除部２４に相当）と、前記最大相
関パス取り出し手段からｎ回にわたって取り出したｎ個
のパスに対応するｓ−ＳＣＨの検出タイミングを、前記
第２の同期確立手段に対して割り当てる割当手段（ｓｔ
ｅｐ２割当部２５に相当）と、を備えることを特徴とす
る。
【００１６】つぎの発明にかかるセルサーチ制御装置に
あっては、スロットタイミング同期を確立する第１の同
期確立手段と、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２の同期
確立手段と、スクランブリングコードの特定を行うコー
ド特定手段と、を備え、また、前記第１の同期確立手段
は、予め設定されたパス検出しきい値以上のレベルを有
するパスのｐ−ＳＣＨを検出するパス検出手段（ｐ−Ｓ
ＣＨ検出部２、ｓｔｅｐ１検出パス取得部３１に相当）
と、検出パス数に応じて前記パス検出しきい値を更新す
るパス検出しきい値更新手段（ｓｔｅｐ１しきい値制御
部３３に相当）と、検出されたパスに対応するｓ−ＳＣ
Ｈの検出タイミングを、前記第２の同期確立手段に対し
て割り当てる割当手段（検出パス数判定部３２に相当）
と、を備えることを特徴とする。
あっては、スロットタイミング同期を確立する第１の同
期確立手段と、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２の同期
確立手段と、スクランブリングコードの特定を行うコー
ド特定手段と、を備え、また、前記第１の同期確立手段
は、予め設定されたパス検出しきい値以上のレベルを有
するパスのｐ−ＳＣＨを検出するパス検出手段（ｐ−Ｓ
ＣＨ検出部２、ｓｔｅｐ１検出パス取得部３１に相当）
と、検出パス数に応じて前記パス検出しきい値を更新す
るパス検出しきい値更新手段（ｓｔｅｐ１しきい値制御
部３３に相当）と、検出されたパスに対応するｓ−ＳＣ
Ｈの検出タイミングを、前記第２の同期確立手段に対し
て割り当てる割当手段（検出パス数判定部３２に相当）
と、を備えることを特徴とする。
【００１７】つぎの発明にかかるセルサーチ制御方法に
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、規定数のパ
スのｐ−ＳＣＨを検出するパス検出ステップ（ステップ
Ｓ１に相当）と、前記検出パスから、相関値の上位ｎ個
のパスを抽出するパス抽出ステップ（ステップＳ２，Ｓ
３に相当）と、前記ｎ個のパスに対応するｓ−ＳＣＨの
検出タイミングを、前記第２のステップ以降の処理部に
対して割り当てる割当ステップ（ステップＳ４に相当）
と、を含むことを特徴とする。
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、規定数のパ
スのｐ−ＳＣＨを検出するパス検出ステップ（ステップ
Ｓ１に相当）と、前記検出パスから、相関値の上位ｎ個
のパスを抽出するパス抽出ステップ（ステップＳ２，Ｓ
３に相当）と、前記ｎ個のパスに対応するｓ−ＳＣＨの
検出タイミングを、前記第２のステップ以降の処理部に
対して割り当てる割当ステップ（ステップＳ４に相当）
と、を含むことを特徴とする。
【００１８】つぎの発明にかかるセルサーチ制御方法に
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、規定数のパ
スのｐ−ＳＣＨを検出するパス検出ステップ（ステップ
Ｓ１１に相当）と、前記検出パスのなかから最大相関パ
スを取り出す最大相関パス取り出しステップ（ステップ
Ｓ１２に相当）と、前記最大相関パス前後の所定ｃｈｉ
ｐ数（各基地局があける所定の送信時間間隔）以内のマ
ルチパスを削除するマルチパス削除ステップ（ステップ
Ｓ１３，Ｓ１４に相当）と、前記最大相関パス取り出し
ステップおよびマルチパス削除ステップを、ｎ個の最大
相関パスを取り出すまで、残りの検出パスを用いて繰り
返し実行する繰り返しステップ（ステップＳ１２〜Ｓ１
６に相当）と、前記取り出したｎ個のパスに対応するｓ
−ＳＣＨの検出タイミングを、前記第２のステップ以降
の処理部に対して割り当てる割当ステップ（ステップＳ
１７に相当）と、を含むことを特徴とする。
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、規定数のパ
スのｐ−ＳＣＨを検出するパス検出ステップ（ステップ
Ｓ１１に相当）と、前記検出パスのなかから最大相関パ
スを取り出す最大相関パス取り出しステップ（ステップ
Ｓ１２に相当）と、前記最大相関パス前後の所定ｃｈｉ
ｐ数（各基地局があける所定の送信時間間隔）以内のマ
ルチパスを削除するマルチパス削除ステップ（ステップ
Ｓ１３，Ｓ１４に相当）と、前記最大相関パス取り出し
ステップおよびマルチパス削除ステップを、ｎ個の最大
相関パスを取り出すまで、残りの検出パスを用いて繰り
返し実行する繰り返しステップ（ステップＳ１２〜Ｓ１
６に相当）と、前記取り出したｎ個のパスに対応するｓ
−ＳＣＨの検出タイミングを、前記第２のステップ以降
の処理部に対して割り当てる割当ステップ（ステップＳ
１７に相当）と、を含むことを特徴とする。
【００１９】つぎの発明にかかるセルサーチ制御方法に
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、予め設定さ
れたパス検出しきい値以上のレベルを有するパスのｐ−
ＳＣＨを検出するパス検出ステップ（ステップＳ２１，
Ｓ２２に相当）と、検出されたパスに対応するｓ−ＳＣ
Ｈの検出タイミングを、前記第２のステップ以降の処理
部に対して割り当てる割当ステップ（ステップＳ２３，
Ｓ２９に相当）と、検出パス数が検出過多しきい値（検
出上限しきい値＜検出過多しきい値）以上の場合に、パ
ス検出しきい値を所定数だけ上げる第１のパス検出しき
い値更新ステップ（ステップＳ２３，Ｓ２４，Ｓ２５，
Ｓ２８に相当）と、検出パス数が検出上限しきい値以
上、検出過多しきい値未満となった回数が所定数に達し
た場合、パス検出しきい値を所定数だけ上げる第２のパ
ス検出しきい値更新ステップ（ステップＳ２３〜Ｓ２８
に相当）と、検出パス数が検出上限しきい値以上、検出
過多しきい値未満となった回数が所定数に達していない
場合、現在のパス検出しきい値を保持する第３のパス検
出しきい値更新ステップ（ステップＳ２３〜Ｓ２７に相
当）と、検出パス数が検出過小しきい値（検出下限しき
い値＞検出過小しきい値）以下の場合に、パス検出しき
い値を所定数だけ下げる第４のパス検出しきい値更新ス
テップ（ステップＳ２９，Ｓ３０，Ｓ３１，Ｓ３４に相
当）と、検出パス数が検出下限しきい値以下で検出過小
しきい値より多くなった回数が所定数に達した場合、パ
ス検出しきい値を所定数だけ下げる第５のパス検出しき
い値更新ステップ（ステップＳ２９〜Ｓ３４に相当）
と、検出パス数が検出下限しきい値以下で検出過小しき
い値より多くなった回数が所定数に達していない場合、
現在のパス検出しきい値を保持する第６のパス検出しき
い値更新ステップ（ステップＳ２９〜Ｓ３３に相当）
と、を含むことを特徴とする。
あっては、スロットタイミング同期を確立する第１のス
テップと、フレームタイミング同期の確立およびスクラ
ンブリングコードグループの特定を行う第２のステップ
と、スクランブリングコードの特定を行う第３のステッ
プを含み、さらに、前記第１のステップは、予め設定さ
れたパス検出しきい値以上のレベルを有するパスのｐ−
ＳＣＨを検出するパス検出ステップ（ステップＳ２１，
Ｓ２２に相当）と、検出されたパスに対応するｓ−ＳＣ
Ｈの検出タイミングを、前記第２のステップ以降の処理
部に対して割り当てる割当ステップ（ステップＳ２３，
Ｓ２９に相当）と、検出パス数が検出過多しきい値（検
出上限しきい値＜検出過多しきい値）以上の場合に、パ
ス検出しきい値を所定数だけ上げる第１のパス検出しき
い値更新ステップ（ステップＳ２３，Ｓ２４，Ｓ２５，
Ｓ２８に相当）と、検出パス数が検出上限しきい値以
上、検出過多しきい値未満となった回数が所定数に達し
た場合、パス検出しきい値を所定数だけ上げる第２のパ
ス検出しきい値更新ステップ（ステップＳ２３〜Ｓ２８
に相当）と、検出パス数が検出上限しきい値以上、検出
過多しきい値未満となった回数が所定数に達していない
場合、現在のパス検出しきい値を保持する第３のパス検
出しきい値更新ステップ（ステップＳ２３〜Ｓ２７に相
当）と、検出パス数が検出過小しきい値（検出下限しき
い値＞検出過小しきい値）以下の場合に、パス検出しき
い値を所定数だけ下げる第４のパス検出しきい値更新ス
テップ（ステップＳ２９，Ｓ３０，Ｓ３１，Ｓ３４に相
当）と、検出パス数が検出下限しきい値以下で検出過小
しきい値より多くなった回数が所定数に達した場合、パ
ス検出しきい値を所定数だけ下げる第５のパス検出しき
い値更新ステップ（ステップＳ２９〜Ｓ３４に相当）
と、検出パス数が検出下限しきい値以下で検出過小しき
い値より多くなった回数が所定数に達していない場合、
現在のパス検出しきい値を保持する第６のパス検出しき
い値更新ステップ（ステップＳ２９〜Ｓ３３に相当）
と、を含むことを特徴とする。
【００２０】
【発明の実施の形態】以下に、本発明にかかるセルサー
チ制御装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
チ制御装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００２１】実施の形態１．図１は、本発明にかかるセ
ルサーチ制御装置の構成を示す図である。図１におい
て、１はサーチ制御部であり、２はｐ−ＳＣＨ検出部で
あり、３はｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部であ
り、４はＲＡＫＥ−ＳＲＣ処理部であり、本実施の形態
においては、上記構成を用いて、セルサーチ制御に伴う
時間を短縮し、さらに最も確からしいパスを必要最小限
だけ抽出する。
ルサーチ制御装置の構成を示す図である。図１におい
て、１はサーチ制御部であり、２はｐ−ＳＣＨ検出部で
あり、３はｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部であ
り、４はＲＡＫＥ−ＳＲＣ処理部であり、本実施の形態
においては、上記構成を用いて、セルサーチ制御に伴う
時間を短縮し、さらに最も確からしいパスを必要最小限
だけ抽出する。
【００２２】たとえば、移動局では、６４個のｐ−ＳＣ
Ｈを取得した場合においても、ＤＨＯ（Diversity Hand
-Over）に用いるパス数は多くてもフィンガ数分とな
る。したがって、移動局では、検出されるパスのなかか
ら、常に、フィンガ数＋αのパス数分の情報だけを保持
していればよい。また、ｓｔｅｐ１では、スロットタイ
ミングだけを検出するため、検出したパスのｐ−ＳＣＨ
がどの基地局から送信されたｐ−ＳＣＨなのかを判別で
きないが、最大相関値を示すパスの自己相関結果から、
他の検出結果を補正することによりマルチパスを抑制で
きる。さらに、たとえば、セル半径が１０ｋｍ程度の場
合には、セクタセル角が６０°と仮定すると、直接波と
反射波の受信タイミングの差が２０ｃｈｉｐ程度となる
ため、最大相関値をとるパスから±２０ｃｈｉｐ以内の
パスを他の基地局から送信されたパスと仮定できる。
Ｈを取得した場合においても、ＤＨＯ（Diversity Hand
-Over）に用いるパス数は多くてもフィンガ数分とな
る。したがって、移動局では、検出されるパスのなかか
ら、常に、フィンガ数＋αのパス数分の情報だけを保持
していればよい。また、ｓｔｅｐ１では、スロットタイ
ミングだけを検出するため、検出したパスのｐ−ＳＣＨ
がどの基地局から送信されたｐ−ＳＣＨなのかを判別で
きないが、最大相関値を示すパスの自己相関結果から、
他の検出結果を補正することによりマルチパスを抑制で
きる。さらに、たとえば、セル半径が１０ｋｍ程度の場
合には、セクタセル角が６０°と仮定すると、直接波と
反射波の受信タイミングの差が２０ｃｈｉｐ程度となる
ため、最大相関値をとるパスから±２０ｃｈｉｐ以内の
パスを他の基地局から送信されたパスと仮定できる。
【００２３】以上のことから、本実施の形態において
は、ｓｔｅｐ１の検出パス数を制限することにより、セ
ルサーチ制御に伴う時間を短縮し、さらに最も確からし
いパスを必要最小限だけ抽出することとした。
は、ｓｔｅｐ１の検出パス数を制限することにより、セ
ルサーチ制御に伴う時間を短縮し、さらに最も確からし
いパスを必要最小限だけ抽出することとした。
【００２４】以下、本実施の形態のセルサーチ制御方
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。
【００２５】図２は、実施の形態１におけるセルサーチ
制御部１の内部構成を示す図であり、１１はｓｔｅｐ１
検出パス取得部であり、１２は最大相関検出パス取得部
であり、１３はマルチパス削除部であり、１４はｓｔｅ
ｐ２割当部である。また、図３は、実施の形態１のセル
サーチ制御方法を示すフローチャートである。
制御部１の内部構成を示す図であり、１１はｓｔｅｐ１
検出パス取得部であり、１２は最大相関検出パス取得部
であり、１３はマルチパス削除部であり、１４はｓｔｅ
ｐ２割当部である。また、図３は、実施の形態１のセル
サーチ制御方法を示すフローチャートである。
【００２６】まず、移動局においては、ｐ−ＳＣＨ検出
部２が、ｓｔｅｐ１の処理として、たとえば、６４個の
パスのｐ−ＳＣＨを検出し（ステップＳ１）、当該検出
結果をｓｔｅｐ１検出パス取得部１１に対して通知す
る。
部２が、ｓｔｅｐ１の処理として、たとえば、６４個の
パスのｐ−ＳＣＨを検出し（ステップＳ１）、当該検出
結果をｓｔｅｐ１検出パス取得部１１に対して通知す
る。
【００２７】ｓｔｅｐ１検出パス取得部１１では、上記
パス検出結果を受け取り、当該パス検出結果を最大相関
検出パス取得部１２とマルチパス削除部１３に対して通
知する。最大相関検出パス取得部１２では、受け取った
上記パス検出結果のなかから最大相関検出パスを検出し
（ステップＳ２）、当該検出結果をマルチパス削除部１
３に対して通知する。
パス検出結果を受け取り、当該パス検出結果を最大相関
検出パス取得部１２とマルチパス削除部１３に対して通
知する。最大相関検出パス取得部１２では、受け取った
上記パス検出結果のなかから最大相関検出パスを検出し
（ステップＳ２）、当該検出結果をマルチパス削除部１
３に対して通知する。
【００２８】そして、最大相関検出パスを受け取ったマ
ルチパス削除部１３では、受け取った最大相関検出パス
周辺のマルチパスに対して相関値の補正を行い、補正後
の相関値から上位ｎ個のパスを抽出し（ステップＳ
３）、当該抽出結果をｓｔｅｐ２割当部１４に対して通
知する。なお、フィンガに対して同時に割り当てられる
パス数は、フィンガ数に依存するので、一度に抽出する
パス数ｎは、たとえば、フィンガ数の２倍程度でよい
（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび
他セクタのパスがすべて含まれる）。
ルチパス削除部１３では、受け取った最大相関検出パス
周辺のマルチパスに対して相関値の補正を行い、補正後
の相関値から上位ｎ個のパスを抽出し（ステップＳ
３）、当該抽出結果をｓｔｅｐ２割当部１４に対して通
知する。なお、フィンガに対して同時に割り当てられる
パス数は、フィンガ数に依存するので、一度に抽出する
パス数ｎは、たとえば、フィンガ数の２倍程度でよい
（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび
他セクタのパスがすべて含まれる）。
【００２９】上記抽出結果を受け取ったｓｔｅｐ２割当
部１４では、たとえば、抽出されたｎ個のパスのｐ−Ｓ
ＣＨに対応するｓ−ＳＣＨを、ｓ−ＳＣＨ検出／ｖｅｒ
ｉｆｙ処理部３に対して割り当てる（ステップＳ４）。
すなわち、ｎ個のｓ−ＳＣＨの検出タイミングを、ｓ−
ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当て
る。
部１４では、たとえば、抽出されたｎ個のパスのｐ−Ｓ
ＣＨに対応するｓ−ＳＣＨを、ｓ−ＳＣＨ検出／ｖｅｒ
ｉｆｙ処理部３に対して割り当てる（ステップＳ４）。
すなわち、ｎ個のｓ−ＳＣＨの検出タイミングを、ｓ−
ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当て
る。
【００３０】以降、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理
部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，および
ｖｅｒｉｆｙの処理を実行する（ステップＳ５）。な
お、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４
個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了する
まで、パイプライン的に繰り返し実行していた（ｓｔｅ
ｐ１も繰り返し実行：図１０参照）が、本実施の形態に
おいては、ｓｔｅｐ１を１度だけ実行し、その後、上記
のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅ
ｒｉｆｙを行う。すなわち、本実施の形態においては、
ｓｔｅｐ１を繰り返し実行しない。
部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，および
ｖｅｒｉｆｙの処理を実行する（ステップＳ５）。な
お、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４
個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了する
まで、パイプライン的に繰り返し実行していた（ｓｔｅ
ｐ１も繰り返し実行：図１０参照）が、本実施の形態に
おいては、ｓｔｅｐ１を１度だけ実行し、その後、上記
のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅ
ｒｉｆｙを行う。すなわち、本実施の形態においては、
ｓｔｅｐ１を繰り返し実行しない。
【００３１】このように、本実施の形態においては、検
出パスのなかから最大相関検出パスを検出し、受け取っ
た最大相関検出パス周辺のマルチパスに対して相関値の
補正を行うことで補正後の相関値から上位ｎ個のパスを
抽出し、抽出されたｎ個のパスの受信タイミングをｓ−
ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる
構成としたため、６４個の検出パスに対してｓｔｅｐ２
以降の処理を行う従来技術と比較して、セルサーチ制御
にかかる処理時間を大幅に短縮できる。
出パスのなかから最大相関検出パスを検出し、受け取っ
た最大相関検出パス周辺のマルチパスに対して相関値の
補正を行うことで補正後の相関値から上位ｎ個のパスを
抽出し、抽出されたｎ個のパスの受信タイミングをｓ−
ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる
構成としたため、６４個の検出パスに対してｓｔｅｐ２
以降の処理を行う従来技術と比較して、セルサーチ制御
にかかる処理時間を大幅に短縮できる。
【００３２】また、セルサーチ制御にかかる処理時間を
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
【００３３】また、セルサーチ制御に伴う処理時間を短
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
【００３４】実施の形態２．図４は、実施の形態２にお
けるセルサーチ制御部１の内部構成を示す図であり、２
１はｓｔｅｐ１検出パス取得部であり、２２は最大相関
検出パス取得部であり、２３は相関値補正部であり、２
４はマルチパス削除部であり、２５はｓｔｅｐ２割当部
である。また、図５は、実施の形態２のセルサーチ制御
方法を示すフローチャートである。
けるセルサーチ制御部１の内部構成を示す図であり、２
１はｓｔｅｐ１検出パス取得部であり、２２は最大相関
検出パス取得部であり、２３は相関値補正部であり、２
４はマルチパス削除部であり、２５はｓｔｅｐ２割当部
である。また、図５は、実施の形態２のセルサーチ制御
方法を示すフローチャートである。
【００３５】なお、セルサーチ制御装置の全体構成につ
いては、前述の実施の形態１における図１と同様である
ため、同一の符号を付してその説明を省略する。したが
って、前述と同様の理由から、本実施の形態において
も、ｓｔｅｐ１の検出パス数を制限することでセルサー
チ制御に伴う時間を短縮し、さらに最も確からしいパス
を必要最小限だけ抽出する。
いては、前述の実施の形態１における図１と同様である
ため、同一の符号を付してその説明を省略する。したが
って、前述と同様の理由から、本実施の形態において
も、ｓｔｅｐ１の検出パス数を制限することでセルサー
チ制御に伴う時間を短縮し、さらに最も確からしいパス
を必要最小限だけ抽出する。
【００３６】以下、本実施の形態のセルサーチ制御方
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。また、本実施の形態では、各基地局が所定の時間
間隔をあけて、移動局に対して信号を送信することを前
提とする。
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。また、本実施の形態では、各基地局が所定の時間
間隔をあけて、移動局に対して信号を送信することを前
提とする。
【００３７】まず、移動局においては、ｐ−ＳＣＨ検出
部２が、ｓｔｅｐ１の処理として、たとえば、６４個の
パスのｐ−ＳＣＨを検出し（ステップＳ１１）、当該検
出結果をｓｔｅｐ１検出パス取得部２１に対して通知す
る。
部２が、ｓｔｅｐ１の処理として、たとえば、６４個の
パスのｐ−ＳＣＨを検出し（ステップＳ１１）、当該検
出結果をｓｔｅｐ１検出パス取得部２１に対して通知す
る。
【００３８】ｓｔｅｐ１検出パス取得部２１では、上記
パス検出結果を受け取り、当該検出結果を最大相関検出
パス取得部２２と相関値補正部２３に対して通知する。
最大相関検出パス取得部２２では、受け取った上記パス
検出結果のなかから最大相関検出パスを検出し（ステッ
プＳ１２）、当該検出結果を相関値補正部２３に対して
通知する。
パス検出結果を受け取り、当該検出結果を最大相関検出
パス取得部２２と相関値補正部２３に対して通知する。
最大相関検出パス取得部２２では、受け取った上記パス
検出結果のなかから最大相関検出パスを検出し（ステッ
プＳ１２）、当該検出結果を相関値補正部２３に対して
通知する。
【００３９】そして、相関値補正部２３では、受け取っ
た最大相関検出パス周辺のマルチパスに対して自己相関
値の補正を行い、マルチパスを抑圧し（ステップＳ１
３）、補正後の相関値をマルチパス削除部２４に対して
通知する。その後、マルチパス削除部２４では、最大相
関検出パス前後の上記所定時間に相当するｃｈｉｐ数以
内のマルチパスを削除し（ステップＳ１４）、補正後の
最大相関値となるパスだけを抽出し（ステップＳ１
５）、当該抽出結果をｓｔｅｐ２割当部２５に対して通
知する。
た最大相関検出パス周辺のマルチパスに対して自己相関
値の補正を行い、マルチパスを抑圧し（ステップＳ１
３）、補正後の相関値をマルチパス削除部２４に対して
通知する。その後、マルチパス削除部２４では、最大相
関検出パス前後の上記所定時間に相当するｃｈｉｐ数以
内のマルチパスを削除し（ステップＳ１４）、補正後の
最大相関値となるパスだけを抽出し（ステップＳ１
５）、当該抽出結果をｓｔｅｐ２割当部２５に対して通
知する。
【００４０】以降、セルサーチ制御装置では、最大相関
検出パス取得部２２が、残りの検出結果のなかから最大
相関検出パスを検出し（ステップＳ１２）、所望のパス
数ｎを満たすか、検出したパスがなくなるまで、上記ス
テップＳ１２〜Ｓ１５の処理を繰り返し実行し（ステッ
プＳ１６，Ｎｏ）、所望のパス数ｎに達するか、検出し
たパスがなくなった段階で（ステップＳ１６，Ｙｅ
ｓ）、ステップＳ１７の処理へ移行する。なお、フィン
ガに対して同時に割り当てられるパス数は、フィンガ数
に依存するので、ｓｔｅｐ２割当部２５に対して通知す
るパス数ｎは、たとえば、フィンガ数の２倍程度でよい
（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび
他セクタのパスがすべて含まれる）。
検出パス取得部２２が、残りの検出結果のなかから最大
相関検出パスを検出し（ステップＳ１２）、所望のパス
数ｎを満たすか、検出したパスがなくなるまで、上記ス
テップＳ１２〜Ｓ１５の処理を繰り返し実行し（ステッ
プＳ１６，Ｎｏ）、所望のパス数ｎに達するか、検出し
たパスがなくなった段階で（ステップＳ１６，Ｙｅ
ｓ）、ステップＳ１７の処理へ移行する。なお、フィン
ガに対して同時に割り当てられるパス数は、フィンガ数
に依存するので、ｓｔｅｐ２割当部２５に対して通知す
るパス数ｎは、たとえば、フィンガ数の２倍程度でよい
（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび
他セクタのパスがすべて含まれる）。
【００４１】上記所定数ｎのパスを受け取ったｓｔｅｐ
２割当部２５では、たとえば、抽出されたｎ個のパスの
ｐ−ＳＣＨに対応するｓ−ＳＣＨをｓ−ＳＣＨ検出／ｖ
ｅｒｉｆｙ処理部３に対して割り当てる（ステップＳ１
７）。すなわち、ｎ個のｓ−ＳＣＨの検出タイミング
を、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割
り当てる。
２割当部２５では、たとえば、抽出されたｎ個のパスの
ｐ−ＳＣＨに対応するｓ−ＳＣＨをｓ−ＳＣＨ検出／ｖ
ｅｒｉｆｙ処理部３に対して割り当てる（ステップＳ１
７）。すなわち、ｎ個のｓ−ＳＣＨの検出タイミング
を、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割
り当てる。
【００４２】以降、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理
部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，および
ｖｅｒｉｆｙの処理を実行する（ステップＳ１８）。な
お、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４
個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了する
まで、パイプライン的に繰り返し実行していた（ｓｔｅ
ｐ１も繰り返し実行：図１０参照）が、本実施の形態に
おいては、ｓｔｅｐ１を１度だけ実行し、その後、上記
のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅ
ｒｉｆｙを行う。すなわち、本実施の形態においては、
ｓｔｅｐ１を繰り返し実行しない。
部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，および
ｖｅｒｉｆｙの処理を実行する（ステップＳ１８）。な
お、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓ
ｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４
個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了する
まで、パイプライン的に繰り返し実行していた（ｓｔｅ
ｐ１も繰り返し実行：図１０参照）が、本実施の形態に
おいては、ｓｔｅｐ１を１度だけ実行し、その後、上記
のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅ
ｒｉｆｙを行う。すなわち、本実施の形態においては、
ｓｔｅｐ１を繰り返し実行しない。
【００４３】このように、本実施の形態においては、検
出パスのなかから最大相関検出パスを検出し、受け取っ
た最大相関検出パス周辺のマルチパスに対して自己相関
値の補正を行いことでマルチパスを抑圧し、最大相関検
出パスの前後所定ｃｈｉｐ数以内のマルチパスを削除
し、補正後の最大相関値となるパスだけを抽出する一連
の処理を、所望のパス数が取得できるまで繰り返し実行
する構成とした。これにより、６４個の検出パスに対し
てｓｔｅｐ２以降の処理を行う従来技術と比較して、セ
ルサーチ制御にかかる処理時間を大幅に短縮できる。
出パスのなかから最大相関検出パスを検出し、受け取っ
た最大相関検出パス周辺のマルチパスに対して自己相関
値の補正を行いことでマルチパスを抑圧し、最大相関検
出パスの前後所定ｃｈｉｐ数以内のマルチパスを削除
し、補正後の最大相関値となるパスだけを抽出する一連
の処理を、所望のパス数が取得できるまで繰り返し実行
する構成とした。これにより、６４個の検出パスに対し
てｓｔｅｐ２以降の処理を行う従来技術と比較して、セ
ルサーチ制御にかかる処理時間を大幅に短縮できる。
【００４４】また、セルサーチ制御にかかる処理時間を
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
【００４５】また、セルサーチ制御に伴う処理時間を短
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
【００４６】実施の形態３．図６は、実施の形態３にお
けるセルサーチ制御部１の内部構成を示す図であり、３
１はｓｔｅｐ１検出パス取得部であり、３２は検出パス
数判定部であり、３３はｓｔｅｐ１しきい値制御部であ
る。また、図７は、実施の形態３のセルサーチ制御方法
を示すフローチャートである。
けるセルサーチ制御部１の内部構成を示す図であり、３
１はｓｔｅｐ１検出パス取得部であり、３２は検出パス
数判定部であり、３３はｓｔｅｐ１しきい値制御部であ
る。また、図７は、実施の形態３のセルサーチ制御方法
を示すフローチャートである。
【００４７】なお、セルサーチ制御装置の全体構成につ
いては、前述の実施の形態１における図１と同様である
ため、同一の符号を付してその説明を省略する。したが
って、前述と同様の理由から、本実施の形態において
も、ｓｔｅｐ１の検出パス数を制限することでセルサー
チ制御に伴う時間を短縮し、さらに最も確からしいパス
を必要最小限だけ抽出する。
いては、前述の実施の形態１における図１と同様である
ため、同一の符号を付してその説明を省略する。したが
って、前述と同様の理由から、本実施の形態において
も、ｓｔｅｐ１の検出パス数を制限することでセルサー
チ制御に伴う時間を短縮し、さらに最も確からしいパス
を必要最小限だけ抽出する。
【００４８】以下、本実施の形態のセルサーチ制御方
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。また、本実施の形態では、ｐ−ＳＣＨ検出部２に
対して、干渉レベルに対して一定値以上のレベルのパス
を検出するためのパス検出しきい値Ｓ１ＴＨＬＥＶ２が
予め設定されていることを前提とする（ステップＳ２
１）。
法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、
図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の
動作については、ｓ−ＳＣＨの受信タイミングの割り当
てが減ること以外、従来のセルサーチ制御方法と同様で
ある。また、本実施の形態では、ｐ−ＳＣＨ検出部２に
対して、干渉レベルに対して一定値以上のレベルのパス
を検出するためのパス検出しきい値Ｓ１ＴＨＬＥＶ２が
予め設定されていることを前提とする（ステップＳ２
１）。
【００４９】まず、移動局においては、ｐ−ＳＣＨ検出
部２が、ｓｔｅｐ１の処理として、たとえば、パス検出
しきい値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−Ｓ
ＣＨを検出し（ステップＳ２２）、当該検出結果をｓｔ
ｅｐ１検出パス取得部３１に対して通知する。そして、
ｓｔｅｐ１検出パス取得部３１では、上記検出結果を受
け取り、当該検出結果を検出パス数判定部３２に対して
通知する。
部２が、ｓｔｅｐ１の処理として、たとえば、パス検出
しきい値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−Ｓ
ＣＨを検出し（ステップＳ２２）、当該検出結果をｓｔ
ｅｐ１検出パス取得部３１に対して通知する。そして、
ｓｔｅｐ１検出パス取得部３１では、上記検出結果を受
け取り、当該検出結果を検出パス数判定部３２に対して
通知する。
【００５０】検出パス数判定部３２では、まず、上記検
出結果から検出パス数ｘを判定する（ステップＳ２
３）。たとえば、検出パス数ｘが検出上限しきい値Ｓ１
ＴＨＨ未満かつ検出下限しきい値Ｓ１ＴＨＬより多かっ
た場合（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎ
ｏ）、検出パス数判定部３２では、パス検出しきい値Ｓ
１ＴＨＬＥＶ２を保持する。
出結果から検出パス数ｘを判定する（ステップＳ２
３）。たとえば、検出パス数ｘが検出上限しきい値Ｓ１
ＴＨＨ未満かつ検出下限しきい値Ｓ１ＴＨＬより多かっ
た場合（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎ
ｏ）、検出パス数判定部３２では、パス検出しきい値Ｓ
１ＴＨＬＥＶ２を保持する。
【００５１】また、ステップＳ２３の処理において、検
出パス数ｘが検出上限しきい値Ｓ１ＴＨＨ以上であった
場合（ステップＳ２３，Ｙｅｓ）、検出パス数判定部３
２では、検出パス数がＳ１ＴＨＬ以下であった回数Ｍに
０を代入し（ステップＳ２４）、さらに、検出パス数ｘ
が検出過多しきい値Ｓ１ＴＨＨ２以上かどうかを判定す
る（ステップＳ２５）。ここで、検出パス数ｘが検出過
多しきい値Ｓ１ＴＨＨ２以上であれば（ステップＳ２
５，Ｙｅｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ
−ＳＣＨ検出部２に予め設定されたパス検出しきい値Ｓ
１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ上げる（ステ
ップＳ２８）。一方、検出パス数ｘが検出過多しきい値
Ｓ１ＴＨＨ２未満であれば（ステップＳ２５，Ｎｏ）、
ｓｔｅｐ１しきい値制御部３３では、検出パス数がＳ１
ＴＨＨ以上であった回数Ｎに１を加算し（ステップＳ２
６）、さらに、Ｎが、検出パス数が多い場合の保護段数
ＵＰＲＯＴに達した場合（ステップＳ２７，Ｙｅｓ）、
パス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴ
Ｐだけ上げ（ステップＳ２８）、Ｎが保護段数ＵＰＲＯ
Ｔに達していない場合（ステップＳ２７，Ｎｏ）、現在
のパス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。そ
の後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい
値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを
検出する（ステップＳ２２）。
出パス数ｘが検出上限しきい値Ｓ１ＴＨＨ以上であった
場合（ステップＳ２３，Ｙｅｓ）、検出パス数判定部３
２では、検出パス数がＳ１ＴＨＬ以下であった回数Ｍに
０を代入し（ステップＳ２４）、さらに、検出パス数ｘ
が検出過多しきい値Ｓ１ＴＨＨ２以上かどうかを判定す
る（ステップＳ２５）。ここで、検出パス数ｘが検出過
多しきい値Ｓ１ＴＨＨ２以上であれば（ステップＳ２
５，Ｙｅｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ
−ＳＣＨ検出部２に予め設定されたパス検出しきい値Ｓ
１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ上げる（ステ
ップＳ２８）。一方、検出パス数ｘが検出過多しきい値
Ｓ１ＴＨＨ２未満であれば（ステップＳ２５，Ｎｏ）、
ｓｔｅｐ１しきい値制御部３３では、検出パス数がＳ１
ＴＨＨ以上であった回数Ｎに１を加算し（ステップＳ２
６）、さらに、Ｎが、検出パス数が多い場合の保護段数
ＵＰＲＯＴに達した場合（ステップＳ２７，Ｙｅｓ）、
パス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴ
Ｐだけ上げ（ステップＳ２８）、Ｎが保護段数ＵＰＲＯ
Ｔに達していない場合（ステップＳ２７，Ｎｏ）、現在
のパス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。そ
の後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい
値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを
検出する（ステップＳ２２）。
【００５２】また、ステップＳ２３およびステップＳ２
９の処理において、検出パス数ｘが検出下限しきい値Ｓ
１ＴＨＬ以下であった場合（ステップＳ２３，Ｎｏ、ス
テップＳ２９，Ｙｅｓ）、検出パス数判定部３２では、
検出パス数がＳ１ＴＨＨ以上であった回数Ｎに０を代入
し（ステップＳ３０）、さらに、検出パス数ｘが検出過
小しきい値Ｓ１ＴＨＬ２以下かどうかを判定する（ステ
ップＳ３１）。ここで、検出パス数ｘが検出過小しきい
値Ｓ１ＴＨＬ２以下であれば（ステップＳ３１，Ｙｅ
ｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ−ＳＣＨ
検出部２に予め設定されたパス検出しきい値Ｓ１ＴＨＬ
ＥＶ２を所定数ＬＶＬＳＴＰだけ下げる（ステップＳ３
４）。一方、検出パス数ｘが検出過小しきい値Ｓ１ＴＨ
Ｌ２より大きければ（ステップＳ３１，Ｎｏ）、ｓｔｅ
ｐ１しきい値制御部３３では、検出パス数がＳ１ＴＨＬ
以上であった回数Ｍに１を加算し（ステップＳ３２）、
さらに、Ｍが、検出パス数が少ない場合の保護段数ＬＰ
ＲＯＴに達した場合（ステップＳ３３，Ｙｅｓ）、パス
検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだ
け下げ（ステップＳ３４）、Ｍが保護段数ＬＰＲＯＴに
達していない場合（ステップＳ３３，Ｎｏ）、現在のパ
ス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。その
後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい値
Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを検
出する（ステップＳ２２）。
９の処理において、検出パス数ｘが検出下限しきい値Ｓ
１ＴＨＬ以下であった場合（ステップＳ２３，Ｎｏ、ス
テップＳ２９，Ｙｅｓ）、検出パス数判定部３２では、
検出パス数がＳ１ＴＨＨ以上であった回数Ｎに０を代入
し（ステップＳ３０）、さらに、検出パス数ｘが検出過
小しきい値Ｓ１ＴＨＬ２以下かどうかを判定する（ステ
ップＳ３１）。ここで、検出パス数ｘが検出過小しきい
値Ｓ１ＴＨＬ２以下であれば（ステップＳ３１，Ｙｅ
ｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ−ＳＣＨ
検出部２に予め設定されたパス検出しきい値Ｓ１ＴＨＬ
ＥＶ２を所定数ＬＶＬＳＴＰだけ下げる（ステップＳ３
４）。一方、検出パス数ｘが検出過小しきい値Ｓ１ＴＨ
Ｌ２より大きければ（ステップＳ３１，Ｎｏ）、ｓｔｅ
ｐ１しきい値制御部３３では、検出パス数がＳ１ＴＨＬ
以上であった回数Ｍに１を加算し（ステップＳ３２）、
さらに、Ｍが、検出パス数が少ない場合の保護段数ＬＰ
ＲＯＴに達した場合（ステップＳ３３，Ｙｅｓ）、パス
検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだ
け下げ（ステップＳ３４）、Ｍが保護段数ＬＰＲＯＴに
達していない場合（ステップＳ３３，Ｎｏ）、現在のパ
ス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。その
後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい値
Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを検
出する（ステップＳ２２）。
【００５３】その後、検出パス数判定部３２では、たと
えば、検出パス数ｘが、検出上限しきい値Ｓ１ＴＨＨよ
り少なく、かつ検出下限しきい値Ｓ１ＴＨＬより多くな
るまで（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎ
ｏ）、上記ステップＳ２２〜Ｓ３４の処理を繰り返し実
行する。
えば、検出パス数ｘが、検出上限しきい値Ｓ１ＴＨＨよ
り少なく、かつ検出下限しきい値Ｓ１ＴＨＬより多くな
るまで（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎ
ｏ）、上記ステップＳ２２〜Ｓ３４の処理を繰り返し実
行する。
【００５４】このように、本実施の形態においては、検
出パス数が、検出上限しきい値（６４未満）より少なく
かつ検出下限しきい値より多くなるまで、パス検出しき
い値を調整しながらパスの検出処理を繰り返し実行する
構成とした。これにより、６４個の検出パスに対してｓ
ｔｅｐ２以降の処理を行う従来技術と比較して、セルサ
ーチ制御にかかる処理時間を大幅に短縮できる。
出パス数が、検出上限しきい値（６４未満）より少なく
かつ検出下限しきい値より多くなるまで、パス検出しき
い値を調整しながらパスの検出処理を繰り返し実行する
構成とした。これにより、６４個の検出パスに対してｓ
ｔｅｐ２以降の処理を行う従来技術と比較して、セルサ
ーチ制御にかかる処理時間を大幅に短縮できる。
【００５５】また、セルサーチ制御にかかる処理時間を
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
短縮できることから、ｓｔｅｐ３の検出結果が正しいこ
とを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）
処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時
に実行される可能性が低くなるため、優先制御に伴う処
理時間の増大を防止できる。
【００５６】また、セルサーチ制御に伴う処理時間を短
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
縮し、さらに最も確からしいパスを必要最小限だけ抽出
する構成としたため、ＤＨＯの効果により、受信特性を
向上させることが可能となる。
【００５７】
【発明の効果】以上、説明したとおり、本発明によれ
ば、検出パスのなかから最大相関検出パスを検出し、受
け取った最大相関検出パス周辺のマルチパスに対して相
関値の補正を行うことで補正後の相関値における上位ｎ
個のパスを抽出し、抽出されたｎ個のパスの受信タイミ
ングを第２の同期確立手段に対して割り当てる構成とし
た。これにより、６４個の検出パスに対してｓｔｅｐ２
以降の処理を行う従来技術と比較して、セルサーチ制御
にかかる処理時間を大幅に短縮可能なセルサーチ制御装
置を得ることができる、という効果を奏する。
ば、検出パスのなかから最大相関検出パスを検出し、受
け取った最大相関検出パス周辺のマルチパスに対して相
関値の補正を行うことで補正後の相関値における上位ｎ
個のパスを抽出し、抽出されたｎ個のパスの受信タイミ
ングを第２の同期確立手段に対して割り当てる構成とし
た。これにより、６４個の検出パスに対してｓｔｅｐ２
以降の処理を行う従来技術と比較して、セルサーチ制御
にかかる処理時間を大幅に短縮可能なセルサーチ制御装
置を得ることができる、という効果を奏する。
【００５８】つぎの発明によれば、検出パスのなかから
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して自己相関値の補正を行いこ
とでマルチパスを抑圧し、最大相関検出パスの前後所定
ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相
関値となるパスだけを抽出する一連の処理を、所望のパ
ス数が取得できるか、削除／補正後の検出パスがなくな
るまで繰り返し実行する構成とした。これにより、６４
個の検出パスに対してｓｔｅｐ２以降の処理を行う従来
技術と比較して、セルサーチ制御にかかる処理時間を大
幅に短縮可能なセルサーチ制御装置を得ることができ
る、という効果を奏する。
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して自己相関値の補正を行いこ
とでマルチパスを抑圧し、最大相関検出パスの前後所定
ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相
関値となるパスだけを抽出する一連の処理を、所望のパ
ス数が取得できるか、削除／補正後の検出パスがなくな
るまで繰り返し実行する構成とした。これにより、６４
個の検出パスに対してｓｔｅｐ２以降の処理を行う従来
技術と比較して、セルサーチ制御にかかる処理時間を大
幅に短縮可能なセルサーチ制御装置を得ることができ
る、という効果を奏する。
【００５９】つぎの発明によれば、パスの検出処理を、
検出パス数が検出上限しきい値より少なくかつ検出下限
しきい値より多くなるまで、パス検出しきい値を調整し
ながら、繰り返し実行する構成とした。これにより、６
４個の検出パスに対してｓｔｅｐ２以降の処理を行う従
来技術と比較して、セルサーチ制御にかかる処理時間を
大幅に短縮可能なセルサーチ制御装置を得ることができ
る、という効果を奏する。
検出パス数が検出上限しきい値より少なくかつ検出下限
しきい値より多くなるまで、パス検出しきい値を調整し
ながら、繰り返し実行する構成とした。これにより、６
４個の検出パスに対してｓｔｅｐ２以降の処理を行う従
来技術と比較して、セルサーチ制御にかかる処理時間を
大幅に短縮可能なセルサーチ制御装置を得ることができ
る、という効果を奏する。
【００６０】つぎの発明によれば、検出パスのなかから
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して相関値の補正を行うことで
補正後の相関値における上位ｎ個のパスを抽出し、抽出
されたｎ個のパスの受信タイミングを第２の同期確立手
段に対して割り当てることとした。これにより、６４個
の検出パスに対してｓｔｅｐ２以降の処理を行う従来技
術と比較して、セルサーチ制御にかかる処理時間を大幅
に短縮できる、という効果を奏する。
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して相関値の補正を行うことで
補正後の相関値における上位ｎ個のパスを抽出し、抽出
されたｎ個のパスの受信タイミングを第２の同期確立手
段に対して割り当てることとした。これにより、６４個
の検出パスに対してｓｔｅｐ２以降の処理を行う従来技
術と比較して、セルサーチ制御にかかる処理時間を大幅
に短縮できる、という効果を奏する。
【００６１】つぎの発明によれば、検出パスのなかから
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して自己相関値の補正を行うこ
とでマルチパスを抑圧し、最大相関検出パスの前後所定
ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相
関値となるパスだけを抽出する一連の処理を、所望のパ
ス数が取得できるまで繰り返し実行することとした。こ
れにより、６４個の検出パスに対してｓｔｅｐ２以降の
処理を行う従来技術と比較して、セルサーチ制御にかか
る処理時間を大幅に短縮できる、という効果を奏する。
最大相関検出パスを検出し、受け取った最大相関検出パ
ス周辺のマルチパスに対して自己相関値の補正を行うこ
とでマルチパスを抑圧し、最大相関検出パスの前後所定
ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相
関値となるパスだけを抽出する一連の処理を、所望のパ
ス数が取得できるまで繰り返し実行することとした。こ
れにより、６４個の検出パスに対してｓｔｅｐ２以降の
処理を行う従来技術と比較して、セルサーチ制御にかか
る処理時間を大幅に短縮できる、という効果を奏する。
【００６２】つぎの発明によれば、パスの検出処理を、
検出パス数が検出上限しきい値より少なくかつ検出下限
しきい値より多くなるまで、パス検出しきい値を調整し
ながら、繰り返し実行することとした。これにより、６
４個の検出パスに対してｓｔｅｐ２以降の処理を行う従
来技術と比較して、セルサーチ制御にかかる処理時間を
大幅に短縮できる、という効果を奏する。
検出パス数が検出上限しきい値より少なくかつ検出下限
しきい値より多くなるまで、パス検出しきい値を調整し
ながら、繰り返し実行することとした。これにより、６
４個の検出パスに対してｓｔｅｐ２以降の処理を行う従
来技術と比較して、セルサーチ制御にかかる処理時間を
大幅に短縮できる、という効果を奏する。
【図１】 本発明にかかるセルサーチ制御装置の構成を
示す図である。
示す図である。
【図２】 実施の形態１におけるセルサーチ制御部の内
部構成を示す図である。
部構成を示す図である。
【図３】 実施の形態１のセルサーチ制御方法を示すフ
ローチャートである。
ローチャートである。
【図４】 実施の形態２におけるセルサーチ制御部の内
部構成を示す図である。
部構成を示す図である。
【図５】 実施の形態２のセルサーチ制御方法を示すフ
ローチャートである。
ローチャートである。
【図６】 実施の形態３におけるセルサーチ制御部の内
部構成を示す図である。
部構成を示す図である。
【図７】 実施の形態３のセルサーチ制御方法を示すフ
ローチャートである。
ローチャートである。
【図８】 ｐ−ＳＣＨおよびｓ−ＳＣＨの送信タイミン
グを示す図である。
グを示す図である。
【図９】 従来のセルサーチ制御装置の構成を示す図で
ある。
ある。
【図１０】 ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３の処
理を時系列的に表した図である。
理を時系列的に表した図である。
【図１１】 スクランブリングコードグループ検索用の
テーブルを示す図である。
テーブルを示す図である。
【図１２】 スクランブリングコード決定用のテーブル
を示す図である。
を示す図である。
１ サーチ制御部、２ ｐ−ＳＣＨ検出部、３ ｓ−Ｓ
ＣＨ検出／ｖｅｒｉｆｙ処理部、４ ＲＡＫＥ−ＳＲＣ
処理部、１１ ｓｔｅｐ１検出パス取得部、１２ 最大
相関検出パス取得部、１３ マルチパス削除部、１４
ｓｔｅｐ２割当部、２１ ｓｔｅｐ１検出パス取得部、
２２ 最大相関検出パス取得部、２３相関値補正部、２
４ マルチパス削除部、２５ ｓｔｅｐ２割当部、３１
ｓｔｅｐ１検出パス取得部、３２ 検出パス数判定
部、３３ ｓｔｅｐ１しきい値制御部。
ＣＨ検出／ｖｅｒｉｆｙ処理部、４ ＲＡＫＥ−ＳＲＣ
処理部、１１ ｓｔｅｐ１検出パス取得部、１２ 最大
相関検出パス取得部、１３ マルチパス削除部、１４
ｓｔｅｐ２割当部、２１ ｓｔｅｐ１検出パス取得部、
２２ 最大相関検出パス取得部、２３相関値補正部、２
４ マルチパス削除部、２５ ｓｔｅｐ２割当部、３１
ｓｔｅｐ１検出パス取得部、３２ 検出パス数判定
部、３３ ｓｔｅｐ１しきい値制御部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K022 EE02 EE36 5K047 AA02 BB01 GG34 HH01 HH03 HH12 5K067 AA23 BB04 CC10 DD25 EE02 EE72 GG11 HH36 JJ13
Claims (6)
- 【請求項１】 スロットタイミング同期を確立する第１
の同期確立手段と、フレームタイミング同期の確立およ
びスクランブリングコードグループの特定を行う第２の
同期確立手段と、スクランブリングコードの特定を行う
コード特定手段と、を備えたセルサーチ制御装置におい
て、 前記第１の同期確立手段は、 規定数のパスのｐ−ＳＣＨ（Primary-synchronization
channel）を検出するパス検出手段と、 前記検出パスから、相関値の上位ｎ（任意の自然数）個
のパスを抽出するパス抽出手段と、 前記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-sync
hronization channel）の検出タイミングを、前記第２
の同期確立手段に対して割り当てる割当手段と、 を備えることを特徴とするセルサーチ制御装置。 - 【請求項２】 スロットタイミング同期を確立する第１
の同期確立手段と、フレームタイミング同期の確立およ
びスクランブリングコードグループの特定を行う第２の
同期確立手段と、スクランブリングコードの特定を行う
コード特定手段と、を備えたセルサーチ制御装置におい
て、 前記第１の同期確立手段は、 規定数のパスのｐ−ＳＣＨを検出するパス検出手段と、 前記検出パスのなかから最大相関パスを取り出す最大相
関パス取り出し手段と、 前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があ
ける所定の送信時間間隔）以内のマルチパスを削除する
マルチパス削除手段と、 前記最大相関パス取り出し手段からｎ回にわたって取り
出したｎ個のパスに対応するｓ−ＳＣＨの検出タイミン
グを、前記第２の同期確立手段に対して割り当てる割当
手段と、 を備えることを特徴とするセルサーチ制御装置。 - 【請求項３】 スロットタイミング同期を確立する第１
の同期確立手段と、フレームタイミング同期の確立およ
びスクランブリングコードグループの特定を行う第２の
同期確立手段と、スクランブリングコードの特定を行う
コード特定手段と、を備えたセルサーチ制御装置におい
て、 前記第１の同期確立手段は、 予め設定されたパス検出しきい値以上のレベルを有する
パスのｐ−ＳＣＨを検出するパス検出手段と、 検出パス数に応じて前記パス検出しきい値を更新するパ
ス検出しきい値更新手段と、 検出されたパスに対応するｓ−ＳＣＨの検出タイミング
を、前記第２の同期確立手段に対して割り当てる割当手
段と、 を備えることを特徴とするセルサーチ制御装置。 - 【請求項４】 スロットタイミング同期を確立する第１
のステップと、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２のステ
ップと、スクランブリングコードの特定を行う第３のス
テップを含むセルサーチ制御方法において、 前記第１のステップは、 規定数のパスのｐ−ＳＣＨを検出するパス検出ステップ
と、 前記検出パスから、相関値の上位ｎ個のパスを抽出する
パス抽出ステップと、 前記ｎ個のパスに対応するｓ−ＳＣＨの検出タイミング
を、前記第２のステップ以降の処理部に対して割り当て
る割当ステップと、 を含むことを特徴とするセルサーチ制御方法。 - 【請求項５】 スロットタイミング同期を確立する第１
のステップと、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２のステ
ップと、スクランブリングコードの特定を行う第３のス
テップを含むセルサーチ制御方法において、 前記第１のステップは、 規定数のパスのｐ−ＳＣＨを検出するパス検出ステップ
と、 前記検出パスのなかから最大相関パスを取り出す最大相
関パス取り出しステップと、 前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があ
ける所定の送信時間間隔）以内のマルチパスを削除する
マルチパス削除ステップと、 前記最大相関パス取り出しステップおよびマルチパス削
除ステップを、ｎ個の最大相関パスを取り出すまで、残
りの検出パスを用いて繰り返し実行する繰り返しステッ
プと、 前記取り出したｎ個のパスに対応するｓ−ＳＣＨの検出
タイミングを、前記第２のステップ以降の処理部に対し
て割り当てる割当ステップと、 を含むことを特徴とするセルサーチ制御方法。 - 【請求項６】 スロットタイミング同期を確立する第１
のステップと、フレームタイミング同期の確立およびス
クランブリングコードグループの特定を行う第２のステ
ップと、スクランブリングコードの特定を行う第３のス
テップを含むセルサーチ制御方法において、 前記第１のステップは、 予め設定されたパス検出しきい値以上のレベルを有する
パスのｐ−ＳＣＨを検出するパス検出ステップと、 検出パス数が検出上限しきい値未満かつ検出下限しきい
値より多い場合に、検出されたパスに対応するｓ−ＳＣ
Ｈの検出タイミングを、前記第２のステップ以降の処理
部に対して割り当てる割当ステップと、 検出パス数が検出過多しきい値（検出上限しきい値＜検
出過多しきい値）以上の場合に、パス検出しきい値を所
定数だけ上げる第１のパス検出しきい値更新ステップ
と、 検出パス数が検出上限しきい値以上、検出過多しきい値
未満、かつ検出上限しきい値以上となった回数が所定数
に達した場合、パス検出しきい値を所定数だけ上げる第
２のパス検出しきい値更新ステップと、 検出パス数が検出上限しきい値以上、検出過多しきい値
未満となった回数が所定数に達していない場合、現在の
パス検出しきい値を保持する第３のパス検出しきい値更
新ステップと、 検出パス数が検出過小しきい値（検出下限しきい値＞検
出過小しきい値）以下の場合に、パス検出しきい値を所
定数だけ下げる第４のパス検出しきい値更新ステップ
と、 検出パス数が検出下限しきい値以下で検出過小しきい値
より多くなった回数が所定数に達した場合、パス検出し
きい値を所定数だけ下げる第５のパス検出しきい値更新
ステップと、 検出パス数が検出下限しきい値以下で検出過小しきい値
より多く、かつ検出下限しきい値以下となった回数が所
定数に達していない場合、現在のパス検出しきい値を保
持する第６のパス検出しきい値更新ステップと、 を含むことを特徴とするセルサーチ制御方法。
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