JP2002141328A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、半導体ウエハプロセスに
おける高選択比のエッチングに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to etching with a high selectivity in a semiconductor wafer process.
【０００２】[0002]
【従来の技術】通常、半導体デバイスにおけるエッチン
グプロセスにおいて、ある材料をマスクに、被エッチン
グ膜をエッチングしつつ、被エッチング膜の下部構造
（下地膜）のエッチングを最小限に食い止める必要が生
じる。即ち、下地膜に対する高選択比のエッチングが要
求される。このとき、マスク材の組成が選択比に悪影響
を及ぼす場合がある。2. Description of the Related Art Generally, in an etching process for a semiconductor device, it is necessary to minimize etching of a lower structure (underlying film) of a film to be etched while etching the film to be etched using a certain material as a mask. That is, etching with a high selectivity to the underlying film is required. At this time, the composition of the mask material may adversely affect the selectivity.
【０００３】図７は、従来の半導体装置の製造方法で形
成された半導体装置の一部を示す断面図であり、ここで
は、ＤＲＡＭのゲート構造を示している。図において、
１はプラズマＳｉＯＮ（以下、ｐ−ＳｉＯＮという）
膜、２はＴＥＯＳ（Tetra-Ethyl-Orso-Silicite）膜、
３はタングステンシリサイド（以下、ＷＳｉという）
膜、４はドープトポリシリコン（以下、Ｄ−ｐｏｌｙＳ
ｉという）膜、５はゲート酸化膜（gate-Ｓｉ０2）であ
る。FIG. 7 is a sectional view showing a part of a semiconductor device formed by a conventional method of manufacturing a semiconductor device. Here, a gate structure of a DRAM is shown. In the figure,
1 is plasma SiON (hereinafter referred to as p-SiON)
Film 2, TEOS (Tetra-Ethyl-Orso-Silicite) film,
3 is tungsten silicide (hereinafter referred to as WSi)
The film 4 is doped polysilicon (hereinafter D-polyS).
The film 5 is a gate oxide film (gate-SiO 2 ).
【０００４】次に、その製造工程を説明する。図７
（ａ）に示すように、ｐ−ＳｉＯＮ膜１およびＴＥＯＳ
膜２をマスクに、ＷＳｉ膜３とＤ−ｐｏｌｙＳｉ膜４を
エッチングする。この結果、図７（ｂ）に示すようなゲ
ート酸化膜５が得られる。この下地膜であるゲート酸化
膜５は薄膜であるが、これをエッチングすることは許さ
れない。従って、対Ｓｉ０2高選択比エッチングが要求
される。Next, the manufacturing process will be described. FIG.
As shown in (a), the p-SiON film 1 and TEOS
Using the film 2 as a mask, the WSi film 3 and the D-polySi film 4 are etched. As a result, a gate oxide film 5 as shown in FIG. 7B is obtained. Although the gate oxide film 5 as the base film is a thin film, it is not allowed to etch it. Therefore, etching with a high selectivity to SiO 2 is required.
【０００５】エッチングは、マイクロ波プラズマエッチ
ャーまたは平行平板型ＲＩＥ、または誘導結合型プラズ
マエッチャーを用い、Ｃ１2／０2ガス系を使用して行わ
れる。エッチングは３ステップあり、被エッチング膜上
の自然酸化膜を除去するＢＴ（ブレークスルー）工程、
被エッチング膜を除去するＭＥ（メインエッチ）工程、
下地Ｓｉ０2膜が露出してから、形状を調整するために
行うＯＥ（オーバーエッチ）工程に分かれる。対Ｓｉ０
2高選択比を必要とするのは、ＯＥ工程である。[0005] etching, using a microwave plasma etcher or a parallel plate RIE or inductively coupled plasma etcher, is performed using C1 2/0 2 gas system. There are three steps of etching, a BT (breakthrough) process for removing a natural oxide film on the film to be etched,
ME (main etch) step of removing the film to be etched,
After the underlying Si0 2 film is exposed, divided into OE (overetch) step performed to adjust the shape. Vs. Si0
2 The OE step requires a high selectivity.
【０００６】図８は、従来の製造工程において、反射防
止膜（ＡＲＣ）であるｐ−ＳｉＯＮ膜１が残っている
と、ＴＥＯＳ膜２のシュリンクおよびゲートの微細化制
御が困難となることを説明するための図である。図８
（ａ）に示すように、例えばフッ酸（ＨＦ）でその幅が
０．２μｍのｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２のマ
スクをシュリンクすると、図８（ｂ）に示すように、ｐ
−ＳｉＯＮ膜１はそのまま残った状態でＴＥＯＳ膜２の
み０．１μｍの幅にシュリンク即ち幅の縮まったものが
得られる。FIG. 8 explains that if the p-SiON film 1 as an anti-reflection film (ARC) remains in the conventional manufacturing process, it becomes difficult to control shrinkage of the TEOS film 2 and miniaturization of the gate. FIG. FIG.
As shown in FIG. 8A, when the mask of the p-SiON film 1 and the TEOS film 2 having a width of 0.2 μm is shrunk with, for example, hydrofluoric acid (HF), as shown in FIG.
While the SiON film 1 is left as it is, only the TEOS film 2 is shrunk to a width of 0.1 μm, that is, a film having a reduced width is obtained.
【０００７】この状態で、図８（ｃ）に示すように、Ｄ
−ｐｏｌｙＳｉ膜４をエッチングすると、ｐ−ＳｉＯＮ
膜１が残っているため、ＴＥＯＳ膜２の幅は更に０．１
μｍの幅より小さくなり、また、このＴＥＯＳ膜２に対
してその幅が０．２μｍと幅広のＤ−ｐｏｌｙＳｉ膜４
が形成される。つまり、ｐ−ＳｉＯＮ膜１が残っている
と、ゲートを細かくできず、ゲート寸法を制御しにくい
ことが分かる。In this state, as shown in FIG.
-When the polySi film 4 is etched, p-SiON
Since the film 1 remains, the width of the TEOS film 2 is further increased by 0.1.
.mu.m, and the width of the TEOS film 2 is as large as 0.2 .mu.m.
Is formed. That is, it can be seen that if the p-SiON film 1 remains, the gate cannot be made fine, and it is difficult to control the gate size.
【０００８】[0008]
【発明が解決しようとする課題】従って、従来の半導体
装置の製造方法では、エッチング条件（ガスの種類な
ど）を調整することにより下地膜に対する高選択比のエ
ッチングの実現を図ってきたが、これにはマスク材の組
成が選択比に悪影響を及ぼす等の理由から限界があると
いう問題点があった。Accordingly, in the conventional method of manufacturing a semiconductor device, etching with a high selectivity to the underlying film has been realized by adjusting the etching conditions (such as the type of gas). Has a problem that there is a limit because the composition of the mask material adversely affects the selectivity.
【０００９】この発明は、上記のような問題点を解決す
るためになされたものであり、ＯＥ中のｐ−ＳｉＯＮ膜
の存在による選択比の低下を防ぐことができる半導体装
置およびその製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same which can prevent a decrease in selectivity due to the presence of a p-SiON film in an OE. The purpose is to provide.
【００１０】[0010]
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、下地膜上の被エッチング膜の上
に複数の層からなるマスク材を設けて上記被エッチング
膜をエッチングする半導体装置の製造方法において、上
記マスク材の最上部の層を、オーバーエッチングを行う
前に除去するものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a plurality of layers of a mask material are provided on a film to be etched on a base film, and the film to be etched is etched. In the method of manufacturing a semiconductor device, the uppermost layer of the mask material is removed before performing over-etching.
【００１１】請求項２の発明に係る半導体装置の製造方
法は、請求項１の発明において、オーバーエッチング前
のブレークスルーおよびメインエッチ工程における上記
マスク材の最上部の層に対する選択比を低下させ、オー
バーエッチングを行う前に上記マスク材の最上部の層を
消滅させるものである。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the selectivity to the uppermost layer of the mask material in a breakthrough and a main etch step before overetching is reduced. Before the overetching, the uppermost layer of the mask material is eliminated.
【００１２】請求項３の発明に係る半導体装置の製造方
法は、請求項１の発明において、上記被エッチング膜の
エッチング前に、ウェットエッチング処理によって上記
マスク材の最上部の層を除去するものである。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the uppermost layer of the mask material is removed by wet etching before etching the film to be etched. is there.
【００１３】請求項４の発明に係る半導体装置の製造方
法は、請求項１の発明において、上記被エッチング膜の
エッチング前に、ドライエッチングによって上記マスク
材の最上部の層を除去するものである。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the uppermost layer of the mask material is removed by dry etching before the etching of the film to be etched. .
【００１４】請求項５の発明に係る半導体装置の製造方
法は、請求項１の発明において、上記被エッチング膜の
エッチング前に、上記マスク材の最上部の層に対する酸
化処理または窒化処理を行って、その表面に被膜を形成
するものである。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the uppermost layer of the mask material is oxidized or nitrided before the etching of the film to be etched. , To form a coating on the surface.
【００１５】請求項６の発明に係る半導体装置の製造方
法は、請求項１の発明において、上記被エッチング膜の
エッチング前に、上記マスク材にフォトレジストを塗布
し、全面露光して固化し、ＣＭＰ処理を行って上記マス
ク材の最上部の層まで除去し、上記フォトレジストの残
部を除去するものである。According to a sixth aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect of the present invention, before the etching of the film to be etched, a photoresist is applied to the mask material, and the entire surface is solidified by exposure. The uppermost layer of the mask material is removed by performing a CMP process, and the remaining portion of the photoresist is removed.
【００１６】請求項７の発明に係る半導体装置の製造方
法は、請求項１の発明において、上記被エッチング膜の
エッチング前に、上記マスク材にフォトレジストを塗布
し、全面露光して固化し、上記フォトレジストのエッチ
バックを行って上記マスク材の最上部の層まで除去し、
上記フォトレジストの残部を除去するものである。According to a seventh aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect of the present invention, before the etching of the film to be etched, a photoresist is applied to the mask material, and the entire surface is solidified by exposure. Perform the etch back of the photoresist and remove up to the top layer of the mask material,
The remaining portion of the photoresist is removed.
【００１７】請求項８の発明に係る半導体装置の製造方
法は、請求項６または７の発明において、上記フォトレ
ジストの残部の除去はアッシングとウェットエッチング
処理で行うものである。According to an eighth aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth or seventh aspect, the remaining portion of the photoresist is removed by ashing and wet etching.
【００１８】請求項９の発明に係る半導体装置の製造方
法は、請求項１〜８のいずれかの発明において、上記マ
スク材の最上部の層が二層あるものである。According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to any one of the first to eighth aspects, the uppermost layer of the mask material has two layers.
【００１９】請求項１０の発明に係る半導体装置の製造
方法は、請求項９の発明において、上記マスク材をエッ
チングし、ウェットエッチングまたはドライエッチング
により上記マスク材の最上部の層を除去し、フッ酸処理
により上記マスク材の下部の層をシュリンクし、該マス
ク材の下部の層をマスクとして上記被エッチング膜をエ
ッチングするものである。According to a tenth aspect of the present invention, in the method of manufacturing a semiconductor device according to the ninth aspect, the mask material is etched, and the uppermost layer of the mask material is removed by wet etching or dry etching. The lower layer of the mask material is shrunk by acid treatment, and the film to be etched is etched using the lower layer of the mask material as a mask.
【００２０】請求項１１の発明に係る半導体装置の製造
方法は、請求項１〜１０のいずれかの発明において、上
記マスク材の複数の層は最上部に設けられたプラズマＳ
ｉＯＮ膜と該プラズマＳｉＯＮ膜の下部に設けられたＴ
ＥＯＳ膜からなり、上記被エッチング膜はタングステン
シリサイド膜とドープトポリシリコン膜からなり、上記
下地膜は酸化膜であるものである。According to an eleventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to any one of the first to tenth aspects, wherein the plurality of layers of the mask material are provided on the plasma S
T provided below the iON film and the plasma SiON film
The etching target film is formed of a tungsten silicide film and a doped polysilicon film, and the base film is an oxide film.
【００２１】請求項１２の発明に係る半導体装置の製造
方法は、請求項１１の発明において、上記被エッチング
膜はポリシリコン膜またはポリメタル膜であるものであ
る。According to a twelfth aspect of the present invention, in the method of manufacturing a semiconductor device according to the eleventh aspect, the film to be etched is a polysilicon film or a polymetal film.
【００２２】請求項１３の発明に係る半導体装置、請求
項１〜１２のいずれかに記載の半導体装置の製造方法を
用いて製造された半導体装置である。According to a thirteenth aspect of the present invention, there is provided a semiconductor device manufactured by using the semiconductor device manufacturing method according to any one of the first to twelfth aspects.
【００２３】[0023]
【発明の実施の形態】以下、この発明の実施の形態を、
図を参照して説明する。 実施の形態１．図１は、この発明の実施の形態１を示す
断面図であって、図１（ａ）はエッチング前、図１
（ｂ）はエッチング途中を示している。図において、１
はプラズマＳｉＯＮ（ｐ−ＳｉＯＮ）膜、２はＴＥＯＳ
（Tetra-Ethyl-Orso-Silicite）膜、３はタングステン
シリサイド（ＷＳｉ）膜、４はドープトポリシリコン
（Ｄ−ｐｏｌｙＳｉ）膜、５は下地膜としてのゲート酸
化膜（gate-Ｓｉ０2）である。なお、ｐ−ＳｉＯＮ膜１
およびＴＥＯＳ膜２はマスク材を構成し、タングステン
シリサイド（ＷＳｉ）膜３およびドープトポリシリコン
膜４は被エッチング膜を構成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described.
This will be described with reference to the drawings. Embodiment 1 FIG. FIG. 1 is a cross-sectional view showing a first embodiment of the present invention, and FIG.
(B) shows the middle of the etching. In the figure, 1
Is a plasma SiON (p-SiON) film, 2 is TEOS
(Tetra-Ethyl-Orso-Silicite ) film, 3 is a tungsten silicide (WSi) film, 4 is doped polysilicon (D-polySi) film, 5 is a gate oxide film as a base film (gate-Si0 2) . The p-SiON film 1
And TEOS film 2 constitute a mask material, and tungsten silicide (WSi) film 3 and doped polysilicon film 4 constitute a film to be etched.
【００２４】次に、その製造工程を説明する。図１
（ａ）に示すｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２をマ
スクに、ＷＳｉ膜３とＤ−ｐｏｌｙＳｉ膜４のエッチン
グにおいて、被エッチング膜上の自然酸化膜を除去する
ＢＴ工程と被エッチング膜を除去するＭＥ工程における
対ｐ−ＳｉＯＮ選択比を低下させ、下地Ｓｉ０2膜が露
出してから、形状を調整するために行うＯＥ工程が始ま
る前に、図１（ｂ）に示すように、マスク材の最上部の
層であるｐ−ＳｉＯＮ膜１を消滅させる。Next, the manufacturing process will be described. FIG.
In the etching of the WSi film 3 and the D-polySi film 4 using the p-SiON film 1 and the TEOS film 2 shown in FIG. 2A as a mask, a BT step of removing a natural oxide film on the film to be etched and removing the film to be etched. As shown in FIG. 1B, before the OE step for adjusting the shape is started after the underlying p-SiN 2 film is exposed in the ME step to reduce the p-SiON selectivity and the underlying SiO 2 film is exposed, The p-SiON film 1, which is the uppermost layer, is extinguished.
【００２５】これにより、ＯＥ工程中のｐ−ＳｉＯＮ膜
の存在による選択比の低下が防止される。ここで、選択
比はＤ−ｐｏｌｙＳｉ膜４のエッチング速度／ゲート酸
化膜５のエッチング速度で表され、この選択比の値が大
きいほど好ましく、ゲート酸化膜５ははがれにくい。方
法としては、ＢＴおよびＭＥ工程の無線周波（ＲＦ）パ
ワーを上げ、酸素流量を低減することによりこれを実現
させる。This prevents a decrease in selectivity due to the presence of the p-SiON film during the OE process. Here, the selectivity is represented by the etching rate of the D-polySi film 4 / the etch rate of the gate oxide film 5, and the larger the value of this selectivity, the more preferable, and the gate oxide film 5 is less likely to peel off. This is achieved by increasing the radio frequency (RF) power of the BT and ME processes and reducing the oxygen flow.
【００２６】このように、本実施の形態では、ＯＥ工程
が始まる前に、ｐ−ＳｉＯＮ膜を消滅させることによ
り、ＯＥ工程中のｐ−ＳｉＯＮ膜の存在による選択比の
低下を防ぐことができる。As described above, in the present embodiment, the p-SiON film is extinguished before the OE process starts, so that a decrease in the selectivity due to the presence of the p-SiON film during the OE process can be prevented. .
【００２７】実施の形態２．図２は、この発明の実施の
形態２を示す断面図である。図２において、図１と対応
する部分には同一符号を付し、その詳細説明を省略す
る。次に、その製造工程を説明する。図２（ａ）に示す
ｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２をマスクに、ＷＳ
ｉ膜３とＤ−ｐｏｌｙＳｉ膜４のエッチングの直前に、
図２（ｂ）に示すように、ｐ−ＳｉＯＮ膜１をウェット
エッチング処理により除去して消滅させる。このウェッ
トエッチング処理には、熱燐酸を用いる。これにより、
ＯＥ工程の段階で既にｐ−ＳｉＯＮ膜は存在しないの
で、このｐ−ＳｉＯＮ膜による選択比の低下が防止され
る。Embodiment 2 FIG. FIG. 2 is a sectional view showing Embodiment 2 of the present invention. 2, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Next, the manufacturing process will be described. Using the p-SiON film 1 and the TEOS film 2 shown in FIG.
Immediately before the etching of the i film 3 and the D-polySi film 4,
As shown in FIG. 2B, the p-SiON film 1 is removed by a wet etching process and disappears. For this wet etching treatment, hot phosphoric acid is used. This allows
Since the p-SiON film does not already exist at the stage of the OE process, a decrease in the selectivity due to the p-SiON film is prevented.
【００２８】このように、本実施の形態では、ＷＳｉ膜
とＤ−ｐｏｌｙＳｉ膜のエッチングの直前に、ウェット
エッチング処理でｐ−ＳｉＯＮ膜を消滅させることによ
り、ＯＥ工程の段階で既にｐ−ＳｉＯＮは存在せず、ｐ
−ＳｉＯＮ膜による選択比の低下を防ぐことができる。As described above, in this embodiment, the p-SiON film is annihilated by the wet etching process immediately before the etching of the WSi film and the D-polySi film, so that the p-SiON is already in the stage of the OE process. Does not exist, p
-It is possible to prevent a decrease in the selectivity due to the SiON film.
【００２９】実施の形態３．本実施の形態は、ｐ−Ｓｉ
ＯＮ膜１のエッチング処理を、上記実施の形態２のウェ
ットエッチングに代えてドライエッチングを用いて行う
ものであり、従って、ここでは上記実施の形態２と同様
に、図２を参照してその製造工程を説明する。図２
（ａ）に示すｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２をマ
スクに、ＷＳｉ膜３とＤ−ｐｏｌｙＳｉ膜４のエッチン
グの直前に、図２（ｂ）に示すように、ｐ−ＳｉＯＮ膜
１をドライエッチング処理により除去して消滅させる。
このドライエッチング処理には、ＣＨＦ3／ＣＦ4／Ａｒ
／０2系ガスを用いる。これにより、ＯＥ工程の段階で
既にｐ−ＳｉＯＮ膜は存在しないので、このｐ−ＳｉＯ
Ｎ膜による選択比の低下が防止される。Embodiment 3 In this embodiment, p-Si
The etching process of the ON film 1 is performed by using dry etching instead of the wet etching of the second embodiment. Therefore, here, similarly to the second embodiment, the manufacturing process of the ON film 1 is performed with reference to FIG. The steps will be described. FIG.
Immediately before the etching of the WSi film 3 and the D-polySi film 4 using the p-SiON film 1 and the TEOS film 2 shown in FIG. 2A as a mask, the p-SiON film 1 is dried as shown in FIG. It is removed by etching and disappears.
In this dry etching process, CHF 3 / CF 4 / Ar
/ 0 using 2 based gas. As a result, the p-SiON film does not already exist at the stage of the OE process,
A decrease in the selectivity due to the N film is prevented.
【００３０】このように、本実施の形態では、ＷＳｉ膜
とＤ−ｐｏｌｙＳｉ膜のエッチングの直前に、ドライエ
ッチング処理でｐ−ＳｉＯＮ膜を消滅させることによ
り、ＯＥ工程の段階で既にｐ−ＳｉＯＮは存在せず、ｐ
−ＳｉＯＮ膜による選択比の低下を防ぐことができる。As described above, in this embodiment, the p-SiON film is annihilated by the dry etching process immediately before the etching of the WSi film and the D-polySi film, so that the p-SiON is already formed at the stage of the OE process. Does not exist, p
-It is possible to prevent a decrease in the selectivity due to the SiON film.
【００３１】実施の形態４．図３は、この発明の実施の
形態４を示す断面図である。図において、６はｐ−Ｓｉ
ＯＮ膜１の表面に形成された被膜である。その他は、図
１の場合と同様であるので、その説明を省略する。次
に、その製造工程を説明する。図３（ａ）に示すｐ−Ｓ
ｉＯＮ膜１およびＴＥＯＳ膜２をマスクに、ＷＳｉ膜３
とＤ−ｐｏｌｙＳｉ膜４のエッチングの直前に、図３
（ａ）に示すようにｐ−ＳｉＯＮ膜１に対して酸化処理
または窒化処理を行い、被膜６を形成する。これによ
り、ｐ−ＳｉＯＮ膜１からのＳｉ系化合物ガスの供給を
抑制し、ＯＥ中の対ＳｉＯ2低選択比、つまり、ｐ−Ｓ
ｉＯＮ膜による選択比の低下を防ぐことができる。Embodiment 4 FIG. FIG. 3 is a sectional view showing Embodiment 4 of the present invention. In the figure, 6 is p-Si
This is a film formed on the surface of the ON film 1. The other parts are the same as those in FIG. 1, and the description thereof is omitted. Next, the manufacturing process will be described. P-S shown in FIG.
Using the iON film 1 and the TEOS film 2 as a mask, the WSi film 3
And immediately before the etching of the D-polySi film 4, FIG.
As shown in FIG. 1A, an oxidation treatment or a nitridation treatment is performed on the p-SiON film 1 to form a coating 6. Thus, the supply of the Si-based compound gas from the p-SiON film 1 is suppressed, and the low selectivity of SiO 2 to SiO 2 in OE, that is, p-S
It is possible to prevent a decrease in the selectivity due to the iON film.
【００３２】このように、本実施の形態では、被エッチ
ング膜即ちＷＳｉ膜とＤ−ｐｏｌｙＳｉ膜のエッチング
前に、ｐ−ＳｉＯＮ膜に対する酸化処理または窒化処理
を行って、表面に被膜を形成し、対下地選択比に悪影響
を及ぼすＳｉ系化合物をガスのｐ−ＳｉＯＮ膜からの発
生を防止し、ｐ−ＳｉＯＮ膜による選択比の低下を防ぐ
ことができる。As described above, in this embodiment, before etching the film to be etched, ie, the WSi film and the D-polySi film, the p-SiON film is oxidized or nitrided to form a film on the surface. It is possible to prevent a Si-based compound that adversely affects the selectivity with respect to the underlayer from generating a gas from the p-SiON film and prevent a decrease in the selectivity due to the p-SiON film.
【００３３】実施の形態５．図４は、この発明の実施の
形態５を示す断面図である。図において、７はフォトレ
ジスト（ＰＲ）である。その他は、図１の場合と同様で
あるので、その説明を省略する。次に、その製造工程を
説明する。図４（ａ）に示すｐ−ＳｉＯＮ膜１およびＴ
ＥＯＳ膜２をマスクに、ＷＳｉ膜３とＤ−ｐｏｌｙＳｉ
膜４のエッチングの直前に、図４（ｂ）に示すように、
先ず、ＰＲ７を塗布、全面露光して固化し、次いで、図
４（ｃ）に示すように、ＣＭＰ処理を行ってｐ−ＳｉＯ
Ｎ膜１まで除去し（ＴＥＯＳ膜２は除去しない）、最後
に、図４（ｄ）に示すように、ＰＲ７をアッシングとウ
ェットエッチング処理で除去する。これにより、ＯＥの
段階で既にｐ−ＳｉＯＮ膜１は存在せず、低選択比を防
止できる。Embodiment 5 FIG. FIG. 4 is a sectional view showing Embodiment 5 of the present invention. In the figure, reference numeral 7 denotes a photoresist (PR). The other parts are the same as those in FIG. 1, and the description thereof is omitted. Next, the manufacturing process will be described. The p-SiON film 1 and T shown in FIG.
Using the EOS film 2 as a mask, the WSi film 3 and the D-polySi
Immediately before the etching of the film 4, as shown in FIG.
First, PR7 is applied, the entire surface is exposed and solidified, and then, as shown in FIG.
The N film 1 is removed (the TEOS film 2 is not removed). Finally, as shown in FIG. 4D, the PR 7 is removed by ashing and wet etching. Accordingly, the p-SiON film 1 does not already exist at the stage of OE, and a low selectivity can be prevented.
【００３４】このように、本実施の形態では、被エッチ
ング膜即ちＷＳｉ膜とＤ−ｐｏｌｙＳｉ膜のエッチング
前に、レジスト塗布→全面露光→ＣＭＰによりｐ−Ｓｉ
ＯＮ膜除去（ＴＥＯＳ膜露出）→ＰＲ除去（アッシング
＋ｗｅｔ処理）を行うことにより、ＯＥ工程の段階で既
にｐ−ＳｉＯＮは存在せず、ｐ−ＳｉＯＮ膜による選択
比の低下を防ぐことができる。As described above, in this embodiment, before the etching of the film to be etched, ie, the WSi film and the D-polySi film, the resist coating → the entire surface exposure → the p-Si by the CMP.
By performing ON film removal (TEOS film exposure) → PR removal (ashing + wet processing), p-SiON does not already exist in the stage of the OE process, and a decrease in the selectivity due to the p-SiON film can be prevented.
【００３５】実施の形態６．図５は、この発明の実施の
形態５を示す断面図である。図５において、図４と対応
する部分には同一符号を付し、その詳細説明を省略す
る。次に、その製造工程を説明する。図５（ａ）に示す
ｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２をマスクに、ＷＳ
ｉ膜３とＤ−ｐｏｌｙＳｉ膜４のエッチングの直前に、
図５（ｂ）に示すように、先ず、ＰＲ７を塗布、全面露
光して固化し、次いで、図５（ｃ）に示すように、ＰＲ
７のエッチバックを行ってｐ−ＳｉＯＮ膜１まで露出さ
せた後、図５（ｄ）に示すように、ドライまたはウェッ
トエッチでｐ−ＳｉＯＮ膜１を除去する。その後、図５
（ｅ）に示すように、ＰＲ７をアッシングとウェットエ
ッチング処理で除去する。これにより、ＯＥの段階で既
にｐ−ＳｉＯＮ膜１は存在せず、低選択比を防止でき
る。Embodiment 6 FIG. FIG. 5 is a sectional view showing Embodiment 5 of the present invention. 5, parts corresponding to those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted. Next, the manufacturing process will be described. Using the p-SiON film 1 and the TEOS film 2 shown in FIG.
Immediately before the etching of the i film 3 and the D-polySi film 4,
First, as shown in FIG. 5B, PR7 is applied, the whole surface is exposed and solidified, and then, as shown in FIG.
After the etch back of 7 is performed to expose the p-SiON film 1, as shown in FIG. 5D, the p-SiON film 1 is removed by dry or wet etching. Then, FIG.
As shown in (e), PR7 is removed by ashing and wet etching. Accordingly, the p-SiON film 1 does not already exist at the stage of OE, and a low selectivity can be prevented.
【００３６】このように、本実施の形態では、被エッチ
ング膜即ちＷＳｉ膜とＤ−ｐｏｌｙＳｉ膜のエッチング
前に、レジスト塗布→全面露光→レジストエッチバック
によりｐ−ＳｉＯＮ膜露出→ｗｅｔまたはドライによる
ｐ−ＳｉＯＮ膜除去→ＰＲ除去（アッシング＋ｗｅｔ処
理）を行うことにより、ＯＥ工程の段階で既にｐ−Ｓｉ
ＯＮは存在せず、ｐ−ＳｉＯＮ膜による選択比の低下を
防ぐことができる。As described above, in this embodiment, before the etching of the film to be etched, ie, the WSi film and the D-polySi film, the resist coating → the entire surface exposure → the p-SiON film exposure by the resist etch back → the wet or dry p-SiON film. By removing the SiON film and removing the PR (ashing + wet processing), the p-Si
ON does not exist, and it is possible to prevent a decrease in the selectivity due to the p-SiON film.
【００３７】実施の形態７．なお、上記実施の形態１〜
６では、ＤＲＡＭゲートにおけるＷＳｉ／Ｄ−ｐｏｌｙ
Ｓｉ構造について説明したが、デバイスはＤＲＡＭに限
ったことではなく、ロジックなどｅ−ＲＡＭにも用いて
もよい。また、その膜構造も電極材料が単層ｐｏｌｙＳ
ｉであったり、ポリメタル（Ｗ／ｐｏｌｙＳｉ）ゲート
であってもよい。さらに、反射防止膜（ＡＲＣ）である
ｐ−ＳｉＯＮ膜が二層構造であってもよい。Embodiment 7 It should be noted that the first to the first embodiments
6, WSi / D-poly in the DRAM gate
Although the Si structure has been described, the device is not limited to a DRAM, but may be used for an e-RAM such as a logic. Also, the film structure is such that a single-layer polyS
i or a polymetal (W / polySi) gate. Further, the p-SiON film serving as an anti-reflection film (ARC) may have a two-layer structure.
【００３８】特に、上記実施の形態２または３に用いる
例を含むもので、その製造工程を、図６を参照して、以
下に説明するロジックデバイスで、膜構造がｐ−ＳｉＯ
Ｎ膜（２層）／ＴＥＯＳ膜／Ｄ−ｐｏｌｙＳｉ膜／Ｓｉ
Ｏ2膜であるゲート構造において、図６（ａ）に示すよ
うに、ｐ−ＳｉＯＮ膜１およびＴＥＯＳ膜２をエッチン
グし、図６（ｂ）に示すように、ウェットエッチングま
たはドライエッチングによりｐ−ＳｉＯＮ膜１を除去
し、次いで、図６（ｃ）に示すように、転写の限界であ
るため、マスクをシュリンクし、約０．１μｍ微細ゲー
トを形成するために、フッ酸処理によりＴＥＯＳ膜２を
シュリンクし、図６（ｄ）に示すように、ＴＥＯＳ膜２
をマスクとしてＤ−ｐｏｌｙＳｉ膜４をエッチングして
ゲート加工を行う。これにより、ＯＥの段階で既にｐ−
ＳｉＯＮ膜１は存在せず、低選択比を防止できる。In particular, the method includes the example used in the second or third embodiment, and its manufacturing process is described below with reference to FIG. 6 in a logic device having a p-SiO film structure.
N film (2 layers) / TEOS film / D-polySi film / Si
In the gate structure of the O 2 film, as shown in FIG. 6A, the p-SiON film 1 and the TEOS film 2 are etched, and as shown in FIG. The SiON film 1 is removed, and then, as shown in FIG. 6C, the TEOS film 2 is shrunk by a hydrofluoric acid treatment to shrink the mask and form a fine gate of about 0.1 μm because of the limit of transfer. Is shrunk to form a TEOS film 2 as shown in FIG.
Is used as a mask to etch the D-polySi film 4 to perform gate processing. As a result, at the stage of OE, p-
Since the SiON film 1 does not exist, a low selectivity can be prevented.
【００３９】このように、本実施の形態では、ロジック
デバイスで、膜構造がｐ−ＳｉＯＮ膜（２層）／ＴＥＯ
Ｓ膜／Ｄ−ｐｏｌｙＳｉ膜／ＳｉＯ2膜であるゲート構
造においても、ＯＥ工程の段階で既にｐ−ＳｉＯＮは存
在せず、ｐ−ＳｉＯＮ膜による選択比の低下を防ぐこと
ができる。As described above, in this embodiment, in the logic device, the film structure is p-SiON film (two layers) / TEO
Even in the gate structure of the S film / D-polySi film / SiO 2 film, p-SiON does not already exist at the stage of the OE process, so that a decrease in the selectivity due to the p-SiON film can be prevented.
【００４０】[0040]
【発明の効果】以上のように、請求項１の発明によれ
ば、下地膜上の被エッチング膜の上に複数の層からなる
マスク材を設けて上記被エッチング膜をエッチングする
半導体装置の製造方法において、上記マスク材の最上部
の層を、オーバーエッチングを行う前に除去するので、
ＯＥ工程中のマスク材の最上部の層であるｐ−ＳｉＯＮ
膜の存在による選択比の低下を防ぐことができ、下地膜
に対する高選択比のエッチングが可能になるという効果
がある。As described above, according to the first aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a mask material including a plurality of layers is provided on a film to be etched on a base film and the film to be etched is etched. In the method, the uppermost layer of the mask material is removed before performing the over-etching,
P-SiON which is the uppermost layer of the mask material during the OE process
A decrease in the selectivity due to the presence of the film can be prevented, and there is an effect that etching with a high selectivity to the underlying film can be performed.
【００４１】また、請求項２の発明によれば、オーバー
エッチング前のブレークスルーおよびメインエッチ工程
における上記マスク材の最上部の層に対する選択比を低
下させ、オーバーエッチングを行う前に上記マスク材の
最上部の層を消滅させるので、下地膜に対する高選択比
のエッチングの実現に寄与できるという効果がある。According to the second aspect of the present invention, the selectivity of the mask material to the uppermost layer in the break-through and main etch steps before overetching is reduced, and the mask material is removed before overetching. Since the uppermost layer is eliminated, there is an effect that it is possible to contribute to the realization of etching with a high selectivity to the base film.
【００４２】また、請求項３の発明によれば、上記被エ
ッチング膜のエッチング前に、ウェットエッチング処理
によって上記マスク材の最上部の層を除去するので、下
地膜に対する高選択比のエッチングの実現に寄与できる
という効果がある。According to the third aspect of the present invention, the uppermost layer of the mask material is removed by wet etching before the etching of the film to be etched, thereby realizing etching with a high selectivity to the underlying film. Has the effect of contributing to
【００４３】また、請求項４の発明によれば、上記被エ
ッチング膜のエッチング前に、ドライエッチングによっ
て上記マスク材の最上部の層を除去するので、下地膜に
対する高選択比のエッチングの実現に寄与できるという
効果がある。According to the fourth aspect of the present invention, the uppermost layer of the mask material is removed by dry etching before the etching of the film to be etched. There is an effect that it can contribute.
【００４４】また、請求項５の発明によれば、上記被エ
ッチング膜のエッチング前に、上記上記マスク材の最上
部の層に対する酸化処理または窒化処理を行って、その
表面に被膜を形成するので、下地膜に対する高選択比の
エッチングの実現に寄与できるという効果がある。According to the fifth aspect of the present invention, before the etching of the film to be etched, the uppermost layer of the mask material is oxidized or nitrided to form a film on the surface thereof. This has the effect of contributing to the realization of etching with a high selectivity to the underlying film.
【００４５】また、請求項６の発明によれば、上記被エ
ッチング膜のエッチング前に、上記マスク材にフォトレ
ジストを塗布し、全面露光して固化し、ＣＭＰ処理を行
って上記マスク材の最上部の層まで除去し、上記フォト
レジストの残部を除去するので、下地膜に対する高選択
比のエッチングの実現に寄与できるという効果がある。According to the sixth aspect of the present invention, before etching the film to be etched, a photoresist is applied to the mask material, the entire surface is solidified by exposure, and a CMP process is performed to perform the CMP process. Since the upper layer is removed and the remaining portion of the photoresist is removed, there is an effect that it is possible to contribute to the realization of etching with a high selectivity to the underlying film.
【００４６】また、請求項７の発明によれば、上記被エ
ッチング膜のエッチング前に、上記マスク材にフォトレ
ジストを塗布し、全面露光して固化し、上記フォトレジ
ストのエッチバックを行って上記マスク材の最上部の層
まで除去し、上記フォトレジストの残部を除去するの
で、下地膜に対する高選択比のエッチングの実現に寄与
できるという効果がある。According to the present invention, before etching the film to be etched, a photoresist is applied to the mask material, the entire surface is solidified by exposure, and the photoresist is etched back. Since the uppermost layer of the mask material is removed and the remaining portion of the photoresist is removed, there is an effect that it is possible to contribute to the realization of etching with a high selectivity to the underlying film.
【００４７】また、請求項８の発明によれば、上記フォ
トレジストの残部の除去はアッシングとウェットエッチ
ング処理で行うので、ゲート寸法の制御を容易に行うこ
とができ、微細ゲートの形成が可能になるという効果が
ある。According to the eighth aspect of the present invention, since the remaining portion of the photoresist is removed by ashing and wet etching, the gate dimensions can be easily controlled, and a fine gate can be formed. It has the effect of becoming.
【００４８】また、請求項９の発明によれば、上記マス
ク材の最上部の層が二層あるので、ロジックデバイスに
も適用できるという効果がある。Further, according to the ninth aspect of the present invention, since the uppermost layer of the mask material has two layers, there is an effect that it can be applied to a logic device.
【００４９】また、請求項１０の発明によれば、上記マ
スク材をエッチングし、ウェットエッチングまたはドラ
イエッチングにより上記マスク材の最上部の層を除去
し、フッ酸処理により上記マスク材の下部の層をシュリ
ンクし、該マスク材の下部の層をマスクとして上記被エ
ッチング膜をエッチングするので、下地膜に対する高選
択比のエッチングが可能になるという効果がある。According to the tenth aspect of the present invention, the mask material is etched, the uppermost layer of the mask material is removed by wet etching or dry etching, and the lower layer of the mask material is treated by hydrofluoric acid. Is shrinked, and the film to be etched is etched using the layer below the mask material as a mask. Therefore, there is an effect that etching with a high selectivity to the underlying film can be performed.
【００５０】また、請求項１１の発明によれば、上記マ
スク材の複数の層は最上部に設けられたプラズマＳｉＯ
Ｎ膜と該プラズマＳｉＯＮ膜の下部に設けられたＴＥＯ
Ｓ膜からなり、上記被エッチング膜はタングステンシリ
サイド膜とドープトポリシリコン膜からなり、上記下地
膜は酸化膜であるので、ＯＥ工程中のｐ−ＳｉＯＮ膜の
存在による選択比の低下を防ぐことができるという効果
がある。According to the eleventh aspect of the present invention, the plurality of layers of the mask material are formed of plasma SiO
TEO provided under the N film and the plasma SiON film
Since the film to be etched is made of an S film, the film to be etched is made of a tungsten silicide film and a doped polysilicon film, and the base film is an oxide film, it is necessary to prevent a decrease in selectivity due to the presence of the p-SiON film during the OE process. There is an effect that can be.
【００５１】また、請求項１２の発明によれば、上記被
エッチング膜はポリシリコン膜またはポリメタル膜であ
るので、ＯＥ工程中のｐ−ＳｉＯＮ膜の存在による選択
比の低下を防ぐことができるという効果がある。According to the twelfth aspect of the present invention, since the film to be etched is a polysilicon film or a polymetal film, it is possible to prevent a decrease in the selectivity due to the presence of the p-SiON film during the OE process. effective.
【００５２】さらに、請求項１３の発明によれば、請求
項１〜１２のいずれかに記載の半導体装置の製造方法を
用いて製造された半導体装置であるので、下地膜に対す
る高選択比のエッチングにより品質の優れた高精度の半
導体装置が得られるという効果がある。According to a thirteenth aspect of the present invention, since the semiconductor device is manufactured by using the method of manufacturing a semiconductor device according to any one of the first to twelfth aspects, the etching with a high selectivity to the underlying film is achieved. Thus, there is an effect that a high-precision semiconductor device with excellent quality can be obtained.
【図１】 この発明の実施の形態１を示す断面図であ
る。FIG. 1 is a sectional view showing Embodiment 1 of the present invention.
【図２】 この発明の実施の形態２および３を示す断面
図である。FIG. 2 is a sectional view showing Embodiments 2 and 3 of the present invention.
【図３】 この発明の実施の形態４を示す断面図であ
る。FIG. 3 is a sectional view showing a fourth embodiment of the present invention.
【図４】 この発明の実施の形態５を示す断面図であ
る。FIG. 4 is a sectional view showing a fifth embodiment of the present invention.
【図５】 この発明の実施の形態６を示す断面図であ
る。FIG. 5 is a sectional view showing Embodiment 6 of the present invention.
【図６】 この発明の実施の形態７を示す断面図であ
る。FIG. 6 is a sectional view showing a seventh embodiment of the present invention.
【図７】 従来の半導体装置の製造方法で形成された半
導体装置の一部を示す断面図である。FIG. 7 is a cross-sectional view showing a part of a semiconductor device formed by a conventional method of manufacturing a semiconductor device.
【図８】 従来の半導体装置の製造方法における問題点
を説明するための断面図である。FIG. 8 is a cross-sectional view for describing a problem in a conventional method of manufacturing a semiconductor device.
１ プラズマＳｉＯＮ（ｐ−ＳｉＯＮ）膜、 ２ ＴＥ
ＯＳ膜、 ３ タングステンシリサイド（ＷＳｉ）膜、
４ ドープトポリシリコン（Ｄ−ｐｏｌｙＳｉ）膜、
５ ゲート酸化膜（gate-Ｓｉ０2）、 ６ 被膜、
７ フォトレジスト（ＰＲ）。1 plasma SiON (p-SiON) film, 2 TE
OS film, 3 tungsten silicide (WSi) film,
4 Doped polysilicon (D-polySi) film,
5 a gate oxide film (gate-Si0 2), 6 film,
7 Photoresist (PR).
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｑ Ｆターム(参考） 4M104 AA01 BB01 CC05 DD16 DD18 DD55 DD65 DD75 EE05 EE14 FF13 FF14 HH14 5F004 AA04 AA16 BA04 DA01 DA04 DA16 DA23 DA26 DB03 DB07 EB02 5F033 HH04 HH19 HH28 LL04 MM05 MM07 QQ04 QQ08 QQ09 QQ11 QQ19 QQ25 QQ28 QQ31 QQ48 QQ89 QQ90 QQ94 RR01 RR04 RR08 SS04 SS15 TT02 VV06 XX03 5F043 AA35 AA37 BB25 GG02 GG10Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat II (reference) H01L 21/3205 H01L 21/88 Q F term (reference) 4M104 AA01 BB01 CC05 DD16 DD18 DD55 DD65 DD75 EE05 EE14 FF13 FF14 HH14 5F004 AA04 AA16 BA04 DA01 DA04 DA16 DA23 DA26 DB03 DB07 EB02 5F033 HH04 HH19 HH28 LL04 MM05 MM07 QQ04 QQ08 QQ09 QQ11 QQ19 QQ25 QQ28 QQ31 QQ48 QQ89 QQ90 QQ94 RR01 RR04 RR08 SS04 SS15 TT02 V04
Claims (13)
層からなるマスク材を設けて上記被エッチング膜をエッ
チングする半導体装置の製造方法において、 上記マスク材の最上部の層を、オーバーエッチングを行
う前に除去するようにしたことを特徴とする半導体装置
の製造方法。1. A method of manufacturing a semiconductor device in which a plurality of layers of a mask material are provided on a film to be etched on a base film and the film to be etched is etched, wherein an uppermost layer of the mask material is overcoated. A method for manufacturing a semiconductor device, wherein the semiconductor device is removed before etching.
およびメインエッチ工程における上記マスク材の最上部
の層に対する選択比を低下させ、オーバーエッチングを
行う前に上記マスク材の最上部の層を消滅させるように
したことを特徴とする請求項１記載の半導体装置の製造
方法。2. The method according to claim 1, wherein a selectivity to a top layer of the mask material is reduced in a breakthrough and a main etching step before over-etching, and the top layer of the mask material is eliminated before over-etching is performed. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
ウェットエッチング処理によって上記マスク材の最上部
の層を除去するようにしたことを特徴とする請求項１記
載の半導体装置の製造方法。3. The method according to claim 1, wherein before etching the film to be etched,
2. The method according to claim 1, wherein the uppermost layer of the mask material is removed by wet etching.
ドライエッチングによって上記マスク材の最上部の層を
除去するようにしたことを特徴とする請求項１記載の半
導体装置の製造方法。4. The method according to claim 1, wherein before the etching of the film to be etched,
2. The method according to claim 1, wherein the uppermost layer of the mask material is removed by dry etching.
上記マスク材の最上部の層に対する酸化処理または窒化
処理を行って、その表面に被膜を形成するようにしたこ
とを特徴とする請求項１記載の半導体装置の製造方法。5. The method according to claim 1, wherein before the etching of the film to be etched,
2. The method according to claim 1, wherein an oxidation treatment or a nitridation treatment is performed on an uppermost layer of the mask material to form a film on a surface thereof.
上記マスク材にフォトレジストを塗布し、全面露光して
固化し、ＣＭＰ処理を行って上記マスク材の最上部の層
まで除去し、上記フォトレジストの残部を除去するよう
にしたことを特徴とする請求項１記載の半導体装置の製
造方法。6. The method according to claim 1, wherein before the etching of the film to be etched,
A photoresist is applied to the mask material, the entire surface is exposed and solidified, and a CMP process is performed to remove the uppermost layer of the mask material, thereby removing the remaining portion of the photoresist. A method for manufacturing a semiconductor device according to claim 1.
上記マスク材にフォトレジストを塗布し、全面露光して
固化し、上記フォトレジストのエッチバックを行って上
記マスク材の最上部の層まで除去し、上記フォトレジス
トの残部を除去するようにしたことを特徴とする請求項
１記載の半導体装置の製造方法。7. The method according to claim 1, wherein before the etching of the film to be etched,
A photoresist is applied to the mask material, the entire surface is exposed and solidified, the photoresist is etched back, the top layer of the mask material is removed, and the rest of the photoresist is removed. The method for manufacturing a semiconductor device according to claim 1, wherein:
シングとウェットエッチング処理で行うことを特徴とす
る請求項６または７記載の半導体装置の製造方法。8. The method according to claim 6, wherein the remaining portion of the photoresist is removed by ashing and wet etching.
とを特徴とする請求項１〜８のいずれかに記載の半導体
装置の製造方法。9. The method according to claim 1, wherein the uppermost layer of the mask material has two layers.
トエッチングまたはドライエッチングにより上記マスク
材の最上部の層を除去し、フッ酸処理により上記マスク
材の下部の層をシュリンクし、該マスク材の下部の層を
マスクとして上記被エッチング膜をエッチングするよう
にしたことを特徴とする請求項９記載の半導体装置の製
造方法。10. The mask material is etched, the uppermost layer of the mask material is removed by wet etching or dry etching, and the lower layer of the mask material is shrunk by hydrofluoric acid treatment. 10. The method of manufacturing a semiconductor device according to claim 9, wherein said film to be etched is etched using said layer as a mask.
けられたプラズマＳｉＯＮ膜と該プラズマＳｉＯＮ膜の
下部に設けられたＴＥＯＳ膜からなり、上記被エッチン
グ膜はタングステンシリサイド膜とドープトポリシリコ
ン膜からなり、上記下地膜は酸化膜であることを特徴と
する請求項１〜１０のいずれかに記載の半導体装置の製
造方法。11. The mask material according to claim 1, wherein the plurality of layers include a plasma SiON film provided on an uppermost portion and a TEOS film provided below the plasma SiON film, and the film to be etched is a tungsten silicide film and a doped polycrystalline silicon film. 11. The method of manufacturing a semiconductor device according to claim 1, comprising a silicon film, wherein the base film is an oxide film.
またはポリメタル膜であることを特徴とする請求項１１
記載の半導体装置の製造方法。12. The film according to claim 11, wherein the film to be etched is a polysilicon film or a polymetal film.
The manufacturing method of the semiconductor device described in the above.
導体装置の製造方法を用いて製造された半導体装置。13. A semiconductor device manufactured by using the method of manufacturing a semiconductor device according to claim 1.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |