JP2001332510A - Semiconductor and its manufacturing method - Google Patents

Semiconductor and its manufacturing method

Info

Publication number
JP2001332510A
JP2001332510A JP2000154226A JP2000154226A JP2001332510A JP 2001332510 A JP2001332510 A JP 2001332510A JP 2000154226 A JP2000154226 A JP 2000154226A JP 2000154226 A JP2000154226 A JP 2000154226A JP 2001332510 A JP2001332510 A JP 2001332510A
Authority
JP
Japan
Prior art keywords
insulating film
etching
rich
semiconductor substrate
stoichiometry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000154226A
Other languages
Japanese (ja)
Inventor
Mikiya Uchida
幹也 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000154226A priority Critical patent/JP2001332510A/en
Publication of JP2001332510A publication Critical patent/JP2001332510A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To restrain a junction leakage from occurring by decreasing over- etching on the surface of an underlying diffusion layer in amount so as to prevent damage and erosion when a contact hole with a high aspect ratio is provided by etching. SOLUTION: An Si-rich insulating film 16 (SiOx: 1<=x<=2) and a BPSG interlayer dielectric 13 are formed on a semiconductor substrate 11 and a diffusion layer 12, a resist pattern is formed, and, when an anisotropic etching process is carried out with a C2F6 gas with a high C/F ratio, a fluorocarbon film is deposited on an interface between the interlayer dielectric 13 and the Si-rich insulating film 16 to stop etching. After the deposited film is removed once, the film 16 is etched with C2F6 with the low C/F ratio and O2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。
The present invention relates to a semiconductor device and a method for manufacturing the same.

【0002】[0002]

【従来の技術】半導体集積回路装置において、半導体基
板に形成された拡散層上に電極を形成する場合、拡散層
上の絶縁膜にコンタクトホールをドライエッチングを用
いて形成するが、最近の半導体集積回路のパターン微細
化に伴ってアスペクト比の大きいコンタクトホールを形
成しなければならない場合が増加してきた。以下、従来
の半導体装置のコンタクト形成方法について説明する。
2. Description of the Related Art In a semiconductor integrated circuit device, when an electrode is formed on a diffusion layer formed on a semiconductor substrate, a contact hole is formed in an insulating film on the diffusion layer by dry etching. With the miniaturization of circuit patterns, the need to form contact holes with a large aspect ratio has increased. Hereinafter, a conventional contact forming method for a semiconductor device will be described.

【0003】図3は従来の半導体集積回路装置のコンタ
クト部の断面図であり、1は半導体基板、2は半導体基
板1の表面に形成された拡散層、3は半導体基板1およ
び拡散層2の上に形成された層間絶縁膜、4は層間絶縁
膜3中に形成されたコンタクトホール、5はコンタクト
ホール4を形成する部分が開口したコンタクトホールレ
ジストパターンである。以上のように構成された半導体
装置について、以下その製造工程を図3を用いて説明す
る。
FIG. 3 is a sectional view of a contact portion of a conventional semiconductor integrated circuit device, wherein 1 is a semiconductor substrate, 2 is a diffusion layer formed on the surface of the semiconductor substrate 1, and 3 is a semiconductor substrate 1 and a diffusion layer 2. The interlayer insulating film 4 formed thereon is a contact hole formed in the interlayer insulating film 3, and 5 is a contact hole resist pattern in which a portion where the contact hole 4 is formed is opened. The manufacturing process of the semiconductor device configured as described above will be described below with reference to FIG.

【0004】まず、図3(a)のように半導体基板1上
に不純物をドーピングすることで拡散層2を形成する。
そして、半導体基板1および拡散層2の上に層間絶縁膜
3を形成し、層間絶縁膜3の上にコンタクトホールレジ
ストパターン5を形成することで図3(b)のレジスト
パターン形状を得る。そして、異方性ドライエッチング
によりコンタクトホールレジストパターン5に覆われて
いない部分をエッチングし、図3(c)に示すようなコ
ンタクトホール4を形成する。
First, a diffusion layer 2 is formed by doping an impurity on a semiconductor substrate 1 as shown in FIG.
Then, an interlayer insulating film 3 is formed on the semiconductor substrate 1 and the diffusion layer 2, and a contact hole resist pattern 5 is formed on the interlayer insulating film 3 to obtain a resist pattern shape shown in FIG. Then, a portion not covered with the contact hole resist pattern 5 is etched by anisotropic dry etching to form a contact hole 4 as shown in FIG.

【0005】ここで、コンタクトホール4の形成工程に
は様々な製造プロセスパラメータのばらつきが存在する
が、異方性ドライエッチングのエッチング時間は、
(i)エッチングレートの代表値、(ii)層間絶縁膜
3の膜厚の代表値、(iii)コンタクトホールレジス
トサイズの代表値を採用した場合に算出されるエッチン
グ時間に対して30%〜50%のオーバーエッチングが
施され、上記3つの加工ばらつきを吸収してコンタクト
ホールが完全に開口するように設定されるため、層間絶
縁膜がたとえば1000nmの場合、膜厚換算で300
〜500nmのオーバーエッチング量となっていた。
Here, in the process of forming the contact hole 4, there are various variations in manufacturing process parameters.
30% to 50% of the etching time calculated when (i) the representative value of the etching rate, (ii) the representative value of the thickness of the interlayer insulating film 3, and (iii) the representative value of the contact hole resist size are used. %, Over-etching is performed to set the contact hole completely open by absorbing the above three process variations. Therefore, when the interlayer insulating film is, for example, 1000 nm, the film thickness is converted to 300.
The over-etching amount was about 500 nm.

【0006】[0006]

【発明が解決しようとする課題】しかしながら上記従来
の構成では、代表値よりも(i)エッチングレートが高
め、(ii)層間絶縁膜3が薄め、(iii)コンタク
トホールレジスト5のサイズが大きめの場合などには、
半導体基板1の拡散層2上にオーバーエッチングが過大
にかかり、拡散層にダメージや浸食を与えるため、拡散
層2と半導体基板1間の接合リークを増大させるという
問題があった。特に近年の微細化に伴い、拡散層2の浅
接合化が進展し、上記問題が重大となっている。
However, in the above-described conventional structure, the etching rate is higher than the typical value, (ii) the interlayer insulating film 3 is thinner, and (iii) the size of the contact hole resist 5 is larger. In some cases,
Since over-etching is excessively applied on the diffusion layer 2 of the semiconductor substrate 1 and damages or erodes the diffusion layer, there is a problem that junction leakage between the diffusion layer 2 and the semiconductor substrate 1 increases. In particular, with the recent miniaturization, the shallow junction of the diffusion layer 2 has progressed, and the above problem has become serious.

【0007】本発明は上記従来の問題点を解決するもの
で、過大なオーバーエッチングを拡散層上に施すことな
くコンタクトホールを形成することのできる半導体装置
の製造方法を提供することを目的とする。
An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device in which a contact hole can be formed without performing excessive over-etching on a diffusion layer. .

【0008】[0008]

【課題を解決するための手段】請求項1記載の半導体装
置は、半導体基板と、この半導体基板上に形成されたス
トイキオメトリーを有する構成の絶縁膜と、前記半導体
基板と前記絶縁膜の間に形成され前記ストイキオメトリ
ーを有する構成よりSiを多く含むSiリッチ絶縁膜と
を備え、前記絶縁膜および前記Siリッチ絶縁膜にエッ
チングされて前記半導体基板を露出するコンタクトホー
ルが形成されたものである。
According to a first aspect of the present invention, there is provided a semiconductor device, comprising: a semiconductor substrate; an insulating film having stoichiometry formed on the semiconductor substrate; and an insulating film between the semiconductor substrate and the insulating film. And a Si-rich insulating film containing more Si than the structure having the stoichiometry, and a contact hole exposing the semiconductor substrate formed by etching the insulating film and the Si-rich insulating film. is there.

【0009】請求項1記載の半導体装置によれば、例え
ば拡散層を表面に有する半導体基板およびと層間絶縁膜
の間にSiリッチ絶縁膜を形成することにより一旦エッ
チングをストップさせることができ、層間絶縁膜の膜厚
ばらつき、エッチング速度ばらつき、エッチング均一性
などエッチング加工ばらつきを吸収でき、コンタクトホ
ール底面の拡散層に対するオーバーエッチング量を少な
くすることができる。
According to the semiconductor device of the first aspect, for example, the etching can be stopped once by forming the Si-rich insulating film between the semiconductor substrate having the diffusion layer on the surface and the interlayer insulating film. Etching process variations such as film thickness variations of the insulating film, etching speed variations, and etching uniformity can be absorbed, and the amount of over-etching of the diffusion layer on the bottom surface of the contact hole can be reduced.

【0010】請求項2記載の半導体装置の製造方法は、
半導体基板上に、ストイキオメトリーを有する構成より
Siを多く含むSiリッチ絶縁膜を形成する工程と、前
記Siリッチ絶縁膜上にストイキオメトリーを有する構
成の絶縁膜を形成する工程と、前記絶縁膜をCとFを含
む第1のガスで選択的にエッチングして開口を形成し、
露出した前記Siリッチ絶縁膜上にフルオロカーボン系
物質を堆積させる工程と、前記フルオロカーボン系物質
を除去する工程と、前記Siリッチ絶縁膜をCとFを含
む第2のガスで選択的にエッチングする工程とを含むも
のである。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
Forming a Si-rich insulating film containing more Si on the semiconductor substrate than the structure having stoichiometry; forming an insulating film having stoichiometry on the Si-rich insulating film; Selectively etching the film with a first gas containing C and F to form an opening;
Depositing a fluorocarbon-based material on the exposed Si-rich insulating film, removing the fluorocarbon-based material, and selectively etching the Si-rich insulating film with a second gas containing C and F And

【0011】請求項2記載の半導体装置の製造方法によ
れば、ストイキオメトリーを有する構成よりSiを多く
含むSiリッチ絶縁膜と、Siリッチ絶縁膜上にストイ
キオメトリーを有する構成の絶縁膜を形成すると、絶縁
膜をCとFを含むガスでエッチングしたとき、Siリッ
チ絶縁膜との界面でエッチングが停止するから、薄いS
iリッチ絶縁膜に対するエッチング量の小さいオーバー
エッチだけが半導体基板に作用することとなる。従って
(i)エッチングレートのばらつき、(ii)層間絶縁
膜の膜厚のばらつき、(iii)コンタクトホールサイ
ズのばらつき、といった通常拡散層に対してオーバーエ
ッチングする事で吸収される加工ばらつきが、いったん
エッチングが停止することによって吸収できる。このた
め、拡散層に施されるオーバーエッチング量は、Siリ
ッチ絶縁膜の膜厚をエッチングストップに必要最小限の
薄い膜厚相当分に設定することで従来のオーバーエッチ
ング量に比べ小さいものにすることができるので、拡散
層へのダメージや浸食を少なくする事ができる。
According to the method of manufacturing a semiconductor device of the present invention, a Si-rich insulating film containing more Si than a structure having stoichiometry and an insulating film having a stoichiometry on the Si-rich insulating film are formed. Then, when the insulating film is etched with a gas containing C and F, the etching stops at the interface with the Si-rich insulating film.
Only an overetch with a small etching amount on the i-rich insulating film acts on the semiconductor substrate. Therefore, (i) variations in the etching rate, (ii) variations in the thickness of the interlayer insulating film, and (iii) variations in the contact hole size, the processing variations absorbed by over-etching the normal diffusion layer once. It can be absorbed by stopping the etching. For this reason, the amount of over-etching applied to the diffusion layer is made smaller than the conventional amount of over-etching by setting the thickness of the Si-rich insulating film to a value corresponding to the minimum necessary thickness for the etching stop. Therefore, damage and erosion to the diffusion layer can be reduced.

【0012】このように、半導体装置にコンタクトを形
成する際に、ドライエッチングによる半導体基板へのオ
ーバーエッチングを低減することで、半導体基板へのダ
メージや浸食を抑え、拡散層と半導体基板間の接合リー
クを低減することができる。
As described above, when a contact is formed in a semiconductor device, overetching of the semiconductor substrate due to dry etching is reduced, whereby damage and erosion to the semiconductor substrate are suppressed, and the junction between the diffusion layer and the semiconductor substrate is reduced. Leakage can be reduced.

【0013】請求項3記載の半導体装置の製造方法は、
半導体基板上に、ストイキオメトリーを有する構成より
Siを多く含むSiリッチ絶縁膜を形成する工程と、前
記Siリッチ絶縁膜上にストイキオメトリーを有する構
成の絶縁膜を形成する工程と、前記絶縁膜を、C/Fの
原子数構成比が1/3以上となる構成の第1のガスで、
Siリッチ絶縁膜表面まで選択的にエッチングして開口
を形成する工程と、前記開口内部を酸素または酸素を含
むガスで処理する工程と、前記Siリッチ絶縁膜を、全
ガス原子に対するC原子数が1/3より小さい、CとF
を含む構成の第2のガスで選択的にエッチングする工程
とを含むものである。
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
Forming, on a semiconductor substrate, a Si-rich insulating film containing more Si than the structure having stoichiometry; forming an insulating film having stoichiometry on the Si-rich insulating film; The film is made of a first gas having a C / F atomic number composition ratio of 1/3 or more,
Forming an opening by selectively etching to the surface of the Si-rich insulating film; treating the inside of the opening with oxygen or a gas containing oxygen; Less than 1/3, C and F
Selectively etching with a second gas having a configuration including:

【0014】請求項3記載の半導体装置の製造方法によ
れば、請求項2と同様な効果がある。
According to the method of manufacturing a semiconductor device of the third aspect, the same effect as that of the second aspect can be obtained.

【0015】請求項4記載の半導体装置の製造方法は、
請求項2または請求項3において、ストイキオメトリー
を有する構成よりSiを多く含むSiリッチ絶縁膜はS
iO x (1≦x≦2)であり、ストイキオメトリーを有
する構成の絶縁膜は実質的にSiO2 である。
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
The stoichiometry according to claim 2 or claim 3.
The Si-rich insulating film containing more Si than the structure having
iO x(1 ≦ x ≦ 2) with stoichiometry
The insulating film having the structure shown in FIG.TwoIt is.

【0016】請求項4記載の半導体装置の製造方法によ
れば、請求項2または請求項3と同様な効果がある。
According to the method of manufacturing a semiconductor device of the fourth aspect, the same effects as those of the second or third aspect can be obtained.

【0017】請求項5記載の半導体装置の製造方法は、
請求項2、請求項3または請求項4において、ストイキ
オメトリーを有する構成よりSiを多く含むSiリッチ
絶縁膜の膜厚に対する、ストイキオメトリーを有する構
成の絶縁膜の膜厚比が60以下である。
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
In claim 2, claim 3 or claim 4, the film thickness ratio of the insulating film having stoichiometry to the film thickness of the Si-rich insulating film containing more Si than that of the structure having stoichiometry is 60 or less. is there.

【0018】請求項5記載の半導体装置の製造方法によ
れば、請求項2、請求項3または請求項4と同様な効果
がある。
According to the method of manufacturing a semiconductor device according to the fifth aspect, the same effects as those of the second, third, or fourth aspect are obtained.

【0019】[0019]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図1は本発明の一実
施の形態における半導体集積回路装置のコンタクト部の
完成断面図を示すものである。図1において、11は半
導体基板、12は半導体基板11の表面に形成された拡
散層、16は半導体基板11および拡散層12の上に形
成されたSiリッチ絶縁膜、13はSiリッチ絶縁膜上
に形成された層間絶縁膜、14は層間絶縁膜13中に形
成されたコンタクトホールである。本発明において、S
iリッチ絶縁膜16は、ストイキオメトリーを有する構
成より多くSiを含む絶縁膜、すなわちSiOx におい
ては1≦x≦2となるものを指す。この時層間絶縁膜1
3は具体的には物性が実質的にSiO2 となっているス
トイキオメトリーを有する絶縁材料を指し、P、B等の
不純物を含有するものであっても良い、以上のように構
成された本実施の形態の半導体装置について、以下、そ
の製造方法を図2を用いて説明する。まず、半導体基板
11上に不純物をドーピングすることで拡散層12を形
成し、半導体基板11および拡散層12の上にSiリッ
チ絶縁膜(SiOx )16を、たとえばSiH4 とO2
を2:1に混合したガスを用いたプラズマCVD法によ
り30〜50nm形成することで図2(a)の形状を得
る。次にSiリッチ絶縁膜16の上に層間絶縁膜13、
たとえば通常のCVD法によるBPSG膜を800〜1
200nm形成し、コンタクトホールレジストパターン
15で被覆することで図2(b)の形状が得られる。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a completed sectional view of a contact portion of a semiconductor integrated circuit device according to an embodiment of the present invention. In FIG. 1, 11 is a semiconductor substrate, 12 is a diffusion layer formed on the surface of the semiconductor substrate 11, 16 is a Si-rich insulating film formed on the semiconductor substrate 11 and the diffusion layer 12, and 13 is a Si-rich insulating film. Is a contact hole formed in the interlayer insulating film 13. In the present invention, S
i-rich insulating film 16, an insulating film that includes many Si than a configuration having a stoichiometry, i.e. in SiO x refers to what a 1 ≦ x ≦ 2. At this time, the interlayer insulating film 1
Reference numeral 3 specifically denotes an insulating material having stoichiometry whose physical properties are substantially SiO 2 , which may contain impurities such as P and B, and is configured as described above. Hereinafter, a method of manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. First, a diffusion layer 12 is formed by doping an impurity on the semiconductor substrate 11, and a Si-rich insulating film (SiO x ) 16 is formed on the semiconductor substrate 11 and the diffusion layer 12 by, for example, SiH 4 and O 2.
2A is obtained by a plasma CVD method using a gas obtained by mixing 2: 1 with a gas having a shape shown in FIG. Next, on the Si-rich insulating film 16, the interlayer insulating film 13,
For example, a BPSG film formed by a normal CVD method is 800 to 1
By forming the layer 200 nm and covering it with the contact hole resist pattern 15, the shape shown in FIG. 2B is obtained.

【0020】そして、C/F比の大きい構成から成る例
えばフロロカーボン系のエッチャント(エッチングガ
ス)を用いて異方性エッチングを行うが、たとえばC2
6 ガス(C/Fの原子数比=1/3)を用い誘導結合
型プラズマ方式(ICP)型のエッチング装置で圧力が
5mTorr、誘導コイル印加ソース電力2300〜2
500W、半導体基板11が設置された側の電極に印加
するバイアス電力1000〜1200Wにてエッチング
を行うと層間絶縁膜13は垂直にエッチングされた高ア
スペクト比の形状を得る。
[0020] Then, although performing anisotropic etching using an etchant of, for example, fluorocarbon systems consisting larger configuration of the C / F ratio (etching gas), for example, C 2
Inductively coupled plasma (ICP) type etching apparatus using F 6 gas (C / F atomic ratio = 1/3), pressure of 5 mTorr, induction coil applied source power of 2300-2
When etching is performed at 500 W and a bias power of 1000 to 1200 W applied to the electrode on the side where the semiconductor substrate 11 is provided, the interlayer insulating film 13 obtains a vertically etched high aspect ratio shape.

【0021】層間絶縁膜13とSiリッチ絶縁膜16と
の界面にてフルオロカーボンの成分を有する反応生成物
膜が堆積し、ここでほとんど完全にエッチングがストッ
プする。このときエッチング時間は、層間絶縁膜13の
膜厚に対して50%程度のオーバーエッチングを行う
が、エッチングストップした界面からはさらなるエッチ
ングは進行しないため、図2(c)の形状を得る。この
工程ではSiリッチ絶縁膜16はほとんどエッチングさ
れないのでオーバーエッチングは膜13の膜厚の100
%であってもよい。また逆にSiリッチ絶縁膜16の膜
厚を数十nmとさらに薄くしても層間絶縁膜13のオー
バーエッチに耐えることができる。Siリッチ絶縁膜1
6は20nm以上あれば充分であり、本実施の形態の使
用される層間絶縁膜13との膜厚比は40〜60である
が、基本的には60以下で15以上であればよい。
At the interface between the interlayer insulating film 13 and the Si-rich insulating film 16, a reaction product film having a component of fluorocarbon is deposited, and the etching is almost completely stopped here. At this time, overetching is performed for about 50% of the thickness of the interlayer insulating film 13 with respect to the thickness of the interlayer insulating film 13, but further etching does not proceed from the interface where the etching has been stopped, so that the shape of FIG. 2C is obtained. In this step, since the Si-rich insulating film 16 is hardly etched, the over-etching is
%. Conversely, even if the film thickness of the Si-rich insulating film 16 is further reduced to several tens of nm, it can withstand the overetching of the interlayer insulating film 13. Si-rich insulating film 1
6 is sufficient if it is 20 nm or more, and the film thickness ratio with the interlayer insulating film 13 used in the present embodiment is 40 to 60, but basically it is sufficient to be 60 or less and 15 or more.

【0022】層間絶縁膜13がSiO2 であるとき、C
2 6 ガスのエッチング過程では効率的に揮発性のSi
4 とCO2 とが生成され、エッチングされる。一方、
下地のSiリッチ絶縁膜16のように酸素が不足した膜
に対して、やはりSiF4 とCO2 が生成されるが、酸
素不足によって酸素と結合しないC原子が増加し、これ
がSiO2 やエッチングガスのF成分などと反応し、も
はやエッチングされないフルオロカーボン系反応生成物
となってコンタクトホール底面(膜16表面)に堆積す
る。これがエッチングが進行しない理由と考えられる。
When the interlayer insulating film 13 is made of SiO 2 ,
Efficiently volatile Si is 2 F 6 etch process gas
And F 4 and CO 2 is generated and etched. on the other hand,
SiF 4 and CO 2 are also generated in the oxygen-deficient film such as the underlying Si-rich insulating film 16, but C atoms that do not bond with oxygen increase due to the lack of oxygen, which is caused by SiO 2 or etching gas. Reacts with the F component and becomes a fluorocarbon-based reaction product that is no longer etched and is deposited on the bottom surface of the contact hole (the surface of the film 16). This is considered to be the reason that etching does not proceed.

【0023】次に一旦コンタクトホール14内に堆積し
たフルオロカーボン系反応生成物とコンタクトホールレ
ジストパターン15を酸素または酸素を含むガスのプラ
ズマによるアッシングおよび硫酸・過酸化水素混合液に
て洗浄・除去することで図2(d)のようになる。
Next, the fluorocarbon-based reaction product once deposited in the contact hole 14 and the contact hole resist pattern 15 are subjected to ashing by plasma of oxygen or a gas containing oxygen and cleaning / removal by a mixed solution of sulfuric acid and hydrogen peroxide. As shown in FIG.

【0024】最後に、図2(c)の層間絶縁膜13のエ
ッチングに用いたエッチャントよりもエッチング過程に
寄与するCの量を減少させたエッチャントでエッチング
を行う。このエッチングにおいてはSiリッチ絶縁膜1
6と層間絶縁膜13とが、エッチング速度は異なるが同
時にエッチングされる。たとえばC2 6 に酸素を5〜
10%添加することで、C2 6 のCの一部が酸素と結
合し、CO2 の形でドライエッチング装置の排気系から
排出されるので、見かけ上エッチングに寄与するCの量
を減少させることができる。図2(c)の工程で用いる
エッチャントはC2 6 +O2 のガス全体の原子数に対
するCの原子数の比が、層間絶縁膜13のエッチングに
用いたC2 6 のC/F原子数比1/3よりも小さくな
っているものであることがわかる。
Finally, etching is performed with an etchant in which the amount of C contributing to the etching process is reduced as compared with the etchant used for etching the interlayer insulating film 13 in FIG. In this etching, the Si-rich insulating film 1
6 and the interlayer insulating film 13 are simultaneously etched at different etching rates. For example, oxygen is added to C 2 F 6
By adding 10%, a part of C of C 2 F 6 is combined with oxygen and discharged from the exhaust system of the dry etching apparatus in the form of CO 2 , so the amount of C contributing to etching is apparently reduced. Can be done. The etchant used in the step of FIG. 2C is such that the ratio of the number of C atoms to the total number of C 2 F 6 + O 2 gas is C / F atoms of C 2 F 6 used for etching the interlayer insulating film 13. It can be seen that the ratio is smaller than 1/3.

【0025】エッチング条件は、ICP型のエッチング
装置で圧力が5mTorr、ソース電力2500〜27
00W、バイアス電力1100〜1300Wにてエッチ
ングを行うと、層間絶縁膜13の表面部およびコンタク
トホール14の底部のSiリッチ絶縁膜16のエッチン
グは進行し、図2(e)のようなコンタクトホール14
が形成される。このとき、エッチング時間はSiリッチ
絶縁膜16の膜厚30〜50nmに対してオーバーエッ
チング量は50%程度、すなわち膜厚換算で15〜25
nm相当のエッチングでよいことになる。
The etching conditions are as follows: ICP type etching apparatus, pressure: 5 mTorr, source power: 2500-27.
When etching is performed at 00 W and a bias power of 1100 to 1300 W, the etching of the Si-rich insulating film 16 on the surface of the interlayer insulating film 13 and the bottom of the contact hole 14 proceeds, and the contact hole 14 shown in FIG.
Is formed. At this time, the etching time is about 50% with respect to the film thickness of the Si-rich insulating film 16 of 30 to 50 nm, that is, 15 to 25 in terms of film thickness.
Etching equivalent to nm is sufficient.

【0026】以上のように本発明によれば、コンタクト
ホール14のエッチング量の大部分を占める、厚い層間
絶縁膜13とそのオーバーエッチングの大きなばらつき
は、いったんSiリッチ絶縁膜16表面でのエッチング
ストップによって吸収・制御され、拡散層12に対する
オーバーエッチング量は従来のような層間絶縁膜13の
膜厚に対する30〜50%ではなく、薄いSiリッチ絶
縁膜16の膜厚に対する30〜50%となるため、拡散
層12に対するオーバーエッチングを遙かに軽減するこ
とができる。従って拡散層12へのエッチングダメージ
・浸食を少なくする事ができ、接合リーク等の発生を抑
えることができる。
As described above, according to the present invention, the thick interlayer insulating film 13 occupying a large part of the etching amount of the contact hole 14 and the large variation of the overetching are caused by the etching stop once on the surface of the Si-rich insulating film 16. The amount of over-etching of the diffusion layer 12 is not 30 to 50% of the conventional thickness of the interlayer insulating film 13 but is 30 to 50% of the thin Si-rich insulating film 16. In addition, over-etching of the diffusion layer 12 can be greatly reduced. Therefore, etching damage and erosion to the diffusion layer 12 can be reduced, and occurrence of junction leak and the like can be suppressed.

【0027】なお、絶縁膜13をエッチングするときは
C/Fの原子数構成比が1/3以上でその上限は1/2
であり、またSiリッチ絶縁膜をエッチングするときは
全ガスに対するC原子数が1/3より小さくその下限は
1/4である。
When the insulating film 13 is etched, the atomic composition ratio of C / F is 1/3 or more and the upper limit is 1/2.
Further, when etching the Si-rich insulating film, the number of C atoms with respect to the total gas is smaller than 1/3 and the lower limit thereof is 1/4.

【0028】[0028]

【発明の効果】請求項1記載の半導体装置によれば、例
えば拡散層を表面に有する半導体基板およびと層間絶縁
膜の間にSiリッチ絶縁膜を形成することにより一旦エ
ッチングをストップさせることができ、層間絶縁膜の膜
厚ばらつき、エッチング速度ばらつき、エッチング均一
性などエッチング加工ばらつきを吸収でき、コンタクト
ホール底面の拡散層に対するオーバーエッチング量を少
なくすることができる。
According to the semiconductor device of the first aspect, for example, etching can be stopped once by forming a Si-rich insulating film between a semiconductor substrate having a diffusion layer on the surface and an interlayer insulating film. In addition, variations in the thickness of the interlayer insulating film, variations in the etching rate, and variations in the etching process such as the uniformity of the etching can be absorbed, and the amount of over-etching of the diffusion layer on the bottom surface of the contact hole can be reduced.

【0029】請求項2記載の半導体装置の製造方法によ
れば、ストイキオメトリーを有する構成よりSiを多く
含むSiリッチ絶縁膜と、Siリッチ絶縁膜上にストイ
キオメトリーを有する構成の絶縁膜を形成すると、絶縁
膜をCとFを含むガスでエッチングしたとき、Siリッ
チ絶縁膜との界面でエッチングが停止するから、薄いS
iリッチ絶縁膜に対するエッチング量の小さいオーバー
エッチだけが半導体基板に作用することとなる。従って
(i)エッチングレートのばらつき、(ii)層間絶縁
膜の膜厚のばらつき、(iii)コンタクトホールサイ
ズのばらつき、といった通常拡散層に対してオーバーエ
ッチングする事で吸収される加工ばらつきが、いったん
エッチングが停止することによって吸収できる。このた
め、拡散層に施されるオーバーエッチング量は、Siリ
ッチ絶縁膜の膜厚をエッチングストップに必要最小限の
薄い膜厚相当分に設定することで従来のオーバーエッチ
ング量に比べ小さいものにすることができるので、拡散
層へのダメージや浸食を少なくする事ができる。
According to the method of manufacturing a semiconductor device according to the second aspect, an Si-rich insulating film containing more Si than a structure having stoichiometry and an insulating film having stoichiometry on the Si-rich insulating film are formed. Then, when the insulating film is etched with a gas containing C and F, the etching stops at the interface with the Si-rich insulating film.
Only an overetch with a small etching amount on the i-rich insulating film acts on the semiconductor substrate. Therefore, (i) variations in the etching rate, (ii) variations in the thickness of the interlayer insulating film, and (iii) variations in the contact hole size, the processing variations absorbed by over-etching the normal diffusion layer once. It can be absorbed by stopping the etching. For this reason, the amount of over-etching applied to the diffusion layer is made smaller than the conventional amount of over-etching by setting the thickness of the Si-rich insulating film to a value corresponding to the minimum necessary thickness for the etching stop. Therefore, damage and erosion to the diffusion layer can be reduced.

【0030】このように、半導体装置にコンタクトを形
成する際に、ドライエッチングによる半導体基板へのオ
ーバーエッチングを低減することで、半導体基板へのダ
メージや浸食を抑え、拡散層と半導体基板間の接合リー
クを低減することができる。
As described above, when a contact is formed in a semiconductor device, overetching of the semiconductor substrate due to dry etching is reduced, whereby damage and erosion to the semiconductor substrate are suppressed, and the junction between the diffusion layer and the semiconductor substrate is reduced. Leakage can be reduced.

【0031】請求項3記載の半導体装置の製造方法によ
れば、請求項2と同様な効果がある。
According to the method of manufacturing a semiconductor device of the third aspect, the same effect as that of the second aspect can be obtained.

【0032】請求項4記載の半導体装置の製造方法によ
れば、請求項2または請求項3と同様な効果がある。
According to the method of manufacturing a semiconductor device of the fourth aspect, the same effects as those of the second or third aspect can be obtained.

【0033】請求項5記載の半導体装置の製造方法によ
れば、請求項2、請求項3または請求項4と同様な効果
がある。
According to the method of manufacturing a semiconductor device according to the fifth aspect, the same effects as those of the second, third, or fourth aspect are obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施の形態を示すコンタクトホール
部構造を示す断面図である。
FIG. 1 is a cross-sectional view illustrating a contact hole structure according to an embodiment of the present invention.

【図2】本発明の一実施の形態によるコンタクトホール
の製造工程を示す工程断面図である。
FIG. 2 is a process cross-sectional view showing a process for manufacturing a contact hole according to an embodiment of the present invention.

【図3】従来のコンタクトホールの製造方法を示す工程
図である。
FIG. 3 is a process chart showing a conventional method for manufacturing a contact hole.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 拡散層 3 層間絶縁膜 4 コンタクトホール 5 コンタクトホールレジストパターン 11 半導体基板 12 拡散層 13 層間絶縁膜 14 コンタクトホール 15 コンタクトホールレジストパターン 16 Siリッチ絶縁膜 Reference Signs List 1 semiconductor substrate 2 diffusion layer 3 interlayer insulating film 4 contact hole 5 contact hole resist pattern 11 semiconductor substrate 12 diffusion layer 13 interlayer insulating film 14 contact hole 15 contact hole resist pattern 16 Si-rich insulating film

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、この半導体基板上に形成
されたストイキオメトリーを有する構成の絶縁膜と、前
記半導体基板と前記絶縁膜の間に形成され前記ストイキ
オメトリーを有する構成よりSiを多く含むSiリッチ
絶縁膜とを備え、前記絶縁膜および前記Siリッチ絶縁
膜にエッチングされて前記半導体基板を露出するコンタ
クトホールが形成された半導体装置。
1. A semiconductor substrate, an insulating film having stoichiometry formed on the semiconductor substrate, and Si having a stoichiometric structure formed between the semiconductor substrate and the insulating film. And a contact hole exposing the semiconductor substrate by etching the insulating film and the Si-rich insulating film.
【請求項2】 半導体基板上に、ストイキオメトリーを
有する構成よりSiを多く含むSiリッチ絶縁膜を形成
する工程と、前記Siリッチ絶縁膜上にストイキオメト
リーを有する構成の絶縁膜を形成する工程と、前記絶縁
膜をCとFを含む第1のガスで選択的にエッチングして
開口を形成し、露出した前記Siリッチ絶縁膜上にフル
オロカーボン系物質を堆積させる工程と、前記フルオロ
カーボン系物質を除去する工程と、前記Siリッチ絶縁
膜をCとFを含む第2のガスで選択的にエッチングする
工程とを含む半導体装置の製造方法。
2. A step of forming a Si-rich insulating film containing more Si than a structure having stoichiometry on a semiconductor substrate, and forming an insulating film having a stoichiometry on the Si-rich insulating film. A step of selectively etching the insulating film with a first gas containing C and F to form an opening, and depositing a fluorocarbon-based material on the exposed Si-rich insulating film; And a step of selectively etching the Si-rich insulating film with a second gas containing C and F.
【請求項3】 半導体基板上に、ストイキオメトリーを
有する構成よりSiを多く含むSiリッチ絶縁膜を形成
する工程と、前記Siリッチ絶縁膜上にストイキオメト
リーを有する構成の絶縁膜を形成する工程と、前記絶縁
膜を、C/Fの原子数構成比が1/3以上となる構成の
第1のガスで、Siリッチ絶縁膜表面まで選択的にエッ
チングして開口を形成する工程と、前記開口内部を酸素
または酸素を含むガスで処理する工程と、前記Siリッ
チ絶縁膜を、全ガス原子に対するC原子数が1/3より
小さい、CとFを含む構成の第2のガスで選択的にエッ
チングする工程とを含む半導体装置の製造方法。
3. A step of forming a Si-rich insulating film containing more Si than a structure having stoichiometry on a semiconductor substrate, and forming an insulating film having stoichiometry on the Si-rich insulating film. Forming an opening by selectively etching the insulating film to the surface of the Si-rich insulating film with a first gas having a C / F atomic number composition ratio of 1/3 or more; Treating the inside of the opening with oxygen or a gas containing oxygen, and selecting the Si-rich insulating film with a second gas containing C and F, in which the number of C atoms is less than 1/3 of all gas atoms. A method of manufacturing a semiconductor device, comprising:
【請求項4】 ストイキオメトリーを有する構成よりS
iを多く含むSiリッチ絶縁膜はSiOx (1≦x≦
2)であり、ストイキオメトリーを有する構成の絶縁膜
は実質的にSiO2 である請求項2または請求項3記載
の半導体装置の製造方法。
4. The configuration having stoichiometry has
The Si-rich insulating film containing much i is SiO x (1 ≦ x ≦
4. The method for manufacturing a semiconductor device according to claim 2 , wherein the insulating film having the structure having stoichiometry is substantially SiO2.
【請求項5】 ストイキオメトリーを有する構成よりS
iを多く含むSiリッチ絶縁膜の膜厚に対する、ストイ
キオメトリーを有する構成の絶縁膜の膜厚比が60以下
である請求項2、請求項3または請求項4記載の半導体
装置の製造方法。
5. The configuration having stoichiometry has a higher S
5. The method of manufacturing a semiconductor device according to claim 2, wherein the ratio of the thickness of the insulating film having stoichiometry to the thickness of the Si-rich insulating film containing a large amount of i is 60 or less.
JP2000154226A 2000-05-25 2000-05-25 Semiconductor and its manufacturing method Pending JP2001332510A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000154226A JP2001332510A (en) 2000-05-25 2000-05-25 Semiconductor and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000154226A JP2001332510A (en) 2000-05-25 2000-05-25 Semiconductor and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2001332510A true JP2001332510A (en) 2001-11-30

Family

ID=18659358

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000154226A Pending JP2001332510A (en) 2000-05-25 2000-05-25 Semiconductor and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2001332510A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093575A (en) * 2002-06-03 2003-12-11 주식회사 하이닉스반도체 Method for fabricating capacitor using high selectivity nitride
JP2006128587A (en) * 2004-10-29 2006-05-18 Hynix Semiconductor Inc Method for forming element isolation film in semiconductor element
JP2010518605A (en) * 2007-02-05 2010-05-27 ラム リサーチ コーポレーション Ultra-high aspect ratio dielectric pulse etching
US7892969B2 (en) 2007-12-21 2011-02-22 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093575A (en) * 2002-06-03 2003-12-11 주식회사 하이닉스반도체 Method for fabricating capacitor using high selectivity nitride
JP2006128587A (en) * 2004-10-29 2006-05-18 Hynix Semiconductor Inc Method for forming element isolation film in semiconductor element
US7183173B2 (en) 2004-10-29 2007-02-27 Hynix Semiconductor Inc. Method for forming isolation film in semiconductor device
JP2010518605A (en) * 2007-02-05 2010-05-27 ラム リサーチ コーポレーション Ultra-high aspect ratio dielectric pulse etching
US7892969B2 (en) 2007-12-21 2011-02-22 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
US5767018A (en) Method of etching a polysilicon pattern
JP5183850B2 (en) Method for stripping a photoresist from a semiconductor wafer having a layer of an organosilicate dielectric
US5854136A (en) Three-step nitride etching process for better critical dimension and better vertical sidewall profile
JPH06140396A (en) Semiconductor device and manufacture thereof
KR100954107B1 (en) Method for manufacturing semiconductor device
US20080160768A1 (en) Method of manufacturing gate dielectric layer
KR100714287B1 (en) Method for forming a pattern of semiconductor device
JP3279016B2 (en) Dry etching method
JP2001332510A (en) Semiconductor and its manufacturing method
JP3259529B2 (en) Selective etching method
JP2006032721A (en) Fabrication process of semiconductor device
US7078160B2 (en) Selective surface exposure, cleans, and conditioning of the germanium film in a Ge photodetector
KR100282416B1 (en) Method for fabricating semiconductor device
JP2005136097A (en) Method of manufacturing semiconductor device
JP3305270B2 (en) Method for manufacturing semiconductor device
KR100435785B1 (en) Fabricating method of metal wire in semiconductor device
JPH0774148A (en) Dry etching method
KR20020048616A (en) Method for forming gate pattern of flash memory device
KR100596882B1 (en) Method for forming polysilicon gate
JP2001210618A (en) Dry etching method
JP2001237415A (en) Method of manufacturing semiconductor device
JPH05235338A (en) Semiconductor device and manufacture thereof
KR100287880B1 (en) Method for opening pad of semiconductor device
KR20030091452A (en) Method of forming pattern inhibiting pitting effect
JP2000058511A (en) Dry etching method