KR100596882B1 - Method for forming polysilicon gate - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 62
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 51
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims abstract description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 30
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000000460 chlorine Substances 0.000 claims abstract description 17
- 239000007789 gas Substances 0.000 claims abstract description 17
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims abstract description 17
- 239000001301 oxygen Substances 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 17
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 14
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 3
- 239000002245 particle Substances 0.000 abstract description 3
- 230000006641 stabilisation Effects 0.000 abstract description 3
- 238000011105 stabilization Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
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Abstract
본 발명은 폴리실리콘 게이트 형성 방법에 관한 것으로, 보다 자세하게는 높은 선택비와 양호한 프로파일을 가지면서도 단순화된 공정으로 폴리실리콘막을 식각하여 게이트를 형성하는 폴리실리콘 게이트 형성 방법에 관한 것이다.The present invention relates to a polysilicon gate formation method, and more particularly, to a polysilicon gate formation method of forming a gate by etching a polysilicon film in a simplified process while having a high selectivity and a good profile.
본 발명의 상기 목적은 게이트 산화막 위에 존재하는 폴리실리콘막을 식각하여 폴리실리콘 게이트를 형성하는 방법에 있어서, 상기 폴리실리콘막 상부면의 일부를 제거하는 초기 식각 단계; 브롬화수소, 염소, 질소 및 산소의 혼합 가스에 의한 주식각 단계; 및 브롬화수소, 염소, 질소 및 산소의 혼합 가스에 의한 과식각 단계를 포함하는 것을 특징으로 하는 폴리실리콘 게이트 형성 방법에 의해 달성된다.According to an aspect of the present invention, there is provided a method of forming a polysilicon gate by etching a polysilicon layer on a gate oxide layer, the method comprising: an initial etching step of removing a portion of an upper surface of the polysilicon layer; Stock angle step by the mixed gas of hydrogen bromide, chlorine, nitrogen and oxygen; And an overetching step with a mixed gas of hydrogen bromide, chlorine, nitrogen, and oxygen.
따라서, 본 발명의 폴리실리콘 게이트 형성 방법은 높은 선택비를 가지면서도 공정이 단순화되며 안정화 단계가 없기 때문에 파티클이 발생하지 않아 불량을 감소시키는 효과가 있다.Therefore, the polysilicon gate forming method of the present invention has a high selectivity, but the process is simplified, and since there is no stabilization step, particles are not generated, thereby reducing defects.
폴리실리콘 게이트 식각, 주식각, 공정 단순화Polysilicon Gate Etch, Equity Angle, Simplify Process
Description
도 1은 종래 기술에 의한 폴리실리콘 게이트 형성 방법의 흐름도.1 is a flow chart of a polysilicon gate formation method according to the prior art.
도 2는 본 발명에 의한 폴리실리콘 게이트 형성 방법의 흐름도.2 is a flowchart of a polysilicon gate forming method according to the present invention;
도 3(가)는 종래 기술에 의해 형성된 폴리실리콘 게이트의 단면 사진.Figure 3 (a) is a cross-sectional photograph of a polysilicon gate formed by the prior art.
도 3(나)는 본 발명에 의해 형성된 폴리실리콘 게이트의 단면 사진.Figure 3 (b) is a cross-sectional photograph of a polysilicon gate formed by the present invention.
본 발명은 폴리실리콘 게이트 형성 방법에 관한 것으로, 보다 자세하게는 높은 선택비와 양호한 프로파일을 가지면서도 단순화된 공정으로 폴리실리콘막을 식각하여 게이트를 형성하는 폴리실리콘 게이트 형성 방법에 관한 것이다.The present invention relates to a polysilicon gate formation method, and more particularly, to a polysilicon gate formation method of forming a gate by etching a polysilicon film in a simplified process while having a high selectivity and a good profile.
반도체 소자의 집적도가 향상됨에 따라 칩 사이즈 및 회로 선폭이 갈수록 작아지고 있으며 게이트 산화막은 점차 얇아지고 있다. 이에 따라 얇은 게이트 산화막에서도 양호한 프로파일(profile)을 갖는 폴리실리콘 게이트를 얻기가 점차 어려워지고 있다.As the degree of integration of semiconductor devices improves, chip sizes and circuit line widths become smaller and gate oxide films become thinner. Accordingly, it is increasingly difficult to obtain a polysilicon gate having a good profile even in a thin gate oxide film.
이하에서는 종래 기술에 의한 폴리실리콘 게이트 형성 방법의 흐름도인 도 1을 참조하여 설명한다.Hereinafter, a flowchart of a polysilicon gate forming method according to the related art will be described with reference to FIG. 1.
소정 형태의 폴리실리콘 게이트를 형성하기 위해서는 먼저 소자 분리막을 형성하고 반도체 기판과의 전기적 격리를 위해 게이트 산화막을 형성한다. 이후 게이트 전극 물질인 폴리실리콘(polysilicon)을 소정의 두께로 증착(S101)한 후 포토레지스트를 도포하고 패터닝한다.In order to form a polysilicon gate of a predetermined type, an isolation layer is first formed and a gate oxide layer is formed to electrically isolate the semiconductor substrate. Thereafter, polysilicon (gate) is deposited to a predetermined thickness (S101), and then a photoresist is applied and patterned.
상기와 같이 포토레지스트가 도포된 기판을 식각 장치의 챔버 내로 로딩하여 폴리실리콘막 상부면의 일부를 식각하는 초기 식각 단계를 진행한다(S102).The substrate is coated with the photoresist as described above is loaded into the chamber of the etching apparatus to perform an initial etching step of etching a portion of the upper surface of the polysilicon film (S102).
다음 소정의 식각 가스를 주입하여 폴리실리콘막을 주식각(main etch)하는 제 1 주식각 단계(S103)와 제 2 주식각 단계(S104)를 진행한다. 이와 같이 주식각 단계를 분리하여 2차에 걸쳐 수행하는 이유는 게이트 산화막의 두께가 점차 얇아져 폴리실리콘막과의 높은 선택비가 요구되기 때문이다. Next, a first stock angle step S103 and a second stock angle step S104 for main etching the polysilicon film by injecting a predetermined etching gas are performed. The reason why the stock step is separated and performed secondly is because the thickness of the gate oxide film is gradually thinned, so that a high selectivity with the polysilicon film is required.
선택비란 게이트 산화막의 식각 속도에 대한 폴리실리콘막의 식각 속도의 비율로서, 고집적화가 될수록 선택비 값이 커야 하며 그 값이 클수록 충분한 과식각(over etch)이 가능해진다.The selectivity ratio is a ratio of the etching rate of the polysilicon film to the etching rate of the gate oxide film, and the higher the integration, the larger the selectivity value, and the larger the value, the greater the overetch.
상기 제 1 및 제 2 주식각 단계에서 주로 사용되는 식각 가스는 브롬화수소(HBr), 염소(Cl2) 및 산소(O2)의 혼합 가스이다.The etching gas mainly used in the first and second stock angles is a mixed gas of hydrogen bromide (HBr), chlorine (Cl 2 ) and oxygen (O 2 ).
다음 상기 주식각을 진행한 후 제 1 과식각 단계(S105) 및 제 2 과식각 단계(106)를 진행한다. 상기 제 1 과식각 단계는 주로 브롬화수소, 질소(N2) 및 산소의 혼합가스를 사용하여 진행되며 상기 제 2 과식각 단계는 주로 브롬화수소와 산소의 혼합가스를 사용하여 진행된다.Next, after the stock etching, the first overetching step S105 and the second overetching step 106 are performed. The first overetching step is mainly performed using a mixed gas of hydrogen bromide, nitrogen (N 2 ) and oxygen, and the second overetching step is mainly performed using a mixed gas of hydrogen bromide and oxygen.
상술한 바와 같이 종래의 폴리실리콘 게이트 형성 방법은 게이트 산화막이 점차 얇아짐에 따라 폴리실리콘과 게이트 산화막의 선택비를 고려하여 여러 단계의 주식각과 과식각 단계로 나뉘어져 있다. 그러나 상기와 같이 폴리실리콘 식각 단계가 여러 단계로 구성되어 있기 때문에 폴리실리콘이 식각될 때 층을 형성하여 양호한 프로파일이 얻어지지 않는 문제가 있다. As described above, the conventional polysilicon gate forming method is divided into various stock angles and over-etching stages in consideration of the selection ratio between the polysilicon and the gate oxide film as the gate oxide film becomes thinner. However, since the polysilicon etching step is composed of several steps as described above, there is a problem that a good profile is not obtained by forming a layer when the polysilicon is etched.
또한 각각의 식각 단계 사이에 식각 조건을 변경하기 위한 안정화 단계가 추가된다. 즉, 전원을 오프한 상태에서 다음 식각 단계의 공정 조건에 도달할 때까지 기다려야 하는데 이때 파티클이 기판 위에 떨어져 식각을 방해함으로써 패턴 쇼트 등의 불량이 발생하기도 한다.In addition, between each etching step, a stabilization step for changing the etching conditions is added. In other words, it is necessary to wait until the process condition of the next etching step is reached while the power is turned off. In this case, defects such as a pattern short may occur due to particles falling on the substrate and preventing the etching.
이러한 문제를 해결하기 위해서는 폴리실리콘과 게이트 산화막의 선택비가 30:1 이상인 조건 하에서 각각 한 단계의 식각 단계로 주식각과 과식각을 수행할 필요가 있다.In order to solve this problem, it is necessary to perform the stock angle and the over etching in one etching step under the condition that the selectivity of the polysilicon and the gate oxide layer is 30: 1 or more.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 높은 선택비와 양호한 게이트 프로파일을 가지면서도 한 단계의 주식각 단계와 과식각 단계로 구성되는 단순한 식각 공정을 가지는 폴리실리콘 게이트 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, polysilicon gate formation having a simple etching process consisting of one step of stock angle step and over etching step while having high selectivity and good gate profile It is an object of the present invention to provide a method.
본 발명의 상기 목적은 게이트 산화막 위에 존재하는 폴리실리콘막을 식각하여 폴리실리콘 게이트를 형성하는 방법에 있어서, 상기 폴리실리콘막 상부면의 일부를 제거하는 초기 식각 단계; 브롬화수소, 염소, 질소 및 산소의 혼합 가스에 의한 주식각 단계; 및 브롬화수소, 염소, 질소 및 산소의 혼합 가스에 의한 과식각 단계를 포함하는 것을 특징으로 하는 폴리실리콘 게이트 형성 방법에 의해 달성된다.According to an aspect of the present invention, there is provided a method of forming a polysilicon gate by etching a polysilicon layer on a gate oxide layer, the method comprising: an initial etching step of removing a portion of an upper surface of the polysilicon layer; Stock angle step by the mixed gas of hydrogen bromide, chlorine, nitrogen and oxygen; And an overetching step with a mixed gas of hydrogen bromide, chlorine, nitrogen, and oxygen.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2는 본 발명에 의한 폴리실리콘 게이트 형성 방법의 흐름도이다. 도 2에 도시된 바와 같이, 본 발명에 의한 폴리실리콘막의 식각은 초기 식각 단계(S202), 주식각 단계(S203) 및 과식각 단계(S204)의 3 단계로 구성되어 있다.2 is a flowchart of a polysilicon gate forming method according to the present invention. As shown in FIG. 2, the etching of the polysilicon film according to the present invention includes three steps of an initial etching step (S202), a stock engraving step (S203), and an overetching step (S204).
상기 초기 식각 단계(S202)를 진행하기 전에 STI(Shallow Trench Isolation)와 같은 소자 분리막, 반도체 기판과의 전기적 격리를 위해 게이트 산화막 및 게이트 전극으로 사용할 폴리실리콘막을 소정의 두께로 증착한다(S201). 이후 상기 폴리실리콘막 위에 포토레지스트를 도포하고 노광 및 현상하여 소정 형태로 패터닝한다.Before proceeding to the initial etching step (S202), a device isolation film such as shallow trench isolation (STI), a polysilicon film to be used as a gate oxide film and a gate electrode for electrical isolation from the semiconductor substrate is deposited (S201). Thereafter, a photoresist is applied on the polysilicon film, and exposed and developed to pattern the photoresist.
상기 게이트 산화막은 열산화(thermal oxidation) 공정에 의한 실리콘 산화 막이 바람직하며 상기 폴리실리콘막은 저압 화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition)법과 같은 화학기상증착법을 통해 형성하는 것이 바람직하다.The gate oxide film is preferably a silicon oxide film by a thermal oxidation process, and the polysilicon film is preferably formed through a chemical vapor deposition method such as low pressure chemical vapor deposition (LPCVD).
다음, 게이트 산화막, 폴리실리콘막 및 패터닝된 포토레지스트가 존재하는 반도체 기판을 식각장치의 식각 챔버 내에 로딩한 후 초기 식각 단계(S202)를 진행한다. 상기 초기 식각 단계는 폴리실리콘막 상부면의 일부를 제거하기 위한 것으로서, 포토레지스트와의 반응에 의해 발생하는 폴리머를 줄이기 위해 사불화탄소(CF4)를 사용하는 것이 바람직하다. Next, the semiconductor substrate including the gate oxide film, the polysilicon film, and the patterned photoresist is loaded into the etching chamber of the etching apparatus, and then an initial etching step S202 is performed. The initial etching step is to remove a part of the upper surface of the polysilicon film, it is preferable to use carbon tetrafluoride (CF 4 ) to reduce the polymer generated by the reaction with the photoresist.
구체적인 예로서, 4mTorr의 압력, 500W의 소스 파워(source power), 40W의 바이어스 파워(bias power) 및 50sccm의 사불화탄소 유량에서 10초간 초기 식각을 진행하였다.As a specific example, initial etching was performed for 10 seconds at a pressure of 4 mTorr, a source power of 500 W, a bias power of 40 W, and a carbon tetrafluoride flow rate of 50 sccm.
다음, 상기 폴리실리콘막을 식각하여 폴리실리콘 게이트 패턴을 실질적으로 형성하는 주식각 단계(S203)를 진행한다. Next, the stock silicon step (S203) may be performed to etch the polysilicon film to substantially form a polysilicon gate pattern.
상기 주식각 단계(S203)는 브롬화수소, 염소, 질소 및 산소의 혼합가스를 사용하여 식각을 수행하도록 한다. 상기 혼합가스의 유량은, 브롬화수소의 경우 120 내지 170sccm, 염소의 경우 20 내지 70sccm, 질소의 경우 1 내지 10sccm, 산소의 경우 0.5 내지 5sccm이 바람직하다.The stock angle step (S203) is to perform the etching using a mixed gas of hydrogen bromide, chlorine, nitrogen and oxygen. The flow rate of the mixed gas is preferably 120 to 170 sccm for hydrogen bromide, 20 to 70 sccm for chlorine, 1 to 10 sccm for nitrogen, and 0.5 to 5 sccm for oxygen.
상기와 같은 혼합가스의 유량 조건 외에도 챔버의 압력은 8 내지 15mTorr, 소스 파워는 550 내지 650W, 바이어스 파워는 60 내지 100W의 공정 조건을 사용하는 것이 바람직하다.In addition to the flow conditions of the mixed gas as described above, the chamber pressure is 8 to 15 mTorr, source power is 550 to 650W, it is preferable to use the process conditions of 60 to 100W.
구체적인 예로, 9mTorr의 챔버 압력, 570W의 소스 파워, 70W의 바이어스 파워, 150sccm의 브롬화수소 유량, 30sccm의 염소 유량, 9sccm의 질소 유량, 3sccm의 산소 유량을 사용하였다.As a specific example, a chamber pressure of 9 mTorr, a source power of 570 W, a bias power of 70 W, a hydrogen bromide flow rate of 150 sccm, a chlorine flow rate of 30 sccm, a nitrogen flow rate of 9 sccm, and an oxygen flow rate of 3 sccm were used.
상기 주식각 단계(S203) 후 폴리실리콘막을 오버에치(over-etch)하는 과식각 단계(S204)를 진행한다. 상기 과식각 단계(S204)는 브롬화수소, 염소, 질소 및 산소의 혼합가스를 사용하여 식각을 수행하도록 한다. 또한 주식각 단계에 비해 챔버 압력을 높게, 바이어스 파워를 크게 설정하는 것이 바람직하다.After the stock angle step S203, an overetch step S204 of over-etching the polysilicon film is performed. The over-etching step (S204) is to perform the etching using a mixed gas of hydrogen bromide, chlorine, nitrogen and oxygen. Moreover, it is preferable to set chamber pressure high and bias power large compared with stock each step.
구체적인 예로, 50mTorr의 챔버 압력, 570W의 소스 파워, 100W의 바이어스 파워, 150sccm의 브롬화수소 유량, 30sccm의 염소 유량, 9sccm의 질소 유량, 3sccm의 산소 유량을 사용하였다.As a specific example, a chamber pressure of 50 mTorr, a source power of 570 W, a bias power of 100 W, a hydrogen bromide flow rate of 150 sccm, a chlorine flow rate of 30 sccm, a nitrogen flow rate of 9 sccm, and an oxygen flow rate of 3 sccm were used.
종래 기술로 형성된 폴리실리콘 게이트의 단면 사진과 본 발명의 식각 방법으로 형성된 폴리실리콘 게이트의 단면 사진을 각각 도 3(가)와 도 3(나)에 나타내었다. 도 3에 나타낸 바와 같이, 본 발명은 식각 공정을 단순화함으로써 그 프로파일이 우수한 폴리실리콘 게이트를 형성할 수 있다.Cross-sectional photographs of the polysilicon gates formed by the prior art and cross-sectional photographs of the polysilicon gates formed by the etching method of the present invention are shown in FIGS. 3 (a) and 3 (b), respectively. As shown in FIG. 3, the present invention can form a polysilicon gate having an excellent profile by simplifying an etching process.
상기와 같이 초기 식각 단계, 주식각 단계 및 과식각 단계로 구성되는 단순화된 식각 공정을 얻기 위해 다양한 실험을 거쳤으며 이하에서는 그에 대해 설명하도록 한다.As described above, various experiments have been conducted to obtain a simplified etching process including an initial etching step, a stock etching step, and an overetching step, which will be described below.
표 1은 공정 조건을 간략하게 표시하기 위한 표이고 표 2는 여러 가지 공정 조건에서 테스트한 폴리실리콘막의 식각 공정에 대한 실험 결과를 나타낸 표이다.Table 1 is a table for briefly showing the process conditions and Table 2 is a table showing the experimental results of the etching process of the polysilicon film tested under various process conditions.
표 1과 표 2에서, Pr은 챔버 압력(chamber pressure), Pw는 바이어스 파워(bias power), H/C는 브롬화수소 유량/염소 유량, N/O는 질소 유량/산소 유량, ERP는 폴리실리콘의 식각속도, EROX는 게이트 산화막의 식각속도, T/B는 게이트의 윗부분(top)과 아래부분(bottom) 길이 비를 나타낸다. In Table 1 and Table 2, Pr is chamber pressure, Pw is bias power, H / C is hydrogen bromide flow / chlorine flow, N / O is nitrogen flow / oxygen flow, ER P is poly The etching rate of silicon, ER OX is the etching rate of the gate oxide, T / B is the ratio of the top and bottom length of the gate.
상기 결과를 토대로 바이어스 파워와 챔버 압력이 선택비에 가장 큰 영향을 미치는 인자임을 알 수 있었다. 이를 통해 주식각 단계의 공정 조건을 9mTorr의 챔버 압력, 570W의 소스파워, 70W의 바이어스 파워, 150sccm의 브롬화수소 유량, 30sccm의 염소 유량, 9sccm의 질소 유량, 3sccm의 산소 유량으로 했을 경우, 폴리실리콘과 게이트 산화막의 식각속도는 각각 1561, 34 Å/min으로 약 46 정도의 선택비를 나타내었다.Based on the above results, it was found that the bias power and the chamber pressure were the most influential factors in the selection ratio. This results in polysilicon when the process conditions for each stock stage are 9mTorr chamber pressure, 570W source power, 70W bias power, 150sccm hydrogen bromide flow, 30sccm chlorine flow, 9sccm nitrogen flow, and 3sccm oxygen flow. The etch rates of the and gate oxides were 1561 and 34 Å / min, respectively, indicating a selectivity of about 46.
즉, 상기와 같은 조건을 사용하면 한 단계로 이루어진 주식각 단계만으로도 40Å 이하의 게이트 산화막 위에 형성된 폴리실리콘의 식각이 가능하다.That is, using the conditions as described above, it is possible to etch the polysilicon formed on the gate oxide film of 40 占 Å or less by using only one stock angle step.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 폴리실리콘 게이트 형성 방법은 브롬화수소, 염소, 질소 및 산소의 혼합 가스를 사용하고 챔버 압력과 바이어스 파워 등의 공정 조건을 조절함으로써 높은 선택비와 양호한 게이트 프로파일을 가지면서도 단순한 공정으로 폴리실리콘막을 식각하여 게이트를 형성할 수 있다. Therefore, the polysilicon gate forming method of the present invention uses a mixed gas of hydrogen bromide, chlorine, nitrogen, and oxygen, and adjusts process conditions such as chamber pressure and bias power to provide a simple process with high selectivity and good gate profile. The polysilicon layer may be etched to form a gate.
또한, 폴리실리콘막의 식각시 안정화 단계가 없기 때문에 파티클이 발생하지 않아 불량을 감소시키는 효과가 있다.In addition, since there is no stabilization step during etching of the polysilicon film, particles do not occur, thereby reducing the defects.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040087915A KR100596882B1 (en) | 2004-11-01 | 2004-11-01 | Method for forming polysilicon gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020040087915A KR100596882B1 (en) | 2004-11-01 | 2004-11-01 | Method for forming polysilicon gate |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060038777A KR20060038777A (en) | 2006-05-04 |
KR100596882B1 true KR100596882B1 (en) | 2006-07-05 |
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Application Number | Title | Priority Date | Filing Date |
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KR1020040087915A KR100596882B1 (en) | 2004-11-01 | 2004-11-01 | Method for forming polysilicon gate |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100596882B1 (en) |
-
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