JP2002131390A - バウンダリスキャンチェーンのルーティング - Google Patents

バウンダリスキャンチェーンのルーティング

Info

Publication number
JP2002131390A
JP2002131390A JP2001238546A JP2001238546A JP2002131390A JP 2002131390 A JP2002131390 A JP 2002131390A JP 2001238546 A JP2001238546 A JP 2001238546A JP 2001238546 A JP2001238546 A JP 2001238546A JP 2002131390 A JP2002131390 A JP 2002131390A
Authority
JP
Japan
Prior art keywords
boundary scan
control
control conductor
signal
scan cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001238546A
Other languages
English (en)
Other versions
JP3876380B2 (ja
JP2002131390A5 (ja
Inventor
Alexander Goldovsky
ゴルドヴスキー アレキサンダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems Guardian Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems Guardian Corp filed Critical Agere Systems Guardian Corp
Publication of JP2002131390A publication Critical patent/JP2002131390A/ja
Publication of JP2002131390A5 publication Critical patent/JP2002131390A5/ja
Application granted granted Critical
Publication of JP3876380B2 publication Critical patent/JP3876380B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538—Topological or mechanical aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 複数の入力／出力パッドを有する半導体ダイ
を含む集積回路を提供する。 【解決手段】 各バウンダリスキャンセル１８は各入力
／出力パッド１４に対応し、各々の入力／出力パッド１
４に関連づけられたバウンダリスキャン機能を実装す
る。バウンダリスキャンセル１８はＴＤＩ入力およびＴ
ＤＯ出力を含む。バウンダリスキャンセル１８はシフト
レジスタとして構成されて、１つのバウンダリスキャン
セルから隣接するバウンダリスキャンセル１８に一方向
でデータをシフトする。エンドレス制御コンダクタ３６
は、バウンダリスキャンセル１８に近接してループを形
成する。エンドレス制御コンダクタは、各バウンダリス
キャンセル１８に結合されて、バウンダリスキャンセル
１８にテストクロック信号を供給する。少なくとも１つ
の他の制御コンダクタが、バウンダリスキャンセル１８
に近接して半導体ダイ１２の周囲に伸びる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、よ
り具体的には集積回路の入力／出力パッドに関連づけら
れたバウンダリスキャンセルを制御するための、バウン
ダリスキャン制御コンダクタのルーティングに関する。
【０００２】
【従来の技術】バウンダリスキャンチェーンを使用し
て、集積回路、テスト集積回路、および集積回路のテス
ト装置にデータを入力することが広まってきた。参照に
より本明細書に援用されるＩＥＥＥ基準１１４９．１お
よびその改訂版はしばしばＪＴＡＧと呼ばれ、バウンダ
リスキャンチェーンを実装する論理を定義する。米国特
許第５，３５５，３６９号は、バウンダリスキャンテス
トを提供する高速集積回路を開示し、この開示は参照に
より本明細書に援用されている。バウンダリスキャンチ
ェーンは各入力／出力パスにおいて論理のセルからな
る。入力／出力パスは典型的には集積回路ダイの周縁部
に位置している。論理セルはバウンダリスキャンセルと
しても知られ、制御信号によって上記の基準にしたがっ
て制御される。制御信号は典型的には、バウンダリスキ
ャンセルに近接する「リング」バスによって各バウンダ
リスキャンセルに供給され、各リングバスコンダクタは
エンドレスであって、すなわちループを形成しており、
単一のポイントでドライブされる。データは、１つのバ
ウンダリスキャンセルから隣接するバウンダリスキャン
セルにシーケンシャルに伝送される。すなわち、データ
は、シフトレジスタ内の１つのレジスタからそのレジス
タ内の次のレジスタにデータがシフトされるのと同じ方
法で、任意のバウンダリスキャンセルから隣接するバウ
ンダリスキャンセルへシフトされる。
【０００３】制御信号コンダクタのリング実装で生じる
１つの問題は、競合状態の可能性である。競合状態は２
つの隣接するラッチの間でデータを伝送する場合に起こ
る。隣接するラッチのうち１つは、データの伝送元であ
るバウンダリスキャンセルの出力ラッチであり、もう１
つの隣接するラッチはデータがその中にシフトされる隣
接するバウンダリスキャンセルの入力ラッチである。２
つの隣接するラッチの間のクロック制御信号に導入され
るスキューが、２つの隣接するラッチのうち１つからも
う１つへデータを伝送する伝播遅延よりも大きい場合、
競合状態が発生する。
【０００４】競合状態の可能性を克服する１つの技法
は、クロック信号が供給されるリングバスコンダクタを
壊すことである。リングバスコンダクタは、バウンダリ
スキャンチェーン内の第１のバウンダリスキャンセルと
最後のバウンダリスキャンセルの間で壊される。クロッ
ク信号は、隣接するバウンダリスキャンセルにデータが
シフトされる方向とは反対方向で、壊されたリングを回
ってクロック信号が伝播するように、壊されたクロック
リングバスコンダクタの終端をドライブする。このよう
にして、データは、たとえば逆時計回りなどの１つの方
向でバウンダリスキャンセルのシーケンスを回ってシフ
トされ、その一方クロック信号は、たとえば時計回りな
どの、データとは反対方向で、壊されたクロックリング
バスコンダクタを回って伝播する場合もあり、あるい
は、データとクロック信号の方向はそれぞれ逆の場合も
ある。
【０００５】この技法は上記の競合状態を解消するが、
クロックリングバスコンダクタを壊すこと、および壊さ
れたクロックリングバスコンダクタの終端をドライブす
ることによって、別の競合状態の可能性が導入される。
導入される競合状態の可能性は、データを受けとる第１
のバウンダリスキャンセルにおいて発生する。クロック
信号は最も長い距離を移動して第１のバウンダリスキャ
ンセルに到達するので、第１のバウンダリスキャンセル
は、最も大きなスキューを伴ったクロック信号を受けと
る。有効な低シフト信号が低くなると、シフト信号が第
１のバウンダリスキャンセルに到着してからクロック信
号が第１のバウンダリスキャンセルに到着する場合（遅
いクロック状態）、第１のバウンダリスキャンセルにシ
フトされているデータは、第１の、マスタであるラッチ
を通過し、第２の、スレーブであるラッチにラッチされ
る。
【０００６】
【発明が解決しようとする課題】必要なのは、他の競合
状態の可能性を導入することなく、２つの隣接するラッ
チのうち１つのラッチからもう１つのラッチにデータを
移動するための伝播遅延よりクロック・スキューが大き
いことによってリングバス構成内に導入される、競合状
態の可能性を克服する技法である。
【０００７】
【課題を解決するための手段】本発明によれば、集積回
路は複数の入力／出力パッドを有する半導体ダイを含
む。複数のバウンダリスキャンセルは、各々が各入力／
出力パッドに対応し、それぞれの入力／出力パッドに関
連するバウンダリスキャン機能を実装する。バウンダリ
スキャンセルの各々はＴＤＩ入力およびＴＤＯ出力を含
む。バウンダリスキャンセルはシフトレジスタとして構
成されて、１つのバウンダリスキャンセルから隣接する
バウンダリスキャンセルに一方向でデータをシフトす
る。第１のバウンダリスキャンセルは、データを受けと
る複数のバウンダリスキャンセルのうち第１のバウンダ
リスキャンセルである。最後のバウンダリスキャンセル
は、データを受けとる複数のバウンダリスキャンセルの
うち最後のバウンダリスキャンセルである。エンドレス
制御コンダクタは、複数のバウンダリスキャンセルに近
接してループを形成する。エンドレス制御コンダクタ
は、複数のバウンダリスキャンセルの各々に結合され
て、テストクロック信号をバウンダリスキャンセルに供
給する。少なくとも１つの他のの制御コンダクタが、複
数のバウンダリスキャンセルに近接して半導体ダイの周
囲に伸びる。少なくとも１つの他の制御コンダクタは、
複数のバウンダリスキャンセルの各々に結合され、第１
のバウンダリスキャンセルと最後のバウンダリスキャン
セルとの間では不連続である。本発明はまた、装置レベ
ルでも実装される場合がある。
【０００８】
【発明の実施の形態】本発明によるバウンダリスキャン
制御コンダクタのルーティングを示す、集積回路１０の
半導体ダイ１２の拡大部分図が図１に示されている。半
導体ダイ１２は一定の基準では描かれていない。半導体
ダイ１２は複数のボンドパッド１４を含み、このボンド
パッドにボンドワイヤ（図示せず）が結合されて、リー
ド線（図示せず）または金属被覆（図示せず）に接続
し、さらにはんだバンプまたははんだポストのアレイと
相互接続されており、これは当該技術分野で知られてい
る通りである。ボンドパッド１４は典型的には、半導体
ダイ１２の周縁部に近接した位置にある。ボンドパッド
１４は、半導体ダイ上の回路（図示せず）にインタフェ
ースを提供し、その各々は入力、出力、または入力と出
力の両方を提供する場合があり、本明細書では入力／出
力または入力／出力ポートと呼ばれる。
【０００９】ＪＴＡＧインタフェース１６などを表すボ
ンドパッド以外の各ボンドパッド１４には、スキャンセ
ルまたはバウンダリスキャンセル１８が関連づけられ、
集積回路のテストまたはプログラミング、または、集積
回路の装置のテストまたはプログラミングを行う。バウ
ンダリスキャンセルは論理回路および分離回路を含む。
各バウンダリスキャンセル１８は、関連するボンドパッ
ドの論理状態を読み出し、関連するボンドパッド上に論
理状態をドライブする可能性もあるが、または、関連す
るボンドパッド１４から分離されている場合もある。バ
ウンダリスキャンセル１８は典型的には、関連するボン
ドパッド１４に近接した位置にあるので、典型的には半
導体ダイ１２の周縁部の周囲に位置する。
【００１０】バウンダリスキャンセル１８は、１ビット
の形式で、一方向で、線２０上で１つのバウンダリスキ
ャンセルから隣接するバウンダリスキャンセルへデータ
をシフトするように設計されており、これはシリアルシ
フトレジスタのレジスタの中へビットをシフトする方法
またはレジスタを介してビットをシフトする方法とほぼ
同じである。このようにして、バウンダリスキャンセル
１８はバウンダリスキャンチェーン２２を形成する。任
意のシリアルシフトレジスタと同様に、すべてのバウン
ダリスキャンセルが有意のデータでロードされるまで、
チェーン２２内の最後のバウンダリスキャンセルからの
出力は有意ではない。
【００１１】バウンダリスキャンセル１８は、ＪＴＡＧ
テストアクセスポート（ＴＡＰ）コントローラ２４によ
って制御される。コントローラ２４は、ＪＴＡＧインタ
フェース１６のボンドパッドの各々に結合される。ＴＣ
Ｋ入力パッド２６はテストクロック入力を供給する。Ｔ
ＤＩ入力パッド２８は、テストデータを、データを受け
とるチェーン２２内の第１のバウンダリスキャンセルに
供給する。ＴＲＳＴＮ入力パッド３０は、ネガティブに
トリガされるリセット機能を提供する。ＴＭＳ入力パッ
ド３２は、コントローラ２４に供給されて、バウンダリ
スキャンチェーン２２の動作モードを選択するテストモ
ード選択である。バウンダリスキャンモードが選択され
ている時、ＴＤＯ出力パッド３４はコンダクタ５６上で
ＪＯＵＴブロック６２からバウンダリスキャンセルを介
して並べられたテストデータを受けとる。
【００１２】コンダクタ３８を含む制御バス３６は、Ｊ
ＴＡＧインタフェース１６またはコントローラ２４から
の制御信号を、バウンダリスキャンセル１８の各々に供
給する。制御バス３６は典型的には、バウンダリスキャ
ンセル１８の近隣に位置しており、そのため半導体ダイ
１２の周縁部の周囲に位置する。バス３６の中のコンダ
クタ３８は、連続的またはエンドレスである場合もある
がそうではない場合もあり、バウンダリスキャンセル１
８に近接してループを形成する。多数の金属の層を有す
る集積回路を製造する場合には、バス３６は典型的には
金属の一番上の層に製造される。しかし、本発明はこれ
に限定されるものではない。バス３６は、当該技術分野
で知られているような適切な相互接続により、複数の金
属層で製造することが可能である。
【００１３】バス３６の４つのコンダクタ３８が説明さ
れたが、バス３６は４つよりも多いコンダクタを有する
場合もある。これらはクロックコンダクタ４０、シフト
コンダクタ４２、捕捉コンダクタ４４および更新コンダ
クタ４６である。テストクロック信号がＪＴＡＧインタ
フェースボンドパッド２６に供給される。テストクロッ
ク信号ＴＣＫは、クロックコンダクタ４０およびＪＴＡ
Ｇブロック６０の両方に供給される。ＪＴＡＧブロック
６０はシフトコンダクタ４２に供給されるシフト信号、
および捕捉コンダクタ４４に供給される捕捉信号、およ
び更新コンダクタ４６に供給される更新信号を発生させ
る。スキャンモードの動作では、シフト信号はデータ
を、チェーン２２内の１つのバウンダリスキャンセルか
ら次のバウンダリスキャンセルへシフトさせる。新しい
データビットは、ボンドパッド２８から線５０上で、チ
ェーンの中の第１のバウンダリスキャンセル、すなわち
第１のセル４８にシフトされる。さらに、データビット
は線５４上でチェーンの中の最後のバウンダリスキャン
セル、すなわち最後のセル５２からＪＯＵＴブロック６
２にシフトされ、そこから線５６上でＪＴＡＧインタフ
ェース１６のボンドパッド３４にシフトされる。
【００１４】本発明によれば、制御バス３６の中のクロ
ックコンダクタ４０はエンドレスまたは連続的であり、
クロックコンダクタが接続されているバウンダリスキャ
ンセル１８の周囲でループを形成する。シフトコンダク
タ４２、捕捉コンダクタ４４、および更新コンダクタ４
６は中断されるかまたは不連続で、集合的に、中断され
たコンダクタ５８として知られる。中断されたコンダク
タ５８はコントローラ２４によってドライブされ、中断
されたコンダクタ５８の各々からの第１のタップは、チ
ェーン２２の中の最後のセル５２にシフト信号、捕捉信
号、および更新信号を供給する。コンダクタ５８の各々
からの第２のタップは、最後のセルの隣のセル、すなわ
ち、最後のセル５２がデータを受けとる元のバウンダリ
スキャンセルへ、シフト信号、捕捉信号、および更新信
号を供給する。シフト信号、捕捉信号および更新信号は
それぞれ、コンダクタ４２、４４、および４６に沿っ
て、チェーン２２の中のバウンダリスキャンセル１８の
各々に伝播し、第１のセル４８は信号を受けとる最後の
バウンダリスキャンセルである。このように、チェーン
２２の中の１つのバウンダリスキャンセル１８から隣接
するバウンダリスキャンセル１８に一方向のデータがシ
フトされる方向とは反対方向で、シフト信号、捕捉信
号、および更新信号はチェーン２２のバウンダリスキャ
ンセル１８を回って伝播する。シフト信号、捕捉信号、
更新信号は、２つの要因によって、１つのバウンダリス
キャンセルから隣接するバウンダリスキャンセルへ一方
向のデータがシフトされる方向とは反対方向でチェーン
２２のバウンダリスキャンセル１８を回って伝播する。
第１に、それぞれのコンダクタ４２、４４、および４６
は、コンダクタ４２、４４、および４６が、最後のセル
５２に接続されているタップポイントと、コンダクタ４
２、４４、および４６が第１のセル４８に接続されてい
る各タップポイントの間で中断されている。第２に、最
後のセル５２のタップポイントに近接する各コンダクタ
の終端において、各信号がコンダクタ４２、４４、およ
び４６に加えられるので、該信号はコンダクタに沿って
伝播し、かつ最後のセル５２から第１のセル４８へとい
うシーケンスでチェーン２２内のバウンダリスキャンセ
ル１８に提供される。
【００１５】図２は、追加の遅延線８２を含む、典型的
なバウンダリスキャンセル１８のスキャンレジスタ８０
部分の概念図である。シフト信号、捕捉信号、および更
新信号はそれぞれ、マルチプレクサ８４、８６、および
８８に制御入力を供給する。マルチプレクサ８４のＴＤ
Ｉ入力にテストデータが提供されると、シフト信号が低
くテストクロック信号も低い場合には、テストデータは
マスタラッチ９０の出力に渡され、テストクロック信号
遷移が高い場合には、そこからスレーブラッチ９２の出
力に渡される。遅延８２は、典型的なバウンダリスキャ
ンセルのテストデータ出力ＴＤＯとしてのスレーブラッ
チ９２の出力におけるデータの表示内に、既定の遅延を
導入する。好ましい実施形態では、遅延の持続時間はテ
ストクロックＴＣＫ信号の期間の半分の、少なくとも約
８０％である。遅延は任意の知られた方法で実装される
場合がある。
【００１６】ＴＤＯボンドパッド３４からの出力データ
は、スキャンモジュール（図示せず）に供給される。ス
キャンモジュールは受けとったデータに作用して、出力
データが期待された通りであることを確認するので、出
力データを生成した集積回路または装置が正常に動作し
ているという結論が導き出される可能性がある。
【００１７】いくつかの用途では、上記の方法でクロッ
ク制御コンダクタ、シフト制御コンダクタ、および捕捉
制御コンダクタ、ひいてはそこに加えられた信号をルー
ティングするだけで、テストクロック信号をチェーン２
２内の第１のセル４８に確実に到着させてから、第１の
セル４８にシフト信号、捕捉信号、および更新信号を到
着させるのに十分である場合もある。信号がコンダクタ
３８上で取る信号パスの相対的な長さがあるため、テス
トクロック信号が第１のセル４８に到達するまでに必要
な時間より、シフト信号、捕捉信号、および更新信号が
第１のセル４８に到達するまでに必要な伝播遅延の方が
長い。既定の遅延を導入して各バウンダリスキャンセル
からのデータ出力を延期すると、第１のセル４８におけ
る競合の可能性を回避し、シフト信号、捕捉信号、およ
び更新信号が到着する前にテストクロック信号が確実に
第１のセル４８に到着するようになる。
【００１８】図３は、本発明を装置に応用した図を示
す。集積回路１２０は回路基板１２２上に装着される。
トレース１２４はバス１２６を形成して、集積回路１２
０をＪＴＡＧ制御信号と相互接続し、データを伝送す
る。バス１２６は、チェーン１２８の中で集積回路１２
０を相互接続する。データはチェーン１２８の中で１つ
の集積回路から次の集積回路に直列的に１つのトレース
１２４上を伝送することが可能である。各集積回路１２
０は上記のように、バウンダリスキャンチェーン２２を
有する。装置に関するＪＴＡＧ制御機能は、集積回路の
うち１つのＪＴＡＧコントローラおよびＪＯＵＴブロッ
クによって実行される場合もあり、または、図３に示さ
れたように、装置レベルで別のＪＴＡＧコントローラお
よびＪＯＵＴブロックによって実行される場合もある。
上記の説明から、装置レベルの動作は当業者であれば明
らかであろう。
【図面の簡単な説明】
【図１】本発明による、制御信号をバウンダリスキャン
セルに導く制御線を含む集積回路の一部分の拡大上面図
である。
【図２】本発明による遅延を含む、典型的なバウンダリ
スキャンセルの一部分の概念図である。
【図３】本発明による、回路基板上に装着された複数の
集積回路の間でスキャンチェーンに対して制御線を使用
することを示す、装置レベルの用途の一部分の概念図で
ある。
【符号の説明】
１０ 集積回路 １２ 半導体ダイ １４ ボンドパッド １６ ＪＴＡＧインタフェース １８ バウンダリスキャンセル ２０ 線 ２２ バウンダリスキャンセルチェーン ２４ ＪＴＡＧテストアクセスポート（ＴＡＰ）コント
ローラ ２６ ＴＣＫ入力パッド ２８ ＴＤＩ入力パッド ３０ ＴＲＳＴＮ入力パッド ３４ ＴＤＯ出力パッド ３６ 制御バス ３８ コンダクタ ４０ クロックコンダクタ ４２ シフトコンダクタ ４４ 捕捉コンダクタ ４６ 更新コンダクタ ４８ 第１のセル ５０ 線 ５２ 最後のセル ５４ 線 ５６ コンダクタ ５８ 中断されたコンダクタ ６０ ＪＴＡＧブロック ６２ ＪＯＵＴブロック
フロントページの続き (72)発明者 アレキサンダー ゴルドヴスキー アメリカ合衆国 19115 ペンシルヴァニ ア，フィラデルフィア，ジャミソン アヴ ェニュー 9346 エー Ｆターム(参考） 2G132 AA00 AB01 AC15 AG08 AH04 AK13 AK15 AK23 AL00 5F038 BE07 CA10 DT03 DT06 EZ20

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 集積回路であって、 複数の入力／出力パッドを有する半導体ダイと、 複数のバウンダリスキャンセルであって、該バウンダリ
    スキャンセルの各々は前記複数の入力／出力パッドのう
    ち１つに関連づけられたバウンダリスキャン機能を実装
    する機能を有し、前記バウンダリスキャンセルの各々は
    ＴＤＩ入力およびＴＤＯ出力を有し、前記複数のバウン
    ダリスキャンセルは、シフトレジスタとして構成され
    て、１つのバウンダリスキャンセルから隣接するバウン
    ダリスキャンセルに一方向にデータをシフトし、前記複
    数のバウンダリスキャンセルのうち１つは、データを受
    けとる該複数のバウンダリスキャンセルのうち第１とし
    て定義される第１のバウンダリスキャンセルであり、前
    記複数のバウンダリスキャンセルのうち１つは、データ
    を受けとる該複数のバウンダリスキャンセルのうち最後
    として定義される最後のバウンダリスキャンセルであ
    る、複数のバウンダリスキャンセルと、 前記複数のバウンダリスキャンセルに近接してループを
    形成するエンドレス制御コンダクタであって、該エンド
    レス制御コンダクタは前記複数のバウンダリスキャンセ
    ルの各々に結合されて、該複数のバウンダリスキャンセ
    ルの各々へテストクロック信号を導く、エンドレス制御
    コンダクタと、 前記複数のバウンダリスキャンセルに近接する半導体ダ
    イの周囲に伸びる少なくとも１つの他の制御コンダクタ
    であって、該少なくとも１つの他の制御コンダクタは、
    前記複数のバウンダリスキャンセルの各々に結合され、
    該少なくとも１つの他の制御コンダクタは、前記第１の
    バウンダリスキャンセルと前記最後のバウンダリスキャ
    ンセルとの間で不連続である、少なくとも１つの他の制
    御コンダクタとを備える集積回路。
  2. 【請求項２】 前記少なくとも１つの他の制御コンダク
    タに供給される制御信号は、シフト信号、捕捉信号、お
    よび更新信号からなるグループから選択される、請求項
    １に記載の集積回路。
  3. 【請求項３】 前記少なくとも１つの他の制御コンダク
    タに結合される前記制御信号は、該少なくとも１つの他
    の制御コンダクタ上にドライブされた該制御信号が、１
    つのバウンダリスキャンセルから隣接するバウンダリス
    キャンセルに一方向のデータがシフトされる方向とは反
    対の方向に、前記少なくとも１つの他の制御コンダクタ
    に沿って、前記複数のバウンダリスキャンセルの各々に
    伝播するように、前記少なくとも１つの制御コンダクタ
    が不連続である該制御コンダクタに結合される、請求項
    １に記載の集積回路。
  4. 【請求項４】 前記ＴＤＯ出力と直列な遅延を含んで、
    前記それぞれのバウンダリスキャンセルからの出力の表
    示に既定の遅延を導入する各バウンダリスキャンセルを
    さらに含む請求項１に記載の集積回路。
  5. 【請求項５】 前記既定の遅延は、制御コンダクタ上に
    課されるクロック信号の期間の半分の少なくとも８０％
    である持続時間を有する、請求項４に記載の集積回路。
  6. 【請求項６】 前記少なくとも１つの他の制御コンダク
    タは少なくとも３つの他の制御コンダクタを含み、該少
    なくとも３つの他の制御コンダクタの各々は前記複数の
    バウンダリスキャンセルの各々に結合され、該少なくと
    も３つの他の制御コンダクタの各々は、前記第１のバウ
    ンダリスキャンセルと前記最後のバウンダリスキャンセ
    ルとの間で不連続である、請求項１に記載の集積回路。
  7. 【請求項７】 前記少なくとも３つの他の制御コンダク
    タに供給される制御信号はシフト信号、捕捉信号、およ
    び更新信号を含む請求項６に記載の集積回路。
  8. 【請求項８】 基板と、 該基板の上に装着された複数の集積回路と、 複数のスキャンセルであって、該スキャンセルの各々は
    前記複数の集積回路のうち１つに関連づけられたスキャ
    ン機能を実装する機能を有し、前記スキャンセルの各々
    はＴＤＩ入力およびＴＤＯ出力を有し、前記複数のスキ
    ャンセルはシフトレジスタとして構成されて、１つの集
    積回路から隣接する集積回路に一方向にデータをシフト
    し、前記複数の集積回路のうち１つは、データを受けと
    る該複数の集積回路のうち第１として定義される第１の
    集積回路であり、該複数の集積回路のうち１つは、デー
    タを受けとる該複数の集積回路のうち最後として定義さ
    れる最後の集積回路である、複数のスキャンセルと、 該複数の集積回路に近接してループを形成するエンドレ
    ス制御コンダクタであって、該エンドレス制御コンダク
    タは前記複数の集積回路の各々に結合されて、該複数の
    集積回路の各々にテストクロック信号を導く、エンドレ
    ス制御コンダクタと、 前記複数の集積回路に近接して基板の周囲に伸びる少な
    くとも１つの他の制御コンダクタであって、該少なくと
    も１つの他の制御コンダクタは前記複数の集積回路の各
    々に結合され、該少なくとも１つの他の制御コンダクタ
    は、前記第１の集積回路と前記最後の集積回路との間で
    不連続である、少なくとも１つの他の制御コンダクタと
    を備える装置。
  9. 【請求項９】 前記少なくとも１つの他の制御コンダク
    タに供給される制御信号は、シフト信号、捕捉信号、お
    よび更新信号からなるグループから選択される、請求項
    ８に記載の装置。
  10. 【請求項１０】 前記少なくとも１つの他の制御コンダ
    クタに結合される制御信号は、該少なくとも１つの他の
    制御コンダクタ上にドライブされた該制御信号が、１つ
    の集積回路から隣接する集積回路に一方向のデータがシ
    フトされる方向とは反対の方向に、前記少なくとも１つ
    の他の制御コンダクタに沿って、前記複数の集積回路の
    各々に伝播するように、少なくとも１つの制御コンダク
    タが不連続である該制御コンダクタに結合される、請求
    項８に記載の装置。
  11. 【請求項１１】 前記各ＴＤＯ出力と直列なバッファを
    備えて、前記それぞれの集積回路からの出力の表示に、
    既定の遅延を導入する各集積回路をさらに含む、請求項
    ８に記載の装置。
  12. 【請求項１２】 前記既定の遅延は、コンダクタ上に課
    されるクロック信号の期間の半分の少なくとも８０％で
    ある持続時間を有する、請求項１１に記載の装置。
  13. 【請求項１３】 前記少なくとも１つの他の制御コンダ
    クタは少なくとも３つの他の制御コンダクタを含み、該
    少なくとも３つの他の制御コンダクタの各々は前記複数
    の集積回路の各々に結合され、該少なくとも３つの他の
    制御コンダクタの各々は、前記第１の集積回路と前記最
    後の集積回路との間で不連続である、請求項８に記載の
    装置。
  14. 【請求項１４】 前記少なくとも３つの他の制御コンダ
    クタに供給される制御信号はシフト信号、捕捉信号、お
    よび更新信号を含む、請求項１３に記載の装置。
  15. 【請求項１５】 スキャンシステムを制御する方法であ
    って、 複数のスキャンセルの中で、複数の入力／出力パッドの
    うち１つに関連づけられたバウンダリスキャン機能を実
    装するステップであって、前記スキャンセルの各々はＴ
    ＤＩ入力およびＴＤＯ出力を有し、前記複数のバウンダ
    リスキャンセルは、シフトレジスタとして構成されて、
    １つのバウンダリスキャンセルから隣接するバウンダリ
    スキャンセルに一方向にデータをシフトし、前記複数の
    バウンダリスキャンセルのうち１つは、データを受けと
    る該複数のスキャンセルのうち第１として定義される第
    １のバウンダリスキャンセルであり、該複数のスキャン
    セルのうち１つは、データを受けとる該複数のスキャン
    セルのうち最後として定義される最後のバウンダリスキ
    ャンセルであるステップと、 前記複数のスキャンセルに近接してループを形成するエ
    ンドレス制御コンダクタをルーティングするステップ
    と、 該エンドレス制御コンダクタを前記複数のスキャンセル
    の各々に結合して、テストクロック信号を該複数のスキ
    ャンセルの各々に導くステップと、 該複数のスキャンセルに近接する少なくとも１つの他の
    制御コンダクタをルーティングするステップであって、
    該少なくとも１つの他の制御コンダクタは前記複数のス
    キャンセルの各々に結合され、該少なくとも１つの他の
    制御コンダクタは前記第１のスキャンセルと前記最後の
    スキャンセルとの間で不連続であるステップとを含む方
    法。
  16. 【請求項１６】 シフト信号、捕捉信号、および更新信
    号からなるグループから選択された制御信号を前記少な
    くとも１つの他の制御コンダクタに供給するステップを
    さらに含む請求項１５に記載の方法。
  17. 【請求項１７】 前記制御信号を少なくとも１つの他の
    制御コンダクタへ結合するステップであって、前記少な
    くとも１つの他の制御コンダクタ上にドライブされる前
    記制御信号が、１つのバウンダリスキャンセルから隣接
    するバウンダリスキャンセルへ一方向のデータがシフト
    される方向とは反対の方向で、前記少なくとも１つの他
    の制御コンダクタに沿って、前記複数のバウンダリスキ
    ャンセルの各々に伝播するように、前記少なくとも１つ
    の制御コンダクタが不連続である該制御コンダクタに前
    記制御信号を該コンダクタに結合するステップをさらに
    含む、請求項１５に記載の方法。
  18. 【請求項１８】 前記ＴＤＯ出力に遅延を導入し、既定
    の持続時間の遅延を前記それぞれのスキャンセルからの
    出力の表示に導入するステップをさらに含む、請求項１
    ５に記載の方法。
  19. 【請求項１９】 前記遅延を導入するステップは、 前記制御コンダクタ上にドライブされるクロック信号の
    期間の半分の少なくとも８０％である持続時間を有する
    遅延を導入することを含む請求項１８に記載の方法。
  20. 【請求項２０】 前記少なくとも１つの他の制御コンダ
    クタは少なくとも３つの他の制御コンダクタを含み、該
    少なくとも３つの他の制御コンダクタの各々は前記複数
    のバウンダリスキャンセルの各々に結合され、該少なく
    とも３つの他の制御コンダクタの各々は、前記第１のバ
    ウンダリスキャンセルと前記最後のバウンダリスキャン
    セルとの間で不連続である、請求項１５に記載の方法。
  21. 【請求項２１】 前記制御信号を少なくとも３つの他の
    制御コンダクタに供給するステップは、シフト信号、捕
    捉信号および更新信号を供給することを含む、請求項２
    ０に記載の方法。
JP2001238546A 2000-08-07 2001-08-07 バウンダリスキャンチェーンのルーティング Expired - Lifetime JP3876380B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/633,795 US6640324B1 (en) 2000-08-07 2000-08-07 Boundary scan chain routing
US09/633795 2000-08-07

Publications (3)

Publication Number Publication Date
JP2002131390A true JP2002131390A (ja) 2002-05-09
JP2002131390A5 JP2002131390A5 (ja) 2004-08-26
JP3876380B2 JP3876380B2 (ja) 2007-01-31

Family

ID=24541142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001238546A Expired - Lifetime JP3876380B2 (ja) 2000-08-07 2001-08-07 バウンダリスキャンチェーンのルーティング

Country Status (5)

Country Link
US (1) US6640324B1 (ja)
EP (2) EP1179740B1 (ja)
JP (1) JP3876380B2 (ja)
DE (2) DE60114101T2 (ja)
TW (1) TW527629B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8732540B2 (en) 2010-05-14 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor device having input/output wrappers, and a method of controlling the wrappers

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1221700A1 (de) * 2001-11-02 2002-07-10 Siemens Aktiengesellschaft Elektronischer Baustein mit verbesserter Boundary-Scan-Implementierung
US7188277B2 (en) * 2003-03-28 2007-03-06 Hewlett-Packard Development Company, L.P. Integrated circuit
US7146538B2 (en) * 2003-03-28 2006-12-05 Hewlett-Packard Development Company, L.P. Bus interface module
US7162673B2 (en) * 2003-11-14 2007-01-09 Integrated Device Technology, Inc. Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing
US7274283B2 (en) * 2004-04-29 2007-09-25 International Business Machines Corporation Method and apparatus for resisting hardware hacking through internal register interface
US7447961B2 (en) 2004-07-29 2008-11-04 Marvell International Ltd. Inversion of scan clock for scan cells
US9140754B2 (en) * 2011-02-28 2015-09-22 Texas Instruments Incorporated Scan-based MCM interconnecting testing
US8793546B2 (en) 2011-06-20 2014-07-29 Lsi Corporation Integrated circuit comprising scan test circuitry with parallel reordered scan chains
US8671320B2 (en) 2011-06-21 2014-03-11 Lsi Corporation Integrated circuit comprising scan test circuitry with controllable number of capture pulses
US8615693B2 (en) 2011-08-31 2013-12-24 Lsi Corporation Scan test circuitry comprising scan cells with multiple scan inputs
US10424921B2 (en) * 2017-02-16 2019-09-24 Qualcomm Incorporated Die-to-die interface configuration and methods of use thereof
CN109298322A (zh) * 2018-09-27 2019-02-01 西安微电子技术研究所 一种动态变链长扫描结构及其方法和边界扫描单元

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051352A (en) * 1976-06-30 1977-09-27 International Business Machines Corporation Level sensitive embedded array logic system
US5355369A (en) 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
JP2553292B2 (ja) * 1991-12-20 1996-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 論理回路テスト装置及び方法
JPH05273311A (ja) * 1992-03-24 1993-10-22 Nec Corp 論理集積回路
JPH06289099A (ja) * 1993-03-30 1994-10-18 Toshiba Corp スキャン回路
US5701335A (en) * 1996-05-31 1997-12-23 Hewlett-Packard Co. Frequency independent scan chain
US5898776A (en) * 1996-11-21 1999-04-27 Quicklogic Corporation Security antifuse that prevents readout of some but not other information from a programmed field programmable gate array
US5991908A (en) * 1997-09-29 1999-11-23 Xilinx, Inc. Boundary scan chain with dedicated programmable routing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8732540B2 (en) 2010-05-14 2014-05-20 Samsung Electronics Co., Ltd. Semiconductor device having input/output wrappers, and a method of controlling the wrappers

Also Published As

Publication number Publication date
EP1637894A3 (en) 2006-06-07
EP1179740A3 (en) 2004-01-07
US6640324B1 (en) 2003-10-28
EP1637894B1 (en) 2008-10-08
DE60114101T2 (de) 2006-07-20
EP1637894A2 (en) 2006-03-22
DE60114101D1 (de) 2005-11-24
EP1179740A2 (en) 2002-02-13
JP3876380B2 (ja) 2007-01-31
TW527629B (en) 2003-04-11
EP1179740B1 (en) 2005-10-19
DE60136112D1 (de) 2008-11-20

Similar Documents

Publication Publication Date Title
KR100208306B1 (ko) 경계 주사적응 멀티 칩 모듈
JP2002131390A (ja) バウンダリスキャンチェーンのルーティング
US5617426A (en) Clocking mechanism for delay, short path and stuck-at testing
JP3565863B2 (ja) Ｊｔａｇの高インピーダンス試験モード
Roncken et al. Naturalized communication and testing
JP2004524715A5 (ja)
JP2002131390A5 (ja)
US5457698A (en) Test circuit having a plurality of scan latch circuits
US20040250185A1 (en) Semiconductor integrated circuit
JPH0786526B2 (ja) 複数モードのテスト装置
JPH0627776B2 (ja) 半導体集積回路装置
JP2742740B2 (ja) バイパススキャンパスおよびそれを用いた集積回路装置
US5701335A (en) Frequency independent scan chain
US5657328A (en) Scan design with expanded access capability
KR20010014876A (ko) 양방향성 데이터 교환 동기화 회로 및 그의 스캔 테스트방법
JPH08201484A (ja) 半導体集積回路装置
US4965511A (en) Test circuit for logic ICS
US20040119496A1 (en) Implementation of multiple flip flops as a standard cell using novel clock generation scheme
US5844921A (en) Method and apparatus for testing a hybrid circuit having macro and non-macro circuitry
JPH09243705A (ja) 半導体論理集積回路
EP1302776A1 (en) Automatic scan-based testing of complex integrated circuits
JP2005283207A (ja) 半導体集積回路装置
JP3251748B2 (ja) 半導体集積回路
JP2951775B2 (ja) 集積回路装置
JP2549417B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060925

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20061018

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061018

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3876380

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101110

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111110

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111110

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121110

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121110

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131110

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term