JP3876380B2 - バウンダリスキャンチェーンのルーティング - Google Patents
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Description
【発明の属する技術分野】
本発明は集積回路に関し、より具体的には集積回路の入力/出力パッドに関連づけられたバウンダリスキャンセルを制御するための、バウンダリスキャン制御コンダクタのルーティングに関する。
【0002】
【従来の技術】
バウンダリスキャンチェーンを使用して、集積回路、テスト集積回路、および集積回路のテスト装置にデータを入力することが広まってきた。参照により本明細書に援用されるIEEE基準1149.1およびその改訂版はしばしばJTAGと呼ばれ、バウンダリスキャンチェーンを実装する論理を定義する。米国特許第5,355,369号は、バウンダリスキャンテストを提供する高速集積回路を開示し、この開示は参照により本明細書に援用されている。バウンダリスキャンチェーンは各入力/出力パスにおいて論理のセルからなる。入力/出力パスは典型的には集積回路ダイの周縁部に位置している。論理セルはバウンダリスキャンセルとしても知られ、制御信号によって上記の基準にしたがって制御される。制御信号は典型的には、バウンダリスキャンセルに近接する「リング」バスによって各バウンダリスキャンセルに供給され、各リングバスコンダクタはエンドレスであって、すなわちループを形成しており、単一のポイントでドライブされる。データは、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルにシーケンシャルに伝送される。すなわち、データは、シフトレジスタ内の1つのレジスタからそのレジスタ内の次のレジスタにデータがシフトされるのと同じ方法で、任意のバウンダリスキャンセルから隣接するバウンダリスキャンセルへシフトされる。
【0003】
制御信号コンダクタのリング実装で生じる1つの問題は、競合状態の可能性である。競合状態は2つの隣接するラッチの間でデータを伝送する場合に起こる。隣接するラッチのうち1つは、データの伝送元であるバウンダリスキャンセルの出力ラッチであり、もう1つの隣接するラッチはデータがその中にシフトされる隣接するバウンダリスキャンセルの入力ラッチである。2つの隣接するラッチの間のクロック制御信号に導入されるスキューが、2つの隣接するラッチのうち1つからもう1つへデータを伝送する伝播遅延よりも大きい場合、競合状態が発生する。
【0004】
競合状態の可能性を克服する1つの技法は、クロック信号が供給されるリングバスコンダクタを壊すことである。リングバスコンダクタは、バウンダリスキャンチェーン内の第1のバウンダリスキャンセルと最後のバウンダリスキャンセルの間で壊される。クロック信号は、隣接するバウンダリスキャンセルにデータがシフトされる方向とは反対方向で、壊されたリングを回ってクロック信号が伝播するように、壊されたクロックリングバスコンダクタの終端をドライブする。このようにして、データは、たとえば逆時計回りなどの1つの方向でバウンダリスキャンセルのシーケンスを回ってシフトされ、その一方クロック信号は、たとえば時計回りなどの、データとは反対方向で、壊されたクロックリングバスコンダクタを回って伝播する場合もあり、あるいは、データとクロック信号の方向はそれぞれ逆の場合もある。
【0005】
この技法は上記の競合状態を解消するが、クロックリングバスコンダクタを壊すこと、および壊されたクロックリングバスコンダクタの終端をドライブすることによって、別の競合状態の可能性が導入される。導入される競合状態の可能性は、データを受けとる第1のバウンダリスキャンセルにおいて発生する。クロック信号は最も長い距離を移動して第1のバウンダリスキャンセルに到達するので、第1のバウンダリスキャンセルは、最も大きなスキューを伴ったクロック信号を受けとる。有効な低シフト信号が低くなると、シフト信号が第1のバウンダリスキャンセルに到着してからクロック信号が第1のバウンダリスキャンセルに到着する場合(遅いクロック状態)、第1のバウンダリスキャンセルにシフトされているデータは、第1の、マスタであるラッチを通過し、第2の、スレーブであるラッチにラッチされる。
【0006】
【発明が解決しようとする課題】
必要なのは、他の競合状態の可能性を導入することなく、2つの隣接するラッチのうち1つのラッチからもう1つのラッチにデータを移動するための伝播遅延よりクロック・スキューが大きいことによってリングバス構成内に導入される、競合状態の可能性を克服する技法である。
【0007】
【課題を解決するための手段】
本発明によれば、集積回路は複数の入力/出力パッドを有する半導体ダイを含む。複数のバウンダリスキャンセルは、各々が各入力/出力パッドに対応し、それぞれの入力/出力パッドに関連するバウンダリスキャン機能を実装する。バウンダリスキャンセルの各々はTDI入力およびTDO出力を含む。バウンダリスキャンセルはシフトレジスタとして構成されて、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向でデータをシフトする。第1のバウンダリスキャンセルは、データを受けとる複数のバウンダリスキャンセルのうち第1のバウンダリスキャンセルである。最後のバウンダリスキャンセルは、データを受けとる複数のバウンダリスキャンセルのうち最後のバウンダリスキャンセルである。エンドレス制御コンダクタは、複数のバウンダリスキャンセルに近接してループを形成する。エンドレス制御コンダクタは、複数のバウンダリスキャンセルの各々に結合されて、テストクロック信号をバウンダリスキャンセルに供給する。少なくとも1つの他のの制御コンダクタが、複数のバウンダリスキャンセルに近接して半導体ダイの周囲に伸びる。少なくとも1つの他の制御コンダクタは、複数のバウンダリスキャンセルの各々に結合され、第1のバウンダリスキャンセルと最後のバウンダリスキャンセルとの間では不連続である。本発明はまた、装置レベルでも実装される場合がある。
【0008】
【発明の実施の形態】
本発明によるバウンダリスキャン制御コンダクタのルーティングを示す、集積回路10の半導体ダイ12の拡大部分図が図1に示されている。半導体ダイ12は一定の基準では描かれていない。半導体ダイ12は複数のボンドパッド14を含み、このボンドパッドにボンドワイヤ(図示せず)が結合されて、リード線(図示せず)または金属被覆(図示せず)に接続し、さらにはんだバンプまたははんだポストのアレイと相互接続されており、これは当該技術分野で知られている通りである。ボンドパッド14は典型的には、半導体ダイ12の周縁部に近接した位置にある。ボンドパッド14は、半導体ダイ上の回路(図示せず)にインタフェースを提供し、その各々は入力、出力、または入力と出力の両方を提供する場合があり、本明細書では入力/出力または入力/出力ポートと呼ばれる。
【0009】
JTAGインタフェース16などを表すボンドパッド以外の各ボンドパッド14には、スキャンセルまたはバウンダリスキャンセル18が関連づけられ、集積回路のテストまたはプログラミング、または、集積回路の装置のテストまたはプログラミングを行う。バウンダリスキャンセルは論理回路および分離回路を含む。各バウンダリスキャンセル18は、関連するボンドパッドの論理状態を読み出し、関連するボンドパッド上に論理状態をドライブする可能性もあるが、または、関連するボンドパッド14から分離されている場合もある。バウンダリスキャンセル18は典型的には、関連するボンドパッド14に近接した位置にあるので、典型的には半導体ダイ12の周縁部の周囲に位置する。
【0010】
バウンダリスキャンセル18は、1ビットの形式で、一方向で、線20上で1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルへデータをシフトするように設計されており、これはシリアルシフトレジスタのレジスタの中へビットをシフトする方法またはレジスタを介してビットをシフトする方法とほぼ同じである。このようにして、バウンダリスキャンセル18はバウンダリスキャンチェーン22を形成する。任意のシリアルシフトレジスタと同様に、すべてのバウンダリスキャンセルが有意のデータでロードされるまで、チェーン22内の最後のバウンダリスキャンセルからの出力は有意ではない。
【0011】
バウンダリスキャンセル18は、JTAGテストアクセスポート(TAP)コントローラ24によって制御される。コントローラ24は、JTAGインタフェース16のボンドパッドの各々に結合される。TCK入力パッド26はテストクロック入力を供給する。TDI入力パッド28は、テストデータを、データを受けとるチェーン22内の第1のバウンダリスキャンセルに供給する。TRSTN入力パッド32は、ネガティブにトリガされるリセット機能を提供する。TMS入力パッド30は、コントローラ24に供給されて、バウンダリスキャンチェーン22の動作モードを選択するテストモード選択である。バウンダリスキャンモードが選択されている時、TDO出力パッド34はコンダクタ56上でJOUTブロック62からバウンダリスキャンセルを介して並べられたテストデータを受けとる。
【0012】
コンダクタ38を含む制御バス36は、JTAGインタフェース16またはコントローラ24からの制御信号を、バウンダリスキャンセル18の各々に供給する。制御バス36は典型的には、バウンダリスキャンセル18の近隣に位置しており、そのため半導体ダイ12の周縁部の周囲に位置する。バス36の中のコンダクタ38は、連続的またはエンドレスである場合もあるがそうではない場合もあり、バウンダリスキャンセル18に近接してループを形成する。多数の金属の層を有する集積回路を製造する場合には、バス36は典型的には金属の一番上の層に製造される。しかし、本発明はこれに限定されるものではない。バス36は、当該技術分野で知られているような適切な相互接続により、複数の金属層で製造することが可能である。
【0013】
バス36の4つのコンダクタ38が説明されたが、バス36は4つよりも多いコンダクタを有する場合もある。これらはクロックコンダクタ40、シフトコンダクタ42、捕捉コンダクタ44および更新コンダクタ46である。テストクロック信号がJTAGインタフェースボンドパッド26に供給される。テストクロック信号TCKは、クロックコンダクタ40およびJTAGブロック60の両方に供給される。JTAGブロック60はシフトコンダクタ42に供給されるシフト信号、および捕捉コンダクタ44に供給される捕捉信号、および更新コンダクタ46に供給される更新信号を発生させる。スキャンモードの動作では、シフト信号はデータを、チェーン22内の1つのバウンダリスキャンセルから次のバウンダリスキャンセルへシフトさせる。新しいデータビットは、ボンドパッド28から線50上で、チェーンの中の第1のバウンダリスキャンセル、すなわち第1のセル48にシフトされる。さらに、データビットは線54上でチェーンの中の最後のバウンダリスキャンセル、すなわち最後のセル52からJOUTブロック62にシフトされ、そこから線56上でJTAGインタフェース16のボンドパッド34にシフトされる。
【0014】
本発明によれば、制御バス36の中のクロックコンダクタ40はエンドレスまたは連続的であり、クロックコンダクタが接続されているバウンダリスキャンセル18の周囲でループを形成する。シフトコンダクタ42、捕捉コンダクタ44、および更新コンダクタ46は中断されるかまたは不連続で、集合的に、中断されたコンダクタ58として知られる。中断されたコンダクタ58はコントローラ24によってドライブされ、中断されたコンダクタ58の各々からの第1のタップは、チェーン22の中の最後のセル52にシフト信号、捕捉信号、および更新信号を供給する。コンダクタ58の各々からの第2のタップは、最後のセルの隣のセル、すなわち、最後のセル52がデータを受けとる元のバウンダリスキャンセルへ、シフト信号、捕捉信号、および更新信号を供給する。シフト信号、捕捉信号および更新信号はそれぞれ、コンダクタ42、44、および46に沿って、チェーン22の中のバウンダリスキャンセル18の各々に伝播し、第1のセル48は信号を受けとる最後のバウンダリスキャンセルである。このように、チェーン22の中の1つのバウンダリスキャンセル18から隣接するバウンダリスキャンセル18に一方向のデータがシフトされる方向とは反対方向で、シフト信号、捕捉信号、および更新信号はチェーン22のバウンダリスキャンセル18を回って伝播する。シフト信号、捕捉信号、更新信号は、2つの要因によって、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルへ一方向のデータがシフトされる方向とは反対方向でチェーン22のバウンダリスキャンセル18を回って伝播する。第1に、それぞれのコンダクタ42、44、および46は、コンダクタ42、44、および46が、最後のセル52に接続されているタップポイントと、コンダクタ42、44、および46が第1のセル48に接続されている各タップポイントの間で中断されている。第2に、最後のセル52のタップポイントに近接する各コンダクタの終端において、各信号がコンダクタ42、44、および46に加えられるので、該信号はコンダクタに沿って伝播し、かつ最後のセル52から第1のセル48へというシーケンスでチェーン22内のバウンダリスキャンセル18に提供される。
【0015】
図2は、追加の遅延線82を含む、典型的なバウンダリスキャンセル18のスキャンレジスタ80部分の概念図である。シフト信号、捕捉信号、および更新信号はそれぞれ、マルチプレクサ84、86、および88に制御入力を供給する。マルチプレクサ84のTDI入力にテストデータが提供されると、シフト信号が低くテストクロック信号も低い場合には、テストデータはマスタラッチ90の出力に渡され、テストクロック信号遷移が高い場合には、そこからスレーブラッチの出力に渡される。遅延82は、典型的なバウンダリスキャンセルのテストデータ出力TDOとしてのスレーブラッチの出力におけるデータの表示内に、既定の遅延を導入する。好ましい実施形態では、遅延の持続時間はテストクロックTCK信号の期間の半分の、少なくとも約80%である。遅延は任意の知られた方法で実装される場合がある。
【0016】
TDOボンドパッド34からの出力データは、スキャンモジュール(図示せず)に供給される。スキャンモジュールは受けとったデータに作用して、出力データが期待された通りであることを確認するので、出力データを生成した集積回路または装置が正常に動作しているという結論が導き出される可能性がある。
【0017】
いくつかの用途では、上記の方法でクロック制御コンダクタ、シフト制御コンダクタ、および捕捉制御コンダクタ、ひいてはそこに加えられた信号をルーティングするだけで、テストクロック信号をチェーン22内の第1のセル48に確実に到着させてから、第1のセル48にシフト信号、捕捉信号、および更新信号を到着させるのに十分である場合もある。信号がコンダクタ38上で取る信号パスの相対的な長さがあるため、テストクロック信号が第1のセル48に到達するまでに必要な時間より、シフト信号、捕捉信号、および更新信号が第1のセル48に到達するまでに必要な伝播遅延の方が長い。既定の遅延を導入して各バウンダリスキャンセルからのデータ出力を延期すると、第1のセル48における競合の可能性を回避し、シフト信号、捕捉信号、および更新信号が到着する前にテストクロック信号が確実に第1のセル48に到着するようになる。
【0018】
図3は、本発明を装置に応用した図を示す。集積回路120は回路基板122上に装着される。トレース124はバス126を形成して、集積回路120をJTAG制御信号と相互接続し、データを伝送する。JTAGインタフェース316は、TCK入力パッド326、TDI入力パッド328、TMS入力パッド330、TRSTN入力パッド332、及びTDO入力パッド334を含む。バス126は、チェーンの中で集積回路120を相互接続する。データはチェーンの中で1つの集積回路から次の集積回路に直列的に1つのトレース124上を伝送することが可能である。各集積回路120は上記のように、バウンダリスキャンチェーン22を有する。装置に関するJTAG制御機能は、集積回路のうち1つのJTAGコントローラ324、JTAGブロック360およびJOUTブロック360によって実行される場合もあり、または、図3に示されたように、装置レベルで別のJTAGコントローラ324、JTAGブロック360およびJOUTブロック360によって実行される場合もある。上記の説明から、装置レベルの動作は当業者であれば明らかであろう。
【図面の簡単な説明】
【図1】本発明による、制御信号をバウンダリスキャンセルに導く制御線を含む集積回路の一部分の拡大上面図である。
【図2】本発明による遅延を含む、典型的なバウンダリスキャンセルの一部分の概念図である。
【図3】本発明による、回路基板上に装着された複数の集積回路の間でスキャンチェーンに対して制御線を使用することを示す、装置レベルの用途の一部分の概念図である。
【符号の説明】
10 集積回路
12 半導体ダイ
14 ボンドパッド
16 JTAGインタフェース
18 バウンダリスキャンセル
20 線
22 バウンダリスキャンセルチェーン
24 JTAGテストアクセスポート(TAP)コントローラ
26 TCK入力パッド
28 TDI入力パッド
30 TRSTN入力パッド
34 TDO出力パッド
36 制御バス
38 コンダクタ
40 クロックコンダクタ
42 シフトコンダクタ
44 捕捉コンダクタ
46 更新コンダクタ
48 第1のセル
50 線
52 最後のセル
54 線
56 コンダクタ
58 中断されたコンダクタ
60 JTAGブロック
62 JOUTブロック
Claims (10)
- 集積回路であって、
複数の入力/出力パッドを有する半導体ダイと、
複数のバウンダリスキャンセルであって、該バウンダリスキャンセルの各々は前記複数の入力/出力パッドのうち1つに関連づけられたバウンダリスキャン機能を実装する機能を有し、前記バウンダリスキャンセルの各々はTDI入力およびTDO出力を有し、前記複数のバウンダリスキャンセルは、シフトレジスタとして構成されて、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向にデータをシフトし、前記複数のバウンダリスキャンセルのうち1つは、データを受けとる該複数のバウンダリスキャンセルのうち第1として定義される第1のバウンダリスキャンセルであり、前記複数のバウンダリスキャンセルのうち1つは、データを受けとる該複数のバウンダリスキャンセルのうち最後として定義される最後のバウンダリスキャンセルである、複数のバウンダリスキャンセルと、
前記複数のバウンダリスキャンセルに近接してループを形成するエンドレス制御コンダクタであって、該エンドレス制御コンダクタは前記複数のバウンダリスキャンセルの各々に結合されて、該複数のバウンダリスキャンセルの各々へテストクロック信号を導く、エンドレス制御コンダクタと、
前記複数のバウンダリスキャンセルに近接する半導体ダイの周囲に伸びる少なくとも1つの他の制御コンダクタであって、該少なくとも1つの他の制御コンダクタは、前記複数のバウンダリスキャンセルの各々に結合され、該少なくとも1つの他の制御コンダクタは、前記第1のバウンダリスキャンセルと前記最後のバウンダリスキャンセルとの間で不連続である、少なくとも1つの他の制御コンダクタとを備える集積回路。 - 前記少なくとも1つの他の制御コンダクタに供給される制御信号は、シフト信号、捕捉信号、および更新信号からなるグループから選択される、請求項1に記載の集積回路。
- 前記少なくとも1つの他の制御コンダクタに結合される前記制御信号は、該少なくとも1つの他の制御コンダクタ上にドライブされた該制御信号が、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向のデータがシフトされる方向とは反対の方向に、前記少なくとも1つの他の制御コンダクタに沿って、前記複数のバウンダリスキャンセルの各々に伝播するように、前記少なくとも1つの制御コンダクタが不連続である該制御コンダクタに結合される、請求項1に記載の集積回路。
- 前記TDO出力と直列な遅延を含んで、前記それぞれのバウンダリスキャンセルからの出力の表示に既定の遅延を導入する各バウンダリスキャンセルをさらに含む請求項1に記載の集積回路。
- 前記既定の遅延は、制御コンダクタ上に課されるクロック信号の期間の半分の少なくとも80%である持続時間を有する、請求項4に記載の集積回路。
- 前記少なくとも1つの他の制御コンダクタは少なくとも3つの他の制御コンダクタを含み、該少なくとも3つの他の制御コンダクタの各々は前記複数のバウンダリスキャンセルの各々に結合され、該少なくとも3つの他の制御コンダクタの各々は、前記第1のバウンダリスキャンセルと前記最後のバウンダリスキャンセルとの間で不連続である、請求項1に記載の集積回路。
- 前記少なくとも3つの他の制御コンダクタに供給される制御信号はシフト信号、捕捉信号、および更新信号を含む請求項6に記載の集積回路。
- 基板と、
該基板の上に装着された複数の集積回路と、
複数のスキャンセルであって、該スキャンセルの各々は前記複数の集積回路のうち1つに関連づけられたスキャン機能を実装する機能を有し、前記スキャンセルの各々はTDI入力およびTDO出力を有し、前記複数のスキャンセルはシフトレジスタとして構成されて、1つの集積回路から隣接する集積回路に一方向にデータをシフトし、前記複数の集積回路のうち1つは、データを受けとる該複数の集積回路のうち第1として定義される第1の集積回路であり、該複数の集積回路のうち1つは、データを受けとる該複数の集積回路のうち最後として定義される最後の集積回路である、複数のスキャンセルと、
該複数の集積回路に近接してループを形成するエンドレス制御コンダクタであって、該エンドレス制御コンダクタは前記複数の集積回路の各々に結合されて、該複数の集積回路の各々にテストクロック信号を導く、エンドレス制御コンダクタと、
前記複数の集積回路に近接して基板の周囲に伸びる少なくとも1つの他の制御コンダクタであって、該少なくとも1つの他の制御コンダクタは前記複数の集積回路の各々に結合され、該少なくとも1つの他の制御コンダクタは、前記第1の集積回路と前記最後の集積回路との間で不連続である、少なくとも1つの他の制御コンダクタとを備える装置。 - 前記少なくとも1つの他の制御コンダクタに結合される制御信号は、該少なくとも1つの他の制御コンダクタ上にドライブされた該制御信号が、1つの集積回路から隣接する集積回路に一方向のデータがシフトされる方向とは反対の方向に、前記少なくとも1つの他の制御コンダクタに沿って、前記複数の集積回路の各々に伝播するように、少なくとも1つの制御コンダクタが不連続である該制御コンダクタに結合される、請求項8に記載の装置。
- スキャンシステムを制御する方法であって、
複数のスキャンセルの中で、複数の入力/出力パッドのうち1つに関連づけられたバウンダリスキャン機能を実装するステップであって、前記スキャンセルの各々はTDI入力およびTDO出力を有し、前記複数のバウンダリスキャンセルは、シフトレジスタとして構成されて、1つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向にデータをシフトし、前記複数のバウンダリスキャンセルのうち1つは、データを受けとる該複数のスキャンセルのうち第1として定義される第1のバウンダリスキャンセルであり、該複数のスキャンセルのうち1つは、データを受けとる該複数のスキャンセルのうち最後として定義される最後のバウンダリスキャンセルであるステップと、
前記複数のスキャンセルに近接してループを形成するエンドレス制御コンダクタをルーティングするステップと、
該エンドレス制御コンダクタを前記複数のスキャンセルの各々に結合して、テストクロック信号を該複数のスキャンセルの各々に導くステップと、
該複数のスキャンセルに近接する少なくとも1つの他の制御コンダクタをルーティングするステップであって、該少なくとも1つの他の制御コンダクタは前記複数のスキャンセルの各々に結合され、該少なくとも1つの他の制御コンダクタは前記第1のスキャンセルと前記最後のスキャンセルとの間で不連続であるステップとを含む方法。
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