JP2002124843A - 振幅制限回路及びフィルタ回路 - Google Patents
振幅制限回路及びフィルタ回路Info
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- JP2002124843A JP2002124843A JP2000314200A JP2000314200A JP2002124843A JP 2002124843 A JP2002124843 A JP 2002124843A JP 2000314200 A JP2000314200 A JP 2000314200A JP 2000314200 A JP2000314200 A JP 2000314200A JP 2002124843 A JP2002124843 A JP 2002124843A
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Abstract
(57)【要約】
【課題】 入力信号の電圧振幅が大きい場合であって
も、安定動作を保証し得るトランスコンダクタンスアン
プを用いたフィルタ回路を提供する。 【解決手段】 本発明のフィルタ回路は、少なくとも入
力段にトランスコンダクタンスアンプを有するフィルタ
回路本体と、入力信号の振幅を上記フィルタ回路本体の
入力ダイナミックレンジ以内に制限して上記フィルタ回
路本体に入力する振幅制限回路とを有することを特徴と
する。
も、安定動作を保証し得るトランスコンダクタンスアン
プを用いたフィルタ回路を提供する。 【解決手段】 本発明のフィルタ回路は、少なくとも入
力段にトランスコンダクタンスアンプを有するフィルタ
回路本体と、入力信号の振幅を上記フィルタ回路本体の
入力ダイナミックレンジ以内に制限して上記フィルタ回
路本体に入力する振幅制限回路とを有することを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は振幅制限回路及びフ
ィルタ回路に関し、例えば、集積回路化に好適なものに
関する。
ィルタ回路に関し、例えば、集積回路化に好適なものに
関する。
【０００２】
【従来の技術】従来、トランスコンダクタンスアンプを
用いたフィルタ回路としては、特開平１１−００４１３
９号公報の図１に開示されるものがある。
用いたフィルタ回路としては、特開平１１−００４１３
９号公報の図１に開示されるものがある。
【０００３】このフィルタ回路は、抵抗両終端ＬＣ梯子
型フィルタ回路におけるインダクタ及び抵抗部分を、ト
ランスコンダクタンスアンプ（なお、上記公報では電圧
制御電流源と呼んでいる）に置き換えることにより、ト
ランスコンダクタンスアンプと容量とのみの構成とし、
集積回路化における素子値のバラツキや温度による変動
に対して、各トランスコンダクタンスアンプの相互コン
ダクタンス（ｇｍ）を調節することでフィルタ回路とし
ての特性を維持させるというものである。
型フィルタ回路におけるインダクタ及び抵抗部分を、ト
ランスコンダクタンスアンプ（なお、上記公報では電圧
制御電流源と呼んでいる）に置き換えることにより、ト
ランスコンダクタンスアンプと容量とのみの構成とし、
集積回路化における素子値のバラツキや温度による変動
に対して、各トランスコンダクタンスアンプの相互コン
ダクタンス（ｇｍ）を調節することでフィルタ回路とし
ての特性を維持させるというものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のフィルタ回路は、入力端子の直後にトランスコ
ンダクタンスアンプが接続されており、フィルタ回路へ
の入力信号がこのトランスコンダクタンスアンプの入力
ダイナミックレンジを超える電圧振幅であった場合に
は、このフィルタ回路内の動作が保証されず、不安定に
なるという課題があった。
た従来のフィルタ回路は、入力端子の直後にトランスコ
ンダクタンスアンプが接続されており、フィルタ回路へ
の入力信号がこのトランスコンダクタンスアンプの入力
ダイナミックレンジを超える電圧振幅であった場合に
は、このフィルタ回路内の動作が保証されず、不安定に
なるという課題があった。
【０００５】そのため、入力信号の電圧振幅が大きい場
合であっても、安定動作を保証し得るトランスコンダク
タンスアンプを用いたフィルタ回路が求められており、
そのようなフィルタ回路に適用して好適な振幅制限回路
が求められている。
合であっても、安定動作を保証し得るトランスコンダク
タンスアンプを用いたフィルタ回路が求められており、
そのようなフィルタ回路に適用して好適な振幅制限回路
が求められている。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明の振幅制限回路は、（ａ）制御端、第
１端及び第２端を有する第１〜第６の第１導電型トラン
ジスタと、制御端、第１端及び第２端を有する第１〜第
４の第２導電型トランジスタと、第１〜第３の電流源と
を有し、（ｂ）第１及び第２の第１導電型トランジスタ
は、互いの第１端同士が接続されて差動対を形成してお
り、これら第１及び第２の第１導電型トランジスタの制
御端はそれぞれ第１及び第２の入力端子に接続され、こ
れらの共通第１端は第１の電流源を介して第２の電源端
子に接続され、（ｃ）第１の第２導電型トランジスタ
は、第２端が第２の出力端子及び第１の第１導電型トラ
ンジスタの第２端に接続され、第１端が第１の電源端子
に接続され、制御端が第４の第２導電型トランジスタの
第２端に接続され、（ｄ）第２の第２導電型トランジス
タは、第２端が第１の出力端子及び第２の第１導電型ト
ランジスタの第２端に接続され、第１端が第１の電源端
子に接続され、制御端が第４の第２導電型トランジスタ
の第２端に接続され、（ｅ）第３及び第４の第１導電型
トランジスタは、互いの第１端同士が接続されて差動対
を形成しており、これらの共通第１端は第２の電流源を
介して第２の電源端子に接続され、第３の第１導電型ト
ランジスタの制御端は第１の第１導電型トランジスタの
第２端に接続され、第４の第１導電型トランジスタの制
御端に基準電圧入力端子に接続され、（ｆ）第５及び第
６の第１導電型トランジスタは、互いの第１端同士が接
続されて差動対を形成しており、これらの共通第１端は
第３の電流源を介して第２の電源端子に接続され、第５
の第１導電型トランジスタの制御端は第２の第１導電型
トランジスタの第２端に接続され、第６の第１導電型ト
ランジスタの制御端は基準電圧入力端子に接続され、
（ｇ）第３の第２導電型トランジスタは、制御端及び第
２端が相互に接続されており、これら制御端及び第２端
が、第３の第１導電型トランジスタの第２端、第５の第
１導電型トランジスタの第２端及び第４の第２導電型ト
ランジスタの制御端に接続され、第１端が第１の電源端
子に接続され、（ｈ）第４の第２導電型トランジスタ
は、制御端が、第３の第２導電型トランジスタの制御端
及び第２端に接続され、第２端が、第４の第１導電型ト
ランジスタの第２端及び第６の第１導電型トランジスタ
の第２端に接続され、第１端が第１の電源端子に接続さ
れていることを特徴とする。
め、第１の本発明の振幅制限回路は、（ａ）制御端、第
１端及び第２端を有する第１〜第６の第１導電型トラン
ジスタと、制御端、第１端及び第２端を有する第１〜第
４の第２導電型トランジスタと、第１〜第３の電流源と
を有し、（ｂ）第１及び第２の第１導電型トランジスタ
は、互いの第１端同士が接続されて差動対を形成してお
り、これら第１及び第２の第１導電型トランジスタの制
御端はそれぞれ第１及び第２の入力端子に接続され、こ
れらの共通第１端は第１の電流源を介して第２の電源端
子に接続され、（ｃ）第１の第２導電型トランジスタ
は、第２端が第２の出力端子及び第１の第１導電型トラ
ンジスタの第２端に接続され、第１端が第１の電源端子
に接続され、制御端が第４の第２導電型トランジスタの
第２端に接続され、（ｄ）第２の第２導電型トランジス
タは、第２端が第１の出力端子及び第２の第１導電型ト
ランジスタの第２端に接続され、第１端が第１の電源端
子に接続され、制御端が第４の第２導電型トランジスタ
の第２端に接続され、（ｅ）第３及び第４の第１導電型
トランジスタは、互いの第１端同士が接続されて差動対
を形成しており、これらの共通第１端は第２の電流源を
介して第２の電源端子に接続され、第３の第１導電型ト
ランジスタの制御端は第１の第１導電型トランジスタの
第２端に接続され、第４の第１導電型トランジスタの制
御端に基準電圧入力端子に接続され、（ｆ）第５及び第
６の第１導電型トランジスタは、互いの第１端同士が接
続されて差動対を形成しており、これらの共通第１端は
第３の電流源を介して第２の電源端子に接続され、第５
の第１導電型トランジスタの制御端は第２の第１導電型
トランジスタの第２端に接続され、第６の第１導電型ト
ランジスタの制御端は基準電圧入力端子に接続され、
（ｇ）第３の第２導電型トランジスタは、制御端及び第
２端が相互に接続されており、これら制御端及び第２端
が、第３の第１導電型トランジスタの第２端、第５の第
１導電型トランジスタの第２端及び第４の第２導電型ト
ランジスタの制御端に接続され、第１端が第１の電源端
子に接続され、（ｈ）第４の第２導電型トランジスタ
は、制御端が、第３の第２導電型トランジスタの制御端
及び第２端に接続され、第２端が、第４の第１導電型ト
ランジスタの第２端及び第６の第１導電型トランジスタ
の第２端に接続され、第１端が第１の電源端子に接続さ
れていることを特徴とする。
【０００７】また、第２の本発明の振幅制限回路は、
（ａ）制御端、第１端及び第２端を有する第１〜第６の
第１導電型トランジスタと、制御端、第１端及び第２端
を有する第１〜第４の第２導電型トランジスタと、第１
〜第３の電流源とを有し、（ｂ）第１及び第２の第１導
電型トランジスタは、互いの第１端同士が接続されて差
動対を形成しており、これら第１及び第２の第１導電型
トランジスタの制御端はそれぞれ第１及び第２の入力端
子に接続され、これらの共通第１端は第１の電流源を介
して第２の電源端子に接続され、（ｃ）第１の第２導電
型トランジスタは、第２端が第２の出力端子及び第１の
第１導電型トランジスタの第２端に接続され、第１端が
第１の電源端子に接続され、制御端が第４の第２導電型
トランジスタの第２端に接続され、（ｄ）第２の第２導
電型トランジスタは、第２端が第１の出力端子及び第２
の第１導電型トランジスタの第２端に接続され、第１端
が第１の電源端子に接続され、制御端が第４の第２導電
型トランジスタの第２端に接続され、（ｅ）第３及び第
４の第１導電型トランジスタは、互いの第１端同士が接
続されて差動対を形成しており、これらの共通第１端は
第２の電流源を介して第２の電源端子に接続され、第３
の第１導電型トランジスタの制御端は第１の第１導電型
トランジスタの第２端に接続され、第４の第１導電型ト
ランジスタの制御端に基準電圧入力端子に接続され、
（ｆ）第５及び第６の第１導電型トランジスタは、互い
の第１端同士が接続されて差動対を形成しており、これ
らの共通第１端は第３の電流源を介して第２の電源端子
に接続され、第５の第１導電型トランジスタの制御端は
第２の第１導電型トランジスタの第２端に接続され、第
６の第１導電型トランジスタの制御端は基準電圧入力端
子に接続され、（ｇ）第３の第２導電型トランジスタ
は、制御端及び第２端が相互に接続されており、これら
制御端及び第２端が、第３の第１導電型トランジスタの
第２端及び第５の第１導電型トランジスタの第２端に接
続され、第１端が第１の電源端子に接続され、（ｈ）第
４の第２導電型トランジスタは、制御端及び第２端が相
互に接続されており、これら制御端及び第２端が、第４
の第１導電型トランジスタの第２端及び第６の第１導電
型トランジスタの第２端に接続され、第１端が第１の電
源端子に接続されていることを特徴とする。
（ａ）制御端、第１端及び第２端を有する第１〜第６の
第１導電型トランジスタと、制御端、第１端及び第２端
を有する第１〜第４の第２導電型トランジスタと、第１
〜第３の電流源とを有し、（ｂ）第１及び第２の第１導
電型トランジスタは、互いの第１端同士が接続されて差
動対を形成しており、これら第１及び第２の第１導電型
トランジスタの制御端はそれぞれ第１及び第２の入力端
子に接続され、これらの共通第１端は第１の電流源を介
して第２の電源端子に接続され、（ｃ）第１の第２導電
型トランジスタは、第２端が第２の出力端子及び第１の
第１導電型トランジスタの第２端に接続され、第１端が
第１の電源端子に接続され、制御端が第４の第２導電型
トランジスタの第２端に接続され、（ｄ）第２の第２導
電型トランジスタは、第２端が第１の出力端子及び第２
の第１導電型トランジスタの第２端に接続され、第１端
が第１の電源端子に接続され、制御端が第４の第２導電
型トランジスタの第２端に接続され、（ｅ）第３及び第
４の第１導電型トランジスタは、互いの第１端同士が接
続されて差動対を形成しており、これらの共通第１端は
第２の電流源を介して第２の電源端子に接続され、第３
の第１導電型トランジスタの制御端は第１の第１導電型
トランジスタの第２端に接続され、第４の第１導電型ト
ランジスタの制御端に基準電圧入力端子に接続され、
（ｆ）第５及び第６の第１導電型トランジスタは、互い
の第１端同士が接続されて差動対を形成しており、これ
らの共通第１端は第３の電流源を介して第２の電源端子
に接続され、第５の第１導電型トランジスタの制御端は
第２の第１導電型トランジスタの第２端に接続され、第
６の第１導電型トランジスタの制御端は基準電圧入力端
子に接続され、（ｇ）第３の第２導電型トランジスタ
は、制御端及び第２端が相互に接続されており、これら
制御端及び第２端が、第３の第１導電型トランジスタの
第２端及び第５の第１導電型トランジスタの第２端に接
続され、第１端が第１の電源端子に接続され、（ｈ）第
４の第２導電型トランジスタは、制御端及び第２端が相
互に接続されており、これら制御端及び第２端が、第４
の第１導電型トランジスタの第２端及び第６の第１導電
型トランジスタの第２端に接続され、第１端が第１の電
源端子に接続されていることを特徴とする。
【０００８】第３の本発明のフィルタ回路は、少なくと
も入力段にトランスコンダクタンスアンプを有するフィ
ルタ回路本体と、入力信号の振幅を上記フィルタ回路本
体の入力ダイナミックレンジ以内に制限して上記フィル
タ回路本体に入力する振幅制限回路とを有することを特
徴とする。
も入力段にトランスコンダクタンスアンプを有するフィ
ルタ回路本体と、入力信号の振幅を上記フィルタ回路本
体の入力ダイナミックレンジ以内に制限して上記フィル
タ回路本体に入力する振幅制限回路とを有することを特
徴とする。
【０００９】
【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明によるフィルタ回路の第１の実施形態を図
面を参照しながら、説明する。なお、第１の実施形態
は、本発明によるフィルタ回路の基本的構成をほぼその
まま示したものである。
面を参照しながら、説明する。なお、第１の実施形態
は、本発明によるフィルタ回路の基本的構成をほぼその
まま示したものである。
【００１０】図１は、第１の実施形態のフィルタ回路１
０の構成を示すブロック図である。図１において、第１
の実施形態のフィルタ回路１０は、入力端子Ｖｉｎ、振
幅制限回路１１、フィルタ回路本体１２及び出力端子Ｖ
ｏｕｔがこの順に設けられて構成されている。
０の構成を示すブロック図である。図１において、第１
の実施形態のフィルタ回路１０は、入力端子Ｖｉｎ、振
幅制限回路１１、フィルタ回路本体１２及び出力端子Ｖ
ｏｕｔがこの順に設けられて構成されている。
【００１１】振幅制限回路１１は、入力端子Ｖｉｎから
の入力信号の電圧振幅がフィルタ回路本体１２内の入力
段のトランスコンダクタンスアンプの入力ダイナミッグ
レンジを超えている場合には、その電圧振幅を入力ダイ
ナミッグレンジ以下まで制限した出力信号を形成して、
フィルタ回路本体１２に与えるものである。振幅制限回
路１１は、例えばゲインが１のものであり、すなわち、
増幅機能は有しないものである。
の入力信号の電圧振幅がフィルタ回路本体１２内の入力
段のトランスコンダクタンスアンプの入力ダイナミッグ
レンジを超えている場合には、その電圧振幅を入力ダイ
ナミッグレンジ以下まで制限した出力信号を形成して、
フィルタ回路本体１２に与えるものである。振幅制限回
路１１は、例えばゲインが１のものであり、すなわち、
増幅機能は有しないものである。
【００１２】フィルタ回路本体１２は、詳細の図示は省
略するが、トランスコンダクタンスアンプを利用してい
るものであり、少なくともその入力段にトランスコンダ
クタンスアンプが設けられているものである。なお、上
述した条件を満たすならば、従来の技術の項で言及した
フィルタ回路構成のものに限定されるものではない。
略するが、トランスコンダクタンスアンプを利用してい
るものであり、少なくともその入力段にトランスコンダ
クタンスアンプが設けられているものである。なお、上
述した条件を満たすならば、従来の技術の項で言及した
フィルタ回路構成のものに限定されるものではない。
【００１３】なお、この第１の実施形態の場合（以下の
実施形態も同様）、入力端子Ｖｉｎからの入力信号とし
て、電圧方向に意味を持たない信号（例えば、周波数変
調や位相変調された信号）を意図している。
実施形態も同様）、入力端子Ｖｉｎからの入力信号とし
て、電圧方向に意味を持たない信号（例えば、周波数変
調や位相変調された信号）を意図している。
【００１４】次に、第１の実施形態のフィルタ回路１０
の動作を説明する。
の動作を説明する。
【００１５】入力端子Ｖｉｎからの入力信号の電圧振幅
が、フィルタ回路本体１２内の入力段のトランスコンダ
クタンスアンプの入力ダイナミッグレンジを超えていな
い場合には、振幅制限回路１１は入力信号をそのまま通
過させてフィルタ回路本体１２に出力し、フィルタ回路
本体１２はその入力信号に対するフィルタリングを行っ
て出力端子Ｖｏｕｔから出力させる。
が、フィルタ回路本体１２内の入力段のトランスコンダ
クタンスアンプの入力ダイナミッグレンジを超えていな
い場合には、振幅制限回路１１は入力信号をそのまま通
過させてフィルタ回路本体１２に出力し、フィルタ回路
本体１２はその入力信号に対するフィルタリングを行っ
て出力端子Ｖｏｕｔから出力させる。
【００１６】これに対して、入力端子Ｖｉｎからの入力
信号の電圧振幅が、フィルタ回路本体１２内の入力段の
トランスコンダクタンスアンプの入力ダイナミッグレン
ジを超えている場合には、振幅制限回路１１は入力信号
をトランスコンダクタンスアンプの入力ダイナミッグレ
ンジ以内の電圧振幅に制限してフィルタ回路本体１２に
出力し、フィルタ回路本体１２は振幅制限後の入力信号
に対するフィルタリングを行って出力端子Ｖｏｕｔから
出力させる。
信号の電圧振幅が、フィルタ回路本体１２内の入力段の
トランスコンダクタンスアンプの入力ダイナミッグレン
ジを超えている場合には、振幅制限回路１１は入力信号
をトランスコンダクタンスアンプの入力ダイナミッグレ
ンジ以内の電圧振幅に制限してフィルタ回路本体１２に
出力し、フィルタ回路本体１２は振幅制限後の入力信号
に対するフィルタリングを行って出力端子Ｖｏｕｔから
出力させる。
【００１７】第１の実施形態によれば、フィルタ回路本
体には入力ダイナミッグレンジを超えない信号が常に入
力され、フィルタ回路としての動作が保証される。ま
た、外部からフィルタ回路に与える入力信号の電圧振幅
を意識してフィルタ回路に入力する必要がなくなる。
体には入力ダイナミッグレンジを超えない信号が常に入
力され、フィルタ回路としての動作が保証される。ま
た、外部からフィルタ回路に与える入力信号の電圧振幅
を意識してフィルタ回路に入力する必要がなくなる。
【００１８】（Ｂ）第２の実施形態 以下、本発明による振幅制限回路及びフィルタ回路の第
２の実施形態を図面を参照しながら説明する。なお、第
２の実施形態のフィルタ回路は正負の相補入力、正負の
相補出力のものである。
２の実施形態を図面を参照しながら説明する。なお、第
２の実施形態のフィルタ回路は正負の相補入力、正負の
相補出力のものである。
【００１９】（Ｂ−１）第２の実施形態のフィルタ回路
の全体構成及び動作 図２は、第２の実施形態のフィルタ回路２０の構成を示
すブロック図である。図２において、第２の実施形態の
フィルタ回路２０は、正負入力端子Ｖｉｎｐ及びＶｉｎ
ｎ、振幅制限回路２１（第２の実施形態の振幅制限回路
となっている）、フィルタ回路本体２２、並びに、正負
出力端子Ｖｏｕｔｐ及びＶｏｕｔｎがこの順に設けられ
て構成されている振幅制限回路２１は、入力信号に振幅
制限をかける振幅制限用トランスコンダクタンスアンプ
２０１（図３及び図４参照）と、電流電圧変換用のトラ
ンスコンダクタンスアンプ２０２とを有する。ここで、
振幅制限用トランスコンダクタンスアンプ２０１と電流
電圧変換用トランスコンダクタンスアンプ２０２とは同
じｇｍ値（相互コンダクタンス値）を有するものであ
る。
の全体構成及び動作 図２は、第２の実施形態のフィルタ回路２０の構成を示
すブロック図である。図２において、第２の実施形態の
フィルタ回路２０は、正負入力端子Ｖｉｎｐ及びＶｉｎ
ｎ、振幅制限回路２１（第２の実施形態の振幅制限回路
となっている）、フィルタ回路本体２２、並びに、正負
出力端子Ｖｏｕｔｐ及びＶｏｕｔｎがこの順に設けられ
て構成されている振幅制限回路２１は、入力信号に振幅
制限をかける振幅制限用トランスコンダクタンスアンプ
２０１（図３及び図４参照）と、電流電圧変換用のトラ
ンスコンダクタンスアンプ２０２とを有する。ここで、
振幅制限用トランスコンダクタンスアンプ２０１と電流
電圧変換用トランスコンダクタンスアンプ２０２とは同
じｇｍ値（相互コンダクタンス値）を有するものであ
る。
【００２０】振幅制限用トランスコンダクタンスアンプ
２０１は、その正負入力端子がフィルタ回路２０への正
負入力端子Ｖｉｎｐ及びＶｉｎｎに接続されており、正
負入力端子Ｖｉｎｐ及びＶｉｎｎから入力された入力信
号にフィルタ回路本体２２での入力ダイナミックを考慮
した振幅制限をかけるものである。
２０１は、その正負入力端子がフィルタ回路２０への正
負入力端子Ｖｉｎｐ及びＶｉｎｎに接続されており、正
負入力端子Ｖｉｎｐ及びＶｉｎｎから入力された入力信
号にフィルタ回路本体２２での入力ダイナミックを考慮
した振幅制限をかけるものである。
【００２１】振幅制限用トランスコンダクタンスアンプ
２０１の正出力端子は、電流電圧変換用トランスコンダ
クタンスアンプ２０２の正入力端子、負出力端子及びフ
ィルタ回路本体２２の正入力端子に接続されている。振
幅制限用トランスコンダクタンスアンプ２０１の負出力
端子は、電流電圧変換用トランスコンダクタンスアンプ
２０２の負入力端子、正出力端子及びフィルタ回路本体
２２の負入力端子に接続されている。
２０１の正出力端子は、電流電圧変換用トランスコンダ
クタンスアンプ２０２の正入力端子、負出力端子及びフ
ィルタ回路本体２２の正入力端子に接続されている。振
幅制限用トランスコンダクタンスアンプ２０１の負出力
端子は、電流電圧変換用トランスコンダクタンスアンプ
２０２の負入力端子、正出力端子及びフィルタ回路本体
２２の負入力端子に接続されている。
【００２２】電流電圧変換用トランスコンダクタンスア
ンプ２０２は、振幅制限用トランスコンダクタンスアン
プ２０１による振幅制限後の電気信号が電流信号である
ため、それを電圧信号に変換してフィルタ回路本体２２
に入力させるためのものである。
ンプ２０２は、振幅制限用トランスコンダクタンスアン
プ２０１による振幅制限後の電気信号が電流信号である
ため、それを電圧信号に変換してフィルタ回路本体２２
に入力させるためのものである。
【００２３】上述した第１の実施形態の場合、振幅制限
回路１１の内部構成はいかなるものであっても良いが、
この第２の実施形態の場合、フィルタ回路本体２２と共
に、同一の集積回路上に振幅制限回路２１を構成するこ
とを考慮し、振幅制限回路２１を、振幅制限用トランス
コンダクタンスアンプ２０１と、電流電圧変換用トラン
スコンダクタンスアンプ２０２とで構成した。
回路１１の内部構成はいかなるものであっても良いが、
この第２の実施形態の場合、フィルタ回路本体２２と共
に、同一の集積回路上に振幅制限回路２１を構成するこ
とを考慮し、振幅制限回路２１を、振幅制限用トランス
コンダクタンスアンプ２０１と、電流電圧変換用トラン
スコンダクタンスアンプ２０２とで構成した。
【００２４】フィルタ回路本体２２は、例えば電流電圧
変換用トランスコンダクタンスアンプ２０２と同じトラ
ンスコンダクタンスアンプで構成されているものであ
り、電流電圧変換用トランスコンダクタンスアンプ２０
２によって電圧信号に変換された振幅制限後の入力信号
に対して、フィルタリングを行うものである。なお、フ
ィルタ回路本体２２の正出力端子は当該フィルタ回路２
０の正出力端子Ｖｏｕｔｐに接続され、フィルタ回路本
体２２の負出力端子は当該フィルタ回路２０の負出力端
子Ｖｏｕｔｎに接続されている。
変換用トランスコンダクタンスアンプ２０２と同じトラ
ンスコンダクタンスアンプで構成されているものであ
り、電流電圧変換用トランスコンダクタンスアンプ２０
２によって電圧信号に変換された振幅制限後の入力信号
に対して、フィルタリングを行うものである。なお、フ
ィルタ回路本体２２の正出力端子は当該フィルタ回路２
０の正出力端子Ｖｏｕｔｐに接続され、フィルタ回路本
体２２の負出力端子は当該フィルタ回路２０の負出力端
子Ｖｏｕｔｎに接続されている。
【００２５】第２の実施形態のフィルタ回路２０は、以
下のように動作する。
下のように動作する。
【００２６】正負入力端子Ｖｉｎｐ及びＶｉｎｎから入
力信号（電圧信号）は、振幅制限用トランスコンダクタ
ンスアンプ２０１によって、フィルタ回路本体２２の入
力ダイナミックレンジが考慮された振幅制限がかけら
れ、その振幅制限信号（電流信号）が電流電圧変換用ト
ランスコンダクタンスアンプ２０２によって電圧信号に
変換されてフィルタ回路本体２２に入力され、フィルタ
回路本体２２によってフィルタリングされて正負出力端
子Ｖｏｕｔｐ及び負出力端子Ｖｏｕｔｎから出力され
る。
力信号（電圧信号）は、振幅制限用トランスコンダクタ
ンスアンプ２０１によって、フィルタ回路本体２２の入
力ダイナミックレンジが考慮された振幅制限がかけら
れ、その振幅制限信号（電流信号）が電流電圧変換用ト
ランスコンダクタンスアンプ２０２によって電圧信号に
変換されてフィルタ回路本体２２に入力され、フィルタ
回路本体２２によってフィルタリングされて正負出力端
子Ｖｏｕｔｐ及び負出力端子Ｖｏｕｔｎから出力され
る。
【００２７】（Ｂ−２）振幅制限用トランスコンダクタ
ンスアンプ２０１の第１構成例及び動作 次に、振幅制限用トランスコンダクタンスアンプ２０１
の第１構成例を、図３を参照しながら説明する。
ンスアンプ２０１の第１構成例及び動作 次に、振幅制限用トランスコンダクタンスアンプ２０１
の第１構成例を、図３を参照しながら説明する。
【００２８】図３は、振幅制限用トランスコンダクタン
スアンプ２０１の第１構成例を示す回路図である。
スアンプ２０１の第１構成例を示す回路図である。
【００２９】図３において、２個のＮＭＯＳトランジス
タＮ３１及びＮ３２は、互いのソース同士が接続されて
差動対を形成しているものであり、ＮＭＯＳトランジス
タＮ３１及びＮ３２のゲートはそれぞれ一方の入力端子
ＩＮ＋、ＩＮ−に接続され、これらの共通ソースは電流
源Ｉ３１に接続されている。
タＮ３１及びＮ３２は、互いのソース同士が接続されて
差動対を形成しているものであり、ＮＭＯＳトランジス
タＮ３１及びＮ３２のゲートはそれぞれ一方の入力端子
ＩＮ＋、ＩＮ−に接続され、これらの共通ソースは電流
源Ｉ３１に接続されている。
【００３０】ＰＭＯＳトランジスタＰ３１は、ドレイン
が負出力端子ＯＵＴ−及びＮＭＯＳトランジスタＮ３１
のドレインに接続され、ソースが電源端子ＶＤＤに接続
されているものである。ＰＭＯＳトランジスタＰ３２
は、ドレインが正出力端子ＯＵＴ＋及びＮＭＯＳトラン
ジスタＮ３２のドレインに接続され、ソースが電源端子
ＶＤＤに接続されているものである。これらＰＭＯＳト
ランジスタＰ３１及びＰ３２は、ＮＭＯＳトランジスタ
Ｎ３１及びＮ３２のドレイン電圧（言い換えると入力電
位）に対応した電流を流そうとするものである。
が負出力端子ＯＵＴ−及びＮＭＯＳトランジスタＮ３１
のドレインに接続され、ソースが電源端子ＶＤＤに接続
されているものである。ＰＭＯＳトランジスタＰ３２
は、ドレインが正出力端子ＯＵＴ＋及びＮＭＯＳトラン
ジスタＮ３２のドレインに接続され、ソースが電源端子
ＶＤＤに接続されているものである。これらＰＭＯＳト
ランジスタＰ３１及びＰ３２は、ＮＭＯＳトランジスタ
Ｎ３１及びＮ３２のドレイン電圧（言い換えると入力電
位）に対応した電流を流そうとするものである。
【００３１】また、２個のＮＭＯＳトランジスタＮ３３
及びＮ３４は、互いのソース同士が接続されて差動対を
形成しているものであり、これらの共通ソースは電流源
Ｉ３２に接続されている。一方のＮＭＯＳトランジスタ
Ｎ３３のゲートはＮＭＯＳトランジスタＮ３１のドレイ
ンに接続され、他方のＮＭＯＳトランジスタＮ３４のゲ
ートに基準電圧入力端子ＶＲＥＦに接続されている。
及びＮ３４は、互いのソース同士が接続されて差動対を
形成しているものであり、これらの共通ソースは電流源
Ｉ３２に接続されている。一方のＮＭＯＳトランジスタ
Ｎ３３のゲートはＮＭＯＳトランジスタＮ３１のドレイ
ンに接続され、他方のＮＭＯＳトランジスタＮ３４のゲ
ートに基準電圧入力端子ＶＲＥＦに接続されている。
【００３２】これらＮＭＯＳトランジスタＮ３３及びＮ
３４の差動対は、出力端子ＯＵＴ−の直流レベルを制御
するためのものである。
３４の差動対は、出力端子ＯＵＴ−の直流レベルを制御
するためのものである。
【００３３】さらに、２個のＮＭＯＳトランジスタＮ３
５及びＮ３６は、互いのソース同士が接続されて差動対
を形成しているものであり、これらの共通ソースは電流
源Ｉ３３に接続されている。一方のＮＭＯＳトランジス
タＮ３５のゲートはＮＭＯＳトランジスタＮ３２のドレ
インに接続され、他方のＮＭＯＳトランジスタＮ３６の
ゲートに基準電圧入力端子ＶＲＥＦに接続されている。
５及びＮ３６は、互いのソース同士が接続されて差動対
を形成しているものであり、これらの共通ソースは電流
源Ｉ３３に接続されている。一方のＮＭＯＳトランジス
タＮ３５のゲートはＮＭＯＳトランジスタＮ３２のドレ
インに接続され、他方のＮＭＯＳトランジスタＮ３６の
ゲートに基準電圧入力端子ＶＲＥＦに接続されている。
【００３４】これらＮＭＯＳトランジスタＮ３５及びＮ
３６の差動対は、出力端子ＯＵＴ＋の直流レベルを制御
するためのものである。
３６の差動対は、出力端子ＯＵＴ＋の直流レベルを制御
するためのものである。
【００３５】ＰＭＯＳトランジスタＰ３３は、ゲート及
びドレインが相互に接続されており、これらゲート及び
ドレインが、ＮＭＯＳトランジスタＮ３３のドレイン及
びＮＭＯＳトランジスタＮ３５のドレインに接続され、
ソースが電源端子ＶＤＤに接続されている。ＰＭＯＳト
ランジスタＰ３３は、ＮＭＯＳトランジスタＮ３３及び
Ｎ３５の負荷機能をも担っている。
びドレインが相互に接続されており、これらゲート及び
ドレインが、ＮＭＯＳトランジスタＮ３３のドレイン及
びＮＭＯＳトランジスタＮ３５のドレインに接続され、
ソースが電源端子ＶＤＤに接続されている。ＰＭＯＳト
ランジスタＰ３３は、ＮＭＯＳトランジスタＮ３３及び
Ｎ３５の負荷機能をも担っている。
【００３６】また、ＰＭＯＳトランジスタＰ３４は、ゲ
ート及びドレインが相互に接続されており、これらゲー
ト及びドレインが、ＮＭＯＳトランジスタＮ３４のドレ
イン及びＮＭＯＳトランジスタＮ３６のドレインに接続
され、ソースが電源端子ＶＤＤに接続されている。ＰＭ
ＯＳトランジスタＰ３４は、ＮＭＯＳトランジスタＮ３
４及びＮ３６の負荷機能をも担っている。
ート及びドレインが相互に接続されており、これらゲー
ト及びドレインが、ＮＭＯＳトランジスタＮ３４のドレ
イン及びＮＭＯＳトランジスタＮ３６のドレインに接続
され、ソースが電源端子ＶＤＤに接続されている。ＰＭ
ＯＳトランジスタＰ３４は、ＮＭＯＳトランジスタＮ３
４及びＮ３６の負荷機能をも担っている。
【００３７】上述したＰＭＯＳトランジスタＰ３１及び
Ｐ３２のゲートは、このＰＭＯＳトランジスタＰ３４の
ドレインに接続されている。
Ｐ３２のゲートは、このＰＭＯＳトランジスタＰ３４の
ドレインに接続されている。
【００３８】各電流源Ｉ３１、Ｉ３２、Ｉ３３は、共通
ソース側でない端子は接地されているものである。ま
た、各電流源Ｉ３１、Ｉ３２、Ｉ３３は可変定電流源で
あって、その制御端子は、電流量調整端子ＢＩＡＳに接
続されている。なお、各電流源Ｉ３１、Ｉ３２、Ｉ３３
による定電流は等しいことを意図しているが、異なって
いても良い。
ソース側でない端子は接地されているものである。ま
た、各電流源Ｉ３１、Ｉ３２、Ｉ３３は可変定電流源で
あって、その制御端子は、電流量調整端子ＢＩＡＳに接
続されている。なお、各電流源Ｉ３１、Ｉ３２、Ｉ３３
による定電流は等しいことを意図しているが、異なって
いても良い。
【００３９】次に、振幅制限用トランスコンダクタンス
アンプ２０１の第１構成例の動作を説明する。
アンプ２０１の第１構成例の動作を説明する。
【００４０】例えば、正負入力端子ＩＮ＋及びＩＮ−に
同じ電位の信号（但し、このトランスコンダクタンスア
ンプ２０１が正常に動作する直流レベルとする）が入力
されれば、ＰＭＯＳトランジスタＰ３１及びＰ４３が流
す電流はそれぞれ全てＮＭＯＳトランジスタＮ３１及び
Ｎ３２に流れる。
同じ電位の信号（但し、このトランスコンダクタンスア
ンプ２０１が正常に動作する直流レベルとする）が入力
されれば、ＰＭＯＳトランジスタＰ３１及びＰ４３が流
す電流はそれぞれ全てＮＭＯＳトランジスタＮ３１及び
Ｎ３２に流れる。
【００４１】これに対し、差動信号（相補信号）、例え
ば正入力端子ＩＮ＋にＨレベル、負入力端子ＩＮ−にＬ
レベルの信号が入力されると、ＮＭＯＳトランジスタＮ
３１はＰＭＯＳトランジスタＰ３１が流す電流よりも多
くの電流を流そうとし、足りない分の電流をこのトラン
スコンダクタンスアンプ２０１の外部から出力端子ＯＵ
Ｔ−を通して引き込む。また、ＮＭＯＳトランジスタＮ
３２はＰＭＯＳトランジスタＰ３２が流す電流よりも少
ない電流を流そうとし、余った電流はこのトランスコン
ダクタンスアンプ２０１の外部へ出力端子ＯＵＴ＋を通
して流れ出る。この正負入力端子ＩＮ＋及びＩＮ−に入
力される差動信号の電圧振幅（Ｖｉｎ）と、正負出力端
子ＯＵＴ＋及びＯＵＴ−から外部へ流れ出るあるいは引
き込む電流値（Ｉｏｕｔ）の比（Ｉｏｕｔ／Ｖｉｎ）が
ｇｍ値である。
ば正入力端子ＩＮ＋にＨレベル、負入力端子ＩＮ−にＬ
レベルの信号が入力されると、ＮＭＯＳトランジスタＮ
３１はＰＭＯＳトランジスタＰ３１が流す電流よりも多
くの電流を流そうとし、足りない分の電流をこのトラン
スコンダクタンスアンプ２０１の外部から出力端子ＯＵ
Ｔ−を通して引き込む。また、ＮＭＯＳトランジスタＮ
３２はＰＭＯＳトランジスタＰ３２が流す電流よりも少
ない電流を流そうとし、余った電流はこのトランスコン
ダクタンスアンプ２０１の外部へ出力端子ＯＵＴ＋を通
して流れ出る。この正負入力端子ＩＮ＋及びＩＮ−に入
力される差動信号の電圧振幅（Ｖｉｎ）と、正負出力端
子ＯＵＴ＋及びＯＵＴ−から外部へ流れ出るあるいは引
き込む電流値（Ｉｏｕｔ）の比（Ｉｏｕｔ／Ｖｉｎ）が
ｇｍ値である。
【００４２】正負出力端子ＯＵＴ＋及びＯＵＴ−から流
れ出るあるいは引き込む電流値は、電流源Ｉ３１が流す
電流値と、ＰＭＯＳトランジスタＰ３１及びＰ３２が流
す電流値、すなわちＰＭＯＳトランジスタＰ３１及びＰ
３２のトランジスタサイズとにより決まり制限される。
これにより、振幅制限が行われたことになる。
れ出るあるいは引き込む電流値は、電流源Ｉ３１が流す
電流値と、ＰＭＯＳトランジスタＰ３１及びＰ３２が流
す電流値、すなわちＰＭＯＳトランジスタＰ３１及びＰ
３２のトランジスタサイズとにより決まり制限される。
これにより、振幅制限が行われたことになる。
【００４３】正負出力端子ＯＵＴ＋及びＯＵＴ−の直流
レベルを決めるのが右側のフィードバック回路である。
基準電圧入力端子ＶＲＥＦにこのトランスコンダクタン
スアンプ２０１が正常に動作する直流レべルを与える
と、正負出力端子ＯＵＴ＋及びＯＵＴ−は基準電圧ＶＲ
ＥＦと同じ直流レベルになる。
レベルを決めるのが右側のフィードバック回路である。
基準電圧入力端子ＶＲＥＦにこのトランスコンダクタン
スアンプ２０１が正常に動作する直流レべルを与える
と、正負出力端子ＯＵＴ＋及びＯＵＴ−は基準電圧ＶＲ
ＥＦと同じ直流レベルになる。
【００４４】例えば、正負出力端子ＯＵＴ＋及びＯＵＴ
−の直流レベルが基準電圧ＶＲＥＦよりも低いと、ＮＭ
ＯＳトランジスタＮ３３、Ｎ３５は電流を流さないよう
に働き、ＰＭＯＳトランジスタＰ３３が流す電流が減少
する。ＮＭＯＳトランジスタＮ３３、Ｎ３５に電流が流
れにくくなった分、ＮＭＯＳトランジスタＮ３４、Ｎ３
６は電流を流そうとし、ＰＭＯＳトランジスタＰ３４が
流す電流が増加する。ＰＭＯＳトランジスタＰ３４はダ
イオード接続されているため電流が増加するとドレイン
−ソース間電圧が増し、ＰＭＯＳトランジスタＰ３１及
びＰ３２のゲートへの印加電位ＶＣＭＦが下がるため、
ＰＭＯＳトランジスタＰ３１及びＰ３２が流す電流が増
加し、正負出力端子ＯＵＴ＋及びＯＵＴ−の直流レベル
が上がる。
−の直流レベルが基準電圧ＶＲＥＦよりも低いと、ＮＭ
ＯＳトランジスタＮ３３、Ｎ３５は電流を流さないよう
に働き、ＰＭＯＳトランジスタＰ３３が流す電流が減少
する。ＮＭＯＳトランジスタＮ３３、Ｎ３５に電流が流
れにくくなった分、ＮＭＯＳトランジスタＮ３４、Ｎ３
６は電流を流そうとし、ＰＭＯＳトランジスタＰ３４が
流す電流が増加する。ＰＭＯＳトランジスタＰ３４はダ
イオード接続されているため電流が増加するとドレイン
−ソース間電圧が増し、ＰＭＯＳトランジスタＰ３１及
びＰ３２のゲートへの印加電位ＶＣＭＦが下がるため、
ＰＭＯＳトランジスタＰ３１及びＰ３２が流す電流が増
加し、正負出力端子ＯＵＴ＋及びＯＵＴ−の直流レベル
が上がる。
【００４５】逆に、正負出力端子ＯＵＴ＋及びＯＵＴ−
の直流レベルが基準電圧ＶＲＥＦよりも高い場合には、
ＰＭＯＳトランジスタＰ３１及びＰ３２のゲートへの印
加電位ＶＣＭＦが上がって、ＰＭＯＳトランジスタＰ３
１及びＰ３２が流す電流が減少し、正負出力端子ＯＵＴ
＋及びＯＵＴ−の直流レベルが下がる。
の直流レベルが基準電圧ＶＲＥＦよりも高い場合には、
ＰＭＯＳトランジスタＰ３１及びＰ３２のゲートへの印
加電位ＶＣＭＦが上がって、ＰＭＯＳトランジスタＰ３
１及びＰ３２が流す電流が減少し、正負出力端子ＯＵＴ
＋及びＯＵＴ−の直流レベルが下がる。
【００４６】このフィードバック回路は正負出力端子Ｏ
ＵＴ＋及びＯＵＴ−の電圧振幅の大きさの影響を受けず
直流レベルのみを調節する。
ＵＴ＋及びＯＵＴ−の電圧振幅の大きさの影響を受けず
直流レベルのみを調節する。
【００４７】（Ｂ−３）振幅制限用トランスコンダクタ
ンスアンプ２０１の第２構成例及び動作 次に、振幅制限用トランスコンダクタンスアンプ２０１
の第２構成例を、図４を参照しながら説明する。
ンスアンプ２０１の第２構成例及び動作 次に、振幅制限用トランスコンダクタンスアンプ２０１
の第２構成例を、図４を参照しながら説明する。
【００４８】図４は、振幅制限用トランスコンダクタン
スアンプ２０１の第２構成例を示す回路図であり、上述
した図３との同一、対応部分には同一符号を付して示し
ている。
スアンプ２０１の第２構成例を示す回路図であり、上述
した図３との同一、対応部分には同一符号を付して示し
ている。
【００４９】図４に示す振幅制限用トランスコンダクタ
ンスアンプ２０１の第２構成例は、図３に示した振幅制
限用トランスコンダクタンスアンプ２０１の第１構成例
と比較した場合、ＰＭＯＳトランジスタＰ３３及びＰ３
４の接続関係だけが異なっている。
ンスアンプ２０１の第２構成例は、図３に示した振幅制
限用トランスコンダクタンスアンプ２０１の第１構成例
と比較した場合、ＰＭＯＳトランジスタＰ３３及びＰ３
４の接続関係だけが異なっている。
【００５０】ＰＭＯＳトランジスタＰ３３は、ゲート及
びドレインが互いに接続され、これらゲート及びドレイ
ンがＰＭＯＳトランジスタＰ３４のゲートに接続されて
いる。これらＰＭＯＳトランジスタＰ３３及びＰ３４の
他の接続関係は、第１構成例と同様である。
びドレインが互いに接続され、これらゲート及びドレイ
ンがＰＭＯＳトランジスタＰ３４のゲートに接続されて
いる。これらＰＭＯＳトランジスタＰ３３及びＰ３４の
他の接続関係は、第１構成例と同様である。
【００５１】すなわち、この第２構成例では、これらＰ
ＭＯＳトランジスタＰ３３及びＰ３４はカレントミラー
回路を構成している。
ＭＯＳトランジスタＰ３３及びＰ３４はカレントミラー
回路を構成している。
【００５２】以下、振幅制限用トランスコンダクタンス
アンプ２０１の第２構成例の動作を、第１構成例の動作
との相違点を中心に説明する。
アンプ２０１の第２構成例の動作を、第１構成例の動作
との相違点を中心に説明する。
【００５３】この入力信号に制限をかける構成としたト
ランスコンダクタンスアンプ２０１の動作について詳し
く説明する。
ランスコンダクタンスアンプ２０１の動作について詳し
く説明する。
【００５４】上述した第１構成例の場合、ＰＭＯＳトラ
ンジスタＰ３４がダイオード接続になっているため、Ｐ
ＭＯＳトランジスタＰ３１及びＰ３２のゲートに印加さ
れる、ＰＭＯＳトランジスタＰ３４のドレイン電位ＶＣ
ＭＦが電源電圧ＶＤＤからスレッショルド電圧Ｖｔｈ分
だけ下がった電位までしか上がらず、正負出力端子ＯＵ
Ｔ＋及びＯＵＴ−の直流レベルを調整できる範囲が狭
い。
ンジスタＰ３４がダイオード接続になっているため、Ｐ
ＭＯＳトランジスタＰ３１及びＰ３２のゲートに印加さ
れる、ＰＭＯＳトランジスタＰ３４のドレイン電位ＶＣ
ＭＦが電源電圧ＶＤＤからスレッショルド電圧Ｖｔｈ分
だけ下がった電位までしか上がらず、正負出力端子ＯＵ
Ｔ＋及びＯＵＴ−の直流レベルを調整できる範囲が狭
い。
【００５５】そこで、この第２構成例では、上述したよ
うに、第１構成例でのフィードバック回路内のダイオー
ド接続の部分を、カレントミラー回路で構成した。
うに、第１構成例でのフィードバック回路内のダイオー
ド接続の部分を、カレントミラー回路で構成した。
【００５６】以下、第２構成例でのフィードバック回路
の動作についてのみ説明する。
の動作についてのみ説明する。
【００５７】基準電圧入力端子ＶＲＥＦに、このトラン
スコンダクタンスアンプ２０１が正常に動作する直流レ
ベルを与える。例えば、正負出力端子ＯＵＴ＋及びＯＵ
Ｔ−の直流レベルがＶＲＥＦよりも低いとすると、ＮＭ
ＯＳトランジスタＮ３３及びＮ３５は電流を流さないよ
うに働き、ＰＭＯＳトランジスタＰ３３が流す電流が減
少する。ＰＭＯＳトランジスタＰ３３及びＰ３４はカレ
ントミラー回路になっているため、ＰＭＯＳトランジス
タＰ３４が流す電流も減少する。すると、電位ＶＣＭＦ
が下がるため、ＰＭＯＳトランジスタＰ３１及びＰ３２
が流す電流が増加し、正負出力端子ＯＵＴ＋及びＯＵＴ
−の直流レベルが上がる。逆に、正負出力端子ＯＵＴ＋
及びＯＵＴ−の直流レベルが基準電圧ＶＲＥＦよりも高
い場合には、電位ＶＣＭＦが上がってＰＭＯＳトランジ
スタＰ３１及びＰ３２が流す電流が減少し、正負出力端
子ＯＵＴ＋及びＯＵＴ−の直流レベルが下がる。
スコンダクタンスアンプ２０１が正常に動作する直流レ
ベルを与える。例えば、正負出力端子ＯＵＴ＋及びＯＵ
Ｔ−の直流レベルがＶＲＥＦよりも低いとすると、ＮＭ
ＯＳトランジスタＮ３３及びＮ３５は電流を流さないよ
うに働き、ＰＭＯＳトランジスタＰ３３が流す電流が減
少する。ＰＭＯＳトランジスタＰ３３及びＰ３４はカレ
ントミラー回路になっているため、ＰＭＯＳトランジス
タＰ３４が流す電流も減少する。すると、電位ＶＣＭＦ
が下がるため、ＰＭＯＳトランジスタＰ３１及びＰ３２
が流す電流が増加し、正負出力端子ＯＵＴ＋及びＯＵＴ
−の直流レベルが上がる。逆に、正負出力端子ＯＵＴ＋
及びＯＵＴ−の直流レベルが基準電圧ＶＲＥＦよりも高
い場合には、電位ＶＣＭＦが上がってＰＭＯＳトランジ
スタＰ３１及びＰ３２が流す電流が減少し、正負出力端
子ＯＵＴ＋及びＯＵＴ−の直流レベルが下がる。
【００５８】このフィードバック回路は正負出力端子Ｏ
ＵＴ＋及びＯＵＴ−の電圧振幅の大きさの影響を受け
ず、直流レベルのみを調節する。
ＵＴ＋及びＯＵＴ−の電圧振幅の大きさの影響を受け
ず、直流レベルのみを調節する。
【００５９】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によっても、第１の実施
形態と同様な効果をそうすることができる。すなわち、
フィルタ回路本体２１に入力ダイナミッグレンジを超え
ない信号が常に入力されるため、フィルタ回路２０とし
ての動作が保証され、また、外部から与える入力信号の
電圧振幅を意識してフィルタ回路２０に入力する必要が
ない。
形態と同様な効果をそうすることができる。すなわち、
フィルタ回路本体２１に入力ダイナミッグレンジを超え
ない信号が常に入力されるため、フィルタ回路２０とし
ての動作が保証され、また、外部から与える入力信号の
電圧振幅を意識してフィルタ回路２０に入力する必要が
ない。
【００６０】さらに、第２の実施形態によれば、図３又
は図４に示す振幅制限用トランスコンダクタンスアンプ
２０１を適用しているので、フィルタ回路本体２２への
入力信号の直流レベルを調整することができる（特に図
４に示すもの）。
は図４に示す振幅制限用トランスコンダクタンスアンプ
２０１を適用しているので、フィルタ回路本体２２への
入力信号の直流レベルを調整することができる（特に図
４に示すもの）。
【００６１】（Ｃ）他の実施形態 上記第２の実施形態では、ＭＯＳトランジスタで構成し
たトランスコンダクタンスアンプ２０１について説明し
たが、他種類のユニポーラトランジスタやバイポーラト
ランジスタで構成しても同様な効果が得られる。また、
導電型（Ｎ型、Ｐ型）を、図３や図４に示したものと相
互に入れ替えて、トランスコンダクタンスアンプ２０１
を構成しても良い。
たトランスコンダクタンスアンプ２０１について説明し
たが、他種類のユニポーラトランジスタやバイポーラト
ランジスタで構成しても同様な効果が得られる。また、
導電型（Ｎ型、Ｐ型）を、図３や図４に示したものと相
互に入れ替えて、トランスコンダクタンスアンプ２０１
を構成しても良い。
【００６２】また、第２の実施形態では、差動信号によ
る構成としたが、片方の入力及び出力を接地するなどし
て、シングルエンドにしても良く、このようにしても、
同様な効果を得ることができる。
る構成としたが、片方の入力及び出力を接地するなどし
て、シングルエンドにしても良く、このようにしても、
同様な効果を得ることができる。
【００６３】さらに、第２の実施形態では、図２に示す
ようにトランスコンダクタンスアンプ２０１のみを入力
信号の制限をかける構成のトランスコンダクタンスアン
プとしたが、トランスコンダクタンスアンプ２０２やフ
ィルタ回路２２内のトランスコンダクタンスアンプもト
ランスコンダクタンスアンプ２０１と同じ構成にしても
良い。
ようにトランスコンダクタンスアンプ２０１のみを入力
信号の制限をかける構成のトランスコンダクタンスアン
プとしたが、トランスコンダクタンスアンプ２０２やフ
ィルタ回路２２内のトランスコンダクタンスアンプもト
ランスコンダクタンスアンプ２０１と同じ構成にしても
良い。
【００６４】
【発明の効果】本発明によれば、入力信号の電圧振幅が
大きい場合であっても、安定動作を保証し得るトランス
コンダクタンスアンプを用いたフィルタ回路に適用して
好適な振幅制限回路を提供できる。
大きい場合であっても、安定動作を保証し得るトランス
コンダクタンスアンプを用いたフィルタ回路に適用して
好適な振幅制限回路を提供できる。
【００６５】また、本発明によれば、入力信号の電圧振
幅が大きい場合であっても、安定動作を保証し得るトラ
ンスコンダクタンスアンプを用いたフィルタ回路を実現
できる。
幅が大きい場合であっても、安定動作を保証し得るトラ
ンスコンダクタンスアンプを用いたフィルタ回路を実現
できる。
【図１】第１の実施形態のフィルタ回路の構成を示すブ
ロック図である。
ロック図である。
【図２】第２の実施形態のフィルタ回路の全体構成を示
すブロック図である。
すブロック図である。
【図３】第２の実施形態の振幅制限用トランスコンダク
タンスアンプ２０１の第１構成例を示す回路図である。
タンスアンプ２０１の第１構成例を示す回路図である。
【図４】第２の実施形態の振幅制限用トランスコンダク
タンスアンプ２０１の第２構成例を示す回路図である。
タンスアンプ２０１の第２構成例を示す回路図である。
１０、２０…フィルタ回路、１１、２１…振幅制限回
路、１２、２２…フィルタ回路本体、２０１…振幅制限
用トランスコンダクタンスアンプ、２０２…電流電圧変
換用トランスコンダクタンスアンプ、Ｎ３１〜Ｎ３６…
ＮＭＯＳトランジスタ、Ｐ３１〜Ｐ３４…ＰＭＯＳトラ
ンジスタ、Ｉ１〜Ｉ３…電流源。
路、１２、２２…フィルタ回路本体、２０１…振幅制限
用トランスコンダクタンスアンプ、２０２…電流電圧変
換用トランスコンダクタンスアンプ、Ｎ３１〜Ｎ３６…
ＮＭＯＳトランジスタ、Ｐ３１〜Ｐ３４…ＰＭＯＳトラ
ンジスタ、Ｉ１〜Ｉ３…電流源。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J030 CB03 CC02 CC05 CC06 5J066 AA01 AA12 CA32 FA01 HA08 HA10 HA17 HA19 KA05 KA09 KA41 MA11 MA21 ND01 ND14 ND22 ND23 PD02 TA01 5J098 AA03 AB02 AB03 AB12 AB13 AB34 AD04 AD05 AD26 CA01 CB01 CB03
Claims (5)
- 【請求項１】 制御端、第１端及び第２端を有する第１
〜第６の第１導電型トランジスタと、制御端、第１端及
び第２端を有する第１〜第４の第２導電型トランジスタ
と、第１〜第３の電流源とを有し、 第１及び第２の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これら第１
及び第２の第１導電型トランジスタの制御端はそれぞれ
第１及び第２の入力端子に接続され、これらの共通第１
端は第１の電流源を介して第２の電源端子に接続され、 第１の第２導電型トランジスタは、第２端が第２の出力
端子及び第１の第１導電型トランジスタの第２端に接続
され、第１端が第１の電源端子に接続され、制御端が第
４の第２導電型トランジスタの第２端に接続され、 第２の第２導電型トランジスタは、第２端が第１の出力
端子及び第２の第１導電型トランジスタの第２端に接続
され、第１端が第１の電源端子に接続され、制御端が第
４の第２導電型トランジスタの第２端に接続され、 第３及び第４の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これらの共
通第１端は第２の電流源を介して第２の電源端子に接続
され、第３の第１導電型トランジスタの制御端は第１の
第１導電型トランジスタの第２端に接続され、第４の第
１導電型トランジスタの制御端に基準電圧入力端子に接
続され、 第５及び第６の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これらの共
通第１端は第３の電流源を介して第２の電源端子に接続
され、第５の第１導電型トランジスタの制御端は第２の
第１導電型トランジスタの第２端に接続され、第６の第
１導電型トランジスタの制御端は基準電圧入力端子に接
続され、 第３の第２導電型トランジスタは、制御端及び第２端が
相互に接続されており、これら制御端及び第２端が、第
３の第１導電型トランジスタの第２端、第５の第１導電
型トランジスタの第２端及び第４の第２導電型トランジ
スタの制御端に接続され、第１端が第１の電源端子に接
続され、 第４の第２導電型トランジスタは、制御端が、第３の第
２導電型トランジスタの制御端及び第２端に接続され、
第２端が、第４の第１導電型トランジスタの第２端及び
第６の第１導電型トランジスタの第２端に接続され、第
１端が第１の電源端子に接続されていることを特徴とす
る振幅制限回路。 - 【請求項２】 制御端、第１端及び第２端を有する第１
〜第６の第１導電型トランジスタと、制御端、第１端及
び第２端を有する第１〜第４の第２導電型トランジスタ
と、第１〜第３の電流源とを有し、 第１及び第２の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これら第１
及び第２の第１導電型トランジスタの制御端はそれぞれ
第１及び第２の入力端子に接続され、これらの共通第１
端は第１の電流源を介して第２の電源端子に接続され、 第１の第２導電型トランジスタは、第２端が第２の出力
端子及び第１の第１導電型トランジスタの第２端に接続
され、第１端が第１の電源端子に接続され、制御端が第
４の第２導電型トランジスタの第２端に接続され、 第２の第２導電型トランジスタは、第２端が第１の出力
端子及び第２の第１導電型トランジスタの第２端に接続
され、第１端が第１の電源端子に接続され、制御端が第
４の第２導電型トランジスタの第２端に接続され、 第３及び第４の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これらの共
通第１端は第２の電流源を介して第２の電源端子に接続
され、第３の第１導電型トランジスタの制御端は第１の
第１導電型トランジスタの第２端に接続され、第４の第
１導電型トランジスタの制御端に基準電圧入力端子に接
続され、 第５及び第６の第１導電型トランジスタは、互いの第１
端同士が接続されて差動対を形成しており、これらの共
通第１端は第３の電流源を介して第２の電源端子に接続
され、第５の第１導電型トランジスタの制御端は第２の
第１導電型トランジスタの第２端に接続され、第６の第
１導電型トランジスタの制御端は基準電圧入力端子に接
続され、 第３の第２導電型トランジスタは、制御端及び第２端が
相互に接続されており、これら制御端及び第２端が、第
３の第１導電型トランジスタの第２端及び第５の第１導
電型トランジスタの第２端に接続され、第１端が第１の
電源端子に接続され、 第４の第２導電型トランジスタは、制御端及び第２端が
相互に接続されており、これら制御端及び第２端が、第
４の第１導電型トランジスタの第２端及び第６の第１導
電型トランジスタの第２端に接続され、第１端が第１の
電源端子に接続されていることを特徴とする振幅制限回
路。 - 【請求項３】 上記第１及び第２の出力端子に接続され
ている電流電圧変換部をさらに有することを特徴とする
請求項１又は２に記載の振幅制限回路。 - 【請求項４】 少なくとも入力段にトランスコンダクタ
ンスアンプを有するフィルタ回路本体と、 入力信号の振幅を上記フィルタ回路本体の入力ダイナミ
ックレンジ以内に制限して上記フィルタ回路本体に入力
する振幅制限回路とを有することを特徴とするフィルタ
回路。 - 【請求項５】 上記振幅制限回路として、請求項１〜３
のいずれかに記載のものを適用したことを特徴とする請
求項４に記載のフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314200A JP4494614B2 (ja) | 2000-10-13 | 2000-10-13 | 振幅制限回路及びフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314200A JP4494614B2 (ja) | 2000-10-13 | 2000-10-13 | 振幅制限回路及びフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124843A true JP2002124843A (ja) | 2002-04-26 |
| JP4494614B2 JP4494614B2 (ja) | 2010-06-30 |
Family
ID=18793496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314200A Expired - Fee Related JP4494614B2 (ja) | 2000-10-13 | 2000-10-13 | 振幅制限回路及びフィルタ回路 |
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|---|---|
| JP (1) | JP4494614B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012090211A (ja) * | 2010-10-22 | 2012-05-10 | Kawasaki Microelectronics Inc | 電圧電流変換回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03147414A (ja) * | 1989-11-02 | 1991-06-24 | Toshiba Corp | 増幅回路 |
| JPH05268497A (ja) * | 1992-03-19 | 1993-10-15 | Toshiba Corp | クランプ回路 |
| JPH10126183A (ja) * | 1996-10-21 | 1998-05-15 | Oki Electric Ind Co Ltd | 差動増幅器およびリミッタ増幅器 |
| JPH11136055A (ja) * | 1997-10-27 | 1999-05-21 | Sanyo Electric Co Ltd | レベル抑制回路 |
| JPH11195943A (ja) * | 1997-12-25 | 1999-07-21 | Sony Corp | リミッタ回路 |
-
2000
- 2000-10-13 JP JP2000314200A patent/JP4494614B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2012090211A (ja) * | 2010-10-22 | 2012-05-10 | Kawasaki Microelectronics Inc | 電圧電流変換回路 |
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| Publication number | Publication date |
|---|---|
| JP4494614B2 (ja) | 2010-06-30 |
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