JP2002124635A - バラクタデバイスを備えた半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタの状態遷移に必要な電荷を強制
的にポンプアップ、ポンプダウンする回路を設けること
により、当該トランジスタの高速スイッチングを実現す
ることにある。 【解決手段】 ｐＭＯＳトランジスタ１１とｎＭＯＳト
ランジスタ１２とにより、信号Ｄinを入力とし、信号Ｄ
outを出力とするＣＭＯＳ構成のラインドライバ１０を
構成する。ｐＭＯＳトランジスタ１１のソースと電源Ｖ
ddとの間にｐＭＯＳバラクタ１３を、ｎＭＯＳトランジ
スタ１２のソースとグランドＶssとの間にｎＭＯＳバラ
クタ１４をそれぞれ介在させる。両ＭＯＳバラクタ１
３，１４は、各々ｐＭＯＳトランジスタ１１及びｎＭＯ
Ｓトランジスタ１２と全く同じ寸法構造ないしは２倍の
チャネル面積を有する。両ＭＯＳバラクタ１３，１４の
各々のゲートには、入力信号Ｄinの反転信号ＸＤinを与
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にディジタル回路におけるトランジスタの高速
スイッチング技術に関するものである。

【０００２】

【従来の技術】ディジタル半導体集積回路において、ト
ランジスタは、ある信号に呼応してオン・オフするスイ
ッチである。トランジスタの状態を遷移させるために
は、当該トランジスタの寄生容量に蓄積された電荷を放
出させたり、当該トランジスタへ電荷を供給したりする
必要がある。このような電荷の移動には時間がかかる。
特に電源ラインの寄生インダクタンスは、電源からトラ
ンジスタへの瞬時電荷供給の阻害要因となっている。そ
こで、寄生インダクタンスを下げるように集積回路チッ
プ内にバイパスキャパシタを設けることが最近の動きで
ある。

【０００３】

【発明が解決しようとする課題】ところが、ＧＨｚ帯の
信号を取り扱う応用分野では、バイパスキャパシタを設
けてもトランジスタの電荷蓄積に間に合わない。すなわ
ち、電源系の電荷供給能力がチップ全体の周波数特性を
律則している。具体的には、瞬時の電流増大に起因して
電源電圧の低下やグランドレベルの上昇が起こり、瞬時
電流が制限されるのである。

【０００４】本発明の目的は、トランジスタの状態遷移
に必要な電荷を強制的にポンプアップ、ポンプダウンす
る回路を設けることにより、当該トランジスタの高速ス
イッチングを実現することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では能動的な可変容量素子を活用する。これ
により、電荷の積極的なポンプアップ、ポンプダウンは
もちろん、トランジスタ蓄積電荷の再利用をも実現する
ことができる。

【０００６】具体的に説明すると、本発明に係る半導体
集積回路は、ある信号に呼応してオン・オフするように
半導体基板上に形成されたスイッチングデバイスと、前
記信号の電圧レベルに応じた可変の容量を有し、かつ前
記信号の遷移時に前記スイッチングデバイスとの間で電
荷の授受を行うことにより前記スイッチングデバイスの
高速状態遷移を助けるように前記半導体基板上に形成さ
れたバラクタデバイスとを備えた構成を採用したもので
ある。

【０００７】高能率の電荷授受を達成するためには、バ
ラクタデバイスをスイッチングデバイスと隣接する位置
に形成する。バラクタデバイスの容量変化幅は、スイッ
チングデバイスの容量変化幅の１〜２倍であることが好
ましい。スイッチングデバイスに対するバラクタデバイ
スの配設を、半導体集積回路中の高速信号系あるいは入
出力回路に限定してもよい。

【０００８】

【発明の実施の形態】以下、高速信号系のラインドライ
バへの本発明の適用例について、図面を参照しながら説
明する。

【０００９】図１は、本発明に係る半導体集積回路の第
１の基本構成例を示している。図１において、ｐチャネ
ル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１１
とｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジ
スタ）１２とは、信号Ｄinを入力とし、信号Ｄoutを出
力とするＣＭＯＳ構成のラインドライバ１０を構成して
いる。ｐＭＯＳトランジスタ１１のソースと電源Ｖddと
の間にはｐチャネル型ＭＯＳバラクタ（ｐＭＯＳバラク
タ）１３が、ｎＭＯＳトランジスタ１２のソースとグラ
ンドＶssとの間にはｎチャネル型ＭＯＳバラクタ（ｎＭ
ＯＳバラクタ）１４がそれぞれ介在している。両ＭＯＳ
バラクタ１３，１４は、各々ｐＭＯＳトランジスタ１１
及びｎＭＯＳトランジスタ１２と全く同じ寸法構造ない
しは２倍のチャネル面積を有する。両ＭＯＳバラクタ１
３，１４の各々のゲートには、Ｄinの反転信号であるＸ
Ｄinが与えられる。

【００１０】図２は、図１の半導体集積回路の断面構造
を示している。図２において、２０はｐ型半導体基板
（ｐ基板）、２１はｎウェルである。ｐＭＯＳトランジ
スタ１１とｐＭＯＳバラクタ１３とは、ｎウェル２１の
領域において互いに隣接する位置に形成される。一方、
ｎＭＯＳトランジスタ１２とｎＭＯＳバラクタ１４と
は、ｐ基板２０の領域において互いに隣接する位置に形
成される。詳細に説明すると、ｐＭＯＳトランジスタ１
１は、Ｖddに接続されたソース３１と、Ｄoutに接続さ
れたドレイン３２と、Ｄinに接続されたゲート３３と、
ｎウェル２１の電位をＶddに固定するためのベース３４
とを有する。ｐＭＯＳバラクタ１３は、Ｖddに接続され
たソース３５と、同じくＶddに接続されたドレイン３６
と、ＸＤinに接続されたゲート３７とを有する。ｎＭＯ
Ｓトランジスタ１２は、Ｖssに接続されたソース４１
と、Ｄoutに接続されたドレイン４２と、Ｄinに接続さ
れたゲート４３と、ｐ基板２０の電位をＶssに固定する
ためのベース４４とを有する。ｎＭＯＳバラクタ１４
は、Ｖssに接続されたソース４５と、同じくＶssに接続
されたドレイン４６と、ＸＤinに接続されたゲート４７
とを有する。

【００１１】図３（ａ）及び（ｂ）は、図１中のデバイ
ス１１〜１４の各々の容量対電圧特性を示している。こ
こでは、図３（ａ）を参照して、ｐＭＯＳトランジスタ
１１の容量対電圧特性を詳細に説明する。

【００１２】ｐＭＯＳトランジスタ１１の容量Ｃは、そ
のゲート・ソース間電圧Ｖgsに応じて変化する。この変
化は、強反転層範囲、中間反転層範囲、弱反転層範囲、
空乏層範囲及び蓄積層範囲に分けて考えることができ
る。まず、ｐＭＯＳトランジスタ１１のゲートにマイナ
ス電位がかかると、ゲート絶縁膜直下のチャネルは反転
する。ゲート電位と反転層電位との間に電荷が対峙して
容量Ｃoxが形成される（この場合の反転層の電荷はホー
ルである）。反転層の下には空乏層があり、ここでも電
荷が対峙しているため、容量Ｃiが存在する。また、反
転層によるウェル構造の電位分布で容量Ｃbも発生す
る。これらの容量Ｃox、Ｃi及びＣbの合計をｐＭＯＳト
ランジスタ１１の容量Ｃとする。ただし、Ｃoxが支配的
である。ゲート電位の上昇とともにこの状態は弱めら
れ、電荷がどんどん離散していく。つまり、容量Ｃが減
少する。反転層がなくなり、空乏層のみとなった時点で
電荷量が最も少なくなる。更にゲート電位を上昇させる
と、蓄積電荷（この場合、ゲート絶縁膜直下の層では電
子）が貯まる。当然、ホールが貯まっていた時と同じ蓄
積電荷量となり、容量Ｃは増えてＣoxに戻る。このＣox
の値は、Ｃox＝εox・Ｓ／ｔoxである。ここでεoxはゲ
ート絶縁膜の誘電率、Ｓはチャネル面積、ｔoxはゲート
絶縁膜の厚みである。容量Ｃの最小値をＣminとする
と、ゲート電圧の反転（Ｖswing）で、Ｑtran＝２Ｖswi
ng（Ｃox−Ｃmin）の電荷量を電源から注入しなければ
ならない。電荷の反転をさせるため、２倍という係数が
ついている。これはｐＭＯＳトランジスタ１１の出力電
荷とは関係のない、自身を動作させるためのエネルギと
いえる。

【００１３】今、Ｖswing＝０．５Ｖ、Ｃox＝５ｆＦ、
Ｃmin＝２．５ｆＦとし、ゲートに入力される信号Ｄin
の遷移時間（立ち上がり時間又は立ち下がり時間）を２
５ｐｓとすると、Ｑtran＝１．２５ｆＣとなり、Ｉtran
＝５０μＡが２５ｐｓの間流れ、これがｐＭＯＳトラン
ジスタ１１の駆動のために余分に必要となる。信号遷移
のたびにこのエネルギを瞬時に吸収・放出しなければな
らない。ｎＭＯＳトランジスタ１２についても同様であ
る。

【００１４】さて、図３（ａ）によれば、ｐＭＯＳトラ
ンジスタ１１は、ゲート電位がマイナスの方向へ遷移す
る過程（Ｄinの立ち下がり過程）でゲート直下にある蓄
積電子を放出する結果、空乏層が形成される。この時の
ｐＭＯＳトランジスタ１１ではまだチャネルが形成され
ていないため、チャネル領域の蓄積電荷（電子）は図２
に示すとおりｎウェル２１に拡散していく。これはｎウ
ェル２１の電位をＶddよりも下げる働きをする。Ｄinの
反転信号であるＸＤinをゲートに受け取るｐＭＯＳバラ
クタ１３は、図２のように同じｎウェル２１内にまさに
ホールを放出し、会合で電子を吸収することができる。
その後、ｐＭＯＳトランジスタ１１に反転層ができ、ど
んどん容量Ｃが大きくなってホールが必要な時、ｐＭＯ
Ｓバラクタ１３のゲートに入力されているＸＤinはプラ
スの方向へ遷移している時で電子を吸収している。同じ
ｎウェル２１内での電子ホールペアの発生で、この電位
分布の変化を吸収することができる。つまり、ｎウェル
２１内の電位バランスだけで蓄積電荷の操作ができ、高
速対応の特性を持つだけでなく、従来消費されていた蓄
積電荷の再利用という効果も生むことになる。ただし、
ｐＭＯＳトランジスタ１１の容量Ｃの最低値の位置が図
３（ａ）のとおりマイナス側に偏っているため、電荷の
放出と吸収のタイミングが多少ずれることになるが、信
号遷移時間のごく一部での出来事であり、問題は生じな
い。なお、Ｄinの立ち上がり過程は全くこの逆であり、
説明を省略する。

【００１５】ｎＭＯＳトランジスタ１２とｎＭＯＳバラ
クタ１４との間で上記と同様な動作がｐ基板２０の中で
起こることは、図２及び図３（ｂ）に示されている。

【００１６】以上のとおり、図１の構成によれば、Ｄin
に呼応してオン・オフするｐＭＯＳトランジスタ１１に
対してｐＭＯＳバラクタ１３を配設することにより、ｐ
ＭＯＳバラクタ１３は、Ｄinの遷移時にｐＭＯＳトラン
ジスタ１１との間で電荷の授受を行うことによりｐＭＯ
Ｓトランジスタ１１の高速状態遷移を助ける働きをす
る。同様に、Ｄinに呼応してオン・オフするｎＭＯＳト
ランジスタ１２に対してｎＭＯＳバラクタ１４を配設す
ることにより、ｎＭＯＳバラクタ１４は、Ｄinの遷移時
にｎＭＯＳトランジスタ１２との間で電荷の授受を行う
ことによりｎＭＯＳトランジスタ１２の高速状態遷移を
助ける働きをする。

【００１７】図４は、本発明に係る半導体集積回路の第
２の基本構成例を示している。図４において、ｐＭＯＳ
トランジスタ１１とｎＭＯＳトランジスタ１２とは、信
号Ｄinを入力とし、信号Ｄoutを出力とするＣＭＯＳ構
成のラインドライバ１０を構成している。ｐＭＯＳトラ
ンジスタ１１のソースと電源Ｖddとの間にはｎＭＯＳバ
ラクタ１４が、ｎＭＯＳトランジスタ１２のソースとグ
ランドＶssとの間にはｐＭＯＳバラクタ１３がそれぞれ
介在している。両ＭＯＳバラクタ１３，１４の各々のゲ
ートには、Ｄinの反転信号であるＸＤinが与えられる。

【００１８】図５は、図４の半導体集積回路の断面構造
を示している。図５において、２０はｐ基板、２１及び
２２はｎウェルである。ｐＭＯＳトランジスタ１１とｎ
ＭＯＳバラクタ１４とが互いに隣接する位置に、ｎＭＯ
Ｓトランジスタ１２とｐＭＯＳバラクタ１３とが互いに
隣接する位置にそれぞれ形成される。

【００１９】図６（ａ）及び（ｂ）は、図４中のデバイ
ス１１〜１４の各々の容量対電圧特性を示している。

【００２０】図６（ａ）によれば、ｐＭＯＳトランジス
タ１１は、ゲート電位がマイナスの方向へ遷移する過程
（Ｄinの立ち下がり過程）で、図５に示すとおり蓄積電
子をｎウェル２１に放出する。この電子は、ベース３４
のコンタクト電極を通じてｎＭＯＳバラクタ１４に供給
される。ｎＭＯＳバラクタ１４は、ＸＤinに応答して全
く同じタイミングでｐ基板２０にホールを放出してい
る。それぞれが近傍にあるため、この電位はｎＭＯＳバ
ラクタ１４のソース４５とｐ基板２０との接合部で相殺
される。ｐＭＯＳトランジスタ１１のゲート電位が降下
し、反転層ができ、ホールが必要になる時、ｎＭＯＳバ
ラクタ１４はホールを放出している時であり、それぞれ
が同様の経路を通じて流出、流入する。いわゆるポンプ
アップという状態となり、ホールがｐＭＯＳトランジス
タ１１のチャネル領域に注入される。ｎＭＯＳトランジ
スタ１２とｐＭＯＳバラクタ１３との間で上記と同様な
動作が起こることは、図５及び図６（ｂ）に示されてい
る。

【００２１】以上のとおり、図４の構成によれば、Ｄin
に呼応してオン・オフするｐＭＯＳトランジスタ１１に
対してｎＭＯＳバラクタ１４を配設することにより、ｎ
ＭＯＳバラクタ１４は、Ｄinの遷移時にｐＭＯＳトラン
ジスタ１１との間で電荷の授受を行うことによりｐＭＯ
Ｓトランジスタ１１の高速状態遷移を助ける働きをす
る。同様に、Ｄinに呼応してオン・オフするｎＭＯＳト
ランジスタ１２に対してｐＭＯＳバラクタ１３を配設す
ることにより、ｐＭＯＳバラクタ１３は、Ｄinの遷移時
にｎＭＯＳトランジスタ１２との間で電荷の授受を行う
ことによりｎＭＯＳトランジスタ１２の高速状態遷移を
助ける働きをする。

【００２２】なお、上記の各例はエンハンスメント型の
ＭＯＳバラクタ１３，１４を採用したものであったが、
ＭＯＳトランジスタとＭＯＳバラクタとの組み合わせ
は、反転信号ＸＤinを採用する限りにおいていろいろな
構成が取れる。例えば、ｐＭＯＳトランジスタ１１に対
してディプレッション型のｎＭＯＳバラクタ１４を、ｎ
ＭＯＳトランジスタ１２に対してディプレッション型の
ｐＭＯＳバラクタ１３をそれぞれ配設することもでき
る。ｎチャネル型デバイスの高速性を利用して、ｐＭＯ
Ｓトランジスタ１１に対してディプレッション型のｎＭ
ＯＳバラクタ、ｎＭＯＳトランジスタ１２に対してエン
ハンスメント型のｎＭＯＳバラクタという組み合わせで
もよい。

【００２３】図６（ｃ）は、ｎＭＯＳトランジスタ１２
に対してディプレッション型のｐＭＯＳバラクタ１３を
配設した例を示している。図６（ｃ）によれば、ディプ
レッション型ｐＭＯＳバラクタ１３の採用によりポンプ
アップ、ポンプダウンのタイミングを自由に制御するこ
とができるが、チャネル形成電荷は蓄積電荷という考え
方（それ自身が中性）でないため、図６（ｃ）のように
この部分の容量が小さく、ｎＭＯＳトランジスタ１２の
ゲート下における蓄積電荷のｐ基板２０への拡散による
電位変化の補償が取れないことになる。しかしながら、
反転層形成電荷の方が大きい場合が多く、この構造でも
反転層の電荷のポンプアップ、ポンプダウンをタイミン
グ良くできる。また、ｐＭＯＳバラクタ１３の容量を少
し大きくしておけば、全体の変位電荷量をカバーするこ
とができる。

【００２４】図７は、本発明に係る半導体集積回路の第
３の基本構成例を示している。図７において、ｐＭＯＳ
トランジスタ１１とｎＭＯＳトランジスタ１２とは、信
号Ｄinを入力とし、信号Ｄoutを出力とするＣＭＯＳ構
成のラインドライバ１０を構成している。ｐＭＯＳトラ
ンジスタ１１のソースとＤinとの間には第１のｐｎ接合
型バラクタ１５が、ｎＭＯＳトランジスタ１２のソース
とＤinとの間には第２のｐｎ接合型バラクタ１６がそれ
ぞれ介在している。両ｐｎ接合型バラクタ１５，１６の
容量変化幅は、ｐＭＯＳトランジスタ１１及びｎＭＯＳ
トランジスタ１２の各々の容量変化幅の１〜２倍に設定
されている。

【００２５】図８は、図７の半導体集積回路の断面構造
を示している。ｐＭＯＳトランジスタ１１と第１のｐｎ
接合型バラクタ１５とは、ｎウェル２１の領域において
互いに隣接する位置に形成される。一方、ｎＭＯＳトラ
ンジスタ１２と第２のｐｎ接合型バラクタ１６とは、ｐ
基板２０の領域において互いに隣接する位置に形成され
る。詳細に説明すると、第１のｐｎ接合型バラクタ１５
は、Ｄinに接続されたｐ型領域５１と、ｎウェル２１の
一部からなるｎ領域と、Ｖddに接続されたｐ型領域５２
とで構成されている。第２のｐｎ接合型バラクタ１６
は、Ｄinに接続されたｎ型領域６１と、ｐ基板２０の一
部からなるｐ領域と、Ｖssに接続されたｎ型領域６２と
で構成されている。

【００２６】図９は、図７中の各バラクタダイオードの
電流対電圧特性及び容量対電圧特性を示している。周知
のように、ｐｎ接合はその空乏層の電圧Ｖによる深さの
変化で接合容量Ｃが図９のように変化する。図７の構成
は、これを積極的に利用したものであって、反転信号Ｘ
Ｄinは不要である。

【００２７】図８によれば、ｐＭＯＳトランジスタ１１
は、Ｄinの立ち下がり過程で電子を放出する。第１のｐ
ｎ接合型バラクタ１５において同じＤinが入力されてい
るｐ型領域５１は空乏層の広がる方向となり、捕捉して
いたホールを放出する。ｎウェル２１内でこれらの電荷
が相殺される結果、ｐＭＯＳトランジスタ１１の遷移を
助ける。一方、ｎＭＯＳトランジスタ１２が電子を放出
している時、第２のｐｎ接合型バラクタ１６においてＤ
inが入力されているｎ型領域６１は空乏層が浅くなる時
（容量が増える時）であり、放出された電子を捕捉す
る。なお、Ｄinの立ち上がり過程は全くこの逆であり、
説明を省略する。

【００２８】以上のとおり、図７の構成によれば、Ｄin
に呼応してオン・オフするｐＭＯＳトランジスタ１１に
対してｐｎ接合型バラクタ１５を配設することにより、
ｐｎ接合型バラクタ１５は、Ｄinの遷移時にｐＭＯＳト
ランジスタ１１との間で電荷の授受を行うことによりｐ
ＭＯＳトランジスタ１１の高速状態遷移を助ける働きを
する。同様に、Ｄinに呼応してオン・オフするｎＭＯＳ
トランジスタ１２に対してｐｎ接合型バラクタ１６を配
設することにより、ｐｎ接合型バラクタ１６は、Ｄinの
遷移時にｎＭＯＳトランジスタ１２との間で電荷の授受
を行うことによりｎＭＯＳトランジスタ１２の高速状態
遷移を助ける働きをする。

【００２９】図１０は、本発明に係る半導体集積回路の
第４の基本構成例を示している。図１０において、ｎｐ
ｎトランジスタ１７とｐｎｐトランジスタ１８とは、信
号Ｄinを入力とし、信号Ｄoutを出力とする相補構成の
ラインドライバ１０を構成している。ｎｐｎトランジス
タ１７のコレクタとＤinとの間には第１のｐｎ接合型バ
ラクタ１５が、ｐｎｐトランジスタ１８のコレクタとＤ
inとの間には第２のｐｎ接合型バラクタ１６がそれぞれ
介在している。両ｐｎ接合型バラクタ１５，１６の容量
変化幅は、両バイポーラトランジスタ１７，１８の各々
の接合容量変化幅の１〜２倍に設定されている。

【００３０】図１１は、図１０の半導体集積回路の断面
構造を示している。ｎｐｎトランジスタ１７と第１のｐ
ｎ接合型バラクタ１５とは、ｎウェル２１の領域におい
て互いに隣接する位置に形成される。一方、ｐｎｐトラ
ンジスタ１８と第２のｐｎ接合型バラクタ１６とは、ｐ
基板２０の領域において互いに隣接する位置に形成され
る。詳細に説明すると、ｎｐｎトランジスタ１７は、Ｖ
ddに接続されたコレクタ７１と、Ｄinに接続されたベー
ス７２と、Ｄoutに接続されたエミッタ７３とを有す
る。ｐｎｐトランジスタ１８は、Ｖssに接続されたコレ
クタ８１と、Ｄinに接続されたベース８２と、Ｄoutに
接続されたエミッタ８３とを有する。

【００３１】第１及び第２のｐｎ接合型バラクタ１５，
１６は、両バイポーラトランジスタ１７，１８の一番大
きな容量を持つベース・コレクタ間の蓄積電荷に対応す
るバラクタとして機能する。つまり、図１０の構成によ
れば、Ｄinに呼応してオン・オフするｎｐｎトランジス
タ１７に対してｐｎ接合型バラクタ１５を配設すること
により、ｐｎ接合型バラクタ１５は、Ｄinの遷移時にｎ
ｐｎトランジスタ１７との間で電荷の授受を行うことに
よりｎｐｎトランジスタ１７の高速状態遷移を助ける働
きをする。同様に、Ｄinに呼応してオン・オフするｐｎ
ｐトランジスタ１８に対してｐｎ接合型バラクタ１６を
配設することにより、ｐｎ接合型バラクタ１６は、Ｄin
の遷移時にｐｎｐトランジスタ１８との間で電荷の授受
を行うことによりｐｎｐトランジスタ１８の高速状態遷
移を助ける働きをする。

【００３２】図１２は、上記本発明に係る半導体集積回
路の電源及びドライバビリティの説明図である。図１２
によれば、図１、図４、図７又は図１０のラインドライ
バ１０が信号ライン９０を駆動する。９１はレシーバ負
荷を、９２は信号ライン９０と全ての隣接配線との間の
電磁結合による損失を表している。ドライバ１０の電源
Ｖdd及びグランドＶssは、電源ライン９３に接続されて
いる。９４は元電源を、９５は電源ライン９３と全ての
隣接配線との間の電磁結合による損失を表している。電
源電流が直流的であれば、電源ライン９３の電磁結合は
なくなり、損失はなくなる。信号ライン９０も同様であ
る。ドライバ１０は、レシーバ負荷９１を許容時間内で
駆動できるエネルギ（電荷量）を送信できればよい。

【００３３】このような損失を有するライン９０，９３
は途中で漏洩のある水道のパイプに見立てることができ
る。ドライバ１０はそのバルブであると考えられる。ド
ライバ・レシーバ間のパイプの太さに比べてバルブ直前
のパイプの太さ（元電源９４の直近のパイプより漏洩で
細くなっている。）が太ければ、全く問題がなく、水を
必要量だけドライバ１０より供給できる。この関係を保
つ以上、バイパスコンデンサは不要である。

【００３４】しかし、トランジスタ蓄積電荷に起因した
容量成分の反転には瞬時電流が必要であり、損失を有す
る電源ライン９３では遠い元電源９４からエネルギを瞬
時にドライバ１０へ供給できないため、従来はバイパス
コンデンサを電源ライン９３のできるだけドライバ１０
に近いところに挿入していることは前述のとおりであ
る。ところが、本発明のバラクタによる補償を採用すれ
ば、電源ライン９３のパイプの太さ、すなわち電源ライ
ン９３の特性インピーダンスが、信号ライン９０の特性
インピーダンスより小さければ問題がない。ただし、不
幸なことに損失容量がトランジスタの蓄積電荷と同じ作
用をすることがあるので、やはり電源ライン９３のあち
こちにバイパスコンデンサを挿入して、電源パイプの補
強をしなければならない。

【００３５】論理回路やメモリ回路は高速処理のため、
リンギング防止回路（抵抗挿入など）、プルアップ・プ
ルダウン回路、プッシュプル回路、スリューレート制御
回路、ＰＬＬ回路などいろいろな回路が付属している
が、本発明のバラクタを挿入することで、上記付加的な
回路はほぼ全廃できる効果を持つものであり、バラクタ
の挿入によるチップ面積の増大を相殺することが可能で
ある。

【００３６】上記各断面構造図から見てわかるように、
プロセスステップの増加はほとんどないという利点もあ
る。また、相補的でない構成の半導体集積回路でも、ト
ランジスタ、ダイオード、接合型容量、チャネル型抵
抗、チャネル型容量が存在する限りにおいて本発明が有
効であることは言うまでもない。更に言うならば、シリ
コントランジスタ以外の化合物トランジスタでも本発明
が有効であることは、本発明の原理から類推できること
である。

【００３７】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、信号遷移時にスイッチングデバイスとの間で電荷の
授受を行うことにより当該スイッチングデバイスの高速
状態遷移を助けるバラクタデバイスを採用することで、
１００ＧＨｚ帯の信号をも取り扱える半導体集積回路を
実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の基本構成
例を示す回路図である。

【図２】図１の半導体集積回路の断面構造図である。

【図３】（ａ）及び（ｂ）は図１中の各デバイスの容量
対電圧特性を示す図である。

【図４】本発明に係る半導体集積回路の第２の基本構成
例を示す回路図である。

【図５】図４の半導体集積回路の断面構造図である。

【図６】（ａ）及び（ｂ）は図４中の各デバイスの容量
対電圧特性を、（ｃ）は図４中のｐチャネル型ＭＯＳバ
ラクタの他の容量対電圧特性をそれぞれ示す図である。

【図７】本発明に係る半導体集積回路の第３の基本構成
例を示す回路図である。

【図８】図７の半導体集積回路の断面構造図である。

【図９】図７中の各バラクタダイオードの電流対電圧特
性及び容量対電圧特性を示す図である。

【図１０】本発明に係る半導体集積回路の第４の基本構
成例を示す回路図である。

【図１１】図１０の半導体集積回路の断面構造図であ
る。

【図１２】本発明に係る半導体集積回路の電源及びドラ
イバビリティの説明図である。

【符号の説明】

１０ ラインドライバ １１ ｐチャネル型ＭＯＳトランジスタ １２ ｎチャネル型ＭＯＳトランジスタ １３ ｐチャネル型ＭＯＳバラクタ １４ ｎチャネル型ＭＯＳバラクタ １５，１６ ｐｎ接合型バラクタ １７ ｎｐｎトランジスタ １８ ｐｎｐトランジスタ ２０ ｐ型半導体基板 ２１，２２ ｎウェル ９０ 信号ライン ９３ 電源ライン

───────────────────────────────────────────────────── フロントページの続き (71)出願人 000000295 沖電気工業株式会社 東京都港区虎ノ門１丁目７番12号 (71)出願人 000001889 三洋電機株式会社 大阪府守口市京阪本通２丁目５番５号 (71)出願人 000005049 シャープ株式会社 大阪府大阪市阿倍野区長池町22番22号 (71)出願人 000002185 ソニー株式会社 東京都品川区北品川６丁目７番35号 (71)出願人 000003078 株式会社東芝 東京都港区芝浦一丁目１番１号 (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (71)出願人 000005108 株式会社日立製作所 東京都千代田区神田駿河台四丁目６番地 (71)出願人 000005223 富士通株式会社 神奈川県川崎市中原区上小田中４丁目１番 １号 (71)出願人 000006013 三菱電機株式会社 東京都千代田区丸の内二丁目２番３号 (71)出願人 000116024 ローム株式会社 京都府京都市右京区西院溝崎町21番地 (72)発明者 大塚 寛治 東京都東大和市湖畔２−1074−38 (72)発明者 宇佐美 保 東京都国分寺市西町２−38−４ Ｆターム(参考） 5F038 AV01 AV05 AV06 BG03 BG05 CA02 DF02 DF17 EZ20

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ある信号に呼応してオン・オフするよう
   に半導体基板上に形成されたスイッチングデバイスと、 前記信号の電圧レベルに応じた可変の容量を有し、かつ
   前記信号の遷移時に前記スイッチングデバイスとの間で
   電荷の授受を行うことにより前記スイッチングデバイス
   の高速状態遷移を助けるように前記半導体基板上に形成
   されたバラクタデバイスとを備えたことを特徴とする半
   導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記バラクタデバイスは前記スイッチングデバイスと隣
   接する位置に形成されたことを特徴とする半導体集積回
   路。
3. 【請求項３】 請求項１記載の半導体集積回路におい
   て、 前記バラクタデバイスの容量変化幅は前記スイッチング
   デバイスの容量変化幅の１〜２倍であることを特徴とす
   る半導体集積回路。
4. 【請求項４】 請求項１記載の半導体集積回路におい
   て、 前記スイッチングデバイスに対する前記バラクタデバイ
   スの配設が高速信号系に限定されたことを特徴とする半
   導体集積回路。
5. 【請求項５】 請求項１記載の半導体集積回路におい
   て、 前記スイッチングデバイスに対する前記バラクタデバイ
   スの配設が入出力回路に限定されたことを特徴とする半
   導体集積回路。
6. 【請求項６】 請求項１記載の半導体集積回路におい
   て、 前記スイッチングデバイスはＭＯＳトランジスタである
   ことを特徴とする半導体集積回路。
7. 【請求項７】 請求項６記載の半導体集積回路におい
   て、 前記バラクタデバイスはＭＯＳバラクタであることを特
   徴とする半導体集積回路。
8. 【請求項８】 請求項７記載の半導体集積回路におい
   て、 前記ＭＯＳバラクタはエンハンスメント型であることを
   特徴とする半導体集積回路。
9. 【請求項９】 請求項７記載の半導体集積回路におい
   て、 前記ＭＯＳバラクタはディプレッション型であることを
   特徴とする半導体集積回路。
10. 【請求項１０】 請求項６記載の半導体集積回路におい
    て、 前記バラクタデバイスはｐｎ接合型バラクタであること
    を特徴とする半導体集積回路。
11. 【請求項１１】 請求項１記載の半導体集積回路におい
    て、 前記スイッチングデバイスはｐチャネル型ＭＯＳトラン
    ジスタであり、かつ前記バラクタデバイスはｐチャネル
    型ＭＯＳバラクタであることを特徴とする半導体集積回
    路。
12. 【請求項１２】 請求項１記載の半導体集積回路におい
    て、 前記スイッチングデバイスはｎチャネル型ＭＯＳトラン
    ジスタであり、かつ前記バラクタデバイスはｎチャネル
    型ＭＯＳバラクタであることを特徴とする半導体集積回
    路。
13. 【請求項１３】 請求項１記載の半導体集積回路におい
    て、 前記スイッチングデバイスはバイポーラトランジスタで
    あり、かつ前記バラクタデバイスはｐｎ接合型バラクタ
    であることを特徴とする半導体集積回路。