JP2002099585A - テストモデル生成装置とテストモデル生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、簡単な操作だけで、テスト条件
に応じたテストモデルを生成することができ、回路設計
時の効率化が図れる。 【解決手段】 この発明は、テスト対象とするハードウ
ェア記述言語で記述された回路と、上記回路のテスト条
件が指定されると、上記回路の記述内容と上記テスト条
件とに基づいて、上記回路をテストするテストモデルを
生成するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、ＶＨＤ
Ｌ(VHSIC(very High Speed Integrated Circuits) Hard
ware Description Language)を使用して記述されたＬＳ
Ｉなどの回路に対する検証用のモデルを生成するテスト
モデル生成装置とテストモデル生成方法に関する。

【０００２】

【従来の技術】従来、ＶＨＤＬを用いて記述されたＬＳ
Ｉなどの回路の検証は、テストする条件を考慮して作成
されるテストモデル（検証用記述）により行われてい
る。上記テストモデルは、ＶＨＤＬを用いて記述され
る。上記テストモデルは、検証対象となる回路の記述
と、テストする条件とに基づいて人手により作成されて
いる。上記テストモデルにより回路をテストする条件に
は、回路に入力させるテストパターンの入力方法、ある
いは出力結果と期待値との比較方法などがある。上記テ
ストパターンの入力方法では、テキストファイルからテ
ストパターンを入力するか、パターン発生回路により発
生されたテストパターンを入力するかなどの条件があ
る。

【０００３】上記のようなテストモデルによる回路の検
証では、種々の条件を変更させて回路をテストしたい場
合がある。

【０００４】例えば、複写機などの画像処理装置に利用
される画像処理用のＬＳＩのテストでは、画像データの
入出力用のリセット信号やクロック信号、画像データの
主走査画素数や副走査ライン数など、一部のデータのみ
を変更したい場合がある。このように、一部の情報のみ
を変更する場合であっても、回路を検証するためのテス
トモデルは、毎回、人間が作成しなければならない。

【０００５】上記のように、回路のテストする場合、一
部のデータを変更するだけであっても、人間がテストモ
デルの全てを作成しなければならないため、回路設計作
業の効率を向上させるのに大きな障害となっている。

【０００６】

【発明が解決しようとする課題】上記したように、一部
のデータを変更するだけであっても、人間が検証用記述
を全てを作成しなければならないため、回路設計作業の
効率を向上させるのに大きな障害となっているという問
題点を解決するものである。すなわち、この発明は、回
路のテストモデルを簡単な操作で自動生成し、回路設計
における作業の効率を向上させることができるテストモ
デル生成装置とテストモデル生成方法を提供することを
目的とする。

【０００７】

【課題を解決するための手段】この発明のテストモデル
生成装置は、テスト対象とするハードウェア記述言語で
記述された回路の指定、および上記回路のテスト条件の
指定が入力される操作部と、上記操作部で指定されたテ
スト対象の回路の記述内容と上記操作部で指定されたテ
スト条件とに基づいて、上記回路をテストするテストモ
デルを生成する生成部とから構成されている。

【０００８】この発明のテストモデル生成方法は、テス
ト対象とするハードウェア記述言語で記述された回路が
指定される第１のステップと、この第１のステップによ
り指定された回路のテスト条件が指定される第２のステ
ップと、上記第１のステップにより指定された回路の記
述内容と上記第２のステップにより指定された回路のテ
スト条件とに基づいて、上記回路をテストするテストモ
デルを生成する第３のステップとを有する。

【０００９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１０】図１は、この発明のテストモデル生成装置
としての回路の検証用記述（テストモデル）を生成する
生成装置１の概略構成を示すブロック図である。

【００１１】上記生成装置１で生成されるテストモデル
は、ＶＨＤＬ(VHSIC(very High Speed Integrated Circ
uits) Hardware Description Language)で記述される。
このテストモデルは、テスト対象となるＬＳＩなどの回
路のＶＨＤＬによる記述内容とテストする条件に基づい
て生成される。

【００１２】回路をテストする条件には、テストパター
ンの入力方法やテスト結果の期待値との比較方法などが
ある。上記テストパターンとは、対象の回路に入力させ
るテスト用の信号（パターン）である。このテストパタ
ーンは、例えば、テキストデータやテスト対象の回路内
で生成される内部パターンで与えられる。

【００１３】図１に示すように、生成装置１は、制御部
２、表示部３、操作部４、記憶部５、テストモデル生成
部６、入出力部７などを有している。

【００１４】上記制御部２は、生成装置１全体を制御す
るものである。上記表示部３は、ディスプレイ装置など
で構成される。この表示部３には、操作案内などが表示
される。上記操作部４は、キーボードやマウスなどで構
成される。この操作部４では、上記表示部３の操作案内
に応じて、テスト対象のファイルやテストモデルを生成
する際の種々の条件が指定される。

【００１５】例えば、上記操作部４では、検証の対象と
なるＶＨＤＬで記述された回路のファイルが指定され
る。上記操作部４では、対象の回路に入力するテスト用
の画像データなどのテストパターンの入力方法が指定さ
れる。上記操作部４では、入力されるテストパターンに
対する出力結果と期待値との比較方法が指定される。上
記操作部４では、テストパターンのリセット信号、ある
いはクロック信号が指定される。また、テストパターン
がスキャナなどの画像読取装置で読み取った画像データ
を想定する場合、上記操作部４では、画像データの主走
査の画素数、あるいは副走査のライン数などが指定され
る。

【００１６】上記表示部３と上記操作部４とにより、回
路をテストする際のテスト条件は、対話形成で指定され
るようになっている。上記記憶部５には、種々の制御プ
ログラムや種々のデータが記憶される。上記記憶部５に
は、ＶＨＤＬで記述された回路のファイル、テストパタ
ーンとしてのテキストデータのファイル、上記テストモ
デル生成部６で自動生成される検証用記述（テストモデ
ル）のファイルなどが記憶される。

【００１７】上記記憶部５は、上記回路のＶＨＤＬファ
イルが記憶される第１の記憶領域５ａ、テキストデータ
のファイルが記憶される第２の記憶領域５ｂ、テストモ
デルのＶＨＤＬファイルが記憶される第３の記憶領域５
ｃなどを有している。

【００１８】上記テストモデル生成部６は、回路のＶＨ
ＤＬによる記述やテストパターンなどに基づいてＶＨＤ
Ｌで記述されるテストモデルを生成する。上記テストモ
デル生成部６は、ｓｉｇｎａｌ生成部（第１の生成部）
６ａ、ｃｏｍｐｏｎｅｎｔ及びｐｏｒｔ ｍａｐ生成部
（第２の生成部）６ｂ、およびｐｒｏｃｅｓｓ生成部
（第３の生成部）６ｃなどを有している。

【００１９】上記入出力部７は、外部機器などとのデー
タの入出力を行う。例えば、テストパターンとしてのテ
キストデータを外部から受入れる場合、入出力部７を介
してテキストデータが入力される。

【００２０】図２、図３及び図４は、ＶＨＤＬによるテ
ストモデルを自動生成する際のフローチャートである。
ここでは、検証対象とする回路が画像処理用のＬＳＩで
ある場合について説明する。

【００２１】まず、ユーザは、操作部４により検証用記
述の自動生成プログラムの実行を指示する（ステップＳ
１）。すると、表示部３には、「ＶＨＤＬでテストモデ
ル生成対象ファイルを指定して下さい。」という旨の操
作案内が表示される（ステップＳ２）。

【００２２】この操作案内に従って、ユーザが検証の対
象となるＬＳＩのＶＨＤＬにより記述されたファイルの
ファイル名を操作部４により入力する（ステップＳ
３）。この際、ファイルが特定のディレクトリに記憶さ
れている場合、ユーザは、操作部４によりファイルが存
在するディレクトリのパスを指定する。また、ファイル
がカレントディレクトリに存在する場合、パスは指定さ
れない。

【００２３】ファイル名が入力されると、制御部２は、
指定されたパスでファイルをサーチする（ステップＳ
４）。このファイルサーチによりファイルが存在しなか
った場合（ステップＳ４、ＮＯ）、制御部２は、表示部
３に「ファイルがありません。」と案内表示し（ステッ
プＳ５）、上記ステップＳ２へ戻る。また、ファイルが
発見された場合、制御部２は、回路をテストする際のテ
スト条件を設定するためのメニュー画面を表示部３上に
表示する。

【００２４】このメニュー画面は、接続の有無の指定、
入力信号としてテキストＩＯを使用するかの指定、入力
信号として内部パターンを発生させる指定、期待値の比
較と結果の出力を行うかの指定、などの各項目に対応し
て番号を案内する画面となっている。

【００２５】このメニュー画面に従って、何れかの項目
に対応する番号がキー入力された場合、制御部２は、キ
ー入力された番号が有効か無効かを判断する。この判断
によりキー入力された番号が無効であると判断した場
合、制御部２は、上記ステップＳ６へ戻る。

【００２６】上記判断によりキー入力された番号が有効
であると判断した場合、制御部２は、表示部３に「リセ
ット信号とリセット時の論理を入力して下さい。」とい
う案内画面を表示する（ステップＳ９）。

【００２７】この案内画面に従って、ユーザは、操作部
４によりリセット信号名とリセット時の論理を入力する
（ステップＳ１０）。制御部２は、ユーザにより入力さ
れたリセット信号名とリセット時の論理が有効なもので
あるか無効なものであるかをチェックする（ステップＳ
１１）。このチェックにより入力されたリセット信号名
とリセット時の論理が無効なものであると判断した場合
（ステップＳ１１、ＮＧ）、制御部２は、上記ステップ
Ｓ９へ戻り、リセット信号名とリセット時の論理の入力
案内を行う。

【００２８】また、入力されたリセット信号とリセット
時の論理とが有効なものであると判断した場合（ステッ
プＳ１１、ＯＫ）、制御部２は、表示部３に「クロック
信号名を入力して下さい。」という案内を表示する（ス
テップＳ１２）。

【００２９】この案内画面に従って、ユーザは、操作部
４によりクロック信号名を入力する（ステップＳ１
３）。制御部２は、ユーザにより入力されたクロック信
号名が有効なものであるか無効なものであるかをチェッ
クする（ステップＳ１４）。このチェックにより入力さ
れたクロック信号名が無効なものであると判断した場合
（ステップＳ１４、ＮＧ）、制御部２は、上記ステップ
Ｓ１２へ戻り、クロック信号名の入力案内を行う。

【００３０】また、入力されたクロック信号名が有効な
ものであると判断した場合（ステップＳ１４、ＯＫ）、
制御部２は、表示部３に「副走査方向信号名とライン数
を入力して下さい。」という案内を表示する（ステップ
Ｓ１５）。

【００３１】この案内画面に従って、ユーザは、操作部
４により副走査方向信号名とライン数を入力する（ステ
ップＳ１６）。制御部２は、ユーザにより入力された副
走査方向信号名とライン数とが有効なものであるか無効
なものであるかをチェックする（ステップＳ１７）。こ
のチェックにより入力された副走査方向信号名あるいは
ライン数が無効なものであると判断した場合（ステップ
Ｓ１７、ＮＧ）、制御部２は、上記ステップＳ１６へ戻
り、副走査方向信号名とライン数との入力案内を行う。

【００３２】また、入力された副走査方向信号名とライ
ン数とが有効なものであると判断した場合（ステップＳ
１７、ＯＫ）、制御部２は、表示部３に「主走査方向信
号名と画素数を入力して下さい。」という案内を表示す
る（ステップＳ１８）。

【００３３】この案内画面に従って、ユーザは、操作部
４により主走査方向信号名と画素数とを入力する（ステ
ップＳ１９）。制御部２は、ユーザにより入力された主
走査方向信号名と画素数とが有効なものであるか無効な
ものであるかをチェックする（ステップＳ２０）。この
チェックにより入力された主走査方向信号名あるいは画
素数が無効なものであると判断した場合（ステップＳ２
０、ＮＧ）、制御部２は、上記ステップＳ１８へ戻り、
主走査方向信号名と画素数との入力案内を行う。

【００３４】また、入力された主走査方向信号名と画素
数とが有効なものであると判断した場合（ステップＳ２
０、ＯＫ）、制御部２は、上記ステップＳ３で指定され
たファイルを記憶部５の第１の記憶領域５ａから読み出
し、検証対象のＬＳＩの記述内容のチェックを行う（ス
テップＳ２１）。

【００３５】検証対象のＬＳＩの記述内容のチェックが
終了すると（ステップＳ２２、ＹＥＳ）、制御部２は、
記述内容のチェック結果として記入漏れがある場合（ス
テップＳ２３、ＮＧ）、記入漏れの内容を表示部３に表
示する（ステップＳ２４）。この際、制御部２は、記入
漏れが記述の何行目がを判別し、記入漏れの行数を表示
部３に案内表示する（ステップＳ２４）。例えば、Ｘ行
目に記入漏れが判断された場合、表示部３には、「Ｘ行
目に記入漏れがあります。」という案内表示が表示され
る。

【００３６】制御部２は、記述内容のチェックで記入漏
れがなかった場合（ステップＳ２３、ＯＫ）、あるい
は、表示部３に記入漏れの内容を案内表示した場合、テ
ストモデル生成部６によりテストモデルの自動生成を行
う（ステップＳ２５）。このテストモデル生成部６によ
り生成されるテストモデルは、検証対象のＬＳＩの記述
と、上記各ステップでユーザが指定した条件とに基づい
て生成される。

【００３７】制御部２は、テストモデルが生成される
と、記憶部５の第３の記憶領域５ｃにテストモデルのＶ
ＨＤＬで記述されたファイル（ＶＨＤＬファイル）を記
憶する。この際、上記ステップＳ２１の記述チェックに
おいて、記入漏れがあった場合、記入漏れの記録がテス
トモデルのＶＨＤＬファイルとともに記憶される（ステ
ップＳ２６）。

【００３８】上記のように、ユーザが、表示部と操作部
とを用いて対話形式で、検証対象のファイルを指定する
とともに、テストモデルの条件としてテストパターンの
入力方法、期待値の比較と結果の出力方法を指定する。
これらが指定されると、生成装置が、検証対象のファイ
ルに基づいて、指定された条件に応じたテストモデルを
自動生成する。

【００３９】これにより、ユーザは、簡単な対話形式で
条件を指定するだけで、テストモデルを得ることがで
き、回路設計の効率化が期待できる。

【００４０】また、ユーザがテストモデルを生成する際
の条件として、テストパターンのリセット信号、クロッ
ク信号、主走査の画素数、副走査のライン数などを対話
形成で指定する。これらの条件に基づいてテストパター
ンを生成し、このテストパターンを用いてテストモデル
を自動生成する。

【００４１】これにより、ユーザは、簡単な対話形式で
一部の条件だけを変更したテストパターン生成でき、そ
の生成されたテストパターンを入力させるテストモデル
を自動生成でき、回路設計における効率化が期待でき
る。

【００４２】また、上記のように指定可能な条件より
も、更に、詳細な条件のテストモデルを生成したい場
合、ユーザは、指定可能な範囲の条件で自動生成したテ
ストモデルの一部に手を加えるだけで、所望のテストモ
デルをすぐに得ることができる。

【００４３】次に、検証対象となる回路のＶＨＤＬによ
る記述について説明する。

【００４４】図５〜図８は、検証対象となる回路の一例
としてのＬＳＩのＶＨＤＬ記述を示す図である。図５〜
図８に示す例では、１５３行でＬＳＩの内容が記述され
ている。この記述のうち１５行目から３０行目までの記
述がテストモデルの生成に必要な情報である。この１５
行目から３０行目までの記述は、検証対象のＬＳＩのポ
ートに関する情報を示している。

【００４５】なお、図５〜図８、および後述する図１１
〜図２０においてＶＨＤＬにより記述されている内容
で、「――＝＝」という記号は、以下がコメントである
ことを示している。すなわち、この「――＝＝」に続く
記述は、ＶＨＤＬの記述に関する説明である。

【００４６】次に、上記ステップＳ２１で実行される検
証対象の回路の記述内容のチェック（記述チェック）の
処理について説明する。図９は、記述チェックの処理を
説明するためのフローチャートである。この記述チェッ
クの処理は、例えば、図５〜図８に示す回路では、１５
行目から３０行目までの記述されているＰＯＲＴに関す
る情報の記述内容をチェックする。この１５行目から３
０行目に記載されているＰＯＲＴに関する情報は、テス
トモデルの生成において必要な情報となる。

【００４７】制御部２は、記述チェックを行う場合、ま
ず、制御部２の内部メモリ（図示しない）によりCOUNTF
LAGA＝onとし、検証対象のＬＳＩの記述の先頭の行から
順にチェックして行く（ステップＳ３０）。制御部２
は、各行に対してＰＯＲＴ信号の検出を行う（ステップ
Ｓ３１）。

【００４８】これによりＰＯＲＴ信号の記述が検出され
た場合（ステップＳ３２、ＹＥＳ）、制御部２は、検出
したＰＯＲＴ信号の記述に対応するコメントの有無をチ
ェックする（ステップＳ３３）。

【００４９】このチェックによりコメントの無しを判断
した場合（ステップＳ３３、無し）、制御部２は、例え
ば、「ｔｂ＿＊＊＊．ｌｏｇ」に行番号とメッセージを
追加する（ステップＳ３４）。これにより、コメントが
無いＰＯＲＴ信号をユーザに報知できるようになる。

【００５０】また、コメントの有りを判断した場合（ス
テップＳ３３、有り）、あるいはコメント無しの行に対
する処理が終了した場合、制御部２は、COUNTFLAGA＝ｏ
ｎのままとして、上記ステップＳ３０へリターンする
（ステップＳ３６）。

【００５１】また、上記ステップＳ３１で各行から順次
ＰＯＲＴ信号を検出している際に、次の行からＰＯＲＴ
信号が検出されなくなった場合（ステップＳ３２、Ｎ
Ｏ）、制御部２は、COUNTFLAGA＝Offに変更し、処理を
終了する。この際、制御部２は、最初にＰＯＲＴ信号を
検出した行からCOUNTFLAGA＝Offに変更した直前の行ま
でをＰＯＲＴ信号の記載エリアとして判別する。

【００５２】なお、ここでは、ＰＯＲＴ信号にコメント
が有る場合を想定している。ＰＯＲＴ信号にコメントが
無くても良い場合、上記ステップ３３およびステップＳ
３４は省略される。上記ステップ３３およびステップＳ
３４が省略された場合、上記ステップＳ３２でＰＯＲＴ
信号が検出されると、上記ステップＳ３６へ進む。

【００５３】上記のようにＰＯＲＴ信号を検出して記述
内容をチェックすることにより、コメントの記入漏れを
判別できるとともに、ＬＳＩのＶＨＤＬ記述におけるＰ
ＯＲＴ信号の記載エリアが判断できる。

【００５４】次に、テストモデルの自動生成処理につい
て説明する。

【００５５】図１０は、テストモデルの自動生成処理の
概略を説明するためのフローチャートである。すなわ
ち、制御部２がＬＳＩの記述内容のチェックを終了する
と、テストモデル生成部６は、テストモデルの生成を開
始する。

【００５６】まず、テストモデル生成部６は、ＬＳＩの
ＶＨＤＬによる記述に基づいてテストモデルのヘッダ部
及びデフォルトライブラリ部を生成する。この際、ヘッ
ダ部には、ＬＳＩの記述に基づいて設計者、作成日付な
どの情報が自動挿入され、デフォルトライブラリ部に
は、ＬＳＩの記述に基づいてライブラリの宣言が記述さ
れる。例えば、後述する図１１〜図２０に示すテストモ
デルの例では、１行目から２３行目までがヘッダ部とデ
フォルトライブラリ部とに対応している。

【００５７】ヘッダ部およびデフォルトライブラリ部を
生成した際、テストモデル生成部６は、制御部２から与
えられるユーザが指定した条件を設定する。設定される
条件は、以下の条件１から条件５の少なくとも１つが設
定される。

【００５８】条件１は、回路の接続のみを指定するもの
である。この条件１が設定された場合、回路の接続のみ
が実行される。

【００５９】条件２は、テスト対象の回路に入力させる
テストパターンがテキストデータ（テキストＩＯ）のみ
であることを指定するものである。この条件２が設定さ
れた場合、テスト対象の回路に入力されるテストパター
ンは、ユーザが指定するテキストＩＯのみとなる。

【００６０】条件３は、テスト対象の回路に入力させる
テストパターンがテスト対象の回路内で生成（発生）さ
れるパターン（内部パターン）のみであることを指定す
るものである。この条件３が設定された場合、テスト対
象の回路に入力されるテストパターンは、テスト対象の
回路内で生成（発生）されるパターン（内部パターン）
のみとなる。

【００６１】条件４は、テスト対象の回路に入力させる
テストパターンがテキストＩＯと内部パターンとの両方
であることを指定するものである。この条件４が設定さ
れた場合、テスト対象の回路には、ユーザが指定に応じ
てテキストＩＯと内部パターンの両方が選択的に入力さ
れる。なお、上記条件４は、上記ステップＳ７で、上記
条件２と上記条件３とが共に指定された場合に設定され
る。

【００６２】条件５は、テスト結果として得られる出力
信号と期待値との比較を行うか否かを指定するものであ
る。この条件５が設定された場合、テスト結果としての
出力信号と期待値との比較を行う記述がテストモデルに
生成される。上記条件５は、上記条件２、条件３、ある
いは条件４と共に設定できるようになっている。

【００６３】次に、テストモデル生成部６は、signal生
成部６ａによるsignal生成処理（ステップＳ４３）、co
mponent及びport map生成部６ｂによるcomponentおよび
portmap生成処理（ステップＳ４４）、process生成部６
ｃによるprocess生成処理（ステップＳ４５）をそれぞ
れ実行する。これにより、テストモデルの各部が生成さ
れる。

【００６４】上記signal生成処理では、signal記述ファ
イルが生成され（ステップＳ４６）、componentおよびp
ort map生成処理では、component記述およびport map記
述ファイルが生成され（ステップＳ４７）、process生
成処理では、process記述ファイルが生成される（ステ
ップＳ４８）。

【００６５】これらの各部の記述ファイルが生成される
と、テストモデル生成部６は、各ファイルを連結させて
テストモデル全体を生成する（ステップＳ４９）。

【００６６】図１１〜図２０は、自動生成されたテスト
モデルの一例を示す図である。図１１〜図２０に示すよ
うに、自動生成されたテストモデルは、ヘッダ部および
ライブラリ部と、signal生成部６ａにより生成されるsi
gnal部と、component及びport map生成部６ｂにより生
成されるcomponent部およびport map部と、process生成
部６ｃにより生成されるprocess部とから構成されてい
る。

【００６７】次に、テストモデルの各部の生成処理につ
いて説明する。

【００６８】図２１は、signal生成処理を説明するため
のフローチャートである。

【００６９】まず、signal生成部６ａは、テストモデル
を生成する条件として、条件１が設定されているか否か
を判断する（ステップＳ５１）。この判断により条件１
が設定されていると判断した場合、回路の接続のみを行
うものとして後述するステップＳ５８へ進み、その他の
部分の生成処理へ移行する。

【００７０】上記判断により条件１が設定されていない
と判断した場合（ステップＳ５１、ＮＯ）、条件２が設
定されているか否かを判断する（ステップＳ５２）。こ
の判断により条件２が設定されていると判断した場合
（ステップＳ５２、ＹＥＳ）、上記signal生成部６ａ
は、テキストデータ（ＴＥＸＴＩＯ）により入力される
テストパターン（Ｔ１＿＊＊＊）の入力部を生成する
（ステップＳ５３）。

【００７１】例えば、テキストデータによるテストパタ
ーンの入力部は、図１１〜図２０において、４３行目か
ら５６行目に対応する。

【００７２】また、テキストデータによるテストパター
ンの入力部が生成された際、あるいは上記ステップＳ５
２で条件２が設定されていないと判断した場合（ステッ
プＳ５２、ＮＯ）、signal生成部６ａは、条件３が設定
されているか否かを判断する（ステップＳ５４）。

【００７３】この判断により条件３が設定されていると
判断した場合（ステップＳ５４、ＹＥＳ）、signal生成
部６ａは、内部生成されるテストパターン（Ｔ２＿＊＊
＊）の入力部を生成する（ステップＳ５５）。

【００７４】例えば、この内部生成されるテストパター
ンの入力部は、図１１〜図２０において、５７行目から
６９行目に対応する。

【００７５】また、条件４でテストパターンがテストデ
ータと内部生成されるパターンとの両方であると設定さ
れている場合、条件２と条件３とが両方設定されている
ものとして処理される。つまり、上記ステップＳ５２お
よびステップＳ５４でＹＥＳへ進み、上記ステップＳ５
３と上記ステップＳ５５の両方を処理が実行される。

【００７６】上記ステップＳ５５による処理が終了した
際、あるいは上記ステップＳ５４で条件３が設定されて
いないと判断した際（ステップＳ５４、ＮＯ）、signal
生成部６ａは、条件５が設定されているか否かを判断す
る（ステップＳ５６）。

【００７７】この判断により条件５が設定されていると
判断した場合（ステップＳ５６、ＹＥＳ）、signal生成
部６ａは、比較用出力期待値（ＥＸＰ＿＊＊＊）、およ
び期待値比較出力ヘッダ部などの部分を生成する（ステ
ップＳ５７）。例えば、図１１〜図２０において、比較
用出力期待値の部分は、３９行目から４２行目に対応
し、期待値比較出力ヘッダ部は、７０行目から７４行目
に対応する。

【００７８】また、比較用出力期待値および期待値比較
出力ヘッダ部を生成した際、あるいは上記ステップＳ５
６で条件５が設定されていないと判断した際（ステップ
Ｓ５６、ＮＯ）、signal生成部６ａは、signal部のその
他の部分を生成する（ステップＳ５８）。これにより、
signal部の全体が条件に基づいて生成される。

【００７９】図２２は、componentおよびport map生成
処理を説明するためのフローチャートである。

【００８０】まず、component及びport map生成部６ｂ
は、ｅｎｔｉｔｙ（入出力信号の定義）の記述の開始場
所を検索する（ステップＳ６１）。これによりｅｎｔｉ
ｔｙ記述の開始場所が検索された場合、この開始場所か
ら順に、１行ごとに１信号となっているかをチェックす
る（ステップＳ６２）。

【００８１】このチェックにより１行１信号になってい
ないと判断した場合（ステップＳ６２、ＮＯ）、compon
ent及びport map生成部６ｂは、１行１信号に修正する
（ステップＳ６３）。

【００８２】上記ステップ６２およびステップＳ６３の
処理をｅｎｔｉｔｙ記述の最終行まで実行した際（ステ
ップＳ６４、ＹＥＳ）、component及びport map生成部
６ｂは、ｐｏｒｔ ｍａｐの部分を生成する（ステップ
Ｓ６５）。

【００８３】これらの処理によりcomponent及びport ma
p部が生成される。なお、上記ステップＳ６２およびス
テップＳ６３は、ＶＨＤＬの記述を１行１信号にするた
めのものであり、特に、１行１信号にする必要がない場
合は、省略しても良い。

【００８４】図２３は、process生成処理を説明するた
めのフローチャートである。

【００８５】まず、process生成部６ｃは、テストモデ
ルの生成条件として、条件１が設定されているか否かを
判断する（ステップＳ７１）。この判断により条件１が
指定されていると判断した場合（ステップＳ７１、ＹＥ
Ｓ）、回路の接続のみを行うものとしてprocess部の生
成を終了する。

【００８６】また、上記判断により条件１が指定されて
いないと判断した場合（ステップＳ７１、ＮＯ）、proc
ess生成部６ｃは、条件２が指定されているか否かを判
断する（ステップＳ７２）。

【００８７】この判断により条件２が指定されていると
判断した場合（ステップＳ７２、ＹＥＳ）、上記proces
s生成部６ｃは、テストパターンとして利用するテキス
トデータに対応したｒｅａｄ ｐｒｏｃｅｓｓ部とアサ
イン部との記述部分を生成する（ステップＳ７３）。

【００８８】例えば、図１１〜図２０において、テキス
トデータに対応するｒｅａｄ ｐｒｏｃｅｓｓ部は、１
３８行目から１４８行目に対応し、アサイン部は、１２
５行目から１３７行目に対応する。

【００８９】また、テキストデータに対応したｒｅａｄ
ｐｒｏｃｅｓｓ部とアサイン部とが生成された際、あ
るいは上記ステップＳ５２で条件２が設定されていない
と判断した際（ステップＳ７２、ＮＯ）、process生成
部６ｃは、条件３が設定されているか否かを判断する
（ステップＳ７４）。

【００９０】この判断により条件３が設定されていると
判断した場合（ステップＳ７４、ＹＥＳ）、process生
成部６ｃは、内部生成されるテストパターンに対応し
た、入力信号毎のｐｒｏｃｅｓｓ部、説明部、およびア
サイン部の記述部分を生成する（ステップＳ７５）。

【００９１】例えば、図１１〜図２０において、入力信
号毎のｐｒｏｃｅｓｓ部は、１６４行目から２８５行目
に対応し、説明部は、１５０行目などの説明文に対応
し、アサイン部は、１５２行目から１６３行目に対応す
る。

【００９２】また、条件４でテストパターンがテストデ
ータと内部生成されるパターンとの両方であると設定さ
れている場合、process生成部６ｃは、条件２と条件３
とが両方設定されているものとして処理を行う。つま
り、条件４が設定されている場合、process生成部６ｃ
は、上記ステップＳ７２およびステップＳ７４でＹＥＳ
へ進み、上記ステップＳ７３と上記ステップＳ７５の両
方を処理が実行される。

【００９３】上記ステップＳ７５による処理が終了した
際、process生成部６ｃは、条件４が設定されているか
否かを判断する（ステップＳ７６）。この判断により条
件４が設定されていると判断した際、process生成部６
ｃは、テストパターンとして入力する信号のセレクト部
の記述部分を生成する（ステップＳ７７）。

【００９４】例えば、図１１〜図２０において、上記入
力信号セレクト部は、２８６行目から３２９行目に対応
する。

【００９５】また、入力信号のセレクト部が生成された
際、上記ステップＳ７４で条件３が設定されていないと
判断した際（ステップＳ７４、ＮＯ）、あるいは上記ス
テップＳ７６で条件４が設定されていないと判断した際
（ステップＳ７６、ＮＯ）、process生成部６ｃは、条
件５が設定されているか否かを判断する（ステップＳ７
８）。

【００９６】この判断により条件５が設定されていると
判断した場合（ステップＳ７８、ＹＥＳ）、process生
成部６ｃは、期待値比較および全出力ｗｒｉｔｅ ｐｒ
ｏｃｅｓｓ部などの部分を生成する（ステップＳ７
９）。

【００９７】例えば、図１１〜図２０において、期待値
比較および全出力ｗｒｉｔｅ ｐｒｏｃｅｓｓ部は、３
３７行目から３５４行目に対応する。

【００９８】上記のような処理によりｐｒｏｃｅｓｓ部
の全体がテスト条件に基づいて生成される。

【００９９】上記のように、ｓｉｇｎａｌ部、componen
t部及びport map部、およびｐｒｏｃｅｓｓ部をそれぞ
れ生成し、これらの各部を連結することにより、テスト
モデル生成部６は、テストモデル全体を自動生成する。

【０１００】さらなる特徴及び変更は、当該技術分野の
当業者には着想されるところである。それ故に、本発明
はより広い観点に立つものであり、特定の詳細な及びこ
こに開示された体表的な実施例に限定されるものではな
い。従って、添付されたクレームに定義された広い発明
概念及びその均等物の解釈と範囲において、そこから離
れること無く、種々の変更をおこなうことができる。

【０１０１】

【発明の効果】以上詳述したように、この発明によれ
ば、回路のテストモデルを簡単な操作で自動生成し、回
路設計における作業の効率を向上させることができるテ
ストモデル生成装置とテストモデル生成方法を提供でき
る。

【図面の簡単な説明】

【図１】 テストモデルを生成する生成装置の概略構成
を示すブロック図。

【図２】 テストモデルを自動生成する際のフローチャ
ート。

【図３】 テストモデルを自動生成する際のフローチャ
ート。

【図４】 テストモデルを自動生成する際のフローチャ
ート。

【図５】 テスト対象となる回路のＶＨＤＬによる記述
例を示す図。

【図６】 テスト対象となる回路のＶＨＤＬによる記述
例を示す図。

【図７】 テスト対象となる回路のＶＨＤＬによる記述
例を示す図。

【図８】 テスト対象となる回路のＶＨＤＬによる記述
例を示す図。

【図９】 テスト対象となる回路の記述チェックの処理
を説明するためのフローチャート。

【図１０】 テストモデルの自動生成処理の概略を説明
するためのフローチャート。

【図１１】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１２】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１３】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１４】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１５】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１６】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１７】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１８】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図１９】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図２０】 生成されたテストモデルのＶＨＤＬによる
記述例を示す図。

【図２１】 signal生成処理を説明するためのフローチ
ャート。

【図２２】 componentおよびport map生成処理を説明
するためのフローチャート。

【図２３】 process生成処理を説明するためのフロー
チャート。

【符号の説明】

１…生成装置 ２…制御部 ３…表示部 ４…操作部 ５…記憶部 ６…テストモデル生成部 ７…入出力部７などを有している。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テスト対象とするハードウェア記述言語
   で記述された回路の指定、および上記回路のテスト条件
   の指定が入力される操作部と、 上記操作部で指定されたテスト対象の回路の記述内容と
   上記操作部で指定されたテスト条件とに基づいて、上記
   回路をテストするテストモデルを生成する生成部と、 を具備したことを特徴とするテストモデル生成装置。
2. 【請求項２】 テスト対象とするハードウェア記述言語
   で記述された回路が指定される第１のステップと、 この第１のステップにより指定された回路のテスト条件
   が指定される第２のステップと、 上記第１のステップにより指定された回路の記述内容と
   上記第２のステップにより指定された回路のテスト条件
   とに基づいて、上記回路をテストするテストモデルを生
   成する第３のステップと、 を有することを特徴とするテストモデル生成方法。