JP2002085764A - 遊技機 - Google Patents

Abstract

(57)【要約】 【課題】 コマンドを送信する第１の制御装置と、その
第１の制御装置から送信されたコマンドを受信する第２
の制御装置と、第１の制御装置と第２の制御装置を接続
する信号ラインを備える遊技機において、信号ラインに
のるノイズを除去し、かつ、各制御装置間のコマンド送
信処理に要する時間を短くする。 【解決手段】 信号ライン４０には、第２の制御装置３
１にコマンド受信処理を起動させる起動信号を伝送する
起動信号ラインと、第２の制御装置３１にコマンドを伝
送するコマンド信号ラインを備える。そして、その起動
信号ライン及びコマンド信号ラインのそれぞれにフィル
タ回路３４が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、コマンドを送信
する第１の制御装置と、その第１の制御装置から送信さ
れたコマンドを受信する第２の制御装置とを備える遊技
機に関し、詳しくは、第１の制御装置から送信されたコ
マンドを第２の制御装置で正しく受信するための技術に
関する。

【０００２】

【従来の技術】 例えば、パチンコ機のように高度に電
装化された遊技機においては、遊技機全体を制御するメ
イン制御装置と、各電装機器（例えば、図柄表示器、払
出装置等）を制御するサブ制御装置が設けられる。そし
て、メイン制御装置では遊技の状態に応じてコマンドの
作成及び送信を行い、サブ制御装置ではメイン制御装置
から送信されたコマンドを受信し、この受信したコマン
ドに基づいて各電装機器を制御する。このような遊技機
において、メイン制御装置からサブ制御装置へコマンド
を伝送する手順は、まず、メイン制御装置が、出力ポー
トにコマンドをセット（コマンド信号線の状態を変化）
された状態でサブ制御装置にコマンド受信処理を起動す
る起動信号（典型的には、ライト信号）を出力する。サ
ブ制御装置では、メイン制御装置から出力された起動信
号を受信すると、サブ制御装置の入力ポートに受信して
いるコマンドを取込む処理が行われる。これによりメイ
ン制御装置からサブ制御装置にコマンドが伝送されるこ
ととなる。

【０００３】

【発明が解決しようとする課題】 ところで、上述した
遊技機が設置される遊技店には多くの電気設備等が設け
られノイズが発生し易い環境にある。このため、第１の
制御装置と第２の制御装置を接続する信号ラインにノイ
ズがのる場合がある。上記信号ラインのうち起動信号を
伝送する信号ラインにノイズがのった場合、サブ制御装
置はメイン制御装置から起動信号が出力されたものと判
断してコマンド受信処理を開始することとなる。したが
って、起動信号を伝送する信号ラインにのるノイズは、
サブ制御装置が誤ってコマンドを受信する原因（遊技機
の誤動作の原因）となる。上述した問題を解決するため
には、起動信号を伝送する信号ラインにのるノイズを除
去する必要があり、そのための方法として一般的に信号
ラインにフィルタ回路を設けることが行われる。しかし
ながら、このようなフィルタ回路を信号ラインに設けた
場合、フィルタ回路に入力する信号の状態が変化（メイ
ン制御装置が起動信号を出力）してから、フィルタ回路
から出力される信号の状態が変化（サブ制御装置が起動
信号を受信）するまでに時間遅れが生じることとなる。
このため、メイン制御装置が起動信号を出力してからサ
ブ制御装置がコマンド受信処理を開始するまでの時間
が、このフィルタ回路による時間遅延だけ長くなること
となる。これにより、メイン制御装置の出力ポートにコ
マンドをセットした状態で維持する時間（コマンド送信
に要する時間）も、このフィルタ回路による時間遅れを
考慮して長く設定しなければならないこととなる。

【０００４】本発明は上述した実情に鑑みなされたもの
であり、その目的は、起動信号を伝送する起動信号ライ
ンにのるノイズを除去でき、かつ、各制御装置間のコマ
ンド送信処理に要する時間を短くすることができる遊技
機を提供する。

【０００５】

【課題を解決するための手段及び効果】 上記課題を解
決するため請求項１に記載の遊技機は、コマンドを送信
する第１の制御装置と、その第１の制御装置から送信さ
れたコマンドを受信する第２の制御装置と、該第１の制
御装置と該第２の制御装置を接続する信号ラインを備え
る遊技機であって、該信号ラインには、前記第２の制御
装置にコマンド受信処理を起動させる信号を伝送する起
動信号ラインと、前記第２の制御装置にコマンドを伝送
するコマンド信号ラインが含まれ、その起動信号ライン
及びコマンド信号ラインのそれぞれにフィルタ回路が設
けられている。上記遊技機では、第１の制御装置と第２
の制御装置とを接続する信号ラインのうち起動信号を伝
送する起動信号ライン及びコマンドを伝送するコマンド
信号ラインの両者にそれぞれフィルタ回路が設けられ
る。したがって、第１の制御装置により起動信号ライン
及びコマンド信号ラインの状態が変化すると、その状態
変化はそれぞれ時間的に遅れて第２の制御装置に伝達さ
れる。このため、起動信号のみが時間的に遅れるわけで
はないため、コマンド送信時間を短くすることができ
る。また、起動信号ラインにフィルタ回路が設けられて
いるため、ノイズ等により第２の制御装置が誤ってコマ
ンド受信処理を開始することが防止される。

【０００６】上記遊技機の作用を具体的に説明するた
め、例えば、所定周期毎に３バイト（ＡＡ、ＢＢ、Ｃ
Ｃ）のコマンドを第１の制御装置（送信側）から第２の
制御装置（受信側）に送信する場合を考える。起動信号
ラインにのみフィルタ回路を設けた構成では、図１
（ａ）に示すように起動信号ラインの信号のみが時間遅
れを生じて第２の制御装置に伝達されることとなる。し
たがって、コマンド送信時間を長く設定しておかない
と、図１（ａ）に示すように第２の制御装置が１バイト
目の受信処理を開始するときには、既にコマンド信号ラ
インの状態がＡＡからＢＢに変化していることとなる。
このため、第２の制御装置では１バイト目のコマンドＡ
Ａを取りこぼすこととなる。これに対して、起動信号ラ
イン及びコマンド信号ラインのそれぞれにフィルタ回路
を設けると、図１（ｂ）に示すように、起動信号だけで
なくコマンド信号も時間遅れを生じることとなる。した
がって、起動信号及びコマンド信号が略同程度の時間だ
け遅れて第２の制御装置に伝達されるようにすれば同じ
コマンド送信時間であっても、図１（ｂ）に示すよう
に、第２の制御装置は第１の制御装置から送信されたコ
マンドＡＡ、ＢＢ、ＣＣを取りこぼすことなく受信する
ことができる。なお、上述した説明から明らかなよう
に、起動信号ラインとコマンド信号ラインに設ける各フ
ィルタ回路は、略同程度の時間遅れが生じるようなもの
とすることが好ましく、時間遅れが同程度となるのであ
れば必ずしも両者を同一構成とする必要は無く、異なる
構成のフィルタ回路としても良いことはいうまでも無
い。

【０００７】また、請求項１に記載の遊技機において
は、前記信号ラインには、さらに、前記第１の制御装置
が送信状態にあるか否かを示す信号を伝送する送信状態
信号ラインが含まれ、その送信状態信号ラインにもフィ
ルタ回路が設けられていることが好ましい（請求項
２）。このような構成によれば、第１の制御装置から第
２の制御装置に向かって、第１の制御装置が送信状態で
あるか否かを示す送信状態信号が送信されるため、第２
の制御装置では第１の制御装置が送信状態であるか否か
が判断でき、より確実にコマンドを第２の制御装置に送
信することができる。この際、送信状態信号についても
フィルタ回路により遅延させられ、他の信号（起動信
号、コマンド信号）と同期が図られるため、送信状態信
号を送信する構成としてもコマンド送信時間が長くなる
ことが防止される。

【０００８】ここで、上記「フィルタ回路」には、ノイ
ズを取り除くことができる公知の種々のフィルタ回路
（コンデンサ等の素子を利用したアナログフィルタ回路
を含む。）を用いることができるが、個々のフィルタ回
路の特性（時間遅れ）にばらつきが少ないデジタルフィ
ルタ回路を使用することが好ましい（請求項３）。この
ような構成によれば、起動信号ラインとコマンド信号ラ
インの同期をより正確にとることができるため、コマン
ド送信時間をより短くすることができる。このようなデ
ジタルフィルタ回路としては、例えば、所定期間未満の
入力信号を除去するノイズ除去回路（例えば、シフトレ
ジスタ等により構成）と、そのノイズ除去回路の判断周
期を規定するクロック回路とを中心に構成することがで
きる。このような構成においては、クロック回路の周期
を短くすることで、起動信号ラインとコマンド信号ライ
ンの状態変化のズレを小さくし精度を上げることができ
る。すなわち、上述した構成を有するフィルタ回路にお
いては、入力信号の状態が変化してから所定数のクロッ
クをカウントする際に、各フィルタ回路におけるクロッ
ク信号がずれることで各フィルタ回路におけるカウント
開始時期がずれ、これにより１周期分（１クロック分）
だけ信号出力タイミングがずれる場合がある。したがっ
て、ノイズ除去回路の判断周期を規定するクロック回路
の周期を短くすることで、このようなタイミングのズレ
を小さくし精度を上げることができる。また、上述した
ようにフィルタ回路を構成した場合においてさらに好ま
しくは、各信号ラインに設けられるフィルタ回路のクロ
ック回路を共有化、すなわち、一つのクロック回路から
複数のノイズ除去回路にクロック信号を供給するような
構成とすることが好ましい。このような構成によれば各
信号ラインに設けられたフィルタ回路のクロック信号が
共通化されるため、上述した「フィルタ回路毎のカウン
ト開始時期のずれ」という問題をなくすことができる。
さらには、前記クロック回路として熱に強い水晶振動子
やＶＣＯ等を用いれば、高度に電装化された遊技機にお
いて特に有効である。高度に電装化された遊技機では遊
技機に装備された各種電装装置から熱が発生し、クロッ
ク回路も加熱されるためである。

【０００９】なお、上述したような構成を有するデジタ
ルフィルタ回路を本発明に適用した場合には、制御装置
間のコマンド送信の高速化にも有効に機能する。以下、
この点について図２を参照して説明する。ここで、図２
はフィルタ回路に入力する起動信号（送信側）、フィル
タ回路から出力される起動信号、及び起動信号の受信状
態（受信側）の時間的変化を示すタイミングチャートで
あり、（ａ）〜（ｃ）がアナログフィルタ回路（コンデ
ンサ等により構成されるフィルタ回路）を使用したとき
のタイミングチャートであり、（ｄ）がデジタルフィル
タ回路を使用したときのタイミングチャートである。ア
ナログフィルタ回路を使用する場合において、図２
（ａ）、（ｂ）に示すように、フィルタ回路に入力する
信号（第１の制御装置から送信される信号）がある程度
の時間Lowの状態で維持されるときには、フィルタ回路
から出力される起動信号がなまっても（遅延が生じて
も）、その遅延した起動信号を第２の制御装置で受信す
ることが可能である。これに対して、図２（ｃ）に示す
ように、フィルタ回路への入力信号が短時間しかLowの
状態で維持されないときには、フィルタ回路からの出力
信号は所定の閾値（第２の制御装置によって起動信号を
伝送する信号ラインの状態変化が認識できる値）より電
圧が低下する前に電圧が上昇する。したがって、図２
（ｃ）に示す場合は、第２の制御装置がフィルタ回路か
ら出力された信号を受信することができないこととな
る。一方、デジタルフィルタ回路を使用する場合におい
ては、図２（ｃ）と同様にフィルタ回路への入力信号が
短時間しかLowの状態で維持されないときであっても、
フィルタ回路による信号のなまりは生じ得ず、また、フ
ィルタ回路から出力される信号（受信側の信号）の遅延
はクロック信号の周期とカウント数にのみ依存する。し
たがって、図２（ｄ）に示すように、クロック信号の周
期とカウント数を適当な値に設定することで、第２の制
御装置は起動信号を受信することができることとなる。
以上の説明から明らかなように、デジタルフィルタ回路
を使用することで、フィルタ回路による信号のなまりと
いう現象が生じず、短時間の間に変化する信号状態の変
化が伝達可能となる。これにより、デジタルフィルタ回
路を使用することでデータ送信の高速化が可能となる。

【００１０】また、請求項１又は２に記載の遊技機にお
いては、前記第２の制御装置と、前記フィルタ回路とが
一つの基板上に実装されていることが好ましい。このよ
うな構成によれば、フィルタ回路と第２の制御装置との
間の信号ラインにノイズがのる可能性を低くすることが
できるとともに、フィルタ回路と第２の制御装置が一つ
の基板上に実装されることで第１の制御装置と第２の制
御装置との間の配線作業や、これらの装置の遊技機本体
への取付作業等を容易化することができる。

【００１１】

【発明の実施の形態】本発明を遊技機の一種であるパチ
ンコ機に具現化した一実施の形態について、図３乃至図
１１を用いて説明する。ここで、図３はメイン制御基板
と図柄制御基板間のコマンド伝送を行う伝送系の概略構
成を示すブロック図であり、図４はフィルタ回路の一部
を構成するクロック回路の回路図を示し、図５は同じく
フィルタ回路の一部を構成するノイズ除去回路の回路図
を示し、図６、図７は図５に示すノイズ除去回路の作用
を説明するための図であり、図８及び図９はメイン制御
基板におけるコマンド送信処理を示すフローチャートで
あり、図１０は図柄制御基板におけるコマンド受信処理
を示すフローチャートであり、図１１はメイン制御基板
と図柄制御基板間で送受信される各信号・コマンドデー
タのタイミングチャートである。

【００１２】まず、本実施の形態に係るパチンコ機に装
備される制御装置間のコマンド伝送系の概略構成につい
て説明する。ここで、本実施の形態に係るパチンコ機で
は、パチンコ機全体を制御するメイン制御基板と、この
メイン制御基板と電気的に接続された各サブ制御基板
〔図柄表示器（図示省略）に図柄変動処理を行う図柄制
御基板、賞球払出装置から賞球の払出制御を行う賞球制
御基板、スピーカから効果音やＢＧＭを発生させるため
の処理を行う音制御基板、遊技盤の内外に装着されたラ
ンプの点灯駆動処理を行うランプ制御基板等〕を備え
る。このメイン制御基板と各サブ制御基板間のコマンド
伝送系の構成・作用は、サブ制御基板が異なっても同一
であるため、以下の説明はメイン制御基板２０と図柄制
御基板３０間におけるコマンド伝送系についてのみ説明
する。

【００１３】図３に示すように、メイン制御基板２０に
は、ＲＯＭ、ＲＡＭを内蔵する１チップ化されたＣＰＵ
２１（請求項にいう、第１の制御装置に相当する。）が
実装される。このＣＰＵ２１は、内蔵したＲＯＭに格納
されている遊技制御プログラムを実行してパチンコ機全
体を統括的に制御する。上記遊技制御プログラムには、
図柄制御基板３０等の各制御基板に送信する各種コマン
ドの作成や各制御基板へコマンドを送信するための制御
プログラムが含まれる。上記ＣＰＵ２１には出力ポート
２３が接続されており、この出力ポート２３は、出力バ
ッファ２４を介して信号ライン４０によって図柄制御基
板３０に接続されている。なお、上記信号ライン４０
は、両制御基板２０、３０間のコマンド送信を制御する
制御信号（ライト信号、セレクト信号）を伝送する制御
線と、コマンドデータを伝送するコマンド信号線とで構
成されている。ここで、ライト信号は図柄制御基板３０
（ＣＰＵ３１）にコマンド受信処理を起動させるための
信号（請求項でいう起動信号に相当する）であり、セレ
クト信号はメイン制御基板２０（ＣＰＵ２１）がコマン
ド送信状態にあるか否かを示す信号（請求項でいう送信
状態信号に相当）である。

【００１４】上述した信号ライン４０の他端には、図柄
制御基板３０に設けられた入力バッファ３３が接続され
る。この入力バッファ３３は、デジタルフィルタ３４に
接続され、このデジタルフィルタ３４が入力ポート３５
を介してＣＰＵ３１（請求項にいう第２の制御装置に相
当する。）に接続される。上記ＣＰＵ３１は、メイン制
御基板２０のＣＰＵ２１と同様に、ＲＯＭ、ＲＡＭを内
蔵した１チップ化された電子素子であり、内蔵したＲＯ
Ｍに格納されている表示制御プログラムを実行すること
で図柄表示器（典型的には、液晶表示器）に図柄を変動
表示する。具体的には、ＣＰＵ３１は、メイン制御基板
２０（ＣＰＵ２１）から送信されたコマンドを入力ポー
ト３５に受信すると、その受信したコマンドを取込み、
取込んだコマンドに基づいて図柄表示器に画像信号を出
力する。

【００１５】なお、上述したＣＰＵ２１、ＣＰＵ３１の
各ＮＭＩ端子には、それぞれデジタルフィルタ２２、デ
ジタルフィルタ３６を介して停電検出部１２（電源基板
１０に設けられている。）に接続される。この停電検出
部１２は、停電を検出する停電検出回路であり、遊技機
への電源供給が遮断されたときに停電信号を出力する。
したがって、停電検出部１２から出力された停電信号
は、それぞれデジタルフィルタ２２、デジタルフィルタ
３６を介してＣＰＵ２１、ＣＰＵ３１のＮＭＩ端子に入
力し、これによりＣＰＵ２１及びＣＰＵ３１が停電処理
を開始するようになっている。また、上記ＣＰＵ２１の
ＲＥＳＥＴ端子及び出力ポート２３にはデジタルフィル
タ２５を介して、また、ＣＰＵ３１のＲＥＳＥＴ端子及
び入力ポート３５にはデジタルフィルタ３７を介して、
電源基板１０に設けられたリセット信号出力部１４が接
続される。このリセット信号出力部１４は、遊技機への
電源投入時等にＣＰＵ２１、出力ポート２３、ＣＰＵ３
１、入力ポート３５を初期化するリセット信号を出力す
る回路である。なお、メイン制御基板２０に設けられる
デジタルフィルタ２２、２５及び図柄制御基板３０に設
けられるデジタルフィルタ３６、３７は、前述したＣＰ
Ｕ２１とＣＰＵ３１間に介装されたデジタルフィルタ３
４と同一の回路である。

【００１６】次に、上述のように構成される図柄制御基
板３０に設けられるデジタルフィルタ３４について詳細
に説明する。このデジタルフィルタ３４は、信号ライン
４０を構成する各信号線（ライト信号線、セレクト信号
線、コマンド信号線）毎に設けられるノイズ除去回路１
６０（図５参照）と、この各ノイズ除去回路の処理周期
を規定する一のクロック回路１５０（図４参照）から構
成される。クロック回路１５０は、図４に示すように、
高周波発振器１５１と、この高周波発振器１５１から出
力された信号をさらに分周する２つのカウンタ回路１５
５、１５７を中心に構成される。すなわち、高周波発振
器１５１（セイコーエプソン社製ＳＧ−５３１）は、水
晶発振子とＣＭＯＳＩＣとを一つの電子素子に集積化し
たもので、１２ＭＨｚの信号を出力する。高周波発振器
１５１から出力された信号は、４ビットバイナリカウン
タ１５５のＣＫ端子に入力する。この４ビットバイナリ
カウンタ１５５（東芝社製７４ＨＣ１６１）は、高周波
発振器１５１から出力された信号（１２ＭＨｚ）を４Ｍ
Ｈｚに分周する。すなわち、４ビットバイナリカウンタ
１５５のＣＯ端子から出力される信号は４ＭＨｚに分周
されており、この信号はインバータ１５６を介して１２
段リプルカウンタ１５７のＣＫ端子に入力する。１２段
リプルカウンタ１５７（東芝社製７４ＨＣ４０４０）
は、４ビットバイナリカウンタ１５５から出力された信
号（４ＭＨｚ）を５００ｋＨｚの信号に分周する。すな
わち、１２段リプルカウンタ１５７の３段目の出力端子
Ｑ３から出力される信号は５００ｋＨｚに分周されてお
り、この信号はデップスイッチ１５８を介してノイズ除
去回路１６０に出力される。なお、クロック回路１５０
には、さらにリセットＩＣ１５２（三菱社製Ｍ５１９５
１）が備えられる。このリセットＩＣ１５２は、図柄制
御基板３０に供給される電源電圧が低下し、所定レベル
以下となるとリセット信号を出力する。このリセット信
号は、上述した４ビットバイナリカウンタ１５５、１２
段リプルカウンタ１５７等で受信され、これらの素子の
機能を止める働きをする。

【００１７】次に、上述したクロック回路１５０の１２
段リプルカウンタ１５７から出力された信号（５００ｋ
Ｈｚ）が入力するノイズ除去回路１６０の構成について
図５を参照して説明する。図５に示すように、ノイズ除
去回路１６０は８ビットのシフトレジスタ１６２を中心
に構成される。このシフトレジスタ１６２（東芝社製７
４ＨＣ１６４）は、そのＡ端子に信号ライン４０を構成
するライト信号線、セレクト信号線、コマンド信号線の
うちいずれか一の信号線が接続され、そのＢ端子には＋
５Ｖの電源線が接続され、そのＣＫ端子には上記クロッ
ク回路１５０（１２段リプルカウンタ１５７）から出力
された信号（５００ｋＨｚ）が入力するようになってい
る。また、シフトレジスタ１６２の１番目の出力端子Ｑ
ａはインバータ１６３を介して論理回路１６５の１番目
の端子に接続され、また、２番目の出力端子Ｑｂは論理
回路１６５の２番目の端子に接続され、さらに、５番目
の出力端子Ｑｅはインバータ１６４を介して論理回路１
６５の３番目の端子に接続されている。さらに、シフト
レジスタ１６２の６番目の出力端子Ｑｆはインバータ１
６７を介して図柄制御基板３０の入力ポート３５に接続
されている。また、上記論理回路１６５の出力端子はイ
ンバータ１６６を介して論理回路１６１の３番目の端子
に接続される。この論理回路１６１の１番目の端子は＋
５Ｖの電源線に接続されており、２番目の端子には前述
のクロック回路１５０のリセットＩＣ１５２から出力さ
れるリセット信号が入力するようになっている。

【００１８】上述したように構成されるため、シフトレ
ジスタ１６２のＡ端子に入力される信号の状態が所定の
状態（ＯＮ状態）となり、その状態が所定期間維持され
た場合に、シフトレジスタの６番目の端子Ｑｆから信号
が出力される。逆に、シフトレジスタ１６２のＡ端子に
入力される信号がＯＮ状態となり、その状態が所定期間
維持されない場合には、論理回路１６１から信号が出力
されてシフトレジスタ１６２がリセットされるため六番
目の出力端子Ｑｆからは信号が出力されない。上述した
ようなノイズ除去回路１６０の作用を、シフトレジスタ
１６２のＡ端子に正規の信号が入力する場合（図６の場
合）と、シフトレジスタ１６２のＡ端子にノイズが入力
する場合（図７に示す場合）を例として具体的に説明す
る。図６、図７には、上から順にクロック信号、シフト
レジスタ１６２のＡ端子に入力する信号、同じくシフト
レジスタ１６２のＱａ端子から出力され論理回路１６５
に入力する信号、同じくシフトレジスタ１６２のＱｂ端
子から出力され論理回路１６５に入力する信号、同じく
シフトレジスタ１６２のＱｅ端子から出力され論理回路
１６５に入力する信号、論理回路１６５から出力される
信号、＋５Ｖ電源線、リセットＩＣから出力され論理回
路１６１に入力する信号、論理回路１６１から出力され
シフトレジスタ１６２のＣＬＲ端子に入力する信号、シ
フトレジスタ１６２のＱｆ端子から出力され入力ポート
３５に入力する信号を示している。

【００１９】まず、シフトレジスタ１６２のＡ端子にク
ロック信号２周期分の長さの信号（ノイズ）が入力した
場合の動作を説明する（図７の場合）。Ａ端子に信号が
入力すると、次のクロック信号の立ち上がりと同時にＡ
端子に入力した信号と同一波形の信号がＱａ端子から出
力され、さらに１周期遅れてＱｂ端子からも同一波形の
信号が出力される。Ｑｂ端子から信号が出力された次の
周期では、論理回路１６５に入力する信号は、それぞれ
０→１（ｈｉｇｈレベル）、１→１（ｈｉｇｈレベ
ル）、０→０（ｌｏｗレベル）となるので、論理回路１
６５から出力される信号の状態は０→１に変化する。し
たがって、論理回路１６１に入力する信号は、１→１
（ｈｉｇｈレベル）、１→１（ｈｉｇｈレベル）、１→
０（ｌｏｗレベル）となる。このため、論理回路１６１
から出力される信号の状態が１（ｈｉｇｈレベル）→０
（ｌｏｗレベル）に変化し、シフトレジスタ１６２がク
リアされる。このため、シフトレジスタ１６２のＱｆ端
子の状態は変化せず、Ａ端子に入力された信号が入力ポ
ート３５で受信されることはない。次に、シフトレジス
タ１６２のＡ端子に正規の信号〔クロック信号６周期以
上の長さの信号（ライト信号、セレクト信号、コマンド
信号）〕が入力した場合の動作を説明する（図６の場
合）。Ａ端子に信号が入力すると次のクロック信号の立
ち上がりと同時にＡ端子に入力した信号と同一波形の信
号がＱａ端子から出力され、１周期遅れてＱｂ端子から
同一波形の信号が出力され、さらに３周期遅れてＱｅ端
子から同一波形の信号が出力される。正規の信号は所定
の長さの信号であるため、Ｑｆ端子から信号が出力され
るまでＱａ端子、Ｑｂ端子、Ｑｅ端子から出力される信
号のレベルは変化せず、このため、論理回路１６５から
出力される信号の状態も変化しないこととなる。したが
って、論理回路１６１から出力される信号のレベルも変
化しないためシフトレジスタ１６２がリセットされるこ
とは無く、シフトレジスタ１６２のＱｆ端子から信号が
出力される。この出力された信号は入力ポート３５で受
信される。

【００２０】上述した説明から明らかなように、シフト
レジスタ１６２に所定周期未満の信号（ノイズ）が入力
した場合には、シフトレジスタ１６２から信号が出力さ
れず、シフトレジスタ１６２に所定周期以上の信号が入
力した場合にのみシフトレジスタ１６２から信号が出力
される。したがって、瞬間的な信号（ノイズ等）は、デ
ジタルフィルタ３４により除去される。つまり、デジタ
ルフィルタ３４への入力信号の状態が変化してから所定
数のクロック信号をカウントする前にもとの状態に戻る
場合には、デジタルフィルタ３４から信号は出力され
ず、所定数のクロック信号をカウントした後もその状態
が維持される場合には、デジタルフィルタ３４から信号
が出力される。なお、本実施の形態では、メイン制御基
板２０に出力バッファ２４を、図柄制御基板３０に入力
バッファ３３を設けることで、これらの各制御基板２
０、３０間を信号ライン４０で接続するために生じる伝
送ロス（インピーダンス増加による伝送ロス）を防ぎ、
メイン制御基板２０から出力された信号が図柄制御基板
３０に確実に伝達される。したがって、本実施の形態で
は、これらの入出力バッファ２４、３３及びデジタルフ
ィルタ３４を制御装置２０、３０の間に介装すること
で、ノイズを除去しながら制御装置２０、３０の間で確
実に信号を送受信することができる。さらに、本実施の
形態では、デジタルフィルタ３４及び入力バッファ３３
が集積化されて１チップ化された電子素子とされてい
る。このため、これらの回路を別々に構成する場合に比
較してこれらの素子を小型化でき、基板への配置の自由
度を向上することができる。なお、本実施の形態では、
入力バッファ３３とデジタルフィルタ３４を１チップ化
したが、このような形態以外にも、二つのＣＰＵ２１、
３１間を接続するラインに配置される各回路を適宜選択
して集積化しても良い。図３に示す場合であれば、例え
ば、入力バッファ３３、デジタルフィルタ３４、及び入
力ポート３５を集積化して１チップとしても良いし、デ
ジタルフィルタ３４と入力ポート３５を集積化して１チ
ップとしても良い。

【００２１】次に、上述のように構成されるメイン制御
基板２０及び図柄制御基板３０において、メイン制御基
板２０のＣＰＵ２１から図柄制御基板３０のＣＰＵ３１
に２バイトのコマンドデータを送信する場合の各ＣＰＵ
２１、３１の処理について、図８乃至図１１を用いて説
明する。まず、ＣＰＵ２１で行われるコマンド送信処理
について、図８及び図９に基づいて説明する。まず、Ｃ
ＰＵ２１は、セレクト信号をＯＮ状態（Lowレベル）と
する（Ｓ１２）。次に、ループカウンタＬＣの値を２と
する（Ｓ１４）。ループカウンタＬＣの値を２に設定す
るのは、ＣＰＵ２１からＣＰＵ３１へのコマンド伝送が
２バイトのコマンドデータを１単位として行われるた
め、伝送されるコマンドデータが１バイト目なのか２バ
イト目なのかを確認できるようにするためである。

【００２２】次に、コマンドデータ出力処理を行う（Ｓ
１６）。このコマンドデータ出力処理を、図９に基づい
て説明する。コマンドデータ出力処理では、まず、ＣＰ
Ｕ２１は、出力ポート２３に送信すべきデータ（１バイ
ト）をセットする（Ｓ４２）。次に、ライト信号をＯＮ
（Lowレベル）とし（Ｓ４４）、所定時間［ＣＰＵ３１
でコマンドデータを受信可能な時間（例えば、１０μ
ｓ）］Lowレベルで維持し（Ｓ４６）、再びライト信号
をＯＦＦ（Highレベル）とする（Ｓ４８）。上記動作に
よりステップＳ４２で出力ポート２３にセットされたコ
マンドデータがＣＰＵ３１に受信される。

【００２３】図９で説明したコマンドデータ出力処理が
終わると、図８に戻って、ＣＰＵ２１は読み出しポイン
タを更新する（Ｓ１８）。この読み出しポインタは、作
成されたコマンドデータがどこまで送信処理が完了した
かを確認するために設けられたカウント値である。した
がって、この読み出しポインタの値により、どのコマン
ドデータまで送信されたかということが確認される。次
に、ループカウンタＬＣの値から１を引き（Ｓ２０）、
ループカウンタＬＣの値が０となるかどうかを判断する
（Ｓ２２）。ループカウンタＬＣの値が０でない場合
（１バイト目しか送信していない場合）には、再度ステ
ップＳ１６〜ステップＳ２０を繰り返すことにより２バ
イト目のコマンドデータをＣＰＵ３１に出力する。ルー
プカウンタＬＣの値が０である場合（２バイト目のデー
タ送信が終了している場合）は、セレクト信号をＯＦＦ
（Highレベル）とし（Ｓ２４）、コマンドデータ送信処
理を終了する。

【００２４】次に、ＣＰＵ３１におけるコマンドデータ
受信処理について図１０のフローチャートに基づいて説
明する。まず、ＣＰＵ３１は、ライト信号がＯＮ（Low
レベル）にされたかどうかを判断する（Ｓ３２）。ライ
ト信号がＯＮされた場合（ライト信号の割り込み処理が
入った場合）は、ＣＰＵ３１は、まず、セレクト信号が
ＯＮ（Lowレベル）にされているかどうかを判断する
（Ｓ３４）。すなわち、セレクト信号の状態（Highレベ
ルかLowレベルか）で、ＣＰＵ２１が送信状態にあるか
否かを判断する。そして、セレクト信号がＯＮされてい
ない場合［Ｓ３４でＮＯの場合］には、ＣＰＵ２１がデ
ータ送信状態ではないと判断し、そのままコマンドデー
タ受信処理を終了する。セレクト信号がＯＮされている
場合［Ｓ３４でＹＥＳの場合］には、ＣＰＵ２１がデー
タ送信状態であると判断し、ＣＰＵ３１の入力ポート３
５に受信したコマンドデータを有効なコマンドデータと
して、ＣＰＵ３１の記憶領域に格納する（Ｓ３６）。そ
して、書込カウンタの値を更新し（Ｓ３８）、ＣＰＵ３
１におけるコマンドデータ受信処理を終了する。ここ
で、書込カウンタは、コマンドデータをＣＰＵ３１の記
憶領域に書き込む時に受信した順に各コマンドデータに
割振られるポインタ値で、この書込カウンタの値をもと
にＣＰＵ３１は格納したコマンドデータの解析を行う。

【００２５】次に、上述したＣＰＵ２１とＣＰＵ３１で
送受信される各信号・コマンドデータの入出力タイミン
グを図１１のタイミングチャートにより説明する。図１
１は、上３つが順にＣＰＵ２１の出力ポート２３から出
力されるライト信号、セレクト信号、コマンドデータで
あり、下の３つが順にＣＰＵ３１の入力ポート３５に入
力するライト信号、セレクト信号、コマンドデータを示
している。図１１に示すように、ＣＰＵ２１は、まず、
セレクト信号をＯＮ（Lowレベル）する。しかる後、出
力ポート２３に送信するコマンドデータＡＡをセット
し、ついで、ライト信号を所定時間ＯＮ（Lowレベル）
する。これにより１バイト目のコマンドデータＡＡが図
柄制御基板３０に送信される。そして、ライト信号をＯ
ＦＦした後の所定のタイミングで、出力ポート２３に２
バイト目のコマンドデータＢＢをセットする。そして、
再びライト信号を所定時間ＯＮ（Lowレベル）し、最後
にセレクト信号をＯＦＦする。このようにＣＰＵ２１か
ら出力されたセレクト信号、ライト信号及びコマンドデ
ータＡＡ、ＢＢは、出力バッファ２４、入力バッファ３
３及びデジタルフィルタ３４を介して入力ポート３５に
入力する。入力ポート３５に入力する信号は、デジタル
フィルタ３４を介して伝達されるため、これらの信号
は、図１１に示すように、ＣＰＵ２１から出力されたタ
イミングよりそれぞれ所定時間ｔだけ遅れたタイミング
で入力ポート３５に入力することとなる。このように入
力ポート３５に入力する信号は、出力ポート２３から出
力されたときより所定時間ｔだけ遅れたものとなるが、
全ての信号が所定時間ｔだけ遅れている。このため、Ｃ
ＰＵ３１はコマンドデータＡＡ、ＢＢを取込むために充
分な時間を有し、これによりＣＰＵ２１はコマンドデー
タＡＡ、ＢＢを出力ポート２３に長時間のあいだ設定し
た状態とする必要が無いこととなる。なお、上述した遅
延時間ｔは、図４に示すクロック回路１５０の構成に依
存する。すなわち、図４に示すように本実施の形態で
は、１２ＭＨｚのクロック信号を５００ｋＨｚ（周期２
μｓ）に分周して使用しているため、源信号のずれは１
０〜１２μｓとなる。したがって、信号ライン４０にの
るノイズがさらに短い時間である場合には、高周波発振
器１５１の周波数を上げれば源信号の遅れともなる遅延
時間ｔを短くすることができる。また、本実施の形態で
は、１２段リプルカウンタ１５７とノイズ除去回路１６
０の間にデップスイッチ１５８を介装することで、１２
段リプルカウンタ１５７から出力される信号を選択可能
としている。したがって、例えば１２段リプルカウンタ
１５７のＱ２端子から出力されている信号（１ＭＨｚ）
をノイズ除去回路１６０に出力するようにすれば、源信
号のずれは５〜６μｓとなる。これにより、遅延時間ｔ
を短くすることができる。さらには、ノイズ除去回路１
６０の構成自体を変えることによっても遅延時間ｔを変
更することができる。

【００２６】以上、詳述したように、本実施の形態に係
る遊技機においては、メイン制御基板２０（ＣＰＵ２
１）と図柄制御基板３０（ＣＰＵ３１）を接続する信号
ライン４０の各信号線（ライト信号線、セレクト信号
線、コマンド信号線）にフィルタ回路３３を設けてい
る。したがって、メイン制御基板２０から図柄制御基板
３０に出力される信号の全てが時間遅れを生じるため、
ライト信号線だけにフィルタ回路を設けた場合と比較
し、コマンドデータを出力ポート２３に設定した状態で
維持する時間（コマンド送信処理時間）を短くすること
ができる。また、各信号線に設けられたフィルタ回路
は、デジタルフィルタで構成され、かつ、クロック回路
が共通化されるため、各信号の時間遅れが同一時間とな
るため、よりコマンド送信処理時間を短くすることがで
きる。さらには、デジタルフィルタによりフィルタ回路
を構成することで、このフィルタ回路から出力される信
号になまりが生ぜず、信号伝達速度を高速化する場合に
も対応することができる。また、メイン制御基板２０と
図柄制御基板３０間のライト信号線にノイズがのった場
合でも、このライト信号線に設けられたフィルタ回路に
よりノイズが除去されるため、ＣＰＵ３１で誤ってコマ
ンドデータが読み込まれてしまうことを防止できる。さ
らに、本実施の形態では、メイン制御基板２０から図柄
制御基板３０にセレクト信号を送信することで、図柄制
御基板３０はメイン制御基板２０がコマンド送信状態に
あるか否かを判断することができる。したがって、図柄
制御基板３０が誤ってコマンドを受信してしまうことを
より確実に防止することができる。

【００２７】なお、本実施の形態では、さらに、検出装
置から出力される検出信号を、複数の制御装置にそれぞ
れ伝送する複数の検出信号ラインにも、検出信号ライン
毎にデジタルフィルタ回路が設けられる。これにより、
検出装置から出力された検出信号は、フィルタ回路によ
りなまることなく各制御装置で受信され、この検出信号
に基づく両制御装置の処理が同期して開始される。この
ため、各制御装置間の処理にずれが生じることが防止さ
れ、ひいては遊技機の誤動作が防止される。また、これ
らの検出信号ラインに設けられたデジタルフィルタによ
り、これらの検出信号ラインにのるノイズも除去される
ので、各制御装置が誤って処理を開始することも防止さ
れる。具体的に説明すると、本実施の形態においては、
メイン制御基板２０及び図柄制御基板３０の各ＣＰＵ２
１、３１のＮＭＩ端子にそれぞれデジタルフィルタ２
２、３６を介して停電検出部１２（外部電源からの電力
供給が遮断されたことを検出する検出装置）から出力さ
れた停電信号が入力するように構成されている。このた
め、停電検出部１２から出力された停電信号は、フィル
タ回路によりなまることなく各ＣＰＵ２１，３１のＮＭ
Ｉ端子で受信され、ＣＰＵ２１，３１の停電処理が同期
して開始される。したがって、停電回復時に両ＣＰＵ２
１，３１間の復電処理にずれが生じることが防止され正
しく遊技が再開される。また、さらには、本実施の形態
では、メイン制御基板２０及び図柄制御基板３０の各Ｃ
ＰＵ２１、３１のＲＥＳＥＴ端子にそれぞれデジタルフ
ィルタ２５、３７を介してリセット信号出力部１４（Ｃ
ＰＵ２１，３１の制御電源が所定のレベルか否かを検出
する検出装置）から出力されたリセット信号が入力する
ように構成されている。このため、リセット信号出力部
１４から出力されたリセット信号はなまることなく各Ｃ
ＰＵ２１、３１のＲＥＳＥＴ端子に受信されて、各ＣＰ
Ｕ２１、３１のリセットが同期して行われる。このた
め、電源投入時等に各ＣＰＵ２１、３１が同期してリセ
ットされないことによる不具合（例えば、コマンド受信
側の制御装置（ＣＰＵ３１）が立ちあがる前にコマンド
送信側の制御装置（ＣＰＵ２１）が立ちあがり、ＣＰＵ
２１から送信されたコマンドがＣＰＵ３１で受信できな
いという不具合等）を防止することができる。

【００２８】以上、本発明の好適な一実施の形態につい
て説明したが、本発明は上述した実施の形態に限られる
ことなく、本発明は当業者の知識に基づいて種々の変
更、改良を施した形態で実施することができる。

【００２９】例えば、上述した実施の形態は、メイン制
御基板２０と図柄制御基板３０との間の信号ラインにデ
ジタルフィルタを設けた例であったが、当然のことなが
ら本発明は、遊技機に備付けられる各制御基板間の信号
ラインに適宜適用することができる。これによって、こ
れらの各制御基板間を接続する信号ラインにのるノイズ
を除去しながら、かつ、各制御基板間のコマンド送信処
理時間が長くなることを防止することができる。

【００３０】この場合、デジタルフィルタ３４に設けた
クロック信号の周期を可変として、遊技機が設置される
遊技店の環境にあわせて除去するノイズの大きさを微調
整できるような構成としてもよい。すなわち、遊技機が
設置される遊技店によってはノイズが多く発生する場合
（ノイズ信号自体が時間的に長い場合）もあり、このよ
うな場合にはクロック信号の周期を微調整して除去でき
る信号をより多くすることとしても良い。

【００３１】なお、上述した実施の形態は本発明をパチ
ンコ機に適用した例であったが、本発明はこの他にも、
例えば、アレンジホール機（一定数の鋼球を遊技盤上に
射出して所定の当たり状態を成立させるもの）、スロッ
トマシン、雀球遊技機、パチスロ機等の各種遊技機にも
適用することができる。

【図面の簡単な説明】

【図１】 本発明に係る遊技機における第１の制御装置
と第２の制御装置で行われるコマンド送受信の一例を具
体的に説明するための図

【図２】 アナログフィルタとデジタルフィルタの作用
を説明するための図

【図３】 メイン制御基板と図柄制御基板間のコマンド
伝送を行う伝送系の概略構成を示すブロック図

【図４】 フィルタ回路の一部を構成するクロック回路
の回路図

【図５】 フィルタ回路の一部を構成するノイズ除去回
路の回路図

【図６】 図５に示すノイズ除去回路の作用を説明する
ための図

【図７】 図５に示すノイズ除去回路の作用を説明する
ための図

【図８】 メイン制御基板におけるコマンド送信処理を
示すフローチャート

【図９】 メイン制御基板におけるコマンド出力処理を
示すフローチャート

【図１０】 図柄制御基板におけるコマンド受信処理を
示すフローチャート

【図１１】 メイン制御基板と図柄制御基板間で送受信
される各信号・コマンドデータのタイミングチャート

【符号の説明】 １０・・電源基板 ２０・・メイン制御基板 ２１・・ＣＰＵ ２３・・出力ポート ２４・・出力バッファ ３０・・図柄制御基板 ３１・・ＣＰＵ ３３・・デジタルフィルタ ３４・・入力バッファ ３５・・入力ポート ４０・・信号ライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土川 晃司 愛知県西春日井郡西春町大字沖村字西ノ川 １番地 株式会社大一商会内 Ｆターム(参考） 2C088 BC62

Claims (3)

【特許請求の範囲】
1. 【請求項１】 コマンドを送信する第１の制御装置と、
   その第１の制御装置から送信されたコマンドを受信する
   第２の制御装置と、該第１の制御装置と該第２の制御装
   置を接続する信号ラインを備える遊技機であって、 該信号ラインには、前記第２の制御装置にコマンド受信
   処理を起動させる起動信号を伝送する起動信号ライン
   と、前記第２の制御装置にコマンドを伝送するコマンド
   信号ラインが含まれ、 その起動信号ライン及びコマンド信号ラインのそれぞれ
   にフィルタ回路が設けられていることを特徴とする遊技
   機。
2. 【請求項２】 前記信号ラインには、さらに、前記第１
   の制御装置が送信状態にあるか否かを示す信号を伝送す
   る送信状態信号ラインが含まれ、その送信状態信号ライ
   ンにもフィルタ回路が設けられていることを特徴とする
   請求項１に記載の遊技機。
3. 【請求項３】 前記フィルタ回路がデジタルフィルタ回
   路であることを特徴とする請求項１又は２に記載の遊技
   機。