JP2002077088A

JP2002077088A - 信号分配装置及び信号多重装置

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Publication number: JP2002077088A
Application number: JP2000266058A
Authority: JP
Inventors: Satoshi Okabe; 岡部　　聡; Yasuhiro Ito; 泰宏伊藤; Tetsuomi Ikeda; 哲臣池田; Kazuhiko Shibuya; 一彦澁谷
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2000-09-01
Filing date: 2000-09-01
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】伝送信号を複数の伝送路に分割して伝送する
ことができ、高いビットレートの伝送信号を複数の伝送
容量の小さな伝送路で伝送することが可能な信号分配装
置及び信号多重装置を提供することを目的とする。【解決手段】信号送出側の信号分配装置１０におい
て、入力信号を所定数パケット単位で複数系統に順次切
換え分配し各系統毎に伝送速度を低速化して送出し、信
号受信側の信号多重装置１３において、各系統毎に送出
され伝送された信号を受信し、各系統の受信信号を元の
パケットの伝送速度に戻すと共に、前記分配と逆に順次
切換え連続した元のパケットに戻すことにより上記課題
を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号分配装置及び
信号多重装置に係り、特に、パケット化されたデータを
伝送する信号分配装置及び信号多重装置に関する。

【０００２】

【従来の技術】例えば動画信号を圧縮符号化する方式と
して国際標準化機構（ＩＳＯ）が定めたＭＰＥＧ（ＩＳ
Ｏ／ＩＥＣ１３８１８シリーズ）がある。ＭＰＥＧは広
範囲なアプリケーションを対象とするため、ＭＰＥＧプ
ログラムストリーム（以下、「ＭＰＥＧ−ＰＳ」とい
う。）と呼ばれる方式とＭＰＥＧトランスポートストリ
ーム（以下、ＭＰＥＧ−ＴＳという。）と呼ばれる方式
とがＩＳＯ／ＩＥＣ１３８１８−１で規定されている。

【０００３】ＭＰＥＧ−ＴＳは、各種通信・放送のアプ
リケーションに対応するため、ＭＰＥＧ−ＰＳで利用さ
れるＰＥＳ（ＰａｃｋｅｔｉｚｅｄＥｌｅｍｅｎｔａ
ｒｙＳｔｒｅａｍＰａｃｋｅｔ）パケットより短い、
１８８バイト，２０４バイト等の固定長パケットにより
データを伝送する。

【０００４】従来、固定長パケットにより構成される１
系統のＭＰＥＧ−ＴＳ信号は、１系統の伝送路又はチャ
ネルを利用して伝送されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、ＭＰＥ
Ｇ−ＴＳ信号は伝送するデータに応じて要求されるビッ
トレートが異なっている。したがって、高いビットレー
トのＭＰＥＧ−ＴＳ信号を１系統の伝送路又はチャネル
を利用して伝送する場合、そのビットレートを伝送する
ことが可能な占有周波数帯域幅，言い換えれば伝送容量
の大きな伝送路を必要としていた。つまり、伝送路等の
伝送容量を上回るビットレートが必要なＭＰＥＧ−ＴＳ
信号は伝送することができないという問題があった。

【０００６】本発明は、上記の点に鑑みなされたもの
で、伝送信号を複数の伝送路に分割して伝送することが
でき、高いビットレートの伝送信号を複数の伝送容量の
小さな伝送路で伝送することが可能な信号分配装置及び
信号多重装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の信号分配装置は、入力信号に含まれ
る同期信号のうち所定数パケット毎に含まれる所定の同
期信号を検出する同期検出回路と、前記所定の同期信号
が検出される度に前記入力信号を所定数パケット単位で
複数系統に順次切換え分配する分配器と、前記各系統毎
に分配された信号の伝送速度を低速に変換して各系統毎
に送出する各系統毎に設けられた速度変換手段とを有す
ることを特徴とする。

【０００８】このような信号分配装置では、信号送出側
で入力信号を所定数パケット単位で分割し、その分割し
た信号を複数の系統（例えば伝送路）に分配すると共
に、分割した信号の伝送速度を低速化して出力してい
る。したがって、高いビットレートの伝送信号を伝送容
量の小さな複数の伝送路で伝送することが可能である。

【０００９】また、本発明の信号多重装置は、各系統の
受信信号に含まれる同期信号のうち所定数パケット毎に
含まれる所定の同期信号を各系統毎に検出する同期検出
回路と、各系統の受信信号の伝送速度を元のパケットの
伝送速度に変換する各系統毎に設けられた速度変換手段
と、前記同期検出回路から各系統毎の所定の同期信号の
検出タイミング信号が供給される読み出しタイミング制
御回路と、前記元のパケットの伝送速度に変換された信
号が各系統毎に順次供給され、前記各系統毎に順次供給
された信号を前記検出タイミング信号に応じて順次切換
え多重化して出力する切換器とを有することを特徴とす
る。

【００１０】このような信号多重装置では、信号多重装
置で各系統毎の受信信号を元の伝送速度に戻すと共に、
各系統毎の受信信号を順次切換え出力して分割前の元の
信号を復元している。したがって、高いビットレートの
伝送信号を伝送容量の小さな複数の伝送路で伝送するこ
とが可能である。

【００１１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面に基づいて説明する。なお、本実施例では、伝送
信号の一例として欧州放送連合（ＥｕｒｏｐｅａｎＢ
ｒｏａｄｃａｓｔｉｎｇＵｎｉｏｎ：ＥＢＵ）のデジ
タル映像放送（ＤｉｇｉｔａｌＶｉｄｅｏＢｒｏａ
ｄｃａｓｔｉｎｇ：ＤＶＢ）規格で規定されるＭＰＥＧ
−ＴＳ信号を伝送する例について説明するが、いかなる
伝送信号でもよい。

【００１２】まず、本発明の理解を容易とする為に、Ｄ
ＶＢ規格のＭＰＥＧ−ＴＳ信号のパケット構成について
図１を参照しつつ説明する。図１は、ＭＰＥＧ−ＴＳ信
号の一例のパケット構成図を示す。ＤＶＢ規格のＭＰＥ
Ｇ−ＴＳ信号の１パケットのサイズは１８８バイト又は
２０４バイトで構成される。なお、１８８バイトで構成
されるパケットはトランスポートストリームパケット
（以下、ＴＳパケットという。）と呼ばれる。また、２
０４バイトで構成されるパケットは１６バイトのパリテ
ィ（Ｐａｒｉｔｙ）を含み、リードソロモンパケット
（以下、ＲＳパケットという。）と呼ばれる。

【００１３】ＴＳパケット，ＲＳパケット（以下、パケ
ットという。）の先頭バイト（８ビット）はパケットヘ
ッダであり、１６進数の「４７」（以下、＆ｈ４７とい
う。）又は「Ｂ８」（以下、＆ｈＢ８という。）となっ
ている。通常、パケットヘッダは＆ｈ４７であり、８パ
ケット毎に＆ｈ４７をビット単位で反転させた＆ｈＢ８
となる。

【００１４】したがって、図１に示すように、１番目の
パケットのパケットヘッダが＆ｈＢ８である場合、２〜
８番目のパケットのパケットヘッダが＆ｈ４７となる。
その後、９，１７，２５，・・・，８ｎ＋１番目のパケ
ットのパケットヘッダが＆ｈＢ８となり、上記以外のパ
ケットのパケットヘッダが＆ｈ４７となる。そこで、＆
ｈＢ８のパケットヘッダを参照することにより、ＭＰＥ
Ｇ−ＴＳ信号を８パケット毎に分割する。

【００１５】図２は、本発明の信号伝送装置の一実施例
の構成図を示す。図２の信号伝送装置１は、信号分配装
置１０，送信機１１ａ〜１１ｂ，受信機１２ａ〜１２
ｂ，信号多重装置１３を含んで構成される。なお、以下
の説明では２系統の伝送路を利用する例について説明す
るが、本発明はこれに限らず、３系統以上の伝送路であ
ってもよい。

【００１６】信号分配装置１０は、例えば図１に示すよ
うなＭＰＥＧ−ＴＳ信号が供給される。信号分配装置１
０は、供給されるＭＰＥＧ−ＴＳ信号に含まれる＆ｈＢ
８のパケットヘッダを検出し、そのＭＰＥＧ−ＴＳ信号
を８パケット毎に分割する。そして、８パケット毎に分
割したＭＰＥＧ−ＴＳ信号を送信機１１ａ及び送信機１
１ｂに交互に出力する。

【００１７】送信機１１ａは、供給されたＭＰＥＧ−Ｔ
Ｓ信号を例えば伝送路等を介して受信機１２ａに供給す
る。同様に、送信機１１ｂは、供給されたＭＰＥＧ−Ｔ
Ｓ信号を例えば伝送路等を介して受信機１２ｂに供給す
る。信号多重装置１３は、受信機１２ａ及び受信機１２
ｂから供給される８パケット毎に分割されたＭＰＥＧ−
ＴＳ信号を受信し、受信機１２ａから供給されるＭＰＥ
Ｇ−ＴＳ信号及び受信機１２ｂから供給されるＭＰＥＧ
−ＴＳ信号を交互に出力することにより、信号分配装置
１０に供給されたＭＰＥＧ−ＴＳ信号を復元する。

【００１８】ｎ系統の伝送路を利用する場合、第１系統
の伝送路から供給されるＭＰＥＧ−ＴＳ信号，第２系統
の伝送路から供給されるＭＰＥＧ−ＴＳ信号，・・・，
第ｎ系統の伝送路から供給されるＭＰＥＧ−ＴＳ信号，
第１系統の伝送路から供給されるＭＰＥＧ−ＴＳ信号，
第２系統の伝送路から供給されるＭＰＥＧ−ＴＳ信号，
・・・を順番に出力することにより、元のＭＰＥＧ−Ｔ
Ｓ信号を復元する。

【００１９】以下、信号伝送装置１を構成する各ブロッ
クの詳細について図３〜図８を参照しつつ説明する。図
３は、本発明の信号分配装置の一実施例の構成図を示
す。また、図４は、本発明の信号分配装置の一例のタイ
ミング図を示す。信号分配装置１０は、同期検出回路２
０、分配器２１、書き込み系統制御スイッチ２２，２
３、速度変換手段としてのＦＩＦＯ（先入れ先出し）メ
モリ２４ａ，２４ｂ，２５ａ，２５ｂ、読み出しタイミ
ング制御回路２６、読み出し系統制御スイッチ２７，２
８を含んで構成される。

【００２０】なお、分配器２１、書き込み系統制御スイ
ッチ２２，２３、読み出し系統制御スイッチ２７，２８
は、電気的に入力先又は出力先を切換えるものである
が、機械的に入力先又は出力先を切換ものであってもよ
い。

【００２１】例えば図１に示すようなＭＰＥＧ−ＴＳ信
号が同期検出回路２０及び分配器２１に供給される。同
期検出回路２０は、供給されるＭＰＥＧ−ＴＳ信号に含
まれる＆ｈＢ８のパケットヘッダを検出し、その検出結
果に従って分配器２１，書き込み系統制御スイッチ２
２，２３の動作を制御する。

【００２２】分配器２１は同期検出回路２０から供給さ
れる制御信号２９に従って、可動接点２１（ａ）が接点
２１（ｂ）又は２１（ｃ）に接続される。同期検出回路
２０は、＆ｈＢ８のパケットヘッダを検出する度に、可
動接点２１（ａ）の接続先を接点２１（ｂ）から２１
（ｃ）又は接点２１（ｃ）から２１（ｂ）に切り換え
る。したがって、分配器２１に供給されたＭＰＥＧ−Ｔ
Ｓ信号は８パケット毎に書き込み系統制御スイッチ２
２，２３に振り分けられる。

【００２３】なお、本実施例では８パケット毎に分割さ
れたＭＰＥＧ−ＴＳ信号をブロックと呼び、そのブロッ
クに説明の便宜上、連続番号を付して説明する。例え
ば、分配器２１に図４（Ａ）のＭＰＥＧ−ＴＳ信号が供
給されると、分配器２１は図４（Ｂ）及び図４（Ｃ）の
タイミングで８パケット毎に分割されたブロックを出力
する。

【００２４】したがって、書き込み系統制御スイッチ２
２は、１番目のブロック，３番目のブロック，・・・，
２ｎ−１番目のブロックが供給される。また、書き込み
系統制御スイッチ２３は、２番目のブロック，４番目の
ブロック，・・・，２ｎ番目のブロックが供給される。
なお、図４のＭＰＥＧ−ＴＳ信号には、上段にブロック
番号，下段にパケット番号を付している。

【００２５】書き込み系統制御スイッチ２２は同期検出
回路２０から供給される制御信号３０に従って、可動接
点２２（ａ）が接点２２（ｂ）又は２２（ｃ）に接続さ
れる。また、書き込み系統制御スイッチ２３は同期検出
回路２０から供給される制御信号３１に従って、可動接
点２３（ａ）が接点２３（ｂ）又は２３（ｃ）に接続さ
れる。同期検出回路２０は、＆ｈＢ８のパケッドヘッダ
を２回検出する度に、可動接点２２（ａ）及び可動接点
２３（ａ）の接続先を切り換える。

【００２６】したがって、書き込み系統制御スイッチ２
２は、分配器２１から供給されるブロックをＦＩＦＯメ
モリ２４ａ，２４ｂに交互に供給する。同様に、書き込
み系統制御スイッチ２３は、分配器２１から供給される
ブロックをＦＩＦＯメモリ２５ａ，２５ｂに交互に供給
する。

【００２７】ＦＩＦＯメモリ２４ａ，２４ｂ，２５ａ，
２５ｂは、分配器２１に供給されるＭＰＥＧ−ＴＳ信号
のビットレートをＢ（ｂｉｔ／ｓｅｃ）とすると、Ｂ／
２（ｂｉｔ／ｓｅｃ）のビットレートでブロックを出力
する。なお、ｎ系統の伝送路を利用する場合、ＦＩＦＯ
メモリ２４ａ，２４ｂ，２５ａ，２５ｂは、Ｂ／ｎ（ｂ
ｉｔ／ｓｅｃ）のビットレートでブロックを出力する。

【００２８】そこで、信号分配装置１０は、書き込みと
読み出しとが同時にできるように各系統毎に２つのＦＩ
ＦＯメモリ２４ａ，２４ｂ又はＦＩＦＯメモリ２５ａ，
２５ｂを有している。なお、本実施例では、ＦＩＦＯメ
モリ２４ａ，２４ｂ，２５ａ，２５ｂを使用している
が、デュアルポートメモリを使用してもよい。デュアル
ポートメモリを使用する場合、１系統毎に１つのデュア
ルポートメモリを備えるように構成される。

【００２９】読み出しタイミング制御回路２６は、同期
検出回路２０から＆ｈＢ８のパケットヘッダの検出タイ
ミング信号が供給される。読み出しタイミング制御回路
２６は、供給された検出タイミング信号に従ってＦＩＦ
Ｏメモリ２４ａ，２４ｂ，２５ａ，２５ｂの読み出しタ
イミング、読み出し系統制御スイッチ２７，２８の動作
を制御する。

【００３０】例えば、読み出しタイミング制御回路２６
は、ＦＩＦＯメモリ２４ａ，２４ｂ，２５ａ，２５ｂに
格納されているブロックを、図４（Ｄ）及び図４（Ｅ）
のタイミングで出力させる。読み出し系統制御スイッチ
２７はＦＩＦＯメモリ２４ａ又は２４ｂから出力される
ブロックを第１系統に出力するように、可動接点２７
（ａ）が接点２７（ｂ）又は２７（ｃ）に接続される。
同様に、読み出し系統制御スイッチ２８はＦＩＦＯメモ
リ２５ａ又は２５ｂから出力されるブロックを第２系統
に出力するように、可動接点２８（ａ）が接点２８
（ｂ）又は２８（ｃ）に接続される。

【００３１】したがって、読み出し系統制御スイッチ２
７は、Ｂ／２（ｂｉｔ／ｓｅｃ）のビットレートで１番
目のブロック，３番目のブロック，・・・，２ｎ−１番
目のブロックを出力する。また、読み出し系統制御スイ
ッチ２８は、Ｂ／２（ｂｉｔ／ｓｅｃ）のビットレート
で２番目のブロック，４番目のブロック，・・・，２ｎ
番目のブロックを出力する。

【００３２】ところで、詳細は後述するが、本発明の信
号多重装置１３は、＆ｈＢ８のパケットヘッダだけを利
用して元のＭＰＥＧ−ＴＳ信号を復元するため、異なる
系統を介して伝送されたブロックの順番を確認すること
ができない。つまり、各系統毎に異なる伝送遅延量が発
生し、第１系統の出力と第２系統の出力との間でブロッ
クの追い越しが起こると、元のＭＰＥＧ−ＴＳ信号の復
元ができなくなる。

【００３３】そこで、読み出しタイミング制御回路２６
は、第１系統の出力と第２系統の出力との間で追い越し
を起こさせないため、図４（Ｄ）及び図４（Ｅ）に示す
ように、第２系統の出力を第１系統の出力より４パケッ
ト（出力側換算）分遅延させている。ｎ系統の伝送路を
利用する場合、各系統の遅延量は、以下の式（１）を利
用して算出される。

【００３４】遅延量＝Ｐｓ×８／ｎ×（ｎ’−１）・・・（１）なお、Ｐｓは１パケットのバイト数であり、ｎは系統数
（ｎ＝１，２，３，・・・）であり、ｎ’は系統番号
（ｎ’＝１，２，３，・・・）である。読み出しタイミ
ング制御回路２６は、式（１）を利用して各系統の遅延
量を算出し、各系統の出力をその遅延量分遅延させて出
力する。

【００３５】次に、本発明の信号多重装置の詳細につい
て説明する。図５は、本発明の信号多重装置の一実施例
の構成図を示す。図６は、本発明の信号多重装置の一例
のタイミング図を示す。信号多重装置１３は、同期検出
回路４０，４１、書き込み系統制御スイッチ４２，４
３、ＦＩＦＯメモリ４４ａ，４４ｂ，４６ａ〜４６ｃ，
読み出し系統制御スイッチ４９，５０、読み出しタイミ
ング制御回路５１、切換器５２を含んで構成される。

【００３６】なお、書き込み系統制御スイッチ４２，４
３、読み出し系統制御スイッチ４９，５０、切換器５２
は、電気的に入力先又は出力先を切換えるものである
が、機械的に入力先又は出力先を切換ものであってもよ
い。

【００３７】例えば図６（Ａ）に示すようなＭＰＥＧ−
ＴＳ信号が同期検出回路４０及び書き込み系統制御スイ
ッチ４２に供給される。また、図６（Ｂ）に示すような
ＭＰＥＧ−ＴＳ信号が同期検出回路４１及び書き込み系
統制御スイッチ４３に供給される。同期検出回路４０
は、供給されるＭＰＥＧ−ＴＳ信号に含まれる＆ｈＢ８
のパケットヘッダを検出し、その検出結果に従って書き
込み系統制御スイッチ４２の動作を制御する。同様に、
同期検出回路４１は、供給されるＭＰＥＧ−ＴＳ信号に
含まれる＆ｈＢ８のパケットヘッダを検出し、その検出
結果に従って書き込み系統制御スイッチ４３の動作を制
御する。

【００３８】書き込み系統制御スイッチ４２は同期検出
回路４０で＆ｈＢ８のパケットヘッダを検出する度に、
可動接点４２（ａ）の接続先を接点４２（ｂ）から４２
（ｃ）又は接点４２（ｃ）から４２（ｂ）に切り換え
る。したがって、書き込み系統制御スイッチ４２は供給
されたＭＰＥＧ−ＴＳ信号を８パケット毎に分割し、そ
の８パケット毎に分割されたブロックを、図６（Ｃ）に
示すようにＦＩＦＯメモリ４４ａ，４４ｂに交互に供給
する。

【００３９】一方、書き込み系統制御スイッチ４３は同
期検出回路４１で＆ｈＢ８のパケットヘッダを検出する
度に、可動接点４２（ａ）の接続先を接点４２（ｂ），
４２（ｃ），４２（ｄ）に順次切り換える。したがっ
て、書き込み系統制御スイッチ４３は供給されたＭＰＥ
Ｇ−ＴＳ信号を８パケット毎に分割し、その８パケット
毎に分割されたブロックを、図６（Ｄ）に示すようにＦ
ＩＦＯメモリ４６ａ〜４６ｃに順次供給する。

【００４０】ＦＩＦＯメモリ４４ａ，４４ｂ，４６ａ〜
４６ｃは、書き込み系統制御スイッチ４２，４３に供給
されるＭＰＥＧ−ＴＳ信号のビットレートをＢ／２（ｂ
ｉｔ／ｓｅｃ）とすると、Ｂ（ｂｉｔ／ｓｅｃ）のビッ
トレートでブロックを出力する。なお、ｎ系統の伝送路
を利用する場合、書き込み系統制御スイッチ４２，４３
に供給されるビットレートがＢ／ｎ（ｂｉｔ／ｓｅｃ）
のＭＰＥＧ−ＴＳ信号を、ＦＩＦＯメモリ４４ａ，４４
ｂ，４６ａ〜４６ｃは、Ｂ（ｂｉｔ／ｓｅｃ）のビット
レートで出力する。

【００４１】前述した信号分配装置１０と同様に、信号
多重装置１３は、ＦＩＦＯメモリ４４ａ，４４ｂ，４６
ａ〜４６ｃの代りにデュアルポートメモリを使用しても
よい。また、信号多重装置１３は、書き込みと読み出し
とが同時にできるように各系統毎に複数のＦＩＦＯメモ
リ４４ａ，４４ｂ又はＦＩＦＯメモリ４６ａ〜４６ｃを
有している。

【００４２】第１系統のＦＩＦＯメモリ４４ａ，４４ｂ
は、ｎ系統の伝送路を利用する場合であっても２つのＦ
ＩＦＯメモリ４４ａ，４４ｂで構成される。また、第２
系統のＦＩＦＯメモリ４６ａ〜４６ｃはＭＰＥＧ−ＴＳ
信号の取りこぼしを起こさないように、第１系統以外の
系統で必要なＦＩＦＯメモリの数を以下の式（２）を利
用して算出する。

【００４３】ＦＩＦＯメモリの所要個数＝｛８＋（８／ｎ）＋（８／ｎ）＋（８／ｎ）｝／８・・・（２）なお、式（２）の第１項目はＦＩＦＯメモリへの書き込
みに必要な時間であり、第２項目は最初にＭＰＥＧ−Ｔ
Ｓ信号を読み出す際、第１系統のＦＩＦＯメモリへのデ
ータ書き込みを終了してからＭＰＥＧ−ＴＳ信号を出力
するまでの時間であり、第３項目は第１系統のＦＩＦＯ
メモリへのデータ書き込みを終了後、ＭＰＥＧ−ＴＳ信
号の出力を開始するまでの時間であり、第４項目はＦＩ
ＦＯメモリから格納されているＭＰＥＧ−ＴＳ信号を読
み出すのに必要な時間である。

【００４４】式（２）を利用して算出された数値を切り
上げた数が第１系統以外の系統で必要なＦＩＦＯメモリ
の個数となる。例えば２系統の伝送路を利用する場合、
式（２）から２．５が算出され、数値を切り上げた３が
第２系統で必要なＦＩＦＯメモリの個数となる。

【００４５】読み出しタイミング制御回路５１は、同期
検出回路４０，４１から＆ｈＢ８のパケットヘッダの検
出タイミング信号が供給される。読み出しタイミング制
御回路５１は、供給された検出タイミング信号から各系
統毎に異なる伝送遅延量を検出し、その伝送遅延量を補
正するようにＦＩＦＯメモリ４４ａ，４４ｂ，４６ａ〜
４６ｃの読み出しタイミング、読み出し系統制御スイッ
チ４９，５０、切換器５２の動作を制御する。なお、図
６のタイミング図は、第１系統及び第２系統の伝送遅延
量が同じ場合の例である。

【００４６】例えば、読み出しタイミング制御回路５１
は、ＦＩＦＯメモリ４４ａ，４４ｂ，４６ａ〜４６ｃに
格納されているブロックを、図６（Ｅ）のタイミングで
出力させる。読み出し系統制御スイッチ４９はＦＩＦＯ
メモリ４４ａ又は４４ｂから出力されるブロックを切換
器５２の接点５２（ｂ）に出力するように、可動接点４
９（ａ）が接点４９（ｂ）又は４９（ｃ）に順次接続さ
れる。同様に、読み出し系統制御スイッチ５０はＦＩＦ
Ｏメモリ４６ａ〜４６ｃから出力されるブロックを切換
器５２の接点５２（ｃ）に出力するように、可動接点５
０（ａ）が接点５０（ｂ）〜５０（ｃ）に順次接続され
る。

【００４７】そして、切換器５２は、ＦＩＦＯメモリ４
４ａ，４４ｂ，４６ａ〜４６ｃに格納されているブロッ
クを、図６（Ｅ）のタイミングで出力するように、可動
接点５２（ａ）が接点５２（ｂ）又は５２（ｃ）に接続
される。したがって、切換器５２は、第１系統から供給
されたＭＰＥＧ−ＴＳ信号及び第２系統から供給された
ＭＰＥＧ−ＴＳ信号を８パケット毎に交互に出力するこ
とにより、信号分配装置１０に供給されたＭＰＥＧ−Ｔ
Ｓ信号を復元する。

【００４８】ところで、図６のタイミング図は各系統毎
の伝送遅延量が同じ場合の例であるが、以下、各系統毎
の伝送遅延量が異なる場合について説明する。図７は、
第１系統に伝送遅延が生じた一例のタイミング図を示
す。

【００４９】例えば図７（Ａ）のように、第１系統が伝
送路で４パケット分遅延した場合、読み出しタイミング
制御回路５１は、各系統毎に設置された同期検出回路４
０，４１から＆ｈＢ８のパケットヘッダの検出タイミン
グ信号が同時に供給される。読み出しタイミング制御回
路５１は、信号分配装置１０で第２系統に４パケット分
の遅延を挿入していることを考慮し、第１系統が伝送路
で４パケット分遅延したと判定する。

【００５０】そこで、読み出しタイミング制御回路５１
は、第２系統のＦＩＦＯメモリ４６ａ〜４６ｃからの読
み出しタイミングを４パケット（入力側換算）分遅延さ
せている。なお、図６，７のタイミング図のうち、各ブ
ロックの右側にある点線は各ＦＩＦＯメモリがブロック
を保持している期間を示している。図６（Ｄ），図７
（Ｄ）を比較すると、図７（Ｄ）の第２系統のＦＩＦＯ
メモリ４６ａ〜４６ｃからの読み出しタイミングは、図
６（Ｄ）の読み出しタイミングより４パケット（入力側
換算）分遅延していることが分かる。

【００５１】このように、第１系統が伝送路で４パケッ
ト遅延した場合、第２系統のＦＩＦＯメモリ４６ａ〜４
６ｃからの読み出しタイミングを４パケット（入力側換
算）分遅延させることにより、第１系統のＦＩＦＯメモ
リ４４ａ，４４ｂからのブロック読み出しが終了しない
うちに第２系統のＦＩＦＯメモリ４６ａ〜４６ｃからブ
ロックの読み出しが開始されないようにしている。

【００５２】図８は、第２系統に伝送遅延が生じた一例
のタイミング図を示す。例えば図８（Ｂ）のように、第
２系統が伝送路で４パケット分遅延した場合、読み出し
タイミング制御回路５１は、各系統毎に設置された同期
検出回路４０，４１から＆ｈＢ８のパケットヘッダの検
出タイミング信号が８パケット（入力側換算）分の相違
をもって供給される。読み出しタイミング制御回路５１
は、信号分配装置１０で第２系統に４パケット分の遅延
を挿入していることを考慮し、第２系統が伝送路で４パ
ケット分遅延したと判定する。

【００５３】そこで、読み出しタイミング制御回路５１
は、第２系統のＦＩＦＯメモリ４６ａ〜４６ｃからの読
み出しタイミングを４パケット（入力側換算）分早めさ
せている。なお、図６，７と同様に図８中、各ブロック
の右側にある点線は各ＦＩＦＯメモリがブロックを保持
している期間を示している。図６（Ｄ），図８（Ｄ）を
比較すると、第２系統のＦＩＦＯメモリ４６ａ〜４６ｃ
からの読み出しタイミングは、図６（Ｄ）の読み出しタ
イミングより４パケット（入力側換算）分早まっている
ことが分かる。

【００５４】このように、第２系統が伝送路で４パケッ
ト分遅延した場合、第２系統のＦＩＦＯメモリ４６ａ〜
４６ｃからの読み出しタイミングを４パケット（入力側
換算）分早めることにより、第１系統のＦＩＦＯメモリ
４４ａ，４４ｂからのブロック読み出しが終了した後、
ＭＰＥＧ−ＴＳ信号の出力が途切れないように第２系統
のＦＩＦＯメモリ４６ａ〜４６ｃからブロックの読み出
しを開始している。

【００５５】本発明の信号伝送装置１では、２系統の伝
送路を利用する場合、許される伝送遅延時間差は４パケ
ット（入力側換算）である。この許容伝送遅延時間差
は、ｎ系統の伝送路を利用する場合、以下の式（３）を
利用して算出される。なお、Ｔは８パケット（入力側換
算）を伝送するのにかかる時間である。

【００５６】許容伝送遅延時間差＝Ｔ／ｎ・・・（３）隣り合う系統との間で許容伝送遅延時間差を超えなけれ
ばパケットの追い越しが起こらず、元のＭＰＥＧ−ＴＳ
信号を復元することが可能である。

【００５７】

【発明の効果】上述の如く、本発明によれば、伝送信号
を複数の信号に分割し、複数の伝送路を用いて伝送する
ことができ、帯域幅の広い伝送路を用いることなく、高
いビットレートの伝送信号を帯域幅の狭い複数の伝送路
を用いて伝送することが可能である。

【００５８】

【図面の簡単な説明】

【図１】ＭＰＥＧ−ＴＳ信号の一例のパケット構成図で
ある。

【図２】本発明の信号伝送装置の一実施例の構成図であ
る。

【図３】本発明の信号分配装置の一実施例の構成図であ
る。

【図４】本発明の信号分配装置の一例のタイミング図で
ある。

【図５】本発明の信号多重装置の一実施例の構成図であ
る。

【図６】本発明の信号多重装置の一例のタイミング図で
ある。

【図７】第１系統に伝送遅延が生じた一例のタイミング
図である。

【図８】第２系統に伝送遅延が生じた一例のタイミング
図である。

【符号の説明】

１信号伝送装置１０信号分配装置１１ａ，１１ｂ送信機１２ａ，１２ｂ受信機１３信号多重装置２０，４０，４１同期検出回路２１分配器２２，２３，４２，４３書き込み系統制御スイッチ２４ａ，２４ｂ，２５ａ，２５ｂ，４４ａ，４４ｂ，４
６ａ〜４６ｃＦＩＦＯ（先入れ先出し）メモリ２６，５１読み出しタイミング制御回路２７，２８，４９，５０読み出し系統制御スイッチ５２切換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者池田哲臣東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者澁谷一彦東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内Ｆターム(参考） 5C059 MA00 RB02 RB12 RC02 TA72 TA80 TC37 UA32 UA35 5K028 AA01 AA11 EE03 EE05 EE07 KK01 KK12 KK32 LL12 MM08 MM16 NN02 RR02 SS05 SS15 SS26 5K067 AA13 BB21 CC08 DD51 EE02 EE10 HH21

Claims

【特許請求の範囲】

【請求項１】信号送出側において、入力信号を複数系
統に順次切換え分配して送出し、信号受信側において、
各系統毎に送出され伝送された信号を受信し、各系統の
受信信号を順次切換え連続した元のパケットに戻す信号
伝送装置に用いられる信号分配装置であって、入力信号に含まれる同期信号のうち所定数パケット毎に
含まれる所定の同期信号を検出する同期検出回路と、前記所定の同期信号が検出される度に前記入力信号を所
定数パケット単位で複数系統に順次切換え分配する分配
器と、前記各系統毎に分配された信号の伝送速度を低速に変換
して各系統毎に送出する各系統毎に設けられた速度変換
手段とを有することを特徴とする信号分配装置。
【請求項２】信号送出側において、入力信号を複数系
統に順次切換え分配して送出し、信号受信側において、
各系統毎に送出され伝送された信号を受信し、各系統の
受信信号を順次切換え連続した元のパケットに戻す信号
伝送装置に用いられる信号多重装置であって、各系統の受信信号に含まれる同期信号のうち所定数パケ
ット毎に含まれる所定の同期信号を各系統毎に検出する
同期検出回路と、各系統の受信信号の伝送速度を元のパケットの伝送速度
に変換する各系統毎に設けられた速度変換手段と、前記同期検出回路から各系統毎の所定の同期信号の検出
タイミング信号が供給される読み出しタイミング制御回
路と、前記元のパケットの伝送速度に変換された信号が各系統
毎に順次供給され、前記各系統毎に順次供給された信号
を前記検出タイミング信号に応じて順次切換え多重化し
て出力する切換器とを有することを特徴とする信号多重
装置。