JP2002076127A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G—PHYSICS
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-
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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Abstract
(57)【要約】
【課題】 論理ＬＳＩでは、チップ全面で同期化された
クロック分配系を有する方式が一般的であるが、かかる
クロック分配系では、クロックスキューがクロック分配
系の面積に比例するため、チップサイズの増大に伴なっ
てクロックスキューが大きくなるとともに、チップサイ
ズが同一であっても、クロック周波数が高いほどクロッ
ク周期に対するクロックスキューの割合が相対的に増加
することとなるため、動作周波数の向上を妨げる原因と
なっていた。 【解決手段】 ブロック間長距離送信方式として送信デ
ータと一緒にクロックを等長配線で送る並送方式を採用
して受信側では並送クロックで受信データをラッチする
ように構成し、さらにブロック間送信用配線には所定の
長さ毎にバッファを配置するようにした。
クロック分配系を有する方式が一般的であるが、かかる
クロック分配系では、クロックスキューがクロック分配
系の面積に比例するため、チップサイズの増大に伴なっ
てクロックスキューが大きくなるとともに、チップサイ
ズが同一であっても、クロック周波数が高いほどクロッ
ク周期に対するクロックスキューの割合が相対的に増加
することとなるため、動作周波数の向上を妨げる原因と
なっていた。 【解決手段】 ブロック間長距離送信方式として送信デ
ータと一緒にクロックを等長配線で送る並送方式を採用
して受信側では並送クロックで受信データをラッチする
ように構成し、さらにブロック間送信用配線には所定の
長さ毎にバッファを配置するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路さ
らには半導体チップ上における同期用のクロック信号の
分配方式に適用して有効な技術に関し、例えばシステム
ＬＳＩにおけるブロック間データ送信用のクロック信号
の供給方式に利用して有効な技術に関する。
らには半導体チップ上における同期用のクロック信号の
分配方式に適用して有効な技術に関し、例えばシステム
ＬＳＩにおけるブロック間データ送信用のクロック信号
の供給方式に利用して有効な技術に関する。
【０００２】
【従来の技術】論理ＬＳＩ（大規模集積回路）において
は、外部から供給されるクロック信号（以下、単にクロ
ックと称する）をＬＳＩ全体に分配してそのクロックに
同期してフリップフロップへのデータの取込みや信号の
送信、伝達などが行なわれる。このように、外部からの
クロックをＬＳＩ全体に分配する場合、クロックが通る
配線の長さの相違等に起因してクロックの到達タイミン
グがずれるいわゆるクロックスキューが生じる。クロッ
クスキューがあると、フリップフロップが誤ったデータ
を取り込んだり、論理ゲートの出力信号に不所望のひげ
状パルスが発生して次段の回路が誤動作するおそれがあ
る。そこで、従来よりこのクロックスキューを低減する
ために、クロックをチップ中心から末端の回路に向かっ
て次第に枝分かれするツリー状の等長配線により各部に
供給する方式等が採用されている（特開平１１−２０２
９７１号公報、特開平５−１５９０８０号公報等）。
は、外部から供給されるクロック信号（以下、単にクロ
ックと称する）をＬＳＩ全体に分配してそのクロックに
同期してフリップフロップへのデータの取込みや信号の
送信、伝達などが行なわれる。このように、外部からの
クロックをＬＳＩ全体に分配する場合、クロックが通る
配線の長さの相違等に起因してクロックの到達タイミン
グがずれるいわゆるクロックスキューが生じる。クロッ
クスキューがあると、フリップフロップが誤ったデータ
を取り込んだり、論理ゲートの出力信号に不所望のひげ
状パルスが発生して次段の回路が誤動作するおそれがあ
る。そこで、従来よりこのクロックスキューを低減する
ために、クロックをチップ中心から末端の回路に向かっ
て次第に枝分かれするツリー状の等長配線により各部に
供給する方式等が採用されている（特開平１１−２０２
９７１号公報、特開平５−１５９０８０号公報等）。
【０００３】一方、近年、半導体プロセスの進歩によ
り、クロックの周波数すなわちチップの動作周波数は、
１ＧＨｚ以上にも達するようになってきている。また、
集積度も向上しているため、同一チップ内に、複数のプ
ロセッサを設けたり、大規模なキャッシュメモリ等を取
り込むなど、これまでは複数のチップで構成されていた
機能が１つのチップに搭載されたシステムＬＳＩが提供
されるようになってきた。
り、クロックの周波数すなわちチップの動作周波数は、
１ＧＨｚ以上にも達するようになってきている。また、
集積度も向上しているため、同一チップ内に、複数のプ
ロセッサを設けたり、大規模なキャッシュメモリ等を取
り込むなど、これまでは複数のチップで構成されていた
機能が１つのチップに搭載されたシステムＬＳＩが提供
されるようになってきた。
【０００４】ところが、現在の半導体チップでは、論理
設計や診断その他の面から、チップ全面で同期化された
クロック分配系を有する方式が一般的である。そして、
かかるクロック分配系では、クロックスキューはクロッ
ク分配系の面積に比例し、チップサイズが増大するのに
伴なってクロックスキューが大きくなるとともに、チッ
プサイズが同一であっても、クロック周波数が高くなる
ほどクロック周期に対するクロックスキューの割合が相
対的に増加することとなるため、ＬＳＩの動作周波数の
向上を妨げる原因となることが明らかとなった。
設計や診断その他の面から、チップ全面で同期化された
クロック分配系を有する方式が一般的である。そして、
かかるクロック分配系では、クロックスキューはクロッ
ク分配系の面積に比例し、チップサイズが増大するのに
伴なってクロックスキューが大きくなるとともに、チッ
プサイズが同一であっても、クロック周波数が高くなる
ほどクロック周期に対するクロックスキューの割合が相
対的に増加することとなるため、ＬＳＩの動作周波数の
向上を妨げる原因となることが明らかとなった。
【０００５】また、動作周波数の向上が進むと、チップ
内でデータの長距離送信を行う際に、信号遅延時間が長
くなって数サイクル分を要する送信となる。そこで、本
発明者らは、信号伝送経路上に複数のフリップフロップ
を挿入して１サイクル毎に各フリップフロップにデータ
をラッチして順次後段へ送信する方式について検討し
た。このようにすると、配置したラッチごとに、クロッ
クスキュー(tck)及びフリップフロップのセットアップ
時間(tsu)、ディレイ余裕(tpd)を考慮した設計が必要と
なる。つまり、送信にＮサイクルを要する場合には、送
信時間は実質的なディレイに、Ｎ×(tck+tsu+tpd)を加
算した値になり、これを加味してクロックの周波数を決
定しなればならなくなるため、高速送信が困難になって
しまうという問題点がある。なお、ボード上のＬＳＩ間
でデータとクロックを送信してクロックスキューを管理
するようにした発明として、例えば国際公開ＷＯ９６／
２９６５５号がある。
内でデータの長距離送信を行う際に、信号遅延時間が長
くなって数サイクル分を要する送信となる。そこで、本
発明者らは、信号伝送経路上に複数のフリップフロップ
を挿入して１サイクル毎に各フリップフロップにデータ
をラッチして順次後段へ送信する方式について検討し
た。このようにすると、配置したラッチごとに、クロッ
クスキュー(tck)及びフリップフロップのセットアップ
時間(tsu)、ディレイ余裕(tpd)を考慮した設計が必要と
なる。つまり、送信にＮサイクルを要する場合には、送
信時間は実質的なディレイに、Ｎ×(tck+tsu+tpd)を加
算した値になり、これを加味してクロックの周波数を決
定しなればならなくなるため、高速送信が困難になって
しまうという問題点がある。なお、ボード上のＬＳＩ間
でデータとクロックを送信してクロックスキューを管理
するようにした発明として、例えば国際公開ＷＯ９６／
２９６５５号がある。
【０００６】この発明の目的は、送信サイクルすなわち
クロック周期に対するクロックスキューの割合を低減す
ることができ、これによって動作周波数を高めることが
できるクロック分配技術を提供することにある。
クロック周期に対するクロックスキューの割合を低減す
ることができ、これによって動作周波数を高めることが
できるクロック分配技術を提供することにある。
【０００７】この発明の他の目的は、チップ内の長距離
データ送信における遅延時間を短縮し、正確にデータを
送信することができるクロック供給技術を提供すること
にある。
データ送信における遅延時間を短縮し、正確にデータを
送信することができるクロック供給技術を提供すること
にある。
【０００８】この発明のさらに他の目的は、動作周波数
を増大させてもトータルの消費電力は抑えることができ
るクロック供給技術を提供することにある。
を増大させてもトータルの消費電力は抑えることができ
るクロック供給技術を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、本発明では、同一半導体チップ
内にプロセッサやメモリなど複数の機能ブロックを有す
るシステムＬＳＩのような半導体集積回路において、ク
ロック分配系を、それぞれの機能ブロックごとに限定し
て設けるようにした。クロックスキューは、クロック分
配系の配線長におおむね比例するが、プロセスが進歩し
た場合、動作周波数の向上は図られてもチップ面積は縮
小されないため、クロック分配系の配線長も低減され
ず、これがクロックスキュー割合の増加の要因となる。
しかし、上記のように、クロック分配系をそれぞれの機
能ブロックごとに限定して設けることにより、各クロッ
ク分配系の面積は小さくなり、これによってクロック配
線長が短くなってクロックスキューを小さくすることが
でき、その結果、動作周波数の向上を図ることができ
る。
内にプロセッサやメモリなど複数の機能ブロックを有す
るシステムＬＳＩのような半導体集積回路において、ク
ロック分配系を、それぞれの機能ブロックごとに限定し
て設けるようにした。クロックスキューは、クロック分
配系の配線長におおむね比例するが、プロセスが進歩し
た場合、動作周波数の向上は図られてもチップ面積は縮
小されないため、クロック分配系の配線長も低減され
ず、これがクロックスキュー割合の増加の要因となる。
しかし、上記のように、クロック分配系をそれぞれの機
能ブロックごとに限定して設けることにより、各クロッ
ク分配系の面積は小さくなり、これによってクロック配
線長が短くなってクロックスキューを小さくすることが
でき、その結果、動作周波数の向上を図ることができ
る。
【００１２】しかしながら、上記のように分割されたク
ロック分配系を持つチップでは、各ブロック間でデータ
送信をしようとした場合、長距離送信で信号遅延が大き
くなり且つブロック間でクロックスキューのずれが大き
いという問題が発生する。とりあえず送信を可能とする
ためには、例えば、ブロック間の長距離送信のみクロッ
ク周波数を下げることが考えられるが、これでは、大容
量のデータを高速に送信することができない。そこで、
最近大規模なボードシステム上での半導体チップ間の送
信において使用されているクロック並送方式をチップ内
部に持ち込むことが考えられる。
ロック分配系を持つチップでは、各ブロック間でデータ
送信をしようとした場合、長距離送信で信号遅延が大き
くなり且つブロック間でクロックスキューのずれが大き
いという問題が発生する。とりあえず送信を可能とする
ためには、例えば、ブロック間の長距離送信のみクロッ
ク周波数を下げることが考えられるが、これでは、大容
量のデータを高速に送信することができない。そこで、
最近大規模なボードシステム上での半導体チップ間の送
信において使用されているクロック並送方式をチップ内
部に持ち込むことが考えられる。
【００１３】この並送送信方式は、データと並行してク
ロックを送信する方式であり、データ送信用とクロック
伝送用の配線の長さが同じになるように設計すれば、送
信データに対する相対的なクロックスキューはなくなる
ので、受端側で並送クロックによってデータを受信すれ
ばよい。本方式を用いることにより、データ送信路の途
中にフリップフロップを配置する必要がなくなるため、
途中に配置されるN個のフリップフロップのそれぞれに
おける遅延時間(tck+tsu+tpd)を加味することが不用と
なる。
ロックを送信する方式であり、データ送信用とクロック
伝送用の配線の長さが同じになるように設計すれば、送
信データに対する相対的なクロックスキューはなくなる
ので、受端側で並送クロックによってデータを受信すれ
ばよい。本方式を用いることにより、データ送信路の途
中にフリップフロップを配置する必要がなくなるため、
途中に配置されるN個のフリップフロップのそれぞれに
おける遅延時間(tck+tsu+tpd)を加味することが不用と
なる。
【００１４】しかしながら、これまで装置間やシステム
上のチップ間で採用されて来た上記のような並送クロッ
クを用いたデータ送信方式をそのままチップ内に持ち込
もうとすると、信号を伝達する装置間の送信で用いる同
軸ケーブルや、システムで用いるボードの伝送線と比較
し、チップ内では配線による抵抗が大きいために、信号
立上がり時間ｔrと信号立下がり時間ｔfが極端に大きく
なってしまい、１つのデータが到着する前に次のデータ
を送信するというような、多サイクル送信が困難であ
る。また、配線抵抗をボード上の伝送線並みに小さくな
るように配線幅、厚さを大きくすることも考えられる
が、配線幅を極端に大きくすると面積との関係からデー
タ送信のための配線本数を大幅に減少させる必要が生じ
てしまうとともに、配線層を厚くすることはプロセスに
かかる負担が大きくなりすぎて現実的ではない。
上のチップ間で採用されて来た上記のような並送クロッ
クを用いたデータ送信方式をそのままチップ内に持ち込
もうとすると、信号を伝達する装置間の送信で用いる同
軸ケーブルや、システムで用いるボードの伝送線と比較
し、チップ内では配線による抵抗が大きいために、信号
立上がり時間ｔrと信号立下がり時間ｔfが極端に大きく
なってしまい、１つのデータが到着する前に次のデータ
を送信するというような、多サイクル送信が困難であ
る。また、配線抵抗をボード上の伝送線並みに小さくな
るように配線幅、厚さを大きくすることも考えられる
が、配線幅を極端に大きくすると面積との関係からデー
タ送信のための配線本数を大幅に減少させる必要が生じ
てしまうとともに、配線層を厚くすることはプロセスに
かかる負担が大きくなりすぎて現実的ではない。
【００１５】そこで、本発明では、ブロック間長距離送
信方式として送信データと一緒にクロックを等長配線で
送る並送方式を採用して受信側では並送クロックで受信
データをラッチするように構成し、さらにブロック間送
信用配線には所定の長さ毎にバッファを配置するように
した。
信方式として送信データと一緒にクロックを等長配線で
送る並送方式を採用して受信側では並送クロックで受信
データをラッチするように構成し、さらにブロック間送
信用配線には所定の長さ毎にバッファを配置するように
した。
【００１６】より具体的には、１個の半導体基板上に複
数の回路ブロックが形成され、各回路ブロック毎にクロ
ック分配系が形成されている半導体集積回路において、
上記複数の回路ブロックのうちいずれか２つの回路ブロ
ック間には、データ信号を送信する１または２以上の第
１の信号線とクロック信号を送信する第２の信号線が設
けられ、一方の回路ブロックから他方の回路ブロックへ
上記第１および第２の信号線を介してデータ信号とクロ
ック信号とが送信され、受信側の回路ブロックは受信し
たクロック信号に基づいて受信したデータ信号を取り込
むように構成するとともに、上記第１の信号線と第２の
信号線はほぼ等しい配線長を有しかつ途中に１または２
以上のバッファ回路が設けるようにしたものである。
数の回路ブロックが形成され、各回路ブロック毎にクロ
ック分配系が形成されている半導体集積回路において、
上記複数の回路ブロックのうちいずれか２つの回路ブロ
ック間には、データ信号を送信する１または２以上の第
１の信号線とクロック信号を送信する第２の信号線が設
けられ、一方の回路ブロックから他方の回路ブロックへ
上記第１および第２の信号線を介してデータ信号とクロ
ック信号とが送信され、受信側の回路ブロックは受信し
たクロック信号に基づいて受信したデータ信号を取り込
むように構成するとともに、上記第１の信号線と第２の
信号線はほぼ等しい配線長を有しかつ途中に１または２
以上のバッファ回路が設けるようにしたものである。
【００１７】このように、配線の途中にバッファを配置
した場合、バッファが信号の立上がりおよび立下がりを
急峻にするつまり波形整形をするので、遅延時間が短縮
される。これとともに、最初に送出したデータが受信側
に届く前に次のデータを伝送路にのせることが可能とな
り、連続したデータの高速送信が可能となる。
した場合、バッファが信号の立上がりおよび立下がりを
急峻にするつまり波形整形をするので、遅延時間が短縮
される。これとともに、最初に送出したデータが受信側
に届く前に次のデータを伝送路にのせることが可能とな
り、連続したデータの高速送信が可能となる。
【００１８】また、上記データ信号およびクロック信号
を送信する側の回路ブロックには送信しようとするデー
タをラッチする出力ラッチ回路を、また上記データ信号
を受信する側の回路ブロックには受信したデータをラッ
チする入力ラッチ回路をそれぞれ設け、上記出力ラッチ
回路および入力ラッチ回路はデータ送信側の回路ブロッ
クから送信される前のクロック信号および送信後のクロ
ック信号によってそれぞれラッチ動作を行なうように構
成した。このようにすれば、送信側の出力ラッチ回路と
受信側の入力ラッチ回路が同一のクロック信号でラッチ
動作されることとなるため、クロックスキューが見えな
くなり、正しいデータの送信が可能となる。
を送信する側の回路ブロックには送信しようとするデー
タをラッチする出力ラッチ回路を、また上記データ信号
を受信する側の回路ブロックには受信したデータをラッ
チする入力ラッチ回路をそれぞれ設け、上記出力ラッチ
回路および入力ラッチ回路はデータ送信側の回路ブロッ
クから送信される前のクロック信号および送信後のクロ
ック信号によってそれぞれラッチ動作を行なうように構
成した。このようにすれば、送信側の出力ラッチ回路と
受信側の入力ラッチ回路が同一のクロック信号でラッチ
動作されることとなるため、クロックスキューが見えな
くなり、正しいデータの送信が可能となる。
【００１９】また、望ましくは、上記データ信号および
クロック信号を送信する側の回路ブロックは、送信した
データ信号およびクロック信号が受信側の回路ブロック
に到達する前に次のデータ信号およびクロック信号を上
記第１の信号線にのせるように構成する。これにより、
連続したデータを送信する場合に高速な送信が可能とな
る。
クロック信号を送信する側の回路ブロックは、送信した
データ信号およびクロック信号が受信側の回路ブロック
に到達する前に次のデータ信号およびクロック信号を上
記第１の信号線にのせるように構成する。これにより、
連続したデータを送信する場合に高速な送信が可能とな
る。
【００２０】さらに、上記データ信号およびクロック信
号を受信する側の回路ブロックは、上記信号線より受信
したクロック信号が、実質的に等長とみなされるように
設計された配線系（配線およびバッファ回路等を含む）
を介して当該ブロック内のクロックに同期して動作する
回路に分配されるように構成する。これにより、受信側
の回路ブロックに、送信側回路ブロックのＰＬＬ回路と
は別個にＰＬＬ回路を設けてやる必要がない。
号を受信する側の回路ブロックは、上記信号線より受信
したクロック信号が、実質的に等長とみなされるように
設計された配線系（配線およびバッファ回路等を含む）
を介して当該ブロック内のクロックに同期して動作する
回路に分配されるように構成する。これにより、受信側
の回路ブロックに、送信側回路ブロックのＰＬＬ回路と
は別個にＰＬＬ回路を設けてやる必要がない。
【００２１】また、望ましくは、上記クロック信号は、
データ信号が送信される際以外はデータ送信側の回路ブ
ロックからデータ受信側の回路ブロックへ送信されない
ように構成する。これにより、動作の必要ない回路ブロ
ックにはクロックが供給されないようになるため、チッ
プ全体としての消費電力を押さえることが可能となる。
データ信号が送信される際以外はデータ送信側の回路ブ
ロックからデータ受信側の回路ブロックへ送信されない
ように構成する。これにより、動作の必要ない回路ブロ
ックにはクロックが供給されないようになるため、チッ
プ全体としての消費電力を押さえることが可能となる。
【００２２】さらに、上記データ送信側の回路ブロック
と受信側の回路ブロックとの間には、受信側の回路ブロ
ックが受信したクロック信号を送信側の回路ブロックに
対して帰還させる第３の信号線を設けるとともに、上記
送信側の回路ブロックには当該回路ブロック内のクロッ
ク信号の位相と上記帰還されたクロック信号の位相とが
合うように送信クロックの位相を調整する位相調整回路
を設ける。これにより、クロックを送信する回路ブロッ
クが受信側回路ブロックから送られてくる応答データを
受信する場合に、正しい応答データの取込みが可能とな
る。
と受信側の回路ブロックとの間には、受信側の回路ブロ
ックが受信したクロック信号を送信側の回路ブロックに
対して帰還させる第３の信号線を設けるとともに、上記
送信側の回路ブロックには当該回路ブロック内のクロッ
ク信号の位相と上記帰還されたクロック信号の位相とが
合うように送信クロックの位相を調整する位相調整回路
を設ける。これにより、クロックを送信する回路ブロッ
クが受信側回路ブロックから送られてくる応答データを
受信する場合に、正しい応答データの取込みが可能とな
る。
【００２３】上記位相調整回路は、上記送信側の回路ブ
ロック内のクロック信号の位相と上記帰還されたクロッ
ク信号の位相とを比較し位相差に応じた信号を出力する
位相検出回路と、該位相検出回路の出力に基づいて遅延
時間が変化される可変遅延回路とを含むように構成す
る。これにより、公知のＤＬＬディレイ・ロックド・ル
ープ）回路の技術を用いて容易に所望の機能を有する位
相調整回路を実現することができる。
ロック内のクロック信号の位相と上記帰還されたクロッ
ク信号の位相とを比較し位相差に応じた信号を出力する
位相検出回路と、該位相検出回路の出力に基づいて遅延
時間が変化される可変遅延回路とを含むように構成す
る。これにより、公知のＤＬＬディレイ・ロックド・ル
ープ）回路の技術を用いて容易に所望の機能を有する位
相調整回路を実現することができる。
【００２４】また、上記データ信号およびクロック信号
を受信する側の回路ブロックは、受信したクロック信号
とは別個に供給されるクロック信号が、実質的に等長と
みなされるように設計された配線系を介して当該ブロッ
ク内のクロックに同期して動作する回路に分配されるよ
うに構成することができる。これにより、データ受信側
の回路ブロックがデータを受信するとき以外にも動作す
ることがある場合に、データ送信側の回路ブロックから
受信側の回路ブロックが必要する時にクロック信号を送
る制御を行なうようにしなくて済む。
を受信する側の回路ブロックは、受信したクロック信号
とは別個に供給されるクロック信号が、実質的に等長と
みなされるように設計された配線系を介して当該ブロッ
ク内のクロックに同期して動作する回路に分配されるよ
うに構成することができる。これにより、データ受信側
の回路ブロックがデータを受信するとき以外にも動作す
ることがある場合に、データ送信側の回路ブロックから
受信側の回路ブロックが必要する時にクロック信号を送
る制御を行なうようにしなくて済む。
【００２５】さらに、上記データ受信側の回路ブロック
は、上記第１の信号線より受信したシリアルなデータを
受信クロックに基づいて順次取り込んで受信クロックの
２周期以上にわたって保持する受信データ保持手段と、
該受信データ保持手段に取り込まれたデータを受信クロ
ックとは別個のクロック信号に基づいて順次読み出して
内部回路へ供給するシリアルデータ再生手段とを設け
る。これにより、データ送信側の回路ブロックと受信側
の回路ブロックが別のクロックで動作するときにおいて
も、送信側からのデータ信号を受信側で正しく取り込む
ことができる。
は、上記第１の信号線より受信したシリアルなデータを
受信クロックに基づいて順次取り込んで受信クロックの
２周期以上にわたって保持する受信データ保持手段と、
該受信データ保持手段に取り込まれたデータを受信クロ
ックとは別個のクロック信号に基づいて順次読み出して
内部回路へ供給するシリアルデータ再生手段とを設け
る。これにより、データ送信側の回路ブロックと受信側
の回路ブロックが別のクロックで動作するときにおいて
も、送信側からのデータ信号を受信側で正しく取り込む
ことができる。
【００２６】また、上記データ受信側の回路ブロック
は、受信したクロックに基づいてデータ送信サイクルの
１／２周期だけ位相がずれたクロック信号を生成する移
相手段と、該移相手段により生成されたクロック信号に
基づいて上記受信データ保持手段へのデータ取込みタイ
ミングを与えるクロック信号を生成する位相調整手段と
を備え、該位相調整手段は上記移相手段により生成され
たクロック信号の位相と上記受信データ保持手段へ供給
されるクロック信号の位相とが一致するように位相を調
整し、上記受信データ保持手段は受信データを信号の変
化点と変化点のほぼ中央で取り込むように構成する。こ
れにより、データ受信側のデータ取込みマージンが大き
くなり多少クロックスキューがあっても正しいデータの
取込みが行なえる。
は、受信したクロックに基づいてデータ送信サイクルの
１／２周期だけ位相がずれたクロック信号を生成する移
相手段と、該移相手段により生成されたクロック信号に
基づいて上記受信データ保持手段へのデータ取込みタイ
ミングを与えるクロック信号を生成する位相調整手段と
を備え、該位相調整手段は上記移相手段により生成され
たクロック信号の位相と上記受信データ保持手段へ供給
されるクロック信号の位相とが一致するように位相を調
整し、上記受信データ保持手段は受信データを信号の変
化点と変化点のほぼ中央で取り込むように構成する。こ
れにより、データ受信側のデータ取込みマージンが大き
くなり多少クロックスキューがあっても正しいデータの
取込みが行なえる。
【００２７】
【発明の実施の形態】（第１実施例）以下、本発明の好
適な実施例を図面に基づいて説明する。
適な実施例を図面に基づいて説明する。
【００２８】図１は、本発明の第１の実施例を適用した
半導体集積回路全体のブロック構成と各ブロック間での
信号の送受信のための接続関係を示す。
半導体集積回路全体のブロック構成と各ブロック間での
信号の送受信のための接続関係を示す。
【００２９】図１において、符号１００は単結晶シリコ
ンのような１個の半導体チップ、１１０は外部から供給
されるクロック信号が入力されるクロック入力端子、Ｃ
Ｂ０，ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＢ５，ＣＢ
６はチップ１００上に形成されそれぞれほぼ独立した機
能を有するマクロ回路ブロックである。各回路ブロック
は例えばＣＭＯＳ回路で構成される。
ンのような１個の半導体チップ、１１０は外部から供給
されるクロック信号が入力されるクロック入力端子、Ｃ
Ｂ０，ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＢ５，ＣＢ
６はチップ１００上に形成されそれぞれほぼ独立した機
能を有するマクロ回路ブロックである。各回路ブロック
は例えばＣＭＯＳ回路で構成される。
【００３０】この実施例においては、ブロックＣＢ０
は、例えばチップ全体を制御したり、チップ上の複数の
ブロックの中心的な役割を有するプロセッサのような主
回路ブロックであり、ＣＢ１〜ＣＢ６はＲＯＭやＲＡＭ
あるいはキャッシュメモリのような従たる回路ブロック
である。従たる回路ブロックとしては、メモリの他、シ
ングルチップマイコンなどでは割込み制御回路やタイマ
回路、ＡＤ，ＤＡ変換回路などの周辺回路モジュール、
カスタムＬＳＩなどではユーザーが希望する論理機能を
有するユーザー論理回路などが考えられる。
は、例えばチップ全体を制御したり、チップ上の複数の
ブロックの中心的な役割を有するプロセッサのような主
回路ブロックであり、ＣＢ１〜ＣＢ６はＲＯＭやＲＡＭ
あるいはキャッシュメモリのような従たる回路ブロック
である。従たる回路ブロックとしては、メモリの他、シ
ングルチップマイコンなどでは割込み制御回路やタイマ
回路、ＡＤ，ＤＡ変換回路などの周辺回路モジュール、
カスタムＬＳＩなどではユーザーが希望する論理機能を
有するユーザー論理回路などが考えられる。
【００３１】この実施例においては、クロック入力端子
１１０より入力されたクロック信号ＣＬＫはＰＬＬ（フ
ェーズ・ロックド・ループ）回路１２０に供給されて逓
倍された内部クロック信号ＣＫが生成される。生成され
た内部クロック信号ＣＫは一旦主回路ブロックＣＢ０の
ほぼ中心Ｃ０まで配線ＬＬにより運ばれ、ここからＨツ
リー状のクロック分配線Ｌ１０によりブロックＣＢ０内
の各部に供給される。
１１０より入力されたクロック信号ＣＬＫはＰＬＬ（フ
ェーズ・ロックド・ループ）回路１２０に供給されて逓
倍された内部クロック信号ＣＫが生成される。生成され
た内部クロック信号ＣＫは一旦主回路ブロックＣＢ０の
ほぼ中心Ｃ０まで配線ＬＬにより運ばれ、ここからＨツ
リー状のクロック分配線Ｌ１０によりブロックＣＢ０内
の各部に供給される。
【００３２】図示しないが、クロック分配線Ｌ０の各分
岐点には入力された信号を複数に分割するデバイダやな
まった信号を波形整形するバッファなどが設けられる。
また、Ｈツリー状クロック分配線Ｌ０は、ブロックの中
心Ｃ０からクロックの供給を受ける末端回路（フリップ
フロップや論理ゲート回路等）までの配線長がほぼ等し
くなるように形成される。これによって、ブロックＣＢ
０内のクロックスキューは、チップ全体にツリー状クロ
ック分配線を形成する場合に比べてかなり小さくされ
る。本明細書においては、上記ツリー状のクロック分配
線およびクロックデバイダやバッファを含めたものをク
ロック分配系と称する。
岐点には入力された信号を複数に分割するデバイダやな
まった信号を波形整形するバッファなどが設けられる。
また、Ｈツリー状クロック分配線Ｌ０は、ブロックの中
心Ｃ０からクロックの供給を受ける末端回路（フリップ
フロップや論理ゲート回路等）までの配線長がほぼ等し
くなるように形成される。これによって、ブロックＣＢ
０内のクロックスキューは、チップ全体にツリー状クロ
ック分配線を形成する場合に比べてかなり小さくされ
る。本明細書においては、上記ツリー状のクロック分配
線およびクロックデバイダやバッファを含めたものをク
ロック分配系と称する。
【００３３】また、各ブロックＣＢ０とＣＢ１〜ＣＢ６
にそれぞれブロック間で信号のやり取りをするためのイ
ンタフェース回路Ｉ／Ｆ１〜Ｉ／Ｆ６；Ｉ／Ｆ１１；Ｉ
／Ｆ２１；Ｉ／Ｆ３１；Ｉ／Ｆ４１；Ｉ／Ｆ５１；Ｉ／
Ｆ６１が設けられている。この実施例においては、主回
路ブロックＣＢ０のインタフェース回路Ｉ／Ｆ１〜Ｉ／
Ｆ６と、従たる各ブロックＣＢ１〜ＣＢ６のインタフェ
ース回路Ｉ／Ｆ１１〜Ｉ／Ｆ６１とが信号線群１１１〜
１１６によって接続されている。
にそれぞれブロック間で信号のやり取りをするためのイ
ンタフェース回路Ｉ／Ｆ１〜Ｉ／Ｆ６；Ｉ／Ｆ１１；Ｉ
／Ｆ２１；Ｉ／Ｆ３１；Ｉ／Ｆ４１；Ｉ／Ｆ５１；Ｉ／
Ｆ６１が設けられている。この実施例においては、主回
路ブロックＣＢ０のインタフェース回路Ｉ／Ｆ１〜Ｉ／
Ｆ６と、従たる各ブロックＣＢ１〜ＣＢ６のインタフェ
ース回路Ｉ／Ｆ１１〜Ｉ／Ｆ６１とが信号線群１１１〜
１１６によって接続されている。
【００３４】これらの信号線群１１１〜１１６にはそれ
ぞれクロックの信号線が含まれている。また、従たる各
ブロックＣＢ１〜ＣＢ６には、それぞれその中心Ｃ１〜
Ｃ６から末端回路までの配線長がほぼ等しくなるように
形成されたＨツリー状に分岐するクロック分配線Ｌ１０
〜Ｌ６０が設けられており、上記信号線群１１１〜１１
６の中のクロック信号線が各ブロックの中心Ｃ１〜Ｃ６
に接続されて、そこから各ブロック内の末端回路にクロ
ックを供給するように構成される。
ぞれクロックの信号線が含まれている。また、従たる各
ブロックＣＢ１〜ＣＢ６には、それぞれその中心Ｃ１〜
Ｃ６から末端回路までの配線長がほぼ等しくなるように
形成されたＨツリー状に分岐するクロック分配線Ｌ１０
〜Ｌ６０が設けられており、上記信号線群１１１〜１１
６の中のクロック信号線が各ブロックの中心Ｃ１〜Ｃ６
に接続されて、そこから各ブロック内の末端回路にクロ
ックを供給するように構成される。
【００３５】図２は、図１における主回路ブロックＣＢ
０と他のいずれか１つの従回路ブロックＣＢｉ（ｉ＝
１，２，……６）との信号の送受信部を抽出してより詳
細に示したものである。特に制限されるものでないが、
ここでは一例として主回路ブロックＣＢ０がプロセッサ
で、他の従回路ブロックＣＢｉがメモリである場合を示
している。
０と他のいずれか１つの従回路ブロックＣＢｉ（ｉ＝
１，２，……６）との信号の送受信部を抽出してより詳
細に示したものである。特に制限されるものでないが、
ここでは一例として主回路ブロックＣＢ０がプロセッサ
で、他の従回路ブロックＣＢｉがメモリである場合を示
している。
【００３６】図２の主回路ブロックＣＢ０において、２
１０はメモリをアクセスするために生成したアドレスを
ラッチするアドレスラッチ回路、２１１はインタフェー
ス回路Ｉ／Ｆｉに設けられた出力ラッチ回路、２１２は
従回路ブロックＣＢｉとしてのメモリの読出しデータを
ラッチする入力ラッチ回路、２３０は主回路ブロックＣ
Ｂ０内のクロックＣＫ０の位相と従回路ブロックＣＢｉ
からの帰還クロックＣＫｆの位相を比較して、位相を一
致させるように出力クロックＣＫ１を生成する位相調整
回路である。
１０はメモリをアクセスするために生成したアドレスを
ラッチするアドレスラッチ回路、２１１はインタフェー
ス回路Ｉ／Ｆｉに設けられた出力ラッチ回路、２１２は
従回路ブロックＣＢｉとしてのメモリの読出しデータを
ラッチする入力ラッチ回路、２３０は主回路ブロックＣ
Ｂ０内のクロックＣＫ０の位相と従回路ブロックＣＢｉ
からの帰還クロックＣＫｆの位相を比較して、位相を一
致させるように出力クロックＣＫ１を生成する位相調整
回路である。
【００３７】この実施例では、位相調整回路２３０の出
力クロックＣＫ１は、主回路ブロックＣＢ０側の上記出
力ラッチ回路２１１へ供給されてアドレスデータの出力
タイミングを与える。また、上記出力ラッチ回路２１１
にラッチされたアドレスデータとその出力タイミングを
与えた上記クロックＣＫ１が信号線群１１１を介して従
回路ブロックＣＢｉに送信される。図２には、アドレス
ラッチ回路２１０とアドレスデータを送信する信号線が
１つだけ示されているが、実際にはアドレスのビット数
に応じた数だけ設けられる。信号線群１１１の各信号線
は互いに並行して配設されることにより、ほぼ等しい配
線長すなわち等しい遅延を有するように形成され、各信
号線の途中には波形整形を行なうバッファ回路３０１ａ
〜３０１ｃ，３０２ａ〜３０２ｃが設けられている。
力クロックＣＫ１は、主回路ブロックＣＢ０側の上記出
力ラッチ回路２１１へ供給されてアドレスデータの出力
タイミングを与える。また、上記出力ラッチ回路２１１
にラッチされたアドレスデータとその出力タイミングを
与えた上記クロックＣＫ１が信号線群１１１を介して従
回路ブロックＣＢｉに送信される。図２には、アドレス
ラッチ回路２１０とアドレスデータを送信する信号線が
１つだけ示されているが、実際にはアドレスのビット数
に応じた数だけ設けられる。信号線群１１１の各信号線
は互いに並行して配設されることにより、ほぼ等しい配
線長すなわち等しい遅延を有するように形成され、各信
号線の途中には波形整形を行なうバッファ回路３０１ａ
〜３０１ｃ，３０２ａ〜３０２ｃが設けられている。
【００３８】図２の従回路ブロックＣＢｉにおいて、３
１１はインタフェース回路Ｉ／Ｆｉ１に設けられたアド
レスの入力ラッチ回路、３２０はアドレスデコーダおよ
びセンスアンプ等を含むメモリアレイ部、３１２はメモ
リアレイ部３２０より読み出されたデータをラッチする
データラッチ回路（出力ラッチ回路）、３３０は主回路
ブロックＣＢ０の側から供給されるクロックＣＫ１に基
づいてメモリアレイ部の動作タイミング信号を生成する
タイミングジェネレータである。
１１はインタフェース回路Ｉ／Ｆｉ１に設けられたアド
レスの入力ラッチ回路、３２０はアドレスデコーダおよ
びセンスアンプ等を含むメモリアレイ部、３１２はメモ
リアレイ部３２０より読み出されたデータをラッチする
データラッチ回路（出力ラッチ回路）、３３０は主回路
ブロックＣＢ０の側から供給されるクロックＣＫ１に基
づいてメモリアレイ部の動作タイミング信号を生成する
タイミングジェネレータである。
【００３９】この実施例では、信号線群１１１を介して
送信データと並送して従回路ブロックＣＢｉに供給され
るクロックＣＫ１によって、従回路ブロックＣＢｉの入
力ラッチ回路３１１および出力ラッチ回路３１２がラッ
チ動作を行なうように構成されている。ここで、クロッ
クＣＫ１の立上がりのタイミングと送信データの切り替
えタイミングとが一致する場合には、受信したクロック
ＣＫ１の立下りタイミングで、またＣＫ１の立下がりの
タイミングと送信データの切り替えタイミングとが一致
する場合には受信クロックＣＫ１の立上りタイミング
で、従回路ブロックＣＢｉの入力ラッチ回路３１１が受
信データをラッチするように構成される。送信データと
並送クロックの遅延はほぼ等しいので、受信したクロッ
クＣＫ１で受信したデータをラッチすることにより信号
線群１１１における遅延時間の大きさに関わらず確実に
受信データをラッチすることができる。
送信データと並送して従回路ブロックＣＢｉに供給され
るクロックＣＫ１によって、従回路ブロックＣＢｉの入
力ラッチ回路３１１および出力ラッチ回路３１２がラッ
チ動作を行なうように構成されている。ここで、クロッ
クＣＫ１の立上がりのタイミングと送信データの切り替
えタイミングとが一致する場合には、受信したクロック
ＣＫ１の立下りタイミングで、またＣＫ１の立下がりの
タイミングと送信データの切り替えタイミングとが一致
する場合には受信クロックＣＫ１の立上りタイミング
で、従回路ブロックＣＢｉの入力ラッチ回路３１１が受
信データをラッチするように構成される。送信データと
並送クロックの遅延はほぼ等しいので、受信したクロッ
クＣＫ１で受信したデータをラッチすることにより信号
線群１１１における遅延時間の大きさに関わらず確実に
受信データをラッチすることができる。
【００４０】なお、この実施例のように、従回路ブロッ
クＣＢｉがメモリである場合には、完全な形でのＨツリ
ー状分配線によるクロックの分配方式の適用は困難であ
るが、タイミングジェネレータからそこで生成されたタ
イミング信号を受ける回路までの配線長が等しくなるよ
うに配線を設計したり、タイミングジェネレータの出力
タイミング信号がその到達距離を予め考慮したタイミン
グで生成されるようにタイミングジェネレータを設計す
ることにより、実質的に等長配線と同様なクロック分配
方式が採用されているとみなすことができる。
クＣＢｉがメモリである場合には、完全な形でのＨツリ
ー状分配線によるクロックの分配方式の適用は困難であ
るが、タイミングジェネレータからそこで生成されたタ
イミング信号を受ける回路までの配線長が等しくなるよ
うに配線を設計したり、タイミングジェネレータの出力
タイミング信号がその到達距離を予め考慮したタイミン
グで生成されるようにタイミングジェネレータを設計す
ることにより、実質的に等長配線と同様なクロック分配
方式が採用されているとみなすことができる。
【００４１】また、従回路ブロックＣＢｉがメモリであ
る場合には、受信されたクロックＣＫ１により入力ラッ
チ回路３１１における入力アドレスのラッチが行なわれ
るとともに、ラッチされたアドレスに従ってメモリアレ
イ部３２０から読み出されデータラッチ回路３１２にラ
ッチされたデータは、信号線群１１１を介して主回路ブ
ロックＣＢ０に送信される。また、このとき受信された
クロックＣＫ１も信号線群１１１を介して主回路ブロッ
クＣＢ０に送信される。その信号線１１１の途中には波
形整形を行なうバッファ回路３０３ａ，３０３ｂ，３０
３ｃ，３０４ａ，３０４ｂ，３０４ｃが設けられてい
る。
る場合には、受信されたクロックＣＫ１により入力ラッ
チ回路３１１における入力アドレスのラッチが行なわれ
るとともに、ラッチされたアドレスに従ってメモリアレ
イ部３２０から読み出されデータラッチ回路３１２にラ
ッチされたデータは、信号線群１１１を介して主回路ブ
ロックＣＢ０に送信される。また、このとき受信された
クロックＣＫ１も信号線群１１１を介して主回路ブロッ
クＣＢ０に送信される。その信号線１１１の途中には波
形整形を行なうバッファ回路３０３ａ，３０３ｂ，３０
３ｃ，３０４ａ，３０４ｂ，３０４ｃが設けられてい
る。
【００４２】このように、受信クロックＣＫ１が帰還ク
ロックＣＫｆとして主回路ブロックＣＢ０の位相調整回
路２３０に戻され、クロックＣＫ１とＣＫｆの位相が一
致するように並送クロックＣＫ１が生成されることによ
り、従回路ブロックＣＢｉから送られてくるデータを主
回路ブロックＣＢ０において正しく取り込むことができ
る。すなわち、位相調整回路２３０がない場合を仮定す
ると、従回路ブロックＣＢｉから送られてくるデータを
主回路ブロックＣＢ０で受信する際に、受信データの切
り替わりタイミングと主回路ブロックＣＢ０側のクロッ
クＣＫ０の切り替わりタイミングとは、信号線１１１に
おける遅延等によりずれているため、受信データを入力
ラッチ回路２１２に正しく取りこむことができない。し
かるに、本実施例においては、位相調整回路２３０が設
けられ、クロックＣＫ１とＣＫｆの位相が一致するよう
に並送クロックＣＫ１が生成されるので、主回路ブロッ
クＣＢ０が従回路ブロックから送られてくるデータを正
しく取り込むことが可能となる。
ロックＣＫｆとして主回路ブロックＣＢ０の位相調整回
路２３０に戻され、クロックＣＫ１とＣＫｆの位相が一
致するように並送クロックＣＫ１が生成されることによ
り、従回路ブロックＣＢｉから送られてくるデータを主
回路ブロックＣＢ０において正しく取り込むことができ
る。すなわち、位相調整回路２３０がない場合を仮定す
ると、従回路ブロックＣＢｉから送られてくるデータを
主回路ブロックＣＢ０で受信する際に、受信データの切
り替わりタイミングと主回路ブロックＣＢ０側のクロッ
クＣＫ０の切り替わりタイミングとは、信号線１１１に
おける遅延等によりずれているため、受信データを入力
ラッチ回路２１２に正しく取りこむことができない。し
かるに、本実施例においては、位相調整回路２３０が設
けられ、クロックＣＫ１とＣＫｆの位相が一致するよう
に並送クロックＣＫ１が生成されるので、主回路ブロッ
クＣＢ０が従回路ブロックから送られてくるデータを正
しく取り込むことが可能となる。
【００４３】また、その信号線１１１の途中には波形整
形を行なうバッファ回路３０１〜３０４が設けられてい
るため、主回路ブロックＣＢ０と従回路ブロックＣＢｉ
との距離が離れていて信号線群１１１の配線長が長く時
定数が大きかったとしても、信号が送信側から受信側に
届くまでの送信所要時間をバッファ回路がない場合に比
べて小さくすることができ、また複数ビットのデータを
並列に送信する場合にビット間の送信ばらつきを抑える
ことができる。これとともに、送信側の回路ブロック
は、ある信号を送信した後、その信号が受信側の回路ブ
ロックに届く前に次の信号を送信することができるよう
になる。そして、そのようにシステムを構成することに
より、連続したデータの送信所要時間を短縮することが
できる。
形を行なうバッファ回路３０１〜３０４が設けられてい
るため、主回路ブロックＣＢ０と従回路ブロックＣＢｉ
との距離が離れていて信号線群１１１の配線長が長く時
定数が大きかったとしても、信号が送信側から受信側に
届くまでの送信所要時間をバッファ回路がない場合に比
べて小さくすることができ、また複数ビットのデータを
並列に送信する場合にビット間の送信ばらつきを抑える
ことができる。これとともに、送信側の回路ブロック
は、ある信号を送信した後、その信号が受信側の回路ブ
ロックに届く前に次の信号を送信することができるよう
になる。そして、そのようにシステムを構成することに
より、連続したデータの送信所要時間を短縮することが
できる。
【００４４】さらに、この実施例では、クロック信号線
が各ブロックの中心Ｃ１〜Ｃ６に接続されて、そこから
各ブロック内の末端回路にクロックを供給するように構
成されているので、クロックが供給されていない間は従
回路ブロックの動作は停止し、これによってＬＳＩ全体
としての消費電力を低減することができる。
が各ブロックの中心Ｃ１〜Ｃ６に接続されて、そこから
各ブロック内の末端回路にクロックを供給するように構
成されているので、クロックが供給されていない間は従
回路ブロックの動作は停止し、これによってＬＳＩ全体
としての消費電力を低減することができる。
【００４５】図３には、上記位相調整回路２３０の具体
的な回路例が示されている。この実施例の位相調整回路
２３０は、主回路ブロックＣＢ０側の内部クロックＣＫ
０と従回路ブロックＣＢｉからの帰還クロックＣＫｆの
位相を比較して帰還クロックＣＫｆの位相が遅れている
ときはアップ信号ＵＰを、また帰還クロックＣＫｆの位
相が進んでいるときはダウン信号ＤＮを出力する位相検
出器２３１と、位相検出器２３１からの出力ＵＰによっ
てカウントダウンし出力ＤＮによってカウントアップす
るカウンタ２３２と、カウンタ２３２の計数値をデコー
ドして計数値に応じた１つの信号がハイレベルに変化す
るデコーダ２３３と、デコーダ２３３の各出力ビットに
各々対応した遅延段回路２３４ａ〜２３４ｎが縦続接続
されてなる可変遅延回路２３４とから構成されている。
的な回路例が示されている。この実施例の位相調整回路
２３０は、主回路ブロックＣＢ０側の内部クロックＣＫ
０と従回路ブロックＣＢｉからの帰還クロックＣＫｆの
位相を比較して帰還クロックＣＫｆの位相が遅れている
ときはアップ信号ＵＰを、また帰還クロックＣＫｆの位
相が進んでいるときはダウン信号ＤＮを出力する位相検
出器２３１と、位相検出器２３１からの出力ＵＰによっ
てカウントダウンし出力ＤＮによってカウントアップす
るカウンタ２３２と、カウンタ２３２の計数値をデコー
ドして計数値に応じた１つの信号がハイレベルに変化す
るデコーダ２３３と、デコーダ２３３の各出力ビットに
各々対応した遅延段回路２３４ａ〜２３４ｎが縦続接続
されてなる可変遅延回路２３４とから構成されている。
【００４６】遅延段回路２３４ａ〜２３４ｎは、それぞ
れ図４に示すように３つのＮＡＮＤゲートＧ１〜Ｇ３と
１つのインバータＧ０とからなる組合せ回路により構成
されており、制御信号ＣＴＬ０がハイレベルのときは前
段回路からの入力信号ＩＮＦを出力信号ＯＵＴＦとして
次段回路へ伝えるとともに次段回路からの入力信号ＩＮ
Ｂを出力信号ＯＵＴＢとして前段回路へ伝え、制御信号
ＣＴＬ０がロウレベルにされると次段回路からの入力信
号ＩＮＢを遮断して入力信号ＩＮＦを出力信号ＯＵＴＢ
としてそのまま元の前段回路へ戻すように動作する。
れ図４に示すように３つのＮＡＮＤゲートＧ１〜Ｇ３と
１つのインバータＧ０とからなる組合せ回路により構成
されており、制御信号ＣＴＬ０がハイレベルのときは前
段回路からの入力信号ＩＮＦを出力信号ＯＵＴＦとして
次段回路へ伝えるとともに次段回路からの入力信号ＩＮ
Ｂを出力信号ＯＵＴＢとして前段回路へ伝え、制御信号
ＣＴＬ０がロウレベルにされると次段回路からの入力信
号ＩＮＢを遮断して入力信号ＩＮＦを出力信号ＯＵＴＢ
としてそのまま元の前段回路へ戻すように動作する。
【００４７】かかる構成の遅延段回路が図３のように複
数個（例えば３２個）縦続接続され、各遅延段回路２３
４ａ〜２３４ｎにデコーダ２３３の対応する出力ビット
が制御信号ＣＴＬ０として供給されることにより、初段
の遅延段回路２３４ａに入力されたクロックＣＫ０は次
段の遅延段回路２３４ｂ，２３４ｃ……へ次々と伝達さ
れ、デコーダ２３３の出力ビットのうち“１”になって
いるものに対応する遅延段回路でＵターンして前段の遅
延段回路へ順次戻り、初段の遅延段回路２３４ａの出力
端子ＯＵＴＢから遅延クロックＣＫ１として出力され
る。この実施例では、クロックＣＫ０が伝達する遅延段
回路の数がデコーダ２３３の出力に応じて変更されるこ
とでクロックＣＫ０の遅延時間が変化される。
数個（例えば３２個）縦続接続され、各遅延段回路２３
４ａ〜２３４ｎにデコーダ２３３の対応する出力ビット
が制御信号ＣＴＬ０として供給されることにより、初段
の遅延段回路２３４ａに入力されたクロックＣＫ０は次
段の遅延段回路２３４ｂ，２３４ｃ……へ次々と伝達さ
れ、デコーダ２３３の出力ビットのうち“１”になって
いるものに対応する遅延段回路でＵターンして前段の遅
延段回路へ順次戻り、初段の遅延段回路２３４ａの出力
端子ＯＵＴＢから遅延クロックＣＫ１として出力され
る。この実施例では、クロックＣＫ０が伝達する遅延段
回路の数がデコーダ２３３の出力に応じて変更されるこ
とでクロックＣＫ０の遅延時間が変化される。
【００４８】具体的には、遅延段回路１段当たりの遅延
時間をｔｄとすると、例えば可変遅延回路２３４のｉ段
目の遅延段回路２３４ｉでクロックがＵターンされるよ
うに制御された場合には、クロックＣＫ１はＣＫ０より
も２ｉ×ｔｄだけ遅延したクロックとして出力される。
そして、カウンタ２３１の出力ＵＰによりカウンタ２３
２の計数値が小さくなると、可変遅延回路２３４におけ
る遅延時間が短くされ、帰還クロックＣＫｆの位相が進
むこととなる。一方、カウンタ２３１の出力ＤＮにより
カウンタ２３２の計数値が大きくなると可変遅延回路２
３４における遅延時間が長くされ、帰還クロックＣＫｆ
の位相が遅れることとなる。
時間をｔｄとすると、例えば可変遅延回路２３４のｉ段
目の遅延段回路２３４ｉでクロックがＵターンされるよ
うに制御された場合には、クロックＣＫ１はＣＫ０より
も２ｉ×ｔｄだけ遅延したクロックとして出力される。
そして、カウンタ２３１の出力ＵＰによりカウンタ２３
２の計数値が小さくなると、可変遅延回路２３４におけ
る遅延時間が短くされ、帰還クロックＣＫｆの位相が進
むこととなる。一方、カウンタ２３１の出力ＤＮにより
カウンタ２３２の計数値が大きくなると可変遅延回路２
３４における遅延時間が長くされ、帰還クロックＣＫｆ
の位相が遅れることとなる。
【００４９】（第２実施例）次に、本発明の第２の実施
例を、図５〜図９を用いて説明する。図５は、本発明の
第２の実施例を適用した半導体集積回路全体のブロック
構成と各ブロック間での信号の送受信のための接続関係
を示す。第２の実施例では、図５に示されているよう
に、１個の半導体チップ１００上にそれぞれほぼ独立し
た機能を有する８個の回路ブロックが設けられている。
図５の実施例はマルチプロセッサシステムを想定してお
り、８個のブロックのうち４個の回路ブロックＰＢ１，
ＰＢ２，ＰＢ３，ＰＢ４はプロセッサを、また残りの４
個の回路ブロックＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４はメ
モリもしくは周辺モジュールを表わしている。
例を、図５〜図９を用いて説明する。図５は、本発明の
第２の実施例を適用した半導体集積回路全体のブロック
構成と各ブロック間での信号の送受信のための接続関係
を示す。第２の実施例では、図５に示されているよう
に、１個の半導体チップ１００上にそれぞれほぼ独立し
た機能を有する８個の回路ブロックが設けられている。
図５の実施例はマルチプロセッサシステムを想定してお
り、８個のブロックのうち４個の回路ブロックＰＢ１，
ＰＢ２，ＰＢ３，ＰＢ４はプロセッサを、また残りの４
個の回路ブロックＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４はメ
モリもしくは周辺モジュールを表わしている。
【００５０】この実施例においては、各回路ブロックご
とに、外部からクロック端子１１０に入力される例えば
２５６ＭＨｚのようなクロック信号ＣＬＫを基準クロッ
クとし、それを逓倍して例えば１ＧＨｚのような内部ク
ロックＣＫ０を生成するＰＬＬ回路１２０がそれぞれ設
けられている。主たる回路ブロックＰＢ１，ＰＢ２，Ｐ
Ｂ３，ＰＢ４では、生成された内部クロック信号ＣＫ０
が一旦当該回路ブロックのほぼ中心Ｃ１，Ｃ２，Ｃ３，
Ｃ４まで運ばれ、ここからＨツリー状のクロック分配線
Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１によりブロック内の各
部に供給される。図示しないが、クロック分配線Ｌ０の
各分岐点には入力された信号を複数に分割するデバイダ
やなまった信号を波形整形するバッファなどが設けられ
る。
とに、外部からクロック端子１１０に入力される例えば
２５６ＭＨｚのようなクロック信号ＣＬＫを基準クロッ
クとし、それを逓倍して例えば１ＧＨｚのような内部ク
ロックＣＫ０を生成するＰＬＬ回路１２０がそれぞれ設
けられている。主たる回路ブロックＰＢ１，ＰＢ２，Ｐ
Ｂ３，ＰＢ４では、生成された内部クロック信号ＣＫ０
が一旦当該回路ブロックのほぼ中心Ｃ１，Ｃ２，Ｃ３，
Ｃ４まで運ばれ、ここからＨツリー状のクロック分配線
Ｌ１１，Ｌ２１，Ｌ３１，Ｌ４１によりブロック内の各
部に供給される。図示しないが、クロック分配線Ｌ０の
各分岐点には入力された信号を複数に分割するデバイダ
やなまった信号を波形整形するバッファなどが設けられ
る。
【００５１】なお、主回路ブロックＰＢ１，ＰＢ２，Ｐ
Ｂ３，ＰＢ４では、Ｈツリー状クロック分配線Ｌ１１〜
Ｌ４１は、ブロックの中心からクロックの供給を受ける
末端回路（フリップフロップや論理ゲート回路等）まで
の配線長がほぼ等しくなるように形成される。これによ
って、ブロックＰＢ１〜ＰＢ４の各内部クロック同士で
はクロックスキューはあるものの、各ブロック内ではチ
ップ全体にツリー状クロック分配線を形成する場合に比
べてクロックスキューはかなり小さくされる。
Ｂ３，ＰＢ４では、Ｈツリー状クロック分配線Ｌ１１〜
Ｌ４１は、ブロックの中心からクロックの供給を受ける
末端回路（フリップフロップや論理ゲート回路等）まで
の配線長がほぼ等しくなるように形成される。これによ
って、ブロックＰＢ１〜ＰＢ４の各内部クロック同士で
はクロックスキューはあるものの、各ブロック内ではチ
ップ全体にツリー状クロック分配線を形成する場合に比
べてクロックスキューはかなり小さくされる。
【００５２】従たる回路ブロックＣＢ１〜ＣＢ４では、
完全な形でのＨツリー状分配線の代わりに、ＰＬＬ回路
１２０もしくはＰＬＬ回路１２０で生成されたクロック
に基づいて各種内部タイミング信号を生成するタイミン
グジェネレータ（図示略）から、そのタイミング信号を
受ける回路までの配線長が等しくなるように配線を設計
したり、タイミングジェネレータの各出力タイミング信
号が各々その到達時間を予め考慮したタイミングで生成
されるようにタイミングジェネレータを設計することに
より、実質的に等長とみなされる分配用配線が形成され
ている。
完全な形でのＨツリー状分配線の代わりに、ＰＬＬ回路
１２０もしくはＰＬＬ回路１２０で生成されたクロック
に基づいて各種内部タイミング信号を生成するタイミン
グジェネレータ（図示略）から、そのタイミング信号を
受ける回路までの配線長が等しくなるように配線を設計
したり、タイミングジェネレータの各出力タイミング信
号が各々その到達時間を予め考慮したタイミングで生成
されるようにタイミングジェネレータを設計することに
より、実質的に等長とみなされる分配用配線が形成され
ている。
【００５３】また、各ブロックＰＢ１〜ＰＢ４とＣＢ１
〜ＣＢ４にはそれぞれブロック間で信号のやり取りをす
るためのインタフェース回路Ｉ／Ｆ１１〜Ｉ／Ｆ１４；
〜Ｉ／Ｆ８１〜Ｉ／Ｆ８４が設けられている。この実施
例においては、主回路ブロックＰＢ１のインタフェース
回路Ｉ／Ｆ１１〜Ｉ／Ｆ１４は、従たる回路ブロックＣ
Ｂ１〜ＣＢ４のインタフェース回路Ｉ／Ｆ５１，Ｉ／Ｆ
６２，Ｉ／Ｆ７２，Ｉ／Ｆ８１と信号線群１１１ａ，１
１１ｂ〜１１４ａ，１１４ｂによって接続されている。
これらの信号線群のうち１１１ｂ〜１１４ｂにはそれぞ
れクロックを並送するための信号線が含まれている。
〜ＣＢ４にはそれぞれブロック間で信号のやり取りをす
るためのインタフェース回路Ｉ／Ｆ１１〜Ｉ／Ｆ１４；
〜Ｉ／Ｆ８１〜Ｉ／Ｆ８４が設けられている。この実施
例においては、主回路ブロックＰＢ１のインタフェース
回路Ｉ／Ｆ１１〜Ｉ／Ｆ１４は、従たる回路ブロックＣ
Ｂ１〜ＣＢ４のインタフェース回路Ｉ／Ｆ５１，Ｉ／Ｆ
６２，Ｉ／Ｆ７２，Ｉ／Ｆ８１と信号線群１１１ａ，１
１１ｂ〜１１４ａ，１１４ｂによって接続されている。
これらの信号線群のうち１１１ｂ〜１１４ｂにはそれぞ
れクロックを並送するための信号線が含まれている。
【００５４】図５には示されていないが、主回路ブロッ
クＰＢ２のインタフェース回路Ｉ／Ｆ２１〜Ｉ／Ｆ２４
と従たる回路ブロックＣＢ１〜ＣＢ４のインタフェース
回路Ｉ／Ｆ５２，Ｉ／Ｆ６１，Ｉ／Ｆ７１，Ｉ／Ｆ８２
と間も同様な信号線群によって接続されている。これら
の信号線群にもそれぞれクロックを並送するための信号
線が含まれている。主回路ブロックＰＢ３，ＰＢ４に関
しても同様である。この実施例では、従回路ブロックＣ
Ｂ１〜ＣＢ４はＰＬＬ回路１２０を備え、それぞれ外部
からのクロック信号ＣＬＫに基づいて内部クロックを生
成するように構成されているが、ＣＢ１〜ＣＢ４のうち
幾つかあるいは全てを図１の実施例と同様に、主回路ブ
ロックＰＢ１〜ＰＢ４からの並送クロックを内部クロッ
クとするように構成することも可能である。
クＰＢ２のインタフェース回路Ｉ／Ｆ２１〜Ｉ／Ｆ２４
と従たる回路ブロックＣＢ１〜ＣＢ４のインタフェース
回路Ｉ／Ｆ５２，Ｉ／Ｆ６１，Ｉ／Ｆ７１，Ｉ／Ｆ８２
と間も同様な信号線群によって接続されている。これら
の信号線群にもそれぞれクロックを並送するための信号
線が含まれている。主回路ブロックＰＢ３，ＰＢ４に関
しても同様である。この実施例では、従回路ブロックＣ
Ｂ１〜ＣＢ４はＰＬＬ回路１２０を備え、それぞれ外部
からのクロック信号ＣＬＫに基づいて内部クロックを生
成するように構成されているが、ＣＢ１〜ＣＢ４のうち
幾つかあるいは全てを図１の実施例と同様に、主回路ブ
ロックＰＢ１〜ＰＢ４からの並送クロックを内部クロッ
クとするように構成することも可能である。
【００５５】図６は、図５における主たる回路ブロック
ＰＢ１〜ＰＢ４のうちいずれか１つと、従たる回路ブロ
ックＣＢ１〜ＣＢ４のいずれか１つのとの間の信号の送
受信部を抽出してより詳細に示したものである。
ＰＢ１〜ＰＢ４のうちいずれか１つと、従たる回路ブロ
ックＣＢ１〜ＣＢ４のいずれか１つのとの間の信号の送
受信部を抽出してより詳細に示したものである。
【００５６】図６の左側に示されている主回路ブロック
ＰＢにおいて、４４１はメモリをアクセスするために生
成され内部回路からバッファ４４０を介して供給される
アドレス信号のような送信すべきデータ信号をラッチす
る出力ラッチ回路、４４２は主回路ブロックＰＢから従
回路ブロックＣＢへ送信されるデータの送信タイミング
を示す同期信号Ｓｙｎｃをラッチするラッチ回路、４８
１，４８２は上記ラッチ回路４４１，４４２にラッチさ
れた信号を出力する出力バッファ回路である。
ＰＢにおいて、４４１はメモリをアクセスするために生
成され内部回路からバッファ４４０を介して供給される
アドレス信号のような送信すべきデータ信号をラッチす
る出力ラッチ回路、４４２は主回路ブロックＰＢから従
回路ブロックＣＢへ送信されるデータの送信タイミング
を示す同期信号Ｓｙｎｃをラッチするラッチ回路、４８
１，４８２は上記ラッチ回路４４１，４４２にラッチさ
れた信号を出力する出力バッファ回路である。
【００５７】図６には、出力ラッチ回路４４１とアドレ
スを送信する信号線が１つだけ示されているが、実際に
はアドレスのビット数に応じた数だけ設けられる。な
お、上記同期信号Ｓｙｎｃは、特に制限されるものでな
いが、連続したデータを送信する場合には、例えば図７
（ｅ）のように、４ビットの送信データの最初の１ビッ
トに対応した期間だけハイレベルとされるような信号と
される。
スを送信する信号線が１つだけ示されているが、実際に
はアドレスのビット数に応じた数だけ設けられる。な
お、上記同期信号Ｓｙｎｃは、特に制限されるものでな
いが、連続したデータを送信する場合には、例えば図７
（ｅ）のように、４ビットの送信データの最初の１ビッ
トに対応した期間だけハイレベルとされるような信号と
される。
【００５８】また、４４３は主回路ブロックＰＢ内のク
ロックＣＫ０を２分周する分周回路、４８３は上記分周
回路４４３で分周された信号を差動信号Ｄｃｋｐ，Ｄｃ
ｋｎとして出力する出力バッファ回路であり、上記出力
バッファ回路４８１〜４８３の出力信号が信号線群１１
１ａ，１１１ｂによって従回路ブロックＣＢへ供給され
る。そして、上記信号線群１１１ａ，１１１ｂの各信号
線は互いに並行して配設されることにより、ほぼ等しい
配線長すなわち等しい遅延を有するように形成され、信
号線群１１１ａ，１１１ｂの各信号線の途中に波形整形
を行なうバッファ回路４０１〜４０６，４１１〜４１
６，４２１〜４２６，４３１〜４３６が設けられてい
る。
ロックＣＫ０を２分周する分周回路、４８３は上記分周
回路４４３で分周された信号を差動信号Ｄｃｋｐ，Ｄｃ
ｋｎとして出力する出力バッファ回路であり、上記出力
バッファ回路４８１〜４８３の出力信号が信号線群１１
１ａ，１１１ｂによって従回路ブロックＣＢへ供給され
る。そして、上記信号線群１１１ａ，１１１ｂの各信号
線は互いに並行して配設されることにより、ほぼ等しい
配線長すなわち等しい遅延を有するように形成され、信
号線群１１１ａ，１１１ｂの各信号線の途中に波形整形
を行なうバッファ回路４０１〜４０６，４１１〜４１
６，４２１〜４２６，４３１〜４３６が設けられてい
る。
【００５９】特に制限されるものでないが、上記バッフ
ァ回路４０１〜４０６，４１１〜４１６，４２１〜４２
６，４３１〜４３６は、半導体チップ上において例えば
１〜３ｍｍのような間隔で設けられる。上記のように、
クロックを差動信号として送信することによって、ノイ
ズに対するマージンを大きくしてクロックを送信できる
という利点や、受信側でのクロツクの受信タイミングの
位相ずれを小さくできるという利点がある。また、クロ
ックを２分周して送信することによって、転送周波数の
向上が容易となるという利点がある。
ァ回路４０１〜４０６，４１１〜４１６，４２１〜４２
６，４３１〜４３６は、半導体チップ上において例えば
１〜３ｍｍのような間隔で設けられる。上記のように、
クロックを差動信号として送信することによって、ノイ
ズに対するマージンを大きくしてクロックを送信できる
という利点や、受信側でのクロツクの受信タイミングの
位相ずれを小さくできるという利点がある。また、クロ
ックを２分周して送信することによって、転送周波数の
向上が容易となるという利点がある。
【００６０】図６の右側に示されている従回路ブロック
ＣＢにおいて、４９１〜４９３は上記信号線群１１１
ａ，１１１ｂの各信号線の他端（受信側）に設けられた
入力バッファ回路、４４４〜４４７は入力バッファ４９
１により取り込まれたデータ信号をラッチする入力ラッ
チ回路、４８０は入力ラッチ回路４４４〜４４７にラッ
チされたデータのうち１つを選択するセレクタ回路、４
４８はセレクタ回路４８０により選択されたデータをラ
ッチするデータラッチ回路である。上記入力バッファ４
９１〜４９３のうちクロックを取り込むバッファ４９３
は差動入力型のバッファ回路により構成されている。
ＣＢにおいて、４９１〜４９３は上記信号線群１１１
ａ，１１１ｂの各信号線の他端（受信側）に設けられた
入力バッファ回路、４４４〜４４７は入力バッファ４９
１により取り込まれたデータ信号をラッチする入力ラッ
チ回路、４８０は入力ラッチ回路４４４〜４４７にラッ
チされたデータのうち１つを選択するセレクタ回路、４
４８はセレクタ回路４８０により選択されたデータをラ
ッチするデータラッチ回路である。上記入力バッファ４
９１〜４９３のうちクロックを取り込むバッファ４９３
は差動入力型のバッファ回路により構成されている。
【００６１】４７０は、上記バッファ４９３により取り
込まれたクロックを遅延させて位相を調整する位相調整
回路、４５１〜４５４は前記バッファ４９２により取り
込まれた同期信号Ｓｙｎｃを位相調整回路４７０により
位相調整されたクロックＤｃｋｐｔｄに基づいて取り込
んで順次シフトするラッチ回路である。また、４５５は
上記ラッチ回路４５１〜４５４にラッチされた信号およ
び位相調整回路４７０により位相調整されたクロックＤ
ｃｋｐｔ_ｏｕｔを、入力ラッチ回路４４４〜４４７に
分配する分配系配線網で、この分配系配線網４５５から
出力される信号のうちクロックＤｃｋｐｔ_ｄは位相調
整回路４７０へ帰還され、位相調整回路４７０は帰還さ
れたクロックＤｃｋｐｔ_ｄと受信クロックＤｃｋｐｔ
の位相を比較して一致するように位相調整を行なう。な
お、Ｄｃｋｐｔ_ｄは、クロックＤｃｋｐｔ_ｏｕｔが分
配系配線網４５５で分配された後のクロックである。
込まれたクロックを遅延させて位相を調整する位相調整
回路、４５１〜４５４は前記バッファ４９２により取り
込まれた同期信号Ｓｙｎｃを位相調整回路４７０により
位相調整されたクロックＤｃｋｐｔｄに基づいて取り込
んで順次シフトするラッチ回路である。また、４５５は
上記ラッチ回路４５１〜４５４にラッチされた信号およ
び位相調整回路４７０により位相調整されたクロックＤ
ｃｋｐｔ_ｏｕｔを、入力ラッチ回路４４４〜４４７に
分配する分配系配線網で、この分配系配線網４５５から
出力される信号のうちクロックＤｃｋｐｔ_ｄは位相調
整回路４７０へ帰還され、位相調整回路４７０は帰還さ
れたクロックＤｃｋｐｔ_ｄと受信クロックＤｃｋｐｔ
の位相を比較して一致するように位相調整を行なう。な
お、Ｄｃｋｐｔ_ｄは、クロックＤｃｋｐｔ_ｏｕｔが分
配系配線網４５５で分配された後のクロックである。
【００６２】４６０は前記セレクタ回路４８０の選択制
御信号Ｃｔｌ０〜Ｃｔｌ３を形成する選択制御回路で、
この選択制御回路４６０は別途回路ブロックＣＢに分配
された同期信号Ｓync(CB)と従回路ブロックＣＢ側のク
ロックＴｃｋ，／Ｔｃｋとに基づいて、上記入力ラッチ
回路４４４〜４４７にラッチされたデータをセレクタ回
路４８０により順番に選択して後段のデータラッチ回路
４４８へ供給させるような選択制御信号Ｃtl０〜Ｃtl３
を形成する。この選択制御回路４６０に入力される同期
信号Ｓｙｎｃ’は、上記入力ラッチ回路４４４〜４４７
にラッチされたデータを４４４，４４５，４４６，４４
７，４４４……のように取り込まれた順に正しく読み出
す選択制御信号Ｃｔｌ０〜Ｃｔｌ３の形成開始タイミン
グを与えるために入力される信号であり、これにより例
えば４４６，４４７，４４４，４４５，４４６……のよ
うな誤った順序でデータが読み出されるのを防止するこ
とができる。
御信号Ｃｔｌ０〜Ｃｔｌ３を形成する選択制御回路で、
この選択制御回路４６０は別途回路ブロックＣＢに分配
された同期信号Ｓync(CB)と従回路ブロックＣＢ側のク
ロックＴｃｋ，／Ｔｃｋとに基づいて、上記入力ラッチ
回路４４４〜４４７にラッチされたデータをセレクタ回
路４８０により順番に選択して後段のデータラッチ回路
４４８へ供給させるような選択制御信号Ｃtl０〜Ｃtl３
を形成する。この選択制御回路４６０に入力される同期
信号Ｓｙｎｃ’は、上記入力ラッチ回路４４４〜４４７
にラッチされたデータを４４４，４４５，４４６，４４
７，４４４……のように取り込まれた順に正しく読み出
す選択制御信号Ｃｔｌ０〜Ｃｔｌ３の形成開始タイミン
グを与えるために入力される信号であり、これにより例
えば４４６，４４７，４４４，４４５，４４６……のよ
うな誤った順序でデータが読み出されるのを防止するこ
とができる。
【００６３】次に、上記主回路ブロックＰＢから従回路
ブロックＣＢに対するデータおよびクロックの送信とそ
の受信動作について、図７〜図９を用いて説明する。
ブロックＣＢに対するデータおよびクロックの送信とそ
の受信動作について、図７〜図９を用いて説明する。
【００６４】この実施例では、主回路ブロックＰＢの出
力バッファ回路４８１により、図７（ｂ）に示すよう
に、主回路ブロックＰＢ側のクロックＣＫ０に同期した
データＤａｔａが信号線群１１１ａ上へ出力される。ま
た、主回路ブロックＰＢの出力バッファ回路４８３によ
り、図７（ｃ），（ｄ）に示すように、主回路ブロック
ＰＢ側のクロックＣＫ０を２分周した２倍の周期の差動
クロックＤｃｋｐ，Ｄｃｋｎが、出力バッファ回路４８
２により、図７（ｅ）に示すようなクロックＣＫ０の４
倍周期の同期信号Ｓｙｎｃが、信号線群１１１ｂ上へ出
力される。
力バッファ回路４８１により、図７（ｂ）に示すよう
に、主回路ブロックＰＢ側のクロックＣＫ０に同期した
データＤａｔａが信号線群１１１ａ上へ出力される。ま
た、主回路ブロックＰＢの出力バッファ回路４８３によ
り、図７（ｃ），（ｄ）に示すように、主回路ブロック
ＰＢ側のクロックＣＫ０を２分周した２倍の周期の差動
クロックＤｃｋｐ，Ｄｃｋｎが、出力バッファ回路４８
２により、図７（ｅ）に示すようなクロックＣＫ０の４
倍周期の同期信号Ｓｙｎｃが、信号線群１１１ｂ上へ出
力される。
【００６５】これらの信号は、図８（ａ）〜（ｃ）に示
すように、従回路ブロックＣＢの入力バッファ回路４９
１，４９２，４９３により、所定の遅延時間Ｔｐｄだけ
遅れた信号Ｄａｔａｔ，Ｄｃｋｐｔ，Ｓｙｎｃｔとして
取り込まれる。そして、位相調整回路４７０で受信クロ
ックＤｃｋｐｔよりもΔｔだけ遅れた図８（ｄ）に示す
ような遅延クロックＤｃｋｐｔ_ｏｕｔが形成される。
この遅延クロックＤｃｋｐｔ_ｏｕｔによりラッチ回路
４５１〜４５４がラッチ動作されることにより、図８
（ｅ）〜（ｈ）に示すような、周期が遅延クロックＤｃ
ｋｐｔ_ｏｕｔの４倍で互いに位相が９０°ずつずれた
４種類の受信イネーブル信号ＣＫＥＮ０〜ＣＫＥＮ３が
形成されて、分配系配線網４５５を介して前記入力ラッ
チ回路４４４〜４４７に供給される。
すように、従回路ブロックＣＢの入力バッファ回路４９
１，４９２，４９３により、所定の遅延時間Ｔｐｄだけ
遅れた信号Ｄａｔａｔ，Ｄｃｋｐｔ，Ｓｙｎｃｔとして
取り込まれる。そして、位相調整回路４７０で受信クロ
ックＤｃｋｐｔよりもΔｔだけ遅れた図８（ｄ）に示す
ような遅延クロックＤｃｋｐｔ_ｏｕｔが形成される。
この遅延クロックＤｃｋｐｔ_ｏｕｔによりラッチ回路
４５１〜４５４がラッチ動作されることにより、図８
（ｅ）〜（ｈ）に示すような、周期が遅延クロックＤｃ
ｋｐｔ_ｏｕｔの４倍で互いに位相が９０°ずつずれた
４種類の受信イネーブル信号ＣＫＥＮ０〜ＣＫＥＮ３が
形成されて、分配系配線網４５５を介して前記入力ラッ
チ回路４４４〜４４７に供給される。
【００６６】入力ラッチ回路４４４〜４４７のラッチト
リガ端子の前段には、上記受信イネーブル信号ＣＫＥＮ
０〜ＣＫＥＮ３のそれぞれを一方の入力とし遅延クロッ
クＤｃｋｐｔ_ｄを他方の共通入力とするＡＮＤゲート
４６１〜４６４が設けられており、受信イネーブル信号
ＣＫＥＮ０〜ＣＫＥＮ３がハイレベルになっているＡＮ
Ｄゲートに対応する入力ラッチ回路４４４〜４４７が遅
延クロックＤｃｋｐｔ_ｄの立上がりまたは立下りエッ
ジによってラッチ動作され、図８（ｉ）〜（ｌ）に示す
ようにそれぞれ信号線上のデータＤ０，Ｄ１，Ｄ２，Ｄ
３，Ｄ４……を順次取り込んで行く。
リガ端子の前段には、上記受信イネーブル信号ＣＫＥＮ
０〜ＣＫＥＮ３のそれぞれを一方の入力とし遅延クロッ
クＤｃｋｐｔ_ｄを他方の共通入力とするＡＮＤゲート
４６１〜４６４が設けられており、受信イネーブル信号
ＣＫＥＮ０〜ＣＫＥＮ３がハイレベルになっているＡＮ
Ｄゲートに対応する入力ラッチ回路４４４〜４４７が遅
延クロックＤｃｋｐｔ_ｄの立上がりまたは立下りエッ
ジによってラッチ動作され、図８（ｉ）〜（ｌ）に示す
ようにそれぞれ信号線上のデータＤ０，Ｄ１，Ｄ２，Ｄ
３，Ｄ４……を順次取り込んで行く。
【００６７】そして、入力ラッチ回路４４４〜４４７に
取り込まれた受信データは、受信側の従回路ブロックＣ
ＢのクロックＴｃｋに基づいて形成された図９（ｂ）〜
（ｅ）に示すようなタイミングの選択制御信号Ｃｔｌ０
〜Ｃｔｌ３により制御されるセレクタ回路４８０によっ
て順次選択されて、次段のデータラッチ回路４４８に供
給され、データラッチ回路４４８は従回路ブロックＣＢ
側のクロックＴｃｋに同期してラッチ動作して、データ
Ｄａｔａｓｉ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４……）を
順次取り込み、受信データＤａｔａＲとして内部回路へ
供給する。
取り込まれた受信データは、受信側の従回路ブロックＣ
ＢのクロックＴｃｋに基づいて形成された図９（ｂ）〜
（ｅ）に示すようなタイミングの選択制御信号Ｃｔｌ０
〜Ｃｔｌ３により制御されるセレクタ回路４８０によっ
て順次選択されて、次段のデータラッチ回路４４８に供
給され、データラッチ回路４４８は従回路ブロックＣＢ
側のクロックＴｃｋに同期してラッチ動作して、データ
Ｄａｔａｓｉ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４……）を
順次取り込み、受信データＤａｔａＲとして内部回路へ
供給する。
【００６８】上記のように、この実施例においては、デ
ータと並送されたクロックを受信して生成したクロック
Ｄｃｋｐｔ_ｄで、受信データを入力ラッチ回路４４４
〜４４７に順次取り込んでシリアル−パラレル変換する
ことによって、図８（ｉ）〜（ｌ）に示すように、各デ
ータが保持されている期間を４周期に拡張している。そ
して、このように引き伸ばされた期間内に受信データを
従回路ブロックＣＢ側のクロックＴｃｋに基づいて順次
選択することでパラレル−シリアル変換して内部回路に
供給するようにしているため、送信側の主回路ブロック
ＣＢのクロックＣＫ０と受信側の従回路ブロックＣＢの
クロックＴｃｋの位相がかなりずれていたとしても正し
く受信データを取り込むことができる。
ータと並送されたクロックを受信して生成したクロック
Ｄｃｋｐｔ_ｄで、受信データを入力ラッチ回路４４４
〜４４７に順次取り込んでシリアル−パラレル変換する
ことによって、図８（ｉ）〜（ｌ）に示すように、各デ
ータが保持されている期間を４周期に拡張している。そ
して、このように引き伸ばされた期間内に受信データを
従回路ブロックＣＢ側のクロックＴｃｋに基づいて順次
選択することでパラレル−シリアル変換して内部回路に
供給するようにしているため、送信側の主回路ブロック
ＣＢのクロックＣＫ０と受信側の従回路ブロックＣＢの
クロックＴｃｋの位相がかなりずれていたとしても正し
く受信データを取り込むことができる。
【００６９】なお、送信側のクロックＣＫ０と受信側の
クロックＴｃｋは周波数が同一である場合には、位相の
ずれは最大で±１８０°であり、仮に１８０°ずれてい
たとしても本実施例の方式によれば、正しく受信データ
を取り込むことができることが図８より分かる。また、
受信側のクロックＴｃｋは周波数が送信側のクロックＣ
Ｋ０の周波数の１／２や３／４である場合にも、入力ラ
ッチ回路（４４４〜４４７）の数や選択制御回路４６０
で形成する選択制御信号（Ｃｔｌ０〜Ｃｔｌ３）のタイ
ミング等を工夫することで、ブロック間でデータの送受
信が可能である。
クロックＴｃｋは周波数が同一である場合には、位相の
ずれは最大で±１８０°であり、仮に１８０°ずれてい
たとしても本実施例の方式によれば、正しく受信データ
を取り込むことができることが図８より分かる。また、
受信側のクロックＴｃｋは周波数が送信側のクロックＣ
Ｋ０の周波数の１／２や３／４である場合にも、入力ラ
ッチ回路（４４４〜４４７）の数や選択制御回路４６０
で形成する選択制御信号（Ｃｔｌ０〜Ｃｔｌ３）のタイ
ミング等を工夫することで、ブロック間でデータの送受
信が可能である。
【００７０】図１０には、上記位相調整回路４７０の具
体的な回路構成例が示されている。この実施例の位相調
整回路４７０は、図３に示されている位相調整回路２３
０と類似の構成を有する第１のＤＬＬ（ディレイ・ロッ
クド・ループ）回路４７０Ａとその後段に接続された第
２のＤＬＬ回路４７０Ｂとにより構成されている。この
うち後段の第２ＤＬＬ回路４７０Ｂは図３の回路と同一
の構成を有する。すなわち、第２ＤＬＬ回路４７０Ｂ
は、各々図３の位相検出器２３１，カウンタ２３２，デ
コーダ２３３，可変遅延回路２３４と同一の構成の位相
検出器４７１Ｂ，カウンタ４７２Ｂ，デコーダ４７３
Ｂ，可変遅延回路４７４Ｂにより構成されている。
体的な回路構成例が示されている。この実施例の位相調
整回路４７０は、図３に示されている位相調整回路２３
０と類似の構成を有する第１のＤＬＬ（ディレイ・ロッ
クド・ループ）回路４７０Ａとその後段に接続された第
２のＤＬＬ回路４７０Ｂとにより構成されている。この
うち後段の第２ＤＬＬ回路４７０Ｂは図３の回路と同一
の構成を有する。すなわち、第２ＤＬＬ回路４７０Ｂ
は、各々図３の位相検出器２３１，カウンタ２３２，デ
コーダ２３３，可変遅延回路２３４と同一の構成の位相
検出器４７１Ｂ，カウンタ４７２Ｂ，デコーダ４７３
Ｂ，可変遅延回路４７４Ｂにより構成されている。
【００７１】一方、前段の第１ＤＬＬ回路４７０Ａは、
位相検出器４７１Ａ，カウンタ４７２Ａ，デコーダ４７
３Ａと縦続接続された２段の可変遅延回路４７４Ａ１，
４７４Ａ２とにより構成されている。可変遅延回路４７
４Ａ１で遅延されたクロックＤｃｋｐｔは、可変遅延回
路４７４Ａ２で更に遅延されて出力される。図１０から
も明らかなように、可変遅延回路４７４Ａ１と可変遅延
回路４７４Ａ２の遅延時間は、デコーダ４７３Ａの出力
が共通に供給されて制御されるにより同じになる。可変
遅延回路４７４Ａ１，４７４Ａ２，４７４Ｂを構成する
遅延段回路は、図４に示されているものと同一で良い。
各ＤＬＬ回路４７０Ａ，４７０Ｂの基本的な動作は図３
の回路と同じであるので、重複した説明は省略し相違す
る点を主として説明する。
位相検出器４７１Ａ，カウンタ４７２Ａ，デコーダ４７
３Ａと縦続接続された２段の可変遅延回路４７４Ａ１，
４７４Ａ２とにより構成されている。可変遅延回路４７
４Ａ１で遅延されたクロックＤｃｋｐｔは、可変遅延回
路４７４Ａ２で更に遅延されて出力される。図１０から
も明らかなように、可変遅延回路４７４Ａ１と可変遅延
回路４７４Ａ２の遅延時間は、デコーダ４７３Ａの出力
が共通に供給されて制御されるにより同じになる。可変
遅延回路４７４Ａ１，４７４Ａ２，４７４Ｂを構成する
遅延段回路は、図４に示されているものと同一で良い。
各ＤＬＬ回路４７０Ａ，４７０Ｂの基本的な動作は図３
の回路と同じであるので、重複した説明は省略し相違す
る点を主として説明する。
【００７２】前段の第１ＤＬＬ回路４７０Ａは、主回路
ブロックＰＢからのクロックを受信する差動入力バッフ
ァ４９３の出力クロックＤｃｋｐｔを基準入力クロック
とし、２段目の可変遅延回路４７４Ａ２で遅延されたク
ロックＴｃｙｃｄを帰還クロックとし、位相検出器４７
１ＡでクロックＤｃｋｐｔの立下がりエッジとＴｃｙｃ
ｄの立上がりエッジの位相差を検出して、その位相差が
「０」となるように動作する。
ブロックＰＢからのクロックを受信する差動入力バッフ
ァ４９３の出力クロックＤｃｋｐｔを基準入力クロック
とし、２段目の可変遅延回路４７４Ａ２で遅延されたク
ロックＴｃｙｃｄを帰還クロックとし、位相検出器４７
１ＡでクロックＤｃｋｐｔの立下がりエッジとＴｃｙｃ
ｄの立上がりエッジの位相差を検出して、その位相差が
「０」となるように動作する。
【００７３】これとともに、第１ＤＬＬ回路４７０Ａ
は、１段目の可変遅延回路４７４Ａ１で遅延されたクロ
ックＴｈｃｙｃｄを、２段目の可変遅延回路４７４Ａ２
へ入力されると共に第２ＤＬＬ回路４７０Ｂへも基準入
力クロックとして入力されるように構成されている。こ
れによって、第１ＤＬＬ回路４７０Ａは、受信クロック
Ｄｃｋｐｔから送信側クロックＣＫ０の１／２周期（Ｄ
ｃｋｐｔの周期の１／４）だけ位相がずれたクロックを
生成して第２ＤＬＬ回路４７０Ｂに供給する１／２サイ
クル移相回路として機能する。
は、１段目の可変遅延回路４７４Ａ１で遅延されたクロ
ックＴｈｃｙｃｄを、２段目の可変遅延回路４７４Ａ２
へ入力されると共に第２ＤＬＬ回路４７０Ｂへも基準入
力クロックとして入力されるように構成されている。こ
れによって、第１ＤＬＬ回路４７０Ａは、受信クロック
Ｄｃｋｐｔから送信側クロックＣＫ０の１／２周期（Ｄ
ｃｋｐｔの周期の１／４）だけ位相がずれたクロックを
生成して第２ＤＬＬ回路４７０Ｂに供給する１／２サイ
クル移相回路として機能する。
【００７４】一方、第２ＤＬＬ回路４７０Ｂは、その出
力クロックＤｃｋｐｔ_ｏｕｔが図６の分配系配線網４
５５により入力ラッチ回路４４４〜４４７に分配された
後のクロック信号Ｄｃｋｐｔ_ｄが帰還クロックとして
入力され、この帰還クロックＤｃｋｐｔ_ｄと第１ＤＬ
Ｌ回路４７０Ａからの基準クロックＴｈｃｙｃｄの位相
差を検出して、その位相差が「０」となるように動作す
る。これによって、入力ラッチ回路４４４〜４４７に分
配されるクロック信号Ｄｃｋｐｔ_ｄの位相が、主回路
ブロックＰＢから従回路ブロックＣＢへ送信されるデー
タの変化点と変化点の中央に来るように制御される。以
下、そのタイミング制御を、図１１を用いて詳しく説明
する。
力クロックＤｃｋｐｔ_ｏｕｔが図６の分配系配線網４
５５により入力ラッチ回路４４４〜４４７に分配された
後のクロック信号Ｄｃｋｐｔ_ｄが帰還クロックとして
入力され、この帰還クロックＤｃｋｐｔ_ｄと第１ＤＬ
Ｌ回路４７０Ａからの基準クロックＴｈｃｙｃｄの位相
差を検出して、その位相差が「０」となるように動作す
る。これによって、入力ラッチ回路４４４〜４４７に分
配されるクロック信号Ｄｃｋｐｔ_ｄの位相が、主回路
ブロックＰＢから従回路ブロックＣＢへ送信されるデー
タの変化点と変化点の中央に来るように制御される。以
下、そのタイミング制御を、図１１を用いて詳しく説明
する。
【００７５】第１ＤＬＬ回路４７０Ａは、図１１
（ａ），（ｂ）のようにクロックＤｃｋｐｔの立下がり
エッジとＴｃｙｃｄの立上がりエッジの位相差を検出し
て、その位相差が「０」となるように可変遅延回路４７
４Ａ，４７４ＢでクロックＤｃｋｐｔを遅延させて帰還
側出力クロックＴｃｙｃｄを生成する。これによって、
帰還側出力クロックＴｃｙｃｄは受信クロックＤｃｋｐ
ｔの半周期すなわち送信側クロックＣＫ０の１周期分だ
け遅れたクロックとされる。一方、このとき、可変遅延
回路４７４Ａの遅延量と４７４Ｂの遅延量は同じとなる
ように制御されるので、可変遅延回路４７４Ａから出力
されるクロックＴｈｃｙｃｄは、図１１（ｃ）のよう
に、受信クロックＤｃｋｐｔの１／４周期すなわち送信
側クロックＣＫ０の１／２周期分だけ遅れたクロックと
なる。
（ａ），（ｂ）のようにクロックＤｃｋｐｔの立下がり
エッジとＴｃｙｃｄの立上がりエッジの位相差を検出し
て、その位相差が「０」となるように可変遅延回路４７
４Ａ，４７４ＢでクロックＤｃｋｐｔを遅延させて帰還
側出力クロックＴｃｙｃｄを生成する。これによって、
帰還側出力クロックＴｃｙｃｄは受信クロックＤｃｋｐ
ｔの半周期すなわち送信側クロックＣＫ０の１周期分だ
け遅れたクロックとされる。一方、このとき、可変遅延
回路４７４Ａの遅延量と４７４Ｂの遅延量は同じとなる
ように制御されるので、可変遅延回路４７４Ａから出力
されるクロックＴｈｃｙｃｄは、図１１（ｃ）のよう
に、受信クロックＤｃｋｐｔの１／４周期すなわち送信
側クロックＣＫ０の１／２周期分だけ遅れたクロックと
なる。
【００７６】そして、この可変遅延回路４７４Ａから出
力されるクロックＴｈｃｙｃｄが第２ＤＬＬ回路４７０
Ｂに供給されて、入力ラッチ回路４４４〜４４７に分配
されるクロック信号Ｄｃｋｐｔ_ｄの位相と比較され、
位相差が「０」となるように出力クロックＤｃｋｐｔ_
ｏｕｔを生成する（図１１（ｃ）〜（ｅ）参照）。これ
によって、例えば送信されるデータのビット数が大きく
て各入力ラッチ回路４４４〜４４７が多くなりクロック
供給配線が長くなって、分配されるクロック信号Ｄｃｋ
ｐｔ_ｄの遅延が無視できない大きさになるような場合
においても、入力ラッチ回路４４４〜４４７に分配され
るクロック信号Ｄｃｋｐｔ_ｄの立上がりエッジおよび
立下がりエッジが、それぞれ受信クロックＤｃｋｐｔの
ハイレベル期間（送信側ブロックのクロックＣＫ０の１
周期）の中央、すなわち主回路ブロックＰＢから従回路
ブロックＣＢへ送信されるデータの変化点と変化点の中
央に来るように制御されることとなる。
力されるクロックＴｈｃｙｃｄが第２ＤＬＬ回路４７０
Ｂに供給されて、入力ラッチ回路４４４〜４４７に分配
されるクロック信号Ｄｃｋｐｔ_ｄの位相と比較され、
位相差が「０」となるように出力クロックＤｃｋｐｔ_
ｏｕｔを生成する（図１１（ｃ）〜（ｅ）参照）。これ
によって、例えば送信されるデータのビット数が大きく
て各入力ラッチ回路４４４〜４４７が多くなりクロック
供給配線が長くなって、分配されるクロック信号Ｄｃｋ
ｐｔ_ｄの遅延が無視できない大きさになるような場合
においても、入力ラッチ回路４４４〜４４７に分配され
るクロック信号Ｄｃｋｐｔ_ｄの立上がりエッジおよび
立下がりエッジが、それぞれ受信クロックＤｃｋｐｔの
ハイレベル期間（送信側ブロックのクロックＣＫ０の１
周期）の中央、すなわち主回路ブロックＰＢから従回路
ブロックＣＢへ送信されるデータの変化点と変化点の中
央に来るように制御されることとなる。
【００７７】なお、図６に示すような実施例において
は、分配系配線網４５５からクロック信号Ｄｃｋｐｔ_
ｄを受ける各入力ラッチ回路４４４〜４４７までのクロ
ック配線が等長となるように設計することにより、各入
力ラッチ回路４４４〜４４７におけるラッチタイミング
のずれを少なくすることができる。
は、分配系配線網４５５からクロック信号Ｄｃｋｐｔ_
ｄを受ける各入力ラッチ回路４４４〜４４７までのクロ
ック配線が等長となるように設計することにより、各入
力ラッチ回路４４４〜４４７におけるラッチタイミング
のずれを少なくすることができる。
【００７８】図１２は、半導体集積回路におけるブロッ
ク間信号伝送線上に設けられるバッファ回路の具体例を
示す。本発明を適用した半導体集積回路においては、図
１２（Ａ）に示すように、素子の大きさすなわち駆動力
の異なる複数のバッファ回路が設けられる。具体的は、
図６に示されているブロック内のバッファ回路４４０や
ブロック間信号線群１１１ａを構成するデータ送信用信
号線の途中に設けられる波形整形用のバッファ回路４０
１〜４０６、出力ドライバ用バッファ回路５００等であ
る。なお、ここで出力ドライバ用バッファ回路５００
は、当該半導体集積回路の外部に信号を出力するための
バッファ回路であり、図１や図５の実施例には示されて
いないものである。
ク間信号伝送線上に設けられるバッファ回路の具体例を
示す。本発明を適用した半導体集積回路においては、図
１２（Ａ）に示すように、素子の大きさすなわち駆動力
の異なる複数のバッファ回路が設けられる。具体的は、
図６に示されているブロック内のバッファ回路４４０や
ブロック間信号線群１１１ａを構成するデータ送信用信
号線の途中に設けられる波形整形用のバッファ回路４０
１〜４０６、出力ドライバ用バッファ回路５００等であ
る。なお、ここで出力ドライバ用バッファ回路５００
は、当該半導体集積回路の外部に信号を出力するための
バッファ回路であり、図１や図５の実施例には示されて
いないものである。
【００７９】図１２（Ａ）において、各バッファ毎に付
記されているＷｐ１／Ｌｐ１，Ｗｐ２／Ｌｐ２およびＷ
ｐ３／Ｌｐ３は、それぞれ各バッファが図１２（Ｂ）の
ように、ｐチャネルＭＯＳＦＥＴ ＱｐとｎチャネルＭ
ＯＳＦＥＴ Ｑｎとから構成されている場合に、ｐチャ
ネルＭＯＳＦＥＴのゲート幅（Ｗｐ）とゲート長（Ｌ
ｐ）の比である。また、Ｗｎ１／Ｌｎ１，Ｗｎ２／Ｌｎ
２およびＷｎ３／Ｌｎ３は、それぞれのバッファのｎチ
ャネルＭＯＳＦＥＴ Ｑｎのゲート幅（Ｗｎ）とゲート
長（Ｌｎ）の比である。ＩＮはバッファ回路の入力端
子、ＯＵＴはバッファ回路の出力端子である。
記されているＷｐ１／Ｌｐ１，Ｗｐ２／Ｌｐ２およびＷ
ｐ３／Ｌｐ３は、それぞれ各バッファが図１２（Ｂ）の
ように、ｐチャネルＭＯＳＦＥＴ ＱｐとｎチャネルＭ
ＯＳＦＥＴ Ｑｎとから構成されている場合に、ｐチャ
ネルＭＯＳＦＥＴのゲート幅（Ｗｐ）とゲート長（Ｌ
ｐ）の比である。また、Ｗｎ１／Ｌｎ１，Ｗｎ２／Ｌｎ
２およびＷｎ３／Ｌｎ３は、それぞれのバッファのｎチ
ャネルＭＯＳＦＥＴ Ｑｎのゲート幅（Ｗｎ）とゲート
長（Ｌｎ）の比である。ＩＮはバッファ回路の入力端
子、ＯＵＴはバッファ回路の出力端子である。
【００８０】ここで、ｐチャネルＭＯＳＦＥＴのゲート
幅Ｗｐとゲート長ＬｐおよびｎチャネルＭＯＳＦＥＴ
Ｑｎのゲート幅Ｗｎとゲート長Ｌｎは、ｐチャネルＭＯ
ＳＦＥＴ ＱｐとｎチャネルＭＯＳＦＥＴ Ｑｎのレイ
アウト構成を示す図１２（Ｃ）において、ｐチャネルＭ
ＯＳＦＥＴ Ｑｐのポリシリコンゲート電極ＰＧの幅が
Ｌｐ、このポリシリコンゲート電極ＰＧとｐチャネルＭ
ＯＳＦＥＴ Ｑｐのソース・ドレイン領域としての拡散
領域ＰＳＤとの交差部分の長さがＷｐとみなされる。ま
た、図１２（Ｃ）において、ｎチャネルＭＯＳＦＥＴ
Ｑｎのポリシリコンゲート電極ＮＧの幅がＬｎ、このポ
リシリコンゲート電極ＮＧとｎチャネルＭＯＳＦＥＴ
Ｑｎのソース・ドレイン領域としての拡散領域ＮＳＤと
の交差部分の長さがＷｎとみなされる。ＬＶＤは電源電
圧ＶDDを供給する電源配線、ＬＶＳは電源電圧ＶSSを供
給する電源配線である。
幅Ｗｐとゲート長ＬｐおよびｎチャネルＭＯＳＦＥＴ
Ｑｎのゲート幅Ｗｎとゲート長Ｌｎは、ｐチャネルＭＯ
ＳＦＥＴ ＱｐとｎチャネルＭＯＳＦＥＴ Ｑｎのレイ
アウト構成を示す図１２（Ｃ）において、ｐチャネルＭ
ＯＳＦＥＴ Ｑｐのポリシリコンゲート電極ＰＧの幅が
Ｌｐ、このポリシリコンゲート電極ＰＧとｐチャネルＭ
ＯＳＦＥＴ Ｑｐのソース・ドレイン領域としての拡散
領域ＰＳＤとの交差部分の長さがＷｐとみなされる。ま
た、図１２（Ｃ）において、ｎチャネルＭＯＳＦＥＴ
Ｑｎのポリシリコンゲート電極ＮＧの幅がＬｎ、このポ
リシリコンゲート電極ＮＧとｎチャネルＭＯＳＦＥＴ
Ｑｎのソース・ドレイン領域としての拡散領域ＮＳＤと
の交差部分の長さがＷｎとみなされる。ＬＶＤは電源電
圧ＶDDを供給する電源配線、ＬＶＳは電源電圧ＶSSを供
給する電源配線である。
【００８１】この実施例においては、 Ｗｐ１／Ｌｐ１＜Ｗｐ３／Ｌｐ３，Ｗｎ１／Ｌｎ１＜Ｗ
ｎ／Ｌｎ３ Ｗｐ２／Ｌｐ２＜Ｗｐ３／Ｌｐ３，Ｗｎ２／Ｌｎ２＜Ｗ
ｎ／Ｌｎ３ の関係になるように、各バッファを構成するＭＯＳＦＥ
Ｔが設計されていると共に、ブロック間クロック送信用
信号線の途中に設けられる波形整形用のバッファ回路４
２１〜４２６，４３１〜４３６は、上記データ送信用信
号線の途中に設けられる波形整形用のバッファ回路４０
１〜４０６に最も近い大きさのバッファ回路を用いて構
成される。同期信号Ｓｙｎｃを送信する信号線の途中に
設けられる波形整形用のバッファ回路４１１〜４１６も
同様にバッファ回路４０１〜４０６に最も近い大きさの
バッファ回路を用いて構成される。
ｎ／Ｌｎ３ Ｗｐ２／Ｌｐ２＜Ｗｐ３／Ｌｐ３，Ｗｎ２／Ｌｎ２＜Ｗ
ｎ／Ｌｎ３ の関係になるように、各バッファを構成するＭＯＳＦＥ
Ｔが設計されていると共に、ブロック間クロック送信用
信号線の途中に設けられる波形整形用のバッファ回路４
２１〜４２６，４３１〜４３６は、上記データ送信用信
号線の途中に設けられる波形整形用のバッファ回路４０
１〜４０６に最も近い大きさのバッファ回路を用いて構
成される。同期信号Ｓｙｎｃを送信する信号線の途中に
設けられる波形整形用のバッファ回路４１１〜４１６も
同様にバッファ回路４０１〜４０６に最も近い大きさの
バッファ回路を用いて構成される。
【００８２】図１３は、本発明を適用した半導体集積回
路における配線構造の具体例を示す。
路における配線構造の具体例を示す。
【００８３】特に制限されるものでないが、この実施例
の半導体集積回路においては、８つのメタル層からなる
８層配線構造が採用されている。図１３において、Ｍ０
は１層目のメタル層、Ｍ１は２層目のメタル層で、以下
同様にしてＭ７が８層目のメタル層である。そして、各
メタル層Ｍ０〜Ｍ７間はそれぞれ図示しない層間絶縁膜
で絶縁分離され、この絶縁膜に形成されたスルーホール
に充填された導電体Ｖｉａ０〜Ｖｉａ６によって上下の
メタル層間の導通が行なわれる。上記メタル層Ｍ０〜Ｍ
７および導電体Ｖｉａ０〜Ｖｉａ６は例えばタングステ
ンや銅、アルミニウム、チタンなどの金属からなり、層
間絶縁膜は例えば窒化シリコン膜や酸化シリコン膜、Ｐ
ＳＧ膜などからなる。
の半導体集積回路においては、８つのメタル層からなる
８層配線構造が採用されている。図１３において、Ｍ０
は１層目のメタル層、Ｍ１は２層目のメタル層で、以下
同様にしてＭ７が８層目のメタル層である。そして、各
メタル層Ｍ０〜Ｍ７間はそれぞれ図示しない層間絶縁膜
で絶縁分離され、この絶縁膜に形成されたスルーホール
に充填された導電体Ｖｉａ０〜Ｖｉａ６によって上下の
メタル層間の導通が行なわれる。上記メタル層Ｍ０〜Ｍ
７および導電体Ｖｉａ０〜Ｖｉａ６は例えばタングステ
ンや銅、アルミニウム、チタンなどの金属からなり、層
間絶縁膜は例えば窒化シリコン膜や酸化シリコン膜、Ｐ
ＳＧ膜などからなる。
【００８４】この実施例においては、メタル層Ｍ０とＭ
１によりフリップフロップやラッチ回路、論理ゲート回
路などのセルと呼ばれる設計単位の回路内の接続配線が
形成され、メタル層Ｍ１〜Ｍ４により前記回路ブロック
内の接続配線が形成され、メタル層Ｍ５，Ｍ６により回
路ブロック間の接続配線が形成され、メタル層Ｍ７によ
り電源配線が形成されている。そして、メタル層Ｍ０〜
Ｍ４により形成される上記セル内および回路ブロック内
の配線はプロセスで加工可能な最小幅とされる。一方、
メタル層Ｍ５〜Ｍ７により形成される上記ブロック間の
配線および電源配線は、上記メタル層Ｍ０〜Ｍ４の配線
よりも厚くされるとともに配線幅も最小幅の約２倍とさ
れる。また、配線同士の間隔もメタル層Ｍ０〜Ｍ４に比
べてメタル層Ｍ５〜Ｍ７の配線の方が広くされる。
１によりフリップフロップやラッチ回路、論理ゲート回
路などのセルと呼ばれる設計単位の回路内の接続配線が
形成され、メタル層Ｍ１〜Ｍ４により前記回路ブロック
内の接続配線が形成され、メタル層Ｍ５，Ｍ６により回
路ブロック間の接続配線が形成され、メタル層Ｍ７によ
り電源配線が形成されている。そして、メタル層Ｍ０〜
Ｍ４により形成される上記セル内および回路ブロック内
の配線はプロセスで加工可能な最小幅とされる。一方、
メタル層Ｍ５〜Ｍ７により形成される上記ブロック間の
配線および電源配線は、上記メタル層Ｍ０〜Ｍ４の配線
よりも厚くされるとともに配線幅も最小幅の約２倍とさ
れる。また、配線同士の間隔もメタル層Ｍ０〜Ｍ４に比
べてメタル層Ｍ５〜Ｍ７の配線の方が広くされる。
【００８５】上記のように、この実施例では、メタル層
Ｍ５，Ｍ６により回路ブロック間の接続配線が形成され
るため、チップサイズを増大させることなく回路ブロッ
ク間送信用の信号線を形成できるとともに、メタル層Ｍ
０〜Ｍ４からなるブロック内配線と干渉しないので、回
路ブロック間送信用の信号線のレイアウト設計も容易と
なる。
Ｍ５，Ｍ６により回路ブロック間の接続配線が形成され
るため、チップサイズを増大させることなく回路ブロッ
ク間送信用の信号線を形成できるとともに、メタル層Ｍ
０〜Ｍ４からなるブロック内配線と干渉しないので、回
路ブロック間送信用の信号線のレイアウト設計も容易と
なる。
【００８６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば前記
実施例における位相調整回路は、位相検出器とカウンタ
とデコーダおよび論理ゲートの組合せ回路を遅延段とす
る可変遅延回路とにより構成されているが、そのような
構成に限定されるものでなく、カウンタの代わりにチャ
ージポンプ、デコーダの代わりにバイアス電圧発生回
路、組合せ回路の代わりに前記バイアス電圧で制御され
る電流源からの電流で動作される差動増幅回路を遅延段
とする可変遅延回路とすることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば前記
実施例における位相調整回路は、位相検出器とカウンタ
とデコーダおよび論理ゲートの組合せ回路を遅延段とす
る可変遅延回路とにより構成されているが、そのような
構成に限定されるものでなく、カウンタの代わりにチャ
ージポンプ、デコーダの代わりにバイアス電圧発生回
路、組合せ回路の代わりに前記バイアス電圧で制御され
る電流源からの電流で動作される差動増幅回路を遅延段
とする可変遅延回路とすることも可能である。
【００８７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプロセ
ッサとメモリを内蔵したシステムＬＳＩに適用した場合
について説明したが、本発明はそれに限定されるもので
なく、１つの半導体チップ上に複数の回路ブロックが搭
載され、比較的はなれた位置にある回路ブロック間でデ
ータ信号を送信したい場合に広く利用することができ
る。
なされた発明をその背景となった利用分野であるプロセ
ッサとメモリを内蔵したシステムＬＳＩに適用した場合
について説明したが、本発明はそれに限定されるもので
なく、１つの半導体チップ上に複数の回路ブロックが搭
載され、比較的はなれた位置にある回路ブロック間でデ
ータ信号を送信したい場合に広く利用することができ
る。
【００８８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００８９】すなわち、本発明に従うと、送信サイクル
すなわちクロック周期に対するクロックスキューの割合
を低減することができ、これによってＬＳＩの動作周波
数を高めることができるとともに、チップ内の長距離デ
ータ送信における遅延時間を短縮し、正確なデータ送信
が可能になるという効果がある。
すなわちクロック周期に対するクロックスキューの割合
を低減することができ、これによってＬＳＩの動作周波
数を高めることができるとともに、チップ内の長距離デ
ータ送信における遅延時間を短縮し、正確なデータ送信
が可能になるという効果がある。
【図１】本発明の第１の実施例を適用した半導体集積回
路全体のブロック構成と各ブロック間での信号の送受信
のための接続関係を示すブロック図である。
路全体のブロック構成と各ブロック間での信号の送受信
のための接続関係を示すブロック図である。
【図２】図１における主回路ブロックＣＢ０と他のいず
れか１つの従回路ブロックＣＢｉとの信号の送受信部を
抽出してより詳細に示した回路構成図である。
れか１つの従回路ブロックＣＢｉとの信号の送受信部を
抽出してより詳細に示した回路構成図である。
【図３】図２における位相調整回路の具体例を示す回路
構成図である。
構成図である。
【図４】図３における可変遅延回路を構成する遅延段回
路の具体例を示す論理ゲート構成図である。
路の具体例を示す論理ゲート構成図である。
【図５】本発明の第２の実施例を適用した半導体集積回
路全体のブロック構成と各ブロック間での信号の送受信
のための接続関係を示すブロック図である。
路全体のブロック構成と各ブロック間での信号の送受信
のための接続関係を示すブロック図である。
【図６】図５における主回路ブロックＰＢと他のいずれ
か１つの従回路ブロックＣＢとの信号の送受信部を抽出
してより詳細に示した回路構成図である。
か１つの従回路ブロックＣＢとの信号の送受信部を抽出
してより詳細に示した回路構成図である。
【図７】図５における主回路ブロックＰＢから出力され
る信号およびクロックのタイミングの一例を示すタイミ
ングチャートである。
る信号およびクロックのタイミングの一例を示すタイミ
ングチャートである。
【図８】図５の従回路ブロックＰＢにおけるクロックの
受信部およびデータラッチタイミングを生成する回路部
分の信号のタイミングの一例を示すタイミングチャート
である。
受信部およびデータラッチタイミングを生成する回路部
分の信号のタイミングの一例を示すタイミングチャート
である。
【図９】図５の主回路ブロックＰＢのデータ受信部にお
ける信号のタイミングの一例を示すタイミングチャート
である。
ける信号のタイミングの一例を示すタイミングチャート
である。
【図１０】図５における位相調整回路の具体例を示す回
路構成図である。
路構成図である。
【図１１】図１０の位相調整回路における信号のタイミ
ングの一例を示すタイミングチャートである。
ングの一例を示すタイミングチャートである。
【図１２】本発明を適用した半導体集積回路におけるブ
ロック間信号伝送線上に設けられるバッファ回路の具体
例を示す回路図およびレイアウト図である。
ロック間信号伝送線上に設けられるバッファ回路の具体
例を示す回路図およびレイアウト図である。
【図１３】本発明を適用した半導体集積回路における配
線構造の具体例を示す断面説明図である。
線構造の具体例を示す断面説明図である。
１００ 半導体チップ １１０ クロック入力端子 １１１〜１１６ ブロック間接続用信号線群 １２０ ＰＬＬ回路 ２１０〜２１２ ラッチ回路 ２３０ 位相調整回路 ２３２ カウンタ回路 ２３３ デコーダ ２３４ 可変遅延回路 ２３４ａ〜２３４ｎ 遅延段回路 ３０１〜３０４ バッファ回路 ３１１，３１２ ラッチ回路 ３３０ タイミングジェネレータ Ｂ０〜Ｂ４ 回路ブロック ＰＢ１〜ＰＢ４ 主回路ブロック ＣＢ１〜ＣＢ４ 従回路ブロック Ｉ／Ｆ インタフェース回路 Ｌ０，Ｌ１０〜Ｌ６０ ツリー状分配配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 １０１Ｎ Ｆターム(参考） 5B079 BC03 CC14 DD08 DD13 DD20 5F038 CD06 CD09 EZ09 EZ20 5F064 AA06 BB07 BB12 BB19 BB20 BB26 EE54 HH06 HH12 5J056 AA11 AA39 BB01 BB02 BB17 CC00 CC05 CC14 CC17 DD13 DD29 EE11 HH01 HH02 KK01
Claims (10)
- 【請求項１】 １個の半導体基板上に複数の回路ブロッ
クが形成され、各回路ブロック毎にクロック分配系が形
成されている半導体集積回路において、上記複数の回路
ブロックのうちいずれか２つの回路ブロック間には、デ
ータ信号を送信する１または２以上の第１の信号線とク
ロック信号を送信する第２の信号線が設けられ、一方の
回路ブロックから他方の回路ブロックへ上記第１および
第２の信号線を介してデータ信号とクロック信号とが送
信され、受信側の回路ブロックは受信したクロック信号
に基づいて受信したデータ信号を取り込むように構成さ
れているとともに、上記第１の信号線と第２の信号線は
ほぼ等しい配線長を有しかつ途中に１または２以上のバ
ッファ回路が設けられていることを特徴とする半導体集
積回路。 - 【請求項２】 上記データ信号およびクロック信号を送
信する側の回路ブロックには送信しようとするデータを
ラッチする出力ラッチ回路が、また上記データ信号を受
信する側の回路ブロックには受信したデータをラッチす
る入力ラッチ回路がそれぞれ設けられ、上記出力ラッチ
回路および入力ラッチ回路はデータ送信側の回路ブロッ
クから送信される前のクロック信号および送信後のクロ
ック信号によってそれぞれラッチ動作を行なうように構
成されていることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 上記データ信号およびクロック信号を送
信する側の回路ブロックは、送信したデータ信号および
クロック信号が受信側の回路ブロックに到達する前に次
のデータ信号およびクロック信号を上記第１の信号線に
のせるように構成されていることを特徴とする請求項２
に記載の半導体集積回路。 - 【請求項４】 上記データ信号およびクロック信号を受
信する側の回路ブロックは、上記信号線より受信したク
ロック信号が、実質的に等長とみなされるように設計さ
れた配線系を介して当該ブロック内のクロックに同期し
て動作する回路に分配されるように構成されていること
を特徴とする請求項１ないし３のいずれかに記載の半導
体集積回路。 - 【請求項５】 上記クロック信号は、データ信号が送信
される際以外はデータ送信側の回路ブロックからデータ
受信側の回路ブロックへ送信されないように構成されて
いることを特徴とする請求項４に記載の半導体集積回
路。 - 【請求項６】 上記データ送信側の回路ブロックと受信
側の回路ブロックとの間には、受信側の回路ブロックが
受信したクロック信号を送信側の回路ブロックに対して
帰還させる第３の信号線が設けられているとともに、上
記送信側の回路ブロックには当該回路ブロック内のクロ
ック信号の位相と上記帰還されたクロック信号の位相と
が合うように送信クロックの位相を調整する位相調整回
路が設けられていることを特徴とする請求項１に記載の
半導体集積回路。 - 【請求項７】 上記位相調整回路は、上記送信側の回路
ブロック内のクロック信号の位相と上記帰還されたクロ
ック信号の位相とを比較し位相差に応じた信号を出力す
る位相検出回路と、該位相検出回路の出力に基づいて遅
延時間が変化される可変遅延回路とを含んでなることを
特徴とする請求項６に記載の半導体集積回路。 - 【請求項８】 上記データ信号およびクロック信号を受
信する側の回路ブロックは、受信したクロック信号とは
別個に供給されるクロック信号が、実質的に等長とみな
されるように設計された配線系を介して当該ブロック内
のクロックに同期して動作する回路に分配されるように
構成されていることを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項９】 上記データ受信側の回路ブロックは、上
記第１の信号線より受信したシリアルなデータを受信ク
ロックに基づいて順次取り込んで受信クロックの２周期
以上にわたって保持する受信データ保持手段と、該受信
データ保持手段に取り込まれたデータを受信クロックと
は別個のクロック信号に基づいて順次読み出して内部回
路へ供給するシリアルデータ再生手段とを備えているこ
とを特徴とする請求項８に記載の半導体集積回路。 - 【請求項１０】 上記データ受信側の回路ブロックは、
受信したクロックに基づいてデータ送信サイクルの１／
２周期だけ位相がずれたクロック信号を生成する移相手
段と、該移相手段により生成されたクロック信号に基づ
いて上記受信データ保持手段へのデータ取込みタイミン
グを与えるクロック信号を生成する位相調整手段とを備
え、該位相調整手段は上記移相手段により生成されたク
ロック信号の位相と上記受信データ保持手段へ供給され
るクロック信号の位相とが一致するように位相を調整
し、上記受信データ保持手段は受信データを信号の変化
点と変化点のほぼ中央で取り込むように構成されている
ことを特徴とする請求項９に記載の半導体集積回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000266971A JP3663486B2 (ja) | 2000-09-04 | 2000-09-04 | 半導体集積回路 |
| US09/944,134 US20020027461A1 (en) | 2000-09-04 | 2001-09-04 | Semiconductor integrated circuit with suppressed clock skew |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266971A JP3663486B2 (ja) | 2000-09-04 | 2000-09-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3663486B2 JP3663486B2 (ja) | 2005-06-22 |
Family
ID=18753965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000266971A Expired - Fee Related JP3663486B2 (ja) | 2000-09-04 | 2000-09-04 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3663486B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003122446A (ja) * | 2001-06-29 | 2003-04-25 | Fujitsu Ltd | 低レイテンシのクロックの供給 |
| US7818706B2 (en) | 2005-05-20 | 2010-10-19 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| US9898035B2 (en) | 2015-02-16 | 2018-02-20 | Megachips Corporation | Clock synchronization method |
Families Citing this family (3)
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|---|---|---|---|---|
| US7519888B2 (en) * | 2005-09-12 | 2009-04-14 | Virage Logic Corporation | Input-output device testing |
| US7616036B1 (en) | 2005-09-12 | 2009-11-10 | Virage Logic Corporation | Programmable strobe and clock generator |
| US8570014B2 (en) * | 2011-05-01 | 2013-10-29 | Intersil Americas, Llc | Advanced clock synchronization circuit for switch mode power supplies |
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|---|---|---|---|---|
| WO1996029655A1 (en) * | 1995-03-20 | 1996-09-26 | Hitachi, Ltd. | Device and method for transferring data |
| US6680636B1 (en) * | 2000-03-31 | 2004-01-20 | Silicon Graphics, Inc. | Method and system for clock cycle measurement and delay offset |
-
2000
- 2000-09-04 JP JP2000266971A patent/JP3663486B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-04 US US09/944,134 patent/US20020027461A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003122446A (ja) * | 2001-06-29 | 2003-04-25 | Fujitsu Ltd | 低レイテンシのクロックの供給 |
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| US9898035B2 (en) | 2015-02-16 | 2018-02-20 | Megachips Corporation | Clock synchronization method |
Also Published As
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