JP2002074983A

JP2002074983A - 半導体集積回路

Info

Publication number: JP2002074983A
Application number: JP2000255653A
Authority: JP
Inventors: Kazuhiko Suzuki; 和彦鈴木
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-08-25
Filing date: 2000-08-25
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】出荷後の製品寿命または信頼性を更に向上させ
る。【解決手段】リセットごとにメモリマクロ１４，１５の
データ読み出しおよびエラー検出訂正を並列に行うアド
レス信号を生成するアドレス生成回路１２と、メモリマ
クロ１４，１５のデータ読み出しおよびエラー検出訂正
をそれぞれ行いエラー検出訂正を示す信号および読み出
しデータをそれぞれ出力するＭ０，Ｍ１読み出し回路１
８，１９と、リセットごとにＭ０，Ｍ１読み出し回路１
８，１９のエラー検出訂正を示す信号をそれぞれ計数す
る訂正カウンタ２２，２３と、リセットごとに訂正カウ
ンタ２２，２３の計数値をそれぞれ入力して比較し最小
計数値に対応したメモリマクロの選択信号を比較結果と
して出力する比較回路２４と、Ｍ０，Ｍ１読み出し回路
１８，１９の読み出しデータをそれぞれ入力し比較結果
に基づき選択してバスに出力するセレクタ２７とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、全メモリ容量値の部分値を公称値とする製品
への切換設定がテスト時に行われる半導体集積回路に関
する。

【０００２】

【従来の技術】従来、この種の半導体集積回路は、１製
品の開発で複数のメモリ容量製品を展開するために用い
られている。たとえば、図７は、この従来の半導体集積
回路の例を示すブロック図である。図７を参照すると、
この従来の半導体集積回路は、アドレス生成回路１１，
デコーダ１３，メモリマクロ１４，メモリマクロ１５，
Ｍ０読み出し回路１６，Ｍ１読み出し回路１７，セレク
タ２６，切換設定回路２７を備える。

【０００３】アドレス生成回路１１は、たとえばプログ
ラムカウンタなどの出力を受け、メモリマクロ１４また
はメモリマクロ１５からプログラムコードをフェッチす
るためのアドレス信号を生成しデコーダ１３に出力し、
アドレス最上位ビット信号をセレクタ２６に出力する。

【０００４】デコーダ１３は、アドレス生成回路１２か
らの出力をデコードし、デコード出力をメモリマクロ１
４，メモリマクロ１５に出力する。

【０００５】メモリマクロ１４，メモリマクロ１５それ
ぞれは、エラー検出訂正機能付き不揮発性メモリのセル
アレイ部からなり、ＣＰＵや周辺機器を制御するための
プログラムコードが書き込まれ、同時に、このプログラ
ムコードを読み出す際にメモリマクロの一部が故障して
読み出したプログラムコードに誤りがあった場合にエラ
ー検出訂正するためエラー訂正コード（ＥＣＣ）が書き
込まれる。

【０００６】Ｍ０読み出し回路１６，Ｍ１読み出し回路
１７は、メモリマクロ１４，メモリマクロ１５のプログ
ラムコード読み出しおよびエラー検出訂正をそれぞれ行
い、読み出したプログラムコードをセレクタ２６にそれ
ぞれ出力する。

【０００７】セレクタ２６は、切換設定回路部２７の切
換設定信号、マクロ選択信号、アドレス最上位ビット信
号の論理結果により、Ｍ０読み出し回路１０６またはＭ
１読み出し回路１０９の出力を選択してバスへ出力す
る。このセレクタ２６の入出力機能の真理値表を説明図
として図８に示す。

【０００８】切換設定回路２７は、不揮発性メモリを含
み、メモリマクロ１４，メモリマクロ１５の全メモリ容
量値の部分値を公称値とする製品への切換設定を出荷前
のテスト時に行う。すなわち、メモリマクロ１４，メモ
リマクロ１５を共に使用するか、片方のみを使用するか
の切換設定を行い、その切換設定信号をセレクタ２６に
出力する。

【０００９】次に、この従来の半導体集積回路における
プログラムコードの読み出し動作について簡単に説明す
る。ここでは、説明を簡潔にするため、２つのメモリマ
クロ１４，１５のメモリ容量がそれぞれ１２８ｋＢであ
るとする。

【００１０】まず、切換設定回路２７の切換設定信号が
“０”である場合、セレクタ２６において、図８に示さ
れるように、マクロ選択信号の入力は無効になり、アド
レス最上位ビット信号の“０”または“１”に対応し
て、Ｍ０読み出し回路１６またはＭ１読み出し回路１７
の出力が選択され、メモリマクロ１４またはメモリマク
ロ１５の読み出しプログラムコードがバスに出力され
る。すなわち、メモリマクロ１４，メモリマクロ１５が
共に使用され、メモリ容量の公称値をメモリマクロ１
４，メモリマクロ１５合計の２５６ｋＢとすることがで
きる。

【００１１】一方、切換設定回路２７の切換設定信号が
“１”である場合、セレクタ２６において、図８に示さ
れるように、アドレス最上位ビット信号の入力は無効に
なり、マクロ選択信号の“０”または“１”に対応し
て、Ｍ０読み出し回路１６またはＭ１読み出し回路１７
の出力が選択され、メモリマクロ１４またはメモリマク
ロ１５の読み出しプログラムコードがバスに出力され
る。このマクロ選択信号は、切換設定回路２７の切換設
定信号と同じく、製品出荷前のテスト時に決定され、メ
モリマクロ１４、メモリマクロ１５の内、どちらか一方
のメモリマクロが故障している場合に、故障していない
側のメモリマクロを選択するための信号として用いられ
る。すなわち、Ｍ０読み出し回路１６またはＭ１読み出
し回路１７の片方の出力が常に選択され、メモリマクロ
１４またはメモリマクロ１５の片方が常に使用され、メ
モリ容量の公称値をメモリマクロ１４またはメモリマク
ロ１５の１２８ｋＢとすることができる。

【００１２】このように、従来の半導体集積回路は、切
換設定回路２７の切換設定信号により、メモリ容量の公
称値をメモリマクロ１４，メモリマクロ１５合計の２５
６ｋＢとするか、一方のメモリマクロのみの１２８ｋＢ
とするかの切換設定が可能であり、１製品の開発で複数
のメモリ容量製品を展開し、製品開発の手間を省くこと
ができる。

【００１３】

【発明が解決しようとする課題】図７に示した従来の半
導体集積回路において、プログラムコードが書き込まれ
るメモリマクロ１４，１５の全メモリ容量２５６ＫＢの
半分１２８ＫＢのみを使用する場合、製品出荷後に使用
されるメモリマクロが固定されており、読み出されるメ
モリマクロは、片方のメモリマクロのみであるため、製
品の寿命及び信頼性は一方のメモリマクロの特性に限定
されている。しかし、現在、車載や航空宇宙などの分野
においては、より高い信頼性が求められている。

【００１４】したがって、本発明の目的は、出荷後の製
品寿命または信頼性を更に向上させることにある。

【００１５】

【課題を解決するための手段】そのため、本発明は、エ
ラー検出訂正機能付き不揮発性メモリのセルアレイ部が
マクロセルとして登録されてそれぞれ配置配線された複
数のメモリマクロを備える半導体集積回路において、リ
セットごとに前記複数のメモリマクロのデータ読み出し
およびエラー検出訂正をそれぞれ行いエラー検出訂正の
回数をそれぞれ計数して比較し１つのメモリマクロの読
み出しデータを選択している。

【００１６】また、本発明は、エラー検出訂正機能付き
不揮発性メモリのセルアレイ部がマクロセルとして登録
されてそれぞれ配置配線された複数のメモリマクロと、
これらメモリマクロの全メモリ容量値の部分値を公称値
とする製品への切換設定をテスト時に行う切換設定回路
とを備える半導体集積回路において、切換設定によりリ
セットごとに前記複数のメモリマクロのデータ読み出し
およびエラー検出訂正をそれぞれ行いエラー検出訂正の
回数をそれぞれ計数して比較し１つのメモリマクロの読
み出しデータを選択している。

【００１７】また、リセットごとに前記複数のメモリマ
クロのデータ読み出しおよびエラー検出訂正を並列に行
うアドレス信号を生成するアドレス生成回路と、前記ア
ドレス信号をデコードし前記複数のメモリマクロにそれ
ぞれ出力するデコード回路と、前記複数のメモリマクロ
のデータ読み出しおよびエラー検出訂正をそれぞれ行
い、エラー検出訂正を示す信号および読み出しデータを
それぞれ出力する複数の読み出し回路と、リセットごと
に前記複数の読み出し回路のエラー検出訂正を示す信号
をそれぞれ計数する複数の計数回路と、リセットごとに
前記複数の計数回路の計数値をそれぞれ入力して比較し
最小計数値に対応したメモリマクロの選択信号を比較結
果として出力する比較回路と、前記複数の読み出し回路
の読み出しデータをそれぞれ入力し前記比較結果に基づ
き選択してバスに出力する選択回路とを備えている。

【００１８】また、本発明は、エラー検出訂正機能付き
メモリのセルアレイ部がマクロセルとして登録されてそ
れぞれ配置配線された複数のメモリマクロを備える半導
体集積回路において、アドレスごとに前記複数のメモリ
マクロのデータ読み出しおよびエラー検出訂正をそれぞ
れ行いエラー検出訂正の状況を重み付けにより比較し１
つのメモリマクロの読み出しデータを選択している。

【００１９】また、本発明は、エラー検出訂正機能付き
メモリのセルアレイ部がマクロセルとして登録されてそ
れぞれ配置配線された複数のメモリマクロと、これらメ
モリマクロの全メモリ容量値の部分値を公称値とする製
品への切換設定をテスト時に行う切換設定回路とを備え
る半導体集積回路において、切換設定によりアドレスご
とに前記複数のメモリマクロのデータ読み出しおよびエ
ラー検出訂正をそれぞれ行いエラー検出訂正の状況を重
み付けにより比較し１つのメモリマクロの読み出しデー
タを選択している。

【００２０】また、前記複数のメモリマクロのデータ読
み出しおよびエラー検出訂正をそれぞれ行い、エラー検
出訂正の状況を示す信号および読み出しデータをそれぞ
れ出力する複数の読み出し回路と、アドレスごとに前記
複数の読み出し回路のエラー検出訂正の状況を示す信号
をそれぞれ入力し重み付けにより比較し最小重みの信号
に対応したメモリマクロの選択信号を比較結果として出
力する比較回路と、前記複数の読み出し回路の読み出し
データをそれぞれ入力し前記比較結果に基づき選択して
バスに出力する選択回路とを備えている。

【００２１】また、前記エラー検出訂正の状況を示す信
号が、エラー検出を示す信号と、訂正不能エラーを示す
信号とを含んでいる。

【００２２】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体集積回路の実施
形態１を示すブロック図である。図１を参照すると、本
実施形態の半導体集積回路は、アドレス生成回路１２，
デコーダ１３，メモリマクロ１４，メモリマクロ１５，
Ｍ０読み出し回路１８，Ｍ１読み出し回路１９，訂正カ
ウンタ２２，訂正カウンタ２３，比較回路２４，セレク
タ２６，切換設定回路２７を備える。ここで、アドレス
生成回路１２，Ｍ０読み出し回路１８，Ｍ１読み出し回
路１９，訂正カウンタ２２，訂正カウンタ２３，比較回
路２４以外の各ブロックは、図７で説明した従来の半導
体集積回路の各ブロックと同じであり、重複説明を省略
する。

【００２３】アドレス生成回路１２は、リセット入力信
号に対応して、リセットごとに各メモリマクロ１４，１
５のデータ読み出しおよびエラー検出訂正を並列に行う
アドレス信号を生成し、このリセット時のデータ読み出
しおよびエラー検出訂正の終了に同期して、リセット出
力信号を内部のＣＰＵなどへ出力し、図７におけるアド
レス生成回路１１と同じく、たとえば、プログラムカウ
ンタなどの出力を受け、メモリマクロ１４またはメモリ
マクロ１５からプログラムコードをフェッチするための
アドレス信号を生成しデコーダ１３に出力し、アドレス
最上位ビット信号をセレクタ２６に出力する。

【００２４】Ｍ０読み出し回路１８，Ｍ１読み出し回路
１９は、図７におけるＭ０読み出し回路１６，Ｍ１読み
出し回路１７と同じく、メモリマクロ１４，メモリマク
ロ１５のプログラムコード読み出しおよびエラー検出訂
正をそれぞれ行い、読み出したプログラムコードをセレ
クタ２６にそれぞれ出力し、エラー検出訂正を示す信号
Ｍ０ＥＣＣ，Ｍ１ＥＣＣを訂正カウンタ２２，訂正カウ
ンタ２３にそれぞれ出力する。

【００２５】訂正カウンタ２２，訂正カウンタ２３は、
リセット入力信号に対応して、リセットごとにＭ０読み
出し回路１８，Ｍ１読み出し回路１９のエラー検出訂正
を示す信号Ｍ０ＥＣＣ，Ｍ１ＥＣＣをそれぞれ計数し、
その計数値をリセット出力信号に対応して比較回路２４
にそれぞれ出力する。

【００２６】比較回路２４は、リセットごとに訂正カウ
ンタ２２，訂正カウンタ２３の計数値をそれぞれ入力し
て比較し、リセット出力信号の“１”変化に同期して、
最小計数値に対応したメモリマクロの選択信号を比較結
果としてセレクタ２６に出力する。たとえば、訂正カウ
ンタ２３の計数値が訂正カウンタ２２の計数値より小さ
い場合、比較結果“１”をセレクタ２６に出力する。

【００２７】図２は、本実施形態の半導体集積回路にお
ける読み出し動作例を示すタイミング図である。図８，
図２を参照して、本実施形態の半導体集積回路における
読み出し動作を説明する。ここで、説明を簡略にするた
め、従来と同じく、メモリマクロ１４，メモリマクロ１
５のメモリ容量をそれぞれ１２８ｋＢとする。

【００２８】まず、切換設定回路２７の切換設定信号が
“０”である場合、セレクタ２６において、マクロ選択
信号として比較回路２４の比較結果が入力されている
が、図８に示されるように、マクロ選択信号の入力は無
効になり、アドレス最上位ビット信号の“０”または
“１”に対応して、Ｍ０読み出し回路１８またはＭ１読
み出し回路１９の出力が選択され、メモリマクロ１４ま
たはメモリマクロ１５の読み出しプログラムコードがバ
スに出力される。すなわち、メモリマクロ１４，メモリ
マクロ１５が共に使用され、メモリ容量の公称値をメモ
リマクロ１４，メモリマクロ１５合計の２５６ｋＢとす
ることができる。

【００２９】一方、切換設定回路２７の切換設定信号が
“１”である場合、使用するメモリ容量を１２８ｋＢと
し、メモリマクロ１０４とメモリマクロ１０７には同一
内容のプログラムコードが予め書き込まれている。ま
た、セレクタ２６において、図８に示されるように、ア
ドレス最上位ビット信号の入力は無効になり、マクロ選
択信号として入力されている比較回路２４の比較結果の
“０”または“１”に対応して、Ｍ０読み出し回路１８
またはＭ１読み出し回路１９の出力が選択され、メモリ
マクロ１４またはメモリマクロ１５の読み出しプログラ
ムコードがバスに出力される。

【００３０】この比較回路２４の比較結果は、図２に示
されるように、タイミングＴ０〜Ｔｎ−１でリセットご
とに並列に行われる各メモリマクロ１４，１５のデータ
読み出しおよびエラー検出訂正の結果により、タイミン
グＴｎのリセット出力信号の“１”変化に同期して出力
される。

【００３１】まず、タイミングＴ０において、電源電圧
を投入し、リセット入力信号が“０”となり、アドレス
生成回路１２，Ｍ０読み出し回路１８，Ｍ１読み出し回
路１９，訂正カウンタ２２，訂正カウンタ２３はリセッ
トされ、比較結果は“０”となる。

【００３２】その後、タイミングＴ１において、リセッ
ト入力信号が“１”となり、アドレス生成回路１２が、
リセット出力信号として“０”を出力している期間中、
メモリマクロ１４，メモリマクロ１５に対し最下位アド
レスから最上位アドレスまで順次インクリメントしたア
ドレス値のアドレス信号を生成し、デコーダ１３により
指定されたアドレスのプログラムコードおよびエラー訂
正コードＥＣＣをメモリマクロ１４，メモリマクロ１５
からＭ０読み出し回路１８，Ｍ１読み出し回路１９に並
列に読み出す。

【００３３】タイミングＴ２において、Ｍ０読み出し回
路１８では、メモリマクロ１４より読み出したプログラ
ムコードにエラー訂正コードＥＣＣによる訂正が行われ
たため、エラー検出訂正を示す信号Ｍ０ＥＣＣが“１”
となり、訂正カウンタ２２がカウントアップし計数値１
ｈになる。また、Ｍ１読み出し回路１９では、メモリマ
クロ１０７より読み出したプログラムコードにはエラー
訂正コードＥＣＣによる訂正が行われていないため、エ
ラー検出訂正を示す信号Ｍ１ＥＣＣは“０”であり、訂
正カウンタ２３はカウントアップせず計数値０ｈのまま
である。

【００３４】タイミングＴ３において、タイミングＴ２
と同様に、Ｍ０読み出し回路１８では、メモリマクロ１
４より読み出したプログラムコードにはエラー訂正コー
ドＥＣＣによる訂正が行われたため、信号Ｍ０ＥＣＣは
“１”となり、訂正カウンタ２２はカウントアップし計
数値２ｈになる。また、Ｍ１読み出し回路１９では、メ
モリマクロ１５より読み出したプログラムコードにはエ
ラー訂正コードＥＣＣによる訂正が行われていないた
め、信号Ｍ１ＥＣＣは“０”のままで、訂正カウンタ２
３はカウントアップせず計数値０ｈのままである。

【００３５】タイミングＴ４において、Ｍ０読み出し回
路１８では、メモリマクロ１４より読み出したプログラ
ムコードにはエラー訂正コードＥＣＣによる訂正が行わ
れていないため、信号Ｍ０ＥＣＣは“０”のままで、訂
正カウンタ２２はカウントアップせず計数値２ｈのまま
である。また、Ｍ１読み出し回路１９では、メモリマク
ロ１５より読み出したプログラムコードにはエラー訂正
コードＥＣＣによる訂正が行われたため、信号Ｍ１ＥＣ
Ｃは“１”となり、訂正カウンタ２０７は、カウントア
ップし計数値１ｈになる。

【００３６】タイミングＴｎ−２において、タイミング
Ｔ３と同様に、Ｍ０読み出し回路１８で、エラー訂正コ
ードＥＣＣによる訂正が行われたため、訂正カウンタ２
２はカウントアップし計数値３ｈになる。また、Ｍ１読
み出し回路１９では、エラー訂正コードＥＣＣによる訂
正が行われていないため、訂正カウンタ２３はカウント
アップせず計数値１ｈのままである。

【００３７】タイミングＴｎ−１において、タイミング
Ｔ４と同様に、Ｍ０読み出し回路１８で、エラー訂正コ
ードＥＣＣによる訂正が行われていないめ、訂正カウン
タ２２はカウントアップせず計数値３ｈのままである。
また、Ｍ１読み出し回路１９では、エラー訂正コードＥ
ＣＣによる訂正が行われたため、訂正カウンタ２３はカ
ウントアップし計数値２ｈになる。

【００３８】次に、タイミングＴｎにおいて、アドレス
生成回路１２から出力されるアドレス信号がメモリマク
ロの最上位アドレスから最下位アドレスに変化し、リセ
ット出力信号が“１”に変化する。このリセット出力信
号の“１”変化に同期して、比較回路２４は、訂正カウ
ンタ２２および訂正カウンタ２３の双方の計数値を比較
し、この場合、訂正カウンタ２３の計数値が訂正カウン
タ２２の計数値より小さいので、比較結果には“１”を
出力する。この比較結果“１”をマクロ選択信号として
入力するセレクタ２６の出力は、図８に示されるよう
に、常にＭ１読み出し回路１７の出力となり、メモリマ
クロ１５のプログラムコードがバスに出力されＣＰＵに
よりフェッチされる。

【００３９】また、リセット出力信号が１となった後
は、アドレス生成回路２０１は、プログラムカウンタな
どの出力を受け、メモリマクロ１４あるいはメモリマク
ロ１５からプログラムコードをフェッチするためのアド
レス信号を生成し、セレクタ２６により、メモリマクロ
１５のプログラムコードがバスに出力されＣＰＵにより
フェッチされる。

【００４０】なお、図２のタイミング図の動作説明で
は、リセット出力信号の“１”変化に同期して、比較結
果が１となり、メモリマクロ１５のプログラムコードが
バスに出力される例を取り上げたが、訂正カウンタ２２
の計数値が訂正カウンタ２３の計数値と同じか、それよ
り小さい場合は、比較結果が“０”となり、メモリマク
ロ１４のプログラムコードがバスに出力されＣＰＵによ
りフェッチされる。

【００４１】上述したように、本実施形態の半導体集積
回路では、リセットごとにメモリマクロ１４，１５のエ
ラー検出訂正をそれぞれ計数して比較し、計数値の小さ
いメモリマクロを選択し、特性の良いメモリマクロを使
用することができ、チップサイズの増加がほとんど無
く、出荷後の製品寿命および信頼性を延ばすことができ
る。

【００４２】たとえば、メモリマクロの構成を１ブロッ
ク＝３２ｂｉｔ＋ＥＣＣ６ｂｉｔとし１ビット訂正を行
う具体例について、次に説明する。図３は、この具体例
における効果をまとめた説明図である。

【００４３】ブロック当たり不良確率ＦＢは、ビット当
たり平均不良率をＰとすると、下記の算出式で求められ
る。ＦＢ＝１−｛（１−Ｐ）³⁸＋３８＊Ｐ（１−Ｐ）³⁷｝（単位：ｐｐｍ）仮に、製品初期のメモリマクロ１４のビット当たり不良
率Ｐを０．２ｐｐｍ、メモリマクロ１５のビット当たり
不良率Ｐを０．２５ｐｐｍとすると、メモリマクロ１
４，メモリマクロ１５のブロック当たり不良確率ＦＢ
は、それぞれ０．００００２８ｐｐｍ，０．００００４
４ｐｐｍとなる。

【００４４】次に、１２８ｋＢのメモリマクロの不良確
率ＦＭは、ブロック当たり不良品確率ＦＢから換算さ
れ、下記の算出式で求められる。ＦＭ＝１−（１−ＦＢ）³²⁷⁶⁸ （単位：ｐｐｍ）この式を、製品初期のメモリマクロ１４，メモリマクロ
１５に当てはめると、メモリマクロ１４，メモリマクロ
１５のメモリマクロ当たり不良確率ＦＭは、それぞれ
０．９２ｐｐｍ，１．４４ｐｐｍとなる。

【００４５】次に、１０年後にメモリマクロ１４のビッ
ト当たり不良率Ｐが０．４ｐｐｍまで低下し、メモリマ
クロ１０７のビット当たり不良率Ｐが０．３ｐｐｍまで
低下したと仮定すると、上述の算出式から、メモリマク
ロ１４，メモリマクロ１５のメモリマクロ当たり不良確
率ＦＭは、それぞれ３．６９ｐｐｍ，２．０７ｐｐｍと
なる。

【００４６】このため、従来の半導体集積回路では、製
品初期すなわち製品出荷前のテスト時に不良確率の低い
メモリマクロ１４が選択および固定されるので、製品と
しての不良品確率は３．６９ｐｐｍとなる。一方、本実
施形態の半導体集積回路では、１０年後において不良確
率の低いメモリマクロ１５が選択されているので、製品
としての不良品確率は、２．０７ｐｐｍとなり、製品出
荷から１０年後においては、従来の半導体集積回路よ
り、１．６２ｐｐｍだけ向上する。

【００４７】図４は、本発明の半導体集積回路の実施形
態２を示すブロック図である。図４を参照すると、本実
施形態の半導体集積回路は、アドレス生成回路１１，デ
コーダ１３，メモリマクロ１４，メモリマクロ１５，Ｍ
０読み出し回路２０，Ｍ１読み出し回路２１，比較回路
２５，セレクタ２６，切換設定回路２７を備える。ここ
で、Ｍ０読み出し回路２０，Ｍ１読み出し回路２１，比
較回路２５以外の各ブロックは、図７で説明した従来の
半導体集積回路の各ブロックと同じであり、重複説明を
省略する。

【００４８】Ｍ０読み出し回路２０，Ｍ１読み出し回路
２１は、図７におけるＭ０読み出し回路１６，Ｍ１読み
出し回路１７と同じく、メモリマクロ１４，メモリマク
ロ１５のプログラムコード読み出しおよびエラー検出訂
正をそれぞれ行い、読み出したプログラムコードをセレ
クタ２６にそれぞれ出力し、エラー検出訂正の状況を示
す信号をそれぞれ比較回路２５に出力する。また、これ
らエラー検出訂正の状況を示す信号は２つの信号をそれ
ぞれ含み、Ｍ０読み出し回路２０は、エラー検出を示す
信号Ｍ０ＥＣＣと、訂正不能エラーを示す信号Ｍ０ＥＲ
Ｒとを出力し、Ｍ１読み出し回路２１は、訂正不能エラ
ーを示す信号Ｍ１ＥＣＣと、訂正不能エラーを示す信号
Ｍ１ＥＲＲとを出力する。

【００４９】すなわち、エラー検出訂正の状況を示す信
号Ｍ０ＥＣＣ，Ｍ０ＥＲＲは、メモリマクロ１４から読
み出されたプログラムコードに対しエラー検出しなかっ
た場合それぞれ“０”，“０”になり、エラー訂正した
場合それぞれ“１”，“０”になり、エラー訂正不能で
あった場合それぞれ“１”，“１”になる。また、エラ
ー検出訂正の状況を示す信号Ｍ１ＥＣＣ，Ｍ１ＥＲＲ
も、メモリマクロ１５から読み出されたプログラムコー
ドに対し、同様に出力される。

【００５０】比較回路２５は、アドレスごとに、Ｍ０読
み出し回路２０，Ｍ１読み出し回路２１から信号Ｍ０Ｅ
ＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ１ＥＲＲを
それぞれ入力し、信号Ｍ０ＥＣＣまたはＭ１ＥＣＣ＜信
号Ｍ０ＥＲＲまたはＭ１ＥＲＲと重み付けして比較し、
小さい重みの信号に対応したメモリマクロの選択信号を
比較結果としてセレクタ２６に出力する。たとえば、信
号Ｍ０ＥＣＣ，Ｍ０ＥＲＲ≦信号Ｍ１ＥＣＣ，Ｍ１ＥＲ
Ｒであれば、比較結果“０”をセレクタ２６に出力し、
信号Ｍ０ＥＣＣ，Ｍ０ＥＲＲ＞信号Ｍ１ＥＣＣ，Ｍ１Ｅ
ＲＲであれば、比較結果“１”をセレクタ２６に出力す
る。

【００５１】図５は、本実施形態の半導体集積回路にお
ける読み出し動作例を示すタイミング図である。図８，
図５を参照して、本実施形態の半導体集積回路における
読み出し動作を説明する。ここで、説明を簡略にするた
め、従来と同じく、メモリマクロ１４，メモリマクロ１
５のメモリ容量をそれぞれ１２８ｋＢとする。

【００５２】まず、切換設定回路２７の切換設定信号が
“０”である場合、セレクタ２６において、マクロ選択
信号として比較回路２５の比較結果が入力されている
が、図８に示されるように、マクロ選択信号の入力は無
効になり、アドレス最上位ビット信号の“０”または
“１”に対応して、Ｍ０読み出し回路２０またはＭ１読
み出し回路２１の出力が選択され、メモリマクロ１４ま
たはメモリマクロ１５の読み出しプログラムコードがバ
スに出力される。すなわち、メモリマクロ１４，メモリ
マクロ１５が共に使用され、メモリ容量の公称値をメモ
リマクロ１４，メモリマクロ１５合計の２５６ｋＢとす
ることができる。

【００５３】一方、切換設定回路２７の切換設定信号が
“１”である場合、使用するメモリ容量を１２８ｋＢと
し、メモリマクロ１０４とメモリマクロ１０７には同一
内容のプログラムコードが予め書き込まれている。ま
た、セレクタ２６において、図８に示されるように、ア
ドレス最上位ビット信号の入力は無効になり、マクロ選
択信号として入力されている比較回路２５の比較結果の
“０”または“１”に対応して、Ｍ０読み出し回路２０
またはＭ１読み出し回路２１の出力が選択され、メモリ
マクロ１４またはメモリマクロ１５の読み出しプログラ
ムコードがバスに出力される。

【００５４】この比較回路２５の比較結果は、図５に示
されるように、タイミングＴ０〜Ｔ９でアドレスごとに
並列に行われる各メモリマクロ１４，１５のデータ読み
出しおよびエラー検出訂正の結果により出力される。

【００５５】まず、タイミングＴ０において、電源電圧
を投入し、リセット入力信号が“０”となり、アドレス
生成回路１１，Ｍ０読み出し回路２０，Ｍ１読み出し回
路２１，比較回路２５はリセットされ、比較結果は
“０”となる。

【００５６】その後、タイミングＴ１以降において、リ
セット入力信号が“１”となり、リセットが解除され、
アドレス生成回路１２が、たとえば、プログラムカウン
タなどの出力を受け、メモリマクロ１４またはメモリマ
クロ１５からプログラムコードをフェッチするためのア
ドレス信号としてアドレス０，アドレスａ〜アドレスｇ
を順に生成してデコーダ１３に出力し、デコーダ１３に
より指定された同一アドレスのプログラムコードおよび
エラー訂正コードＥＣＣがメモリマクロ１４，メモリマ
クロ１５からＭ０読み出し回路２０，Ｍ１読み出し回路
２１に並列に読み出される。

【００５７】また、Ｍ０読み出し回路２０，Ｍ１読み出
し回路２１において、メモリマクロ１４，メモリマクロ
１５のプログラムコード読み出しおよびエラー検出訂正
がそれぞれ行われ、読み出したプログラムコードがセレ
クタ２６にそれぞれ出力され、エラー検出訂正の状況を
示す信号がそれぞれ比較回路２５に出力され、比較回路
２５からアドレスごとの比較結果がセレクタ２６にマク
ロ選択信号として出力され、セレクタ２６により、Ｍ０
読み出し回路２０またはＭ１読み出し回路２１の出力が
アドレスごとに選択され、メモリマクロ１４またはメモ
リマクロ１５のプログラムコードがバスに出力され、Ｃ
ＰＵによりフェッチされる。

【００５８】たとえば、タイミングＴ２において、メモ
リマクロ１４，メモリマクロ１５のアドレスａのプログ
ラムコードは双方とも訂正の必要がなかったため、エラ
ー検出訂正の状況を示す信号Ｍ０ＥＣＣ，Ｍ０ＥＲＲお
よび信号Ｍ１ＥＣＣ，Ｍ１ＥＲＲは、“０，０”および
“０，０”となり、比較結果が“０”となり、メモリマ
クロ１４のプログラムコードがバスに出力される。

【００５９】タイミングＴ３において、メモリマクロ１
４のアドレスｂのプログラムコードはメモリマクロ１４
では訂正の必要がなかったが、メモリマクロ１５のアド
レスｂのプログラムコードは訂正による修復が行われた
ため、信号Ｍ０ＥＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣ
Ｃ，Ｍ１ＥＲＲは、“０，０”，“１，０”となり、比
較結果が“０”となり、メモリマクロ１４のプログラム
コードがバスに出力される。

【００６０】タイミングＴ４において、メモリマクロ１
４のアドレスｃのプログラムコードは訂正による修復が
行われたが、メモリマクロ１５のアドレスｃのプログラ
ムコードは訂正の必要がなかったため、信号Ｍ０ＥＣ
Ｃ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ１ＥＲＲは、
“１，０”，“０，０”となり、比較結果が“１”とな
り、メモリマクロ１５のプログラムコードがバスに出力
される。

【００６１】タイミングＴ５において、メモリマクロ１
４のアドレスｄのプログラムコードは訂正による修復が
行われたが、メモリマクロ１５のアドレスｄのプログラ
ムコードは訂正によっても修復が不可能であったため、
信号Ｍ０ＥＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ
１ＥＲＲは、“１，０”，“１，１”となり、比較結果
が“０”となり、メモリマクロ１４のプログラムコード
がバスに出力される。

【００６２】タイミングＴ６において、メモリマクロ１
４のアドレスｅのプログラムコードは訂正によっても修
復が不可能であったが、メモリマクロ１５のアドレスｅ
のプログラムコードは訂正による修復が行われたため、
信号Ｍ０ＥＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ
１ＥＲＲは、“１，１”，“１，０”となり、比較結果
が“１”となり、メモリマクロ１５のプログラムコード
がバスに出力される。

【００６３】タイミングＴ７において、メモリマクロ１
４のアドレスｆのプログラムコードは訂正の必要がなか
ったが、メモリマクロ１５のアドレスｆのプログラムコ
ードは訂正によっても修復が不可能であったため、信号
Ｍ０ＥＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ１Ｅ
ＲＲは、“０，０”，“１，１”となり、比較結果が
“０”となり、メモリマクロ１４のプログラムコードが
バスに出力される。

【００６４】タイミングＴ８において、メモリマクロ１
４のアドレスｇのプログラムコードは訂正によっても修
復が不可能であったが、メモリマクロ１５のアドレスｇ
のプログラムコードは訂正の必要がなかったため、信号
Ｍ０ＥＣＣ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ１Ｅ
ＲＲは、“１，１”，“０，０”となり、比較結果が
“１”となり、メモリマクロ１５のプログラムコードが
バスに出力される。

【００６５】タイミングＴ９において、メモリマクロ１
４のアドレスｈのプログラムコードは訂正による修復が
行われ、メモリマクロ１５のアドレスｈのプログラムコ
ードも訂正による修復が行われたため、信号Ｍ０ＥＣ
Ｃ，Ｍ０ＥＲＲおよび信号Ｍ１ＥＣＣ，Ｍ１ＥＲＲは、
“１，０”，“１，０”となり、比較結果が“０”とな
り、メモリマクロ１４のプログラムコードがバスに出力
される。

【００６６】上述したように、本実施形態の半導体集積
回路では、メモリマクロの１アドレスごとに訂正による
修復が少ないメモリマクロを選択することができるの
で、さらに、出荷後の製品寿命および信頼性を延ばすこ
とができる。

【００６７】たとえば、メモリマクロの構成を１ブロッ
ク＝３２ｂｉｔ＋ＥＣＣ６ｂｉｔとし１ビット訂正を行
う具体例について、次に説明する。図６は、この具体例
における効果をまとめた説明図である。

【００６８】仮に、メモリマクロ１４，メモリマクロ１
５において、ビット当たり不良率Ｐ＝０．２０ｐｐｍで
ある割合がそれぞれ７０％，５０％であり、ビット当た
り不良率Ｐ＝０．２５ｐｐｍである割合がそれぞれ３０
％，５０％である場合、メモリマクロ１４，メモリマク
ロ１５のビット当たり平均不良率Ｐは、それぞれ０．２
２ｐｐｍ，０．２３ｐｐｍとなり、前述の計算式によ
り、メモリマクロ１４，メモリマクロ１５のメモリマク
ロ当たり不良確率ＦＭは、それぞれ１．０６ｐｐｍ，
１．１７ｐｐｍとなる。図７に示した従来の半導体集積
回路では、不良確率ＦＭの低いメモリマクロを選択する
ので、メモリマクロ１４を選択し、製品としての不良品
確率は１．０６ｐｐｍとなる。

【００６９】一方、本実施形態の半導体集積回路におい
て、説明を簡潔にするため、メモリマクロ１４にてビッ
ト当たり不良率Ｐが高いアドレスと同一アドレスのメモ
リマクロ１５は、全て、ビットあたりの不良率Ｐが低い
と仮定し、逆に、メモリマクロ１５にて１ビット当たり
不良率Ｐが高いアドレスと同一アドレスのメモリマクロ
１４は、全て、ビット当たり不良率Ｐが低いと仮定す
る。こうした場合、セレクタ２６により選択されるメモ
リマクロのアドレスのビット当たり不良率Ｐは、全て
０．２ｐｐｍとなり、製品としての不良品確率は、０．
９２ｐｐｍとなり、従来の半導体集積回路より０．１４
ｐｐｍだけ向上する。

【００７０】なお、上述した実施形態１，２の半導体集
積回路では、メモリ容量の公称値を２つのメモリマクロ
の合計とするか、一方のメモリマクロのみとするかの切
換設定により、１製品の開発で複数のメモリ容量製品を
展開する場合について説明してきたが、初めから切換設
定回路を備えず、複数メモリマクロのメモリ容量合計の
１部メモリ容量のみを使用する高信頼性用半導体集積回
路とすることも可能である。

【００７１】

【発明の効果】以上説明したように、本発明による半導
体集積回路は、チップサイズの増加がほとんど無く、出
荷後の製品寿命および信頼性が向上するなどの効果があ
る。

【００７２】その理由は、リセットごとに各メモリマク
ロのエラー検出訂正をそれぞれ計数して比較し、計数値
の小さいメモリマクロを選択し、特性の良いメモリマク
ロを使用することができるためである。また、メモリマ
クロの１アドレスごとに訂正による修復が少ないメモリ
マクロを選択することができるためである。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の実施形態１を示すブ
ロック図である。

【図２】図１の半導体集積回路における読み出し動作例
を示すタイミング図である。

【図３】図１の半導体集積回路の効果を説明するための
説明図である。

【図４】本発明の半導体集積回路の実施形態２を示すブ
ロック図である。

【図５】図４の半導体集積回路における読み出し動作例
を示すタイミング図である。

【図６】図４の半導体集積回路の効果を説明するための
説明図である。

【図７】従来の半導体集積回路の１例を示すブロック図
である。

【図８】図７の半導体集積回路におけるセレクタ２６の
入出力機能の真理値表を示す説明図である。

【符号の説明】

１１，１２アドレス生成回路１３デコーダ１４，１５メモリマクロ１６，１８，２０Ｍ０読み出し回路１７，１９，２１Ｍ１読み出し回路２２，２３訂正カウンタ２４，２５比較回路２６セレクタ２７切換設定回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 17/00 Ｇ１１Ｃ 17/00 Ｄ 16/06 ６３９ＣＨ０１Ｌ 27/04 ６３９Ｚ 21/822 Ｈ０１Ｌ 27/04 ＦＦターム(参考） 5B003 AB05 AC07 AD02 AD03 AD04 AD08 AE04 5B018 GA03 HA14 KA18 QA13 5B025 AD01 AD04 AD05 AD13 AD16 AE08 5F038 AV16 DF05 EZ20 5L106 AA09 BB12 CC09 CC31 DD22 DD25 EE02 FF05

Claims

【特許請求の範囲】

【請求項１】エラー検出訂正機能付き不揮発性メモリ
のセルアレイ部がマクロセルとして登録されてそれぞれ
配置配線された複数のメモリマクロを備える半導体集積
回路において、リセットごとに前記複数のメモリマクロ
のデータ読み出しおよびエラー検出訂正をそれぞれ行い
エラー検出訂正の回数をそれぞれ計数して比較し１つの
メモリマクロの読み出しデータを選択することを特徴と
する半導体集積回路。
【請求項２】エラー検出訂正機能付き不揮発性メモリ
のセルアレイ部がマクロセルとして登録されてそれぞれ
配置配線された複数のメモリマクロと、これらメモリマ
クロの全メモリ容量値の部分値を公称値とする製品への
切換設定をテスト時に行う切換設定回路とを備える半導
体集積回路において、切換設定によりリセットごとに前
記複数のメモリマクロのデータ読み出しおよびエラー検
出訂正をそれぞれ行いエラー検出訂正の回数をそれぞれ
計数して比較し１つのメモリマクロの読み出しデータを
選択することを特徴とする半導体集積回路。
【請求項３】リセットごとに前記複数のメモリマクロ
のデータ読み出しおよびエラー検出訂正を並列に行うア
ドレス信号を生成するアドレス生成回路と、前記アドレ
ス信号をデコードし前記複数のメモリマクロにそれぞれ
出力するデコード回路と、前記複数のメモリマクロのデ
ータ読み出しおよびエラー検出訂正をそれぞれ行い、エ
ラー検出訂正を示す信号および読み出しデータをそれぞ
れ出力する複数の読み出し回路と、リセットごとに前記
複数の読み出し回路のエラー検出訂正を示す信号をそれ
ぞれ計数する複数の計数回路と、リセットごとに前記複
数の計数回路の計数値をそれぞれ入力して比較し最小計
数値に対応したメモリマクロの選択信号を比較結果とし
て出力する比較回路と、前記複数の読み出し回路の読み
出しデータをそれぞれ入力し前記比較結果に基づき選択
してバスに出力する選択回路とを備える、請求項１また
は２記載の半導体集積回路。
【請求項４】エラー検出訂正機能付きメモリのセルア
レイ部がマクロセルとして登録されてそれぞれ配置配線
された複数のメモリマクロを備える半導体集積回路にお
いて、アドレスごとに前記複数のメモリマクロのデータ
読み出しおよびエラー検出訂正をそれぞれ行いエラー検
出訂正の状況を重み付けにより比較し１つのメモリマク
ロの読み出しデータを選択することを特徴とする半導体
集積回路。
【請求項５】エラー検出訂正機能付きメモリのセルア
レイ部がマクロセルとして登録されてそれぞれ配置配線
された複数のメモリマクロと、これらメモリマクロの全
メモリ容量値の部分値を公称値とする製品への切換設定
をテスト時に行う切換設定回路とを備える半導体集積回
路において、切換設定によりアドレスごとに前記複数の
メモリマクロのデータ読み出しおよびエラー検出訂正を
それぞれ行いエラー検出訂正の状況を重み付けにより比
較し１つのメモリマクロの読み出しデータを選択するこ
とを特徴とする半導体集積回路。
【請求項６】前記複数のメモリマクロのデータ読み出
しおよびエラー検出訂正をそれぞれ行い、エラー検出訂
正の状況を示す信号および読み出しデータをそれぞれ出
力する複数の読み出し回路と、アドレスごとに前記複数
の読み出し回路のエラー検出訂正の状況を示す信号をそ
れぞれ入力し重み付けにより比較し最小重みの信号に対
応したメモリマクロの選択信号を比較結果として出力す
る比較回路と、前記複数の読み出し回路の読み出しデー
タをそれぞれ入力し前記比較結果に基づき選択してバス
に出力する選択回路とを備える、請求項４または５記載
の半導体集積回路。
【請求項７】前記エラー検出訂正の状況を示す信号
が、エラー検出を示す信号と、訂正不能エラーを示す信
号とを含む、請求項６記載の半導体集積回路。