JP2002063050A - 制御プログラム開発支援装置 - Google Patents

Abstract

(57)【要約】 【課題】実際のメカを用いることなく、比較的小型で応
答の速い製品（機構）を制御するための制御プログラム
の開発・デバッグを行なえるようにする。 【解決手段】シミュレーション周期を制御周期よりも短
く設定し、シミュレーション部２０が、制御周期に対応
する時間に亘ってシミュレーション周期でサーボ機構の
動作をシミュレートし、そのシミュレーションによって
得られたサーボ機構の状態量を中継回路３０へ出力する
とともに、シミュレーション制御部２２が、状態量が中
継回路３０に保持されると、シミュレーション部２０を
応答待ち状態へ移行させるとともに制御プログラム実行
部１０による制御量の算出動作を開始させる一方、制御
量が中継回路３０に保持されると、制御プログラム実行
部１０を応答待ち状態へ移行させるとともにシミュレー
ション部２０によるシミュレーション動作を開始させる
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、比較的小型で応答
の速い製品について制御プログラムのサーボ制御部分
（サーボ制御プログラム）の開発を支援する技術に関す
るもので、例えば、磁気ディスクドライブ（ＨＤＤ），
光ディスクドライブ（ＣＤ，ＭＯ，ＤＶＤ，ＭＤ），磁
気テープ装置（ＤＡＴ，ＶＴＲ），ＮＣ工作機など、緻
密なサーボ制御を必要とするあらゆる製品についてのサ
ーボ制御プログラム（ファームウェア）を開発する際に
用いて好適の、制御プログラム開発支援装置に関する。

【０００２】

【従来の技術】一般に、アクチュエータ（モータ）やセ
ンサを有し３次元的な動作を行なう機構（メカ）を設計
する際には、その機構の構想を練った後、詳細設計，出
図，部品手配を行なってから、部品の組立を行なって実
機を試作し、実機の動作等についての評価を行なう。そ
して、評価の結果に応じて設計変更を行なってから設計
変更後の実機を試作し、再び評価を行なうという処理を
繰り返し、評価の結果が良好であれば、設計を完了す
る。

【０００３】また、一般に、上述のごとく設計された機
構を動作させるべく、その機構を制御するための制御プ
ログラムを開発し、その制御プログラムを、制御対象の
機構内に組み込まれるマイクロコンピュータ（以下、マ
イコンという場合がある）で実行させるようにしてい
る。このマイコンが実行する上記制御プログラムのこと
を、以下、組込みソフトウェアという場合がある。

【０００４】上述のような制御プログラム（組込みソフ
トウェア）を開発する際、従来、制御すべき機構の試作
品（実機）が完成している必要がある。即ち、試作が完
了して初めてメカを具体的に動かすことができ、それを
使って組込みソフトウェアの開発を開始することができ
るわけである。

【０００５】この組込みソフトウェアの開発は、試作品
の完成後、その試作品を実際に動作させながら、以下の
手順で行なわれる。つまり、まず、組込みソフトウェア
の概略設計を行ない、その概略設計に基づいて詳細設計
を行なってから、詳細設計の結果をコーディングして組
込みソフトウェアを作成し、その組込みソフトウェアの
デバッグを行なう。

【０００６】

【発明が解決しようとする課題】ところで、ファームウ
ェアのサーボ機構部分の構築・検証も、従来、上述した
組込みソフトウェア開発の場合と同様、実際のメカ（実
機）を用いて行なわれている。しかし、ファームウェア
のサーボ機構部分の構築・検証に上述の手法を用いた場
合、実機が完成しないと検証を行なうことができず開発
に時間やコストがかかり非効率的であるという課題があ
るほか、実機を用いて検証を行なうため、イベントブレ
イク等でファームウェアプログラムを停止しても、サー
ボ機構を成すモータは回転し続け、ステップデバッグを
行なうことができないえないなどの課題もあった。

【０００７】また、月産数万台も生産される製品に対す
るサーボ機構制御プログラムは、ある程度のメカのバラ
ツキに対応できなくてはならない。実際のメカを用いた
開発では、上記バラツキを考慮した所望の状態のメカを
入手することは困難であり、ファームウェアがどの程度
のバラツキまで対応できているかを知ることは困難であ
った。

【０００８】そこで、実際のメカの代わりに計算機上に
仮想的なモデルを作成し、このモデルを実際のファーム
ウェアに制御させることにより、実機を用いることなく
効率的にファームウェアの開発（構築・検証）を行なえ
るようにすることが望まれている。このような技術が実
現されると、ファームウェアの先行開発が可能になるほ
か、実際のモータを用いないためステップデバッグなど
の機能を使用することが可能であり、新しいアクチュエ
ータやセンサを用いた新規の制御手法を、実機を作成す
ることなく簡単に検証可能になるなどの利点が得られ
る。

【０００９】従来、例えばｄＳＰＡＣＥ社のＨＩＬ（Ha
rdware In the Loop）シミュレーションシステムのよう
に、実際の製品の代わりとなるシミュレータ内のモデル
に対し、別のコンピュータで動作する制御プログラムに
よってそのモデルの制御を行なうものは存在している。
しかし、このシステムは、実時間でシミュレーションを
行なうものであるため、自動車や船など応答の遅い製品
（例えば１msec以上のシミュレーション時間間隔でシミ
ュレーション可能な製品）がシミュレーション対象とな
っている。従って、上述のシステムにより、磁気ディス
クドライブ（ＨＤＤ）など比較的小型で応答の速い製品
（例えば１００μsec程度のシミュレーション時間間隔
でシミュレーションを行なうべき製品）のシミュレーシ
ョンを行なうのは困難である。

【００１０】また、本願発明者等は、３次元リアルタイ
ムシミュレーション装置を中核に据え、メカ試作品を作
らなくても組込みソフトウェア（制御プログラム）の開
発をメカ設計とは単独に進めることができるような支援
システムを提案している。この支援システムによる制御
プログラムの検証はタスクレベルで行なわれている。つ
まり、この支援システムでは、制御プログラム側からの
指令に応じたアクチュエータ動作がシミュレートされ、
その動作に従ったセンサのオン／オフ信号に基づいて、
制御プログラムの検証が行なわれている。従って、この
支援システムでは、モデルの動力学を解析するサーボレ
ベルで制御プログラムの検証（開発・デバッグ）を行な
うことができない。

【００１１】サーボ機構は、機械的運動のための自動フ
ィードバック制御システムであり、制御量または制御出
力が機械的な位置〔または誘導変数（速度加速度など）
の一つ〕であるようなシステムを制御するために用いら
れるものである。このため、サーボ制御部分の制御プロ
グラムの検証を行なうためには、サーボ機構のシミュレ
ーションを、タスクレベルではなく、前記機械的な位置
等の制御量を動力学的に解析しながら（つまりサーボレ
ベルで）行なう必要がある。サーボレベルで検証を行な
う場合、動力学解析を行なって厳密なシミュレーション
を行なう必要があるため、実時間でシミュレーションを
行なうことは困難になることがある。

【００１２】従って、実際のメカを用いることなく、比
較的小型で応答の速い製品について制御プログラムのサ
ーボ制御部分（以下、サーボ制御プログラムという場合
がある）の開発・デバッグ（検証）を行なえるようにす
ることが望まれている。なお、従来、ＭＡＴＬＡＢなど
に代表される数値解析ソフトウェアを用いることによ
り、制御対象とその制御対象についての制御則とをモデ
ル化し、その制御則の検証を行なう一般的な手法は存在
している。この手法は、理論レベルで制御則の検証を行
なうことはできるが、検証した制御則を実際のファーム
ウェア（制御プログラム）にコード化する際に生じる様
々な問題点（実行速度，コードサイズ，消費メモリ量，
バグの混在など）には対応することができない。また、
この手法は、制御則の検証を行なうものであって、その
制御則に基づいて作成された制御プログラムの検証を行
なうことはできず、その制御プログラムの検証に際して
は、結局、前述した従来手法を用いることになる。

【００１３】本発明は、このような課題に鑑み創案され
たもので、実際のメカを用いることなく、比較的小型で
応答の速い製品（機構）を制御するための制御プログラ
ムの開発・デバッグ（検証）を行なえるようにした、制
御プログラム開発支援装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の制御プログラム開発支援装置（請求項１，
２）は、シミュレーション部での所定のシミュレーショ
ン周期が制御プログラム実行部での所定の制御周期より
も短く設定され、シミュレーション部が、前記所定の制
御周期に対応する時間に亘って前記所定のシミュレーシ
ョン周期で機構（サーボ機構）の動作をシミュレート
し、そのシミュレーションによって得られた該機構の状
態量を中継部へ出力するように構成されるとともに、シ
ミュレーション制御部が、該シミュレーション部からの
前記状態量が該中継部に保持されると、該シミュレーシ
ョン部を、該制御プログラム実行部からの応答待ち状態
へ移行させるとともに、該制御プログラム実行部によ
る、前記状態量に応じた制御量の算出動作を開始させる
一方、該制御プログラム実行部からの前記制御量が該中
継部に保持されると、該制御プログラム実行部を、該シ
ミュレーション部からの応答待ち状態へ移行させるとと
もに、該シミュレーション部による、前記制御量に応じ
たシミュレーション動作を開始させることを特徴として
いる。

【００１５】上述した本発明の制御プログラム開発支援
装置では、制御対象プラントである機構（サーボ機構）
がモデル化され、そのモデルの動作をシミュレートする
ためのシミュレーション部と、その機構（サーボ機構）
の動作を制御するファームウェアを実行する制御プログ
ラム実行部とが、中継部を介して接続される。そして、
シミュレーション部の動作と制御プログラム実行部の動
作とを、シミュレーション制御部によって同期させるこ
とができるので、時間厳密性を保ったまま精密なシミュ
レーションを行なうことが可能になる。その際、シミュ
レーション部が、制御プログラム実行部での制御周期
（サーボ制御ファームウェアのサーボ周期）よりも短い
シミュレーション周期でシミュレーションを行なうの
で、精密なシミュレーションを実行することが可能にな
る。

【００１６】なお、該シミュレーション制御部（同期処
理部）の同期設定を行なうための同期設定手段をさらに
そなえ、その同期設定手段を、グラフィカルユーザイン
タフェース機能を用いて構成してもよい。これにより、
シミュレーション部の動作と制御プログラム実行部の動
作との同期設定を行なうことができ、さらに、グラフィ
ックを用いて容易にその同期設定を行なうことができ
る。

【００１７】また、該制御プログラム実行部が、一制御
周期中において異なるタイミングで該シミュレーション
部に入力されるべき複数の制御量を出力するように構成
されるとともに、前記複数の制御量をそれぞれ所定のタ
イミングで該シミュレーション部に入力するように制御
量の入力制御を行なうマルチレート制御手段がそなえら
れていてもよい（請求項２）。このとき、該マルチレー
ト制御手段の設定を行なうためのマルチレート設定手段
をそなえ、そのマルチレート設定手段を、グラフィカル
ユーザインタフェース機能を用いて構成してもよい。

【００１８】上述したマルチレート制御手段を用いるこ
とにより、シミュレーション部は、一制御周期中に制御
量が変化するマルチレート制御をシミュレートすること
ができる。また、マルチレート設定手段により、そのマ
ルチレート制御を定義・設定することができ、さらに、
グラフィックを用いて容易にそのマルチレート制御の設
定を行なうことができる。

【００１９】さらに、該シミュレーション制御部が、該
シミュレーション部によるシミュレーション結果に基づ
いて、該制御プログラム実行部による前記制御量の算出
動作の開始タイミングを決定してもよい（請求項３）。
これにより、シミュレーション部によるシミュレーショ
ン結果に応じて、制御プログラム実行部でのサーボ制御
ルーチンへ移行することができ、タイマによるフェイル
セーフ機能を確認したり、単位時間当たりの変化量（速
度，回転数等）を測定する処理などに対応したりするこ
とができる。

【００２０】また、該モデルが、その動作のシミュレー
ションを個別に実行することが可能な複数の部分から構
成されるものであり、該シミュレーション部が、前記複
数の部分それぞれの動作を並列的にシミュレートする複
数のプロセッサをそなえて構成されていてもよい（請求
項４）。これにより、モデルの構成部分の動作シミュレ
ーションを、複数のプロセッサで並列的に実行すること
ができる。

【００２１】さらに、該中継部を、該制御プログラム実
行部から該シミュレーション部への前記制御量と該シミ
ュレーション部から該制御プログラム実行部への前記状
態量とを含むデータを一時的に保持しうる複数のレジス
タと、該複数のレジスタと該制御プログラム実行部との
間で前記データの書込／読出を制御する第１書込／読出
制御部と、該複数のレジスタと該シミュレーション部と
の間で前記データの書込／読出を制御する第２書込／読
出制御部とによって構成してもよい（請求項５）。

【００２２】これにより、制御プログラム実行部からの
制御量は、第１書込／読出制御部により適当なレジスタ
に一旦書き込まれた後、同期信号に応じ、第２書込／読
出制御部により読み出されてシミュレーション部に入力
される。一方、シミュレーション部からの状態量は、第
２書込／読出制御部により適当なレジスタに一旦書き込
まれた後、同期信号（割込信号）に応じ、第１書込／読
出制御部により読み出されて制御プログラム実行部に入
力される。

【００２３】このとき、該制御プログラム実行部による
前記制御量の算出動作を開始させるべく該シミュレーシ
ョン部から該複数のレジスタの一つに入力された割込信
号については、該第１書込／読出制御部を介することな
く、当該レジスタから該制御プログラム実行部へ直接的
に送出してもよい。これにより、制御プログラム実行部
側では、第１書込／読出制御部による読出制御（ファー
ムウェアの読み込み動作）を行なうことなく割込信号
（同期信号）を得ることができ、ハードウェア割り込み
を利用した同期処理を行なうことが可能になる。

【００２４】また、該複数のレジスタに保持されている
データを表示しうるデータ表示部をそなえてもよい。こ
のとき、該複数のレジスタの中から選択した少なくとも
一つのレジスタに保持されているデータを該データ表示
部に表示させる選択部をそなえてもよいし、該データ表
示部を該複数のレジスタのうちの特定のものに直接的に
接続し、このデータ表示部において、該特定のレジスタ
に保持されているデータを表示してもよい。これによ
り、制御プログラム実行部とシミュレーション部との間
で通信中のデータがデータ表示部で表示され、オペレー
タ等はそのデータを参照・確認することができる。

【００２５】さらに、該複数のレジスタのうちの少なく
とも一つに所望のデータを強制的に設定・格納するため
のデータ入力部をそなえてもよい。このとき、該データ
入力部を、該複数のレジスタのうちの特定のものに直接
的に接続し、このデータ入力部から、該特定のレジスタ
に前記所望のデータを設定してもよい。これにより、オ
ペレータ等は、任意のデータを、データ入力部からレジ
スタに書き込むことによって制御プログラム実行部やシ
ミュレーション部へ直接的に入力することができ、その
データに応じた制御プログラムの挙動やモデルの動作状
態を確認することができる。

【００２６】またさらに、該複数のレジスタのうちの少
なくとも一つから読み出されたデータにノイズを重畳す
るノイズ重畳部をそなえてもよい。これにより、オペレ
ータ等は、ノイズをノイズ重畳部によってデータに重畳
することができ、そのノイズに応じた制御プログラムの
挙動やモデルの動作状態を確認することができる。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 〔１〕本発明の一実施形態の説明 〔１−１〕本実施形態の全体構成 図１は本発明の一実施形態としての制御プログラム開発
支援装置の構成を従来システムの構成と比較して示すも
ので、図１（ａ）は従来システムの構成を示すブロック
図、図１（ｂ）は本実施形態の構成を示すブロック図で
ある。

【００２８】図１（ａ）に示すように、サーボ制御プロ
グラムの開発・デバッグ（検証）を行なうための従来シ
ステムでは、実際のサーボ機構、つまり、実際のメカ１
００および制御回路２００を用いている。メカ１００
は、アクチュエータ１１０およびセンサ１２０を含んで
構成されている。アクチュエータ１１０は、制御回路２
００からの制御量に従ってメカ１００の動作を制御する
ものであり、センサ１２０は、アクチュエータ１１０で
制御されるとともに外乱を受けるメカ１００の動作状態
を状態量として検出するものである。

【００２９】制御回路２００は、制御用ＬＳＩ２１０，
ドライバ２２０および検出回路２３０をそなえて構成さ
れている。制御用ＬＳＩ２１０は、サーボ機構の動作を
制御する制御プログラム（制御プログラムのサーボ制御
部分／ファームウェア）を実行するもので、ＭＣＵ（Mi
croController Unit）２１１，メモリ２１２，サーボロ
ジック２１３およびセンサロジック２１４を有してい
る。

【００３０】メモリ２１２は、前記制御プログラムを含
む各種情報を格納するものであり、ＭＣＵ２１１は、い
わゆるワンチップマイコンであり、メモリ２１２に格納
された制御プログラムを実行し、メカ１００（サーボ機
構）に対する制御量を、メカ１００側からの状態量（セ
ンサ１２０による検出結果）に応じて演算するものであ
る。

【００３１】サーボロジック２１３およびセンサロジッ
ク２１４は、それぞれ、ドライバ２２０および検出回路
２３０に接続されるもので、例えばＡ／Ｄ（アナログ／
デジタル変換器），Ｄ／Ａ（デジタル／アナログ変換
器），ＰＩＯ（Parallel Input/Output）などの一般的
なロジック回路を含んで構成されるものである。また、
サーボロジック２１３としては、パルス幅変調（ＰＷ
Ｍ）信号発生器を用いることもできる。

【００３２】ドライバ２２０は、サーボロジック２１３
からの制御信号（制御量）に基づいてアクチュエータを
駆動するものであり、検出回路２３０は、メカ１００の
センサ１２０により検出された状態量を受け取り、セン
サロジック２１４に入力するものである。なお、メカ１
００や制御回路２００の状態は、オシロスコープ等の状
態表示部３００によって表示されるようになっている。

【００３３】上述した従来システムでは、実際のメカ１
００や制御回路２００が用いられ、ＭＣＵ２１１が、検
出回路２３０およびセンサロジック２１４を介して得た
情報（センサ１２０により検出された状態量）に基づい
てサーボ演算を行ない、その演算結果である制御量を、
制御信号としてサーボロジック２１３およびドライバ２
２０を介しアクチュエータ１１０に指令を与えること
で、サーボループが構築されている。

【００３４】これに対し、図１（ｂ）に示すごとく、本
実施形態の制御プログラム開発支援装置１は、制御回路
１０とモデル実行環境２０とを、中継回路３０を介して
通信可能に接続することによって構成されており、制御
回路１０およびモデル実行環境２０は、それぞれ、実際
にはファームウェア実行用プロセッサおよびモデル演算
用プロセッサにより構成されている。

【００３５】そして、制御回路１０は、サーボ機構の動
作を制御する制御プログラム（以下、制御ファームウェ
アという場合もある）を実行しそのサーボ機構に対する
制御量を所定の制御周期（制御ルーチンの呼び出し間
隔）ΔＴで算出して出力する制御プログラム実行部とし
て機能するもので、ＭＣＵ１２およびメモリ１３を含む
制御用ＬＳＩ１１から構成されている。

【００３６】ここで、メモリ１３は、前記制御プログラ
ムを含む各種情報を格納するものであり、ＭＣＵ１２
は、いわゆるワンチップマイコンであり、メモリ１３に
格納された制御プログラムを実行し、サーボ機構（本実
施形態では後述する仮想メカモデル２１）に対する制御
量を、モデル実行環境２０側からの状態量（シミュレー
ション結果）に応じて演算するものである。

【００３７】モデル実行環境（以下、シミュレータとい
う場合もある）２０は、サーボ機構を仮想的なモデル
（仮想メカモデル）２１として内部に構築され、その仮
想メカモデル２１を用いてサーボ機構の動作を動力学的
に解析しながら所定のシミュレーション周期Δｔでサー
ボ機構の動作をシミュレートすることにより、サーボ機
構の状態量を算出して出力するシミュレーション部とし
て機能するものである。

【００３８】ここで、仮想メカモデル２１は、図１
（ａ）に示した従来システムにおけるサーボ機構の部
分、即ち、サーボロジック２１３，ドライバ２２０，メ
カ１００（アクチュエータ１１０およびセンサ１２０を
含む），検出回路２３０およびセンサロジック２１４の
部分をモデル化したものである。

【００３９】中継回路（中継部）３０は、制御回路１０
からモデル実行環境２０への制御量、および、モデル実
行環境２０から制御回路１０への状態量を中継すべく、
これらの制御量や状態量を一時的に格納・保持する共有
メモリ（バッファ，レジスタ）３１を有して構成されて
いる。この中継回路３０の詳細構成については、図１６
〜図２０を参照しながら後述する。状態表示記録部（デ
ータ表示部）４０は、モデル実行環境２０によるシミュ
レーション結果を表示したり記録したりするものであ
る。

【００４０】そして、本実施形態の制御プログラム開発
支援装置１においては、シミュレーション周期Δｔが制
御周期ΔＴよりも短く設定され、モデル実行環境２０
は、所定の制御周期ΔＴに対応する時間に亘って所定の
シミュレーション周期Δｔでシミュレーションを行な
い、そのシミュレーションによって得られたサーボ機構
の状態量を中継回路３０へ出力するように構成されてい
る。

【００４１】さらに、本実施形態の制御プログラム開発
支援装置１には、後述するようにして制御回路１０の動
作とモデル実行環境２０の動作との同期処理を行なうシ
ミュレーション制御部（同期処理部）２２がそなえられ
ている。このシミュレーション制御部２２は、図１
（ｂ）ではモデル実行環境２０にそなえられているが、
実際には、制御回路１０およびモデル実行環境２０にま
たがる形で配置され、図２，図３および図５〜図１０に
て後述する手法に従い、ソフトウェアにより実現される
ものである。

【００４２】このシミュレーション制御部２２は、モデ
ル実行環境２０からの状態量が中継回路３０の共有メモ
リ３１に保持されると、モデル実行環境２０を、制御回
路１０からの応答待ち状態へ移行させるとともに、制御
回路１０による、状態量に応じた制御量の算出動作を開
始させる一方、制御回路１０からの制御量が中継回路３
０に保持されると、制御回路１０を、モデル実行環境２
０からの応答待ち状態へ移行させるとともに、モデル実
行環境２０による、制御量に応じたシミュレーション動
作を開始させるように機能する。その際、図２や図３に
示すごとく、制御回路（制御ファームウェア）１０とモ
デル実行環境（シミュレータ）２０との間では、サーボ
割込信号（ＳＶＩｎｔ：Servo Interrupt）やサーボタ
スク信号（Servo Task）がやり取りされる。

【００４３】図１（ｂ）に示す本実施形態の制御プログ
ラム開発支援装置１においては、ＭＣＵ１２，メモリ１
３など制御プログラムを動作させるために必要な環境
（図１には示していないが浮動点演算装置などの補助回
路も含む）以外の部分を全てモデル化し、モデル化され
た仮想メカモデル２１の動作がモデル実行環境（シミュ
レータ）２０によりシミュレートされ、仮想メカモデル
２１の状態量が算出される。そして、モデル実行環境２
０と制御回路１０との間で、中継回路３０の共有メモリ
３１を介して通信を行なうことにより、サーボループが
構築されている。

【００４４】このとき、対象とするメカの応答の高速化
に伴いモデル実行（シミュレーション）のサンプリング
間隔Δｔを細かくする必要が生じたり、モデル２１を精
密化するのに伴い計算量が増大したりすると、シミュレ
ータ２０において、実時間でモデル演算を行なうことが
難しくなる。

【００４５】そこで、本実施形態の制御プログラム開発
支援装置１においては、ＭＣＵ１２の演算を遅らせ、同
期信号（サーボ割込信号）ＳＶＩｎｔを用いてＭＣＵ１
２の演算と仮想メカモデル２１の演算とを同期させ、サ
ーボ特性を変化させずにスローモーション的にシミュレ
ーションを行なうようにしている。さらに、本実施形態
では、サーボロジック２１３がマルチレート制御を実現
していた場合の対応手法についても、図１１〜図１３を
参照しながら説明する。

【００４６】〔１−２〕基本的な同期処理手順 次に、図２および図３を参照しながら、本実施形態にお
ける前記シミュレーション制御部（同期処理部）２２の
動作（同期処理手順）について説明する。図２および図
３は、それぞれ、本実施形態での同期処理手順（シミュ
レーション制御部２２の動作）を説明するためのフロー
チャートおよびタイムチャートである。

【００４７】図２に示す制御ファームウェア（制御Ｆ／
Ｗの部分；制御回路１０で実行される制御プログラム）
は、サーボ制御ルーチン部分であって、一般にタイマ割
り込みを用いて一定間隔（ΔＴ）で呼び出されたり、あ
るいは、制御対象が例えば磁気ディスクドライブ（ＨＤ
Ｄ）である場合にはサーボマークを磁気ディスクから読
み込んだ時に発生する割込信号によって呼び出されたり
する。

【００４８】本実施形態の制御プログラム開発支援装置
１では、サーボ制御ルーチンを呼び出すための割り込み
要因を、シミュレータ２０側からの割込信号（ＳＶＩｎ
ｔ）に変更し、シミュレータ２０によるシミュレーショ
ン終了（所定間隔のモデル実行の完了）に伴って、サー
ボ制御ルーチンが呼び出されるようにしている。

【００４９】なお、割込信号を用いず、メインループに
てシミュレータ２０におけるＳＶＩｎｔの状態を常に監
視するように構成してもよい。これにより、図３を参照
して後述するごとく、制御ルーチンとシミュレーション
とを交互に実行することができる。

【００５０】図２に示すように、制御ファームウェア
（制御回路１０）においてはシミュレータ２０からの割
込信号（ＳＶＩｎｔ）に応じてステップＳ１１〜Ｓ１６
の処理が実行され、シミュレータ２０においては制御回
路１０からのサーボタスク信号に応じてステップＳ２１
〜Ｓ２７が実行される。これにより、本実施形態の同期
処理（シミュレーション制御部２２）が実現され、制御
回路１０の動作とシミュレータ２０の動作との同期処理
が行なわれる。

【００５１】具体的に説明すると、シミュレータ２０に
おいて割込信号ＳＶＩｎｔがセットされると（ステップ
Ｓ２１）、制御回路１０では、制御ファームウェアが起
動され、サーボタスク信号がセットされる（ステップＳ
１１）。このサーボタスク信号は、シミュレータ２０に
通知され、シミュレータ２０では、サーボタスク信号の
セット検知に伴い（ステップＳ２２のＹＥＳルート）、
割込信号ＳＶＩｎｔをクリアする（ステップＳ２３）。
この後、シミュレータ２０は、制御回路１０からのサー
ボタスク信号がクリアされるまで、つまり、ステップＳ
２４でＹＥＳ判定となるまで、制御ルーチン終了（サー
ボタスク信号クリア）待ち状態となる。

【００５２】また、制御回路１０では、割込信号ＳＶＩ
ｎｔのクリアを検知すると（ステップＳ１２のＹＥＳル
ート）、中継回路３０の共有メモリ（レジスタ）３１に
保持されている状態量（シミュレータ２０によるシミュ
レーション結果）が読み込まれ（ステップＳ１３）、サ
ーボ演算、つまり状態量に応じた制御量の演算処理が実
行される（ステップＳ１４）。そして、算出された制御
量を中継回路３０へ出力して共有メモリ３１に格納して
から（ステップＳ１５）、サーボタスク信号をクリアし
（ステップＳ１６）、サーボ制御ルーチンを終了する。

【００５３】一方、シミュレータ２０では、サーボタス
ク信号のクリアを検知すると（ステップＳ２４のＹＥＳ
ルート）、中継回路３０の共有メモリ（レジスタ）３１
に保持されている制御量が読み込まれ（ステップＳ２
５）、シミュレーションが行なわれ（ステップＳ２
６）、その制御量に応じた仮想メカモデル２１の状態量
の演算処理が実行される。そして、シミュレーション結
果として得られた状態量を中継回路３０へ出力して共有
メモリ３１に格納すると（ステップＳ２７）、再び、割
込信号ＳＶＩｎｔがセットされ（ステップＳ２１）、以
降、上述と同様の処理が繰り返されることになる。

【００５４】図２にて上述した同期処理について図３を
参照しながら説明する。図３に示すように、シミュレー
タ２０は、時刻ｔ１で状態量を出力してシミュレーショ
ンを終了すると（ステップＳ２７）、制御ルーチン終了
（サーボタスク信号クリア）待ちの状態に移行するとと
もに、時刻ｔ２で割込信号ＳＶＩｎｔをセットし（ステ
ップＳ２１）、制御ファームウェアを呼び出して起動す
る。

【００５５】そして、時刻ｔ３において制御回路１０が
サーボタスク信号をセットすると（ステップＳ１１）、
そのサーボタスク信号に応じ、時刻ｔ４においてシミュ
レータ２０が割込信号ＳＶＩｎｔをクリアし（ステップ
Ｓ２３）、制御ファームウェア（ＨＤＤ Ｆ／Ｗ）は、
時刻ｔ５から制御ルーチン実行中となる（ステップＳ１
３〜Ｓ１５）。

【００５６】この後、制御ファームウェアは、時刻ｔ６
で制御量を出力してサーボ演算を終了すると（ステップ
Ｓ１５）、シミュレーション終了（ＳＶＩｎｔセット）
待ちの状態に移行するとともに、時刻ｔ７でサーボタス
ク信号をクリアする（ステップＳ１６）。これに伴い、
シミュレータ２０は、時刻ｔ８からシミュレーション実
行中となり（ステップＳ２５〜Ｓ２７）、時刻ｔ９で状
態量を出力してシミュレーションを終了すると（ステッ
プＳ２７）、前述した処理を繰り返すことになる。

【００５７】〔１−３〕制御周期とシミュレーション周
期との関係 さて、制御ルーチンが本来呼び出される間隔である制御
周期をΔＴとすると、従来、シミュレータ２０でのシミ
ュレーション（モデル実行）も、制御周期と同じ間隔Δ
Ｔで行なわれていた。しかし、精度のよいシミュレーシ
ョンを行なうためや、後述するマルチレート制御などに
対応するためには、シミュレーション間隔（シミュレー
ション周期）Δｔを、制御周期ΔＴよりも細かくする必
要がある。

【００５８】そこで、本実施形態の制御プログラム開発
支援装置１では、図２におけるシミュレーション実行部
分（ステップＳ２６）に際して、細かいシミュレーショ
ンサイクルを実行する毎にΔｔを加算し、その合計時間
が制御周期ΔＴに達したところで、シミュレーションル
ープから抜けるようにしている。

【００５９】より具体的に説明すると、図４は本実施形
態のシミュレータでのシミュレーション原理を説明する
ためのフローチャート（ステップＳ３１〜Ｓ３４）であ
り、この図４に示すように、図２におけるシミュレーシ
ョン実行部分（ステップＳ２６）では、シミュレーショ
ンの開始に先立ち、合計時間ｔが０に設定される（ステ
ップＳ３１）。この後、シミュレータ２０では、シミュ
レーション間隔Δｔに対応する時間のシミュレーション
が実行される都度（ステップＳ３２）、合計時間ｔにシ
ミュレーション周期Δｔが加算され（ステップＳ３
３）、その合計時間が制御周期ΔＴに到達したか否かが
判定される（ステップＳ３４）。合計時間ｔがΔＴ未満
である場合（ステップＳ３４のＮＯルート）、ステップ
Ｓ３２に戻る一方、合計時間ｔがΔＴ以上となった場合
（ステップＳ３４のＹＥＳルート）、シミュレーション
を終了する。

【００６０】〔１−４〕基本的な同期設定 そして、本実施形態の制御プログラム開発支援装置１の
シミュレータ２０には、上述した周期ΔＴを設定するた
めの機能〔シミュレーション制御部（同期処理部）２２
の同期設定を行なうための同期設定手段〕がそなえられ
ている。この機能は、シミュレータ２０におけるグラフ
ィカルユーザインタフェース機能（ＧＵＩ機能）を用い
て実現されている。つまり、オペレータ等がシミュレー
タ２０におけるディスプレイ（図示省略）上の表示を参
照しながらキーボードやマウス等を操作することによ
り、周期ΔＴの設定（同期設定）が行なわれるようにな
っている。本実施形態では、一般的なモデル記述方法
〔例えばＭＡＴＬＡＢ／Simulink（MathWorks社）〕を
用いて、ディスプレイ上に図５に示すごとく簡易なモデ
ル（ブロック線図）をグラフィカルに記述・作成するこ
とにより、同期設定が行なわれる。

【００６１】ここで、図５は本実施形態で同期設定を行
なうためのモデル記述レベル（ディスプレイでの表示状
態）を示す図、図６は図５に示すモデル記述レベルで記
述・設定された同期ブロックＢ２の動作を説明するため
のフローチャートである。本実施形態では、図５に示す
モデル記述レベルで、一定周期ΔＴの方形波（パルス）
を発生する方形波発生ブロックＢ１と同期ブロックＢ２
とを作成し、方形波発生ブロックＢ１からのパルスを同
期ブロックＢ２に入力するようにブロックＢ１およびＢ
２を記述する。

【００６２】同期ブロック（同期処理部，シミュレーシ
ョン制御部２２）Ｂ２は、方形波発生ブロックＢ１から
のパルスのエッジ（立ち上がり）を検出し、そのエッジ
をトリガにして、制御ファームウェアとの同期処理を行
なう。この同期ブロックＢ２の動作を図６に示すフロー
チャート（ステップＳ４１〜Ｓ４７）に従って具体的に
説明する。なお、図６において、ステップＳ４１および
Ｓ４２はエッジ検出（パルス立ち上がり検出）を行なう
部分である。また、ステップＳ４４〜Ｓ４７は、制御フ
ァームウェアとの同期を行なう部分で、図２のステップ
Ｓ２１〜Ｓ２４に対応する処理である。

【００６３】同期ブロックＢ２は、シミュレーション周
期Δｔ毎に起動され、その都度、まず、同期ブロックＢ
２に対する現入力（方形波発生ブロックＢ１からのパル
ス）が“High”であるか否かを判断する（ステップＳ４
１）。現入力が“High”でなければ、即ち“Low”であ
る場合（ステップＳ４１のＮＯルート）、現入力“Lo
w”を前入力に置き換えて（ステップＳ４３）、処理を
終了する。

【００６４】一方、現入力が“High”である場合（ステ
ップＳ４１のＹＥＳルート）、前入力が“Low”である
か否かを判断し（ステップＳ４２）、前入力が“Low”
でなければ、即ち“High”である場合（ステップＳ４２
のＮＯルート）、現入力“High”を前入力に置き換えて
（ステップＳ４３）、処理を終了する。そして、ステッ
プＳ４２で前入力が“Low”であると判断された場合
（ステップＳ４２のＹＥＳルート）、方形波発生ブロッ
クＢ１からのパルスの立ち上がりエッジが検出されたこ
とになる。この立ち上がりエッジの検出をトリガにし
て、制御ファームウェアとの同期処理（ステップＳ４４
〜Ｓ４７）へ移行する。

【００６５】この同期処理（ステップＳ４４〜Ｓ４７）
は、図２において説明したステップＳ２１〜Ｓ２４の処
理に対応するので、その説明は省略する。制御ファーム
ウェアでサーボタスク信号がクリアされ、ステップＳ４
７でＹＥＳ判定となると、同期処理を終了し、現入力
“High”を前入力に置き換えて（ステップＳ４３）、処
理を終了する。

【００６６】このとき、制御周期ΔＴとシミュレーショ
ン周期Δｔを加算して得られる合計時間ｔ（図４のステ
ップＳ３３参照）とにはΔｔ／２未満の誤差を生じる
が、制御周期ΔＴに対してシミュレーション周期Δｔを
任意に設定することができる。なお、制御周期ΔＴがシ
ミュレーション周期Δｔの自然数倍になっていれば前記
誤差は０となるが、自然数倍になっていなければ、−Δ
ｔ／２〜Δｔ／２の範囲の誤差が生じることになる。

【００６７】さらに、本実施形態の制御プログラム開発
支援装置１では、シミュレーション制御部（同期処理
部）２２が、シミュレータ２０によるシミュレーション
結果に基づいて、制御回路１０（制御ファームウェア）
による制御量の算出動作の開始タイミングを決定するよ
うに構成することもできる。図５に示した方形波発生ブ
ロックＢ１に代えて、例えば図７に示すようなサーボマ
ーク５０ａの検出シミュレーション結果を同期ブロック
Ｂ２に入力することにより、割込信号ＳＶＩｎｔが一定
周期ではなく他の要因に応じて生成・出力されることに
なる。

【００６８】なお、図７に示す例では、ＨＤＤのディス
ク５０におけるサーボマーク５０ａをヘッド５１によっ
て検出する状況がシミュレータ２０によりシミュレート
されている。このように生成された割込信号ＳＶＩｎｔ
の間隔を制御ファームウェア側で測定することにより、
制御プログラム開発支援装置１は、速度（回転速度）を
計測すべき処理に対応することができる。ただし、この
場合、状態量の中に経過時間の情報を含ませる必要があ
る。

【００６９】また、本実施形態の制御プログラム開発支
援装置１では、方形波発生ブロックＢ１から同期ブロッ
クＢ２へ周期的に入力される方形波に対してわざと１パ
ルス分の方形波を取り除く処理を加え、１パルス欠けた
方形波を同期ブロックＢ２に入力させることにより、制
御ファームウェアでのタイマによるフェイルセーフ機能
がきちんと作用するか否かの検証を行なうことができ
る。

【００７０】〔１−５〕入出力の同期設定 次に、図８〜図１０を参照しながら、本実施形態での入
出力の同期設定について説明する。ここで、図８は本実
施形態で入出力の同期設定を行なうためのモデル記述レ
ベル（ディスプレイでの表示状態）を示す図、図９およ
び図１０は、それぞれ、図８に示すモデル記述レベルで
記述・設定された同期ブロックＢ２′の動作を説明する
ためのフローチャートおよびタイムチャートである。

【００７１】図２に示す同期処理手順において、仮想メ
カモデル２１は、シミュレーションを実行する前に制御
回路１０からの制御量を読み込み、シミュレーションを
実行した後に状態量を出力しなければならない。本実施
形態では、このような入出力の同期タイミングも、一般
的なモデル記述方法〔例えばＭＡＴＬＡＢ／Simulink
（MathWorks社）〕を用いて、ディスプレイ上に図８に
示すごとく簡易なモデル（ブロック線図）をグラフィカ
ルに記述・作成することによって設定される。

【００７２】図８に示すモデル記述レベルにおける同期
ブロックＢ２′の出力は、この同期ブロックＢ２′への
入力パルスの立ち上がりエッジに反応し、１シミュレー
ションサイクル（Δｔ）分だけ“High”になる。そし
て、本実施形態では、図８に示すごとく、同期ブロック
Ｂ２′の出力が“High”になる時をトリガとして制御対
象モデルＢ５（シミュレータ２０）から状態量を出力す
るように出力ブロックＢ４が記述・作成される一方、同
期ブロックＢ２′の出力が“Low”になる時をトリガと
して制御対象モデルＢ５（シミュレータ２０）に制御量
を入力するように入力ブロックＢ３が記述・作成され
て、入出力タイミングが規定される。

【００７３】前述した同期ブロックＢ２′の動作を図９
に示すフローチャート（ステップＳ５１〜Ｓ６０）に従
って具体的に説明する。なお、図９におけるステップＳ
５２およびＳ５３は、図６のステップＳ４１およびＳ４
２と同様、エッジ検出（パルス立ち上がり検出）を行な
う部分である。また、ステップＳ５７〜Ｓ６０は、制御
ファームウェアとの同期を行なう部分で、図２のステッ
プＳ２１〜Ｓ２４に対応する処理である。

【００７４】同期ブロック（同期処理部，シミュレーシ
ョン制御部２２）Ｂ２′は、シミュレーション周期Δｔ
毎に起動され、その都度、まず、同期ブロックＢ２′か
らの前出力が“High”であるか否かを判断する（ステッ
プＳ５１）。前出力が“High”でなければ、即ち“Lo
w”である場合（ステップＳ５１のＮＯルート）、同期
ブロックＢ２′に対する現入力が“High”であるか否か
を判断する（ステップＳ５２）。現入力が“High”でな
ければ、即ち“Low”である場合（ステップＳ５２のＮ
Ｏルート）、同期ブロックＢ２′からの出力を“Low”
としてから（ステップＳ５４）、現入力を前入力に置き
換え且つ現出力を前出力に置き換えて（ステップＳ５
６）、処理を終了する。

【００７５】現入力が“High”である場合（ステップＳ
５２のＹＥＳルート）、前入力が“Low”であるか否か
を判断し（ステップＳ５３）、前入力が“Low”でなけ
れば、即ち“High”である場合（ステップＳ５３のＮＯ
ルート）、前述したステップＳ５４およびステップＳ５
６を実行して処理を終了する。

【００７６】そして、ステップＳ５３で前入力が“Lo
w”であると判断された場合（ステップＳ５３のＹＥＳ
ルート）、同期ブロックＢ２′への入力パルスの立ち上
がりエッジが検出されたことになる。この立ち上がりエ
ッジの検出をトリガにして、同期ブロックＢ２′からの
出力を“High”としてから（ステップＳ５５）、現入力
を前入力に置き換え且つ現出力を前出力に置き換えて
（ステップＳ５６）、処理を終了する。

【００７７】一方、ステップＳ５１で前出力が“High”
であると判断された場合（ステップＳ５１のＹＥＳルー
ト）、制御ファームウェアとの同期処理（ステップＳ５
７〜Ｓ６０）へ移行する。この同期処理（ステップＳ５
７〜Ｓ６０）は、図２において説明したステップＳ２１
〜Ｓ２４の処理に対応するので、その説明は省略する。
制御ファームウェアでサーボタスク信号がクリアされ、
ステップＳ６０でＹＥＳ判定となると、同期処理を終了
し、ステップＳ５２へ移行する。

【００７８】図９にて上述した同期ステップＢ２′の処
理について図１０を参照しながら説明する。図１０にお
けるシミュレーション時刻ｔ１１〜ｔ１２およびｔ１３
〜ｔ１４に示すように、同期ブロックＢ２′の出力は、
この同期ブロックＢ２′への入力パルスの立ち上がりエ
ッジに反応して（ステップＳ５３のＹＥＳルート）、制
御周期（サーボ間隔）ΔＴごとに、１シミュレーション
周期（シミュレーション間隔）Δｔの間だけ“High”に
なり（ステップＳ５５）、それ以外の時には、同期ブロ
ックＢ２′の出力は常に“Low”になる（ステップS５
４）。

【００７９】また、同期ブロックＢ２′の前出力が“Hi
gh”であることをトリガとして（つまり同期ブロックＢ
２′の出力パルスが立ち下がる直前）、シミュレータ２
０は、ステップＳ５７〜Ｓ６０による同期処理へ移行し
てサーボタスク信号のクリア待ち状態になり、図１０の
シミュレーション時刻ｔ１２，ｔ１４でシミュレーショ
ンを停止した状態になる。サーボタスク信号がクリアさ
れると（ステップＳ６０のＹＥＳルート）、シミュレー
タ２０によるシミュレーションが再開される。

【００８０】そして、同期ブロックＢ２′の出力パルス
の立ち下がりに応じて入力ブロックＢ３が機能し、制御
ファームウェアからの制御量が制御対象モデルＢ５（仮
想メカモデル２１）に入力される。また、同期ブロック
Ｂ２′の出力パルスの立ち上がりに応じて出力ブロック
Ｂ４が機能し、制御対象モデルＢ５（仮想メカモデル２
１）の状態量が出力される。

【００８１】〔１−６〕マルチレート制御への対応手法 次に、図１１〜図１４を参照しながら、本実施形態の制
御プログラム開発支援装置１での、マルチレート制御へ
の対応手法について説明する。ここで、図１１は本実施
形態でのマルチレート制御について説明するための図、
図１２は本実施形態でマルチレート設定を行なうための
モデル記述レベル（ディスプレイでの表示状態）を示す
図、図１３は本実施形態でのマルチレート制御に先立つ
初期設定手順を説明するためのフローチャート、図１４
は、本実施形態でのマルチレート制御手順（図１２に示
すモデル記述レベルで設定されたマルチレートブロック
Ｂ６の動作）を説明するためのフローチャートである。

【００８２】制御ファームウェア（Ｆ／Ｗ）は、サーボ
制御ルーチンで計算した制御量を直ちにアクチュエータ
に出力せず、適当な回路を用いて一定時間が経過した後
に出力することもある。例えば図１１に示すように、サ
ーボ制御ルーチン（一制御周期）の間に、アクチュエー
タに対する出力値（制御量）を“Ａ”から“Ｂ”に変化
させる制御を行なう場合がある。このような制御はマル
チレート制御と呼ばれるもので、マルチレート制御を採
用することにより、制御回路１０（サーボ制御プログラ
ム，制御ファームウェア）は、一制御周期中において異
なるタイミングでシミュレータ２０（仮想メカモデル２
１）に対して複数の制御量を出力することができる。

【００８３】本実施形態の制御プログラム開発支援装置
１は、サーボ制御プログラムが上述のようなマルチレー
ト制御を採用している場合にも対応することができるよ
うになっている。そのため、制御プログラム開発支援装
置１のシミュレータ２０には、制御回路１０からの複数
の制御量をそれぞれ所定のタイミングで仮想メカモデル
２１（制御対象モデルＢ５）に入力するように制御量の
入力制御を行なうマルチレート制御手段がそなえられ
る。このマルチレート制御手段は、図１２に示すごとく
記述・設定されるマルチレートブロックＢ６によって実
現される。

【００８４】本実施形態の装置１をマルチレート制御に
対応させるためには、図１１および図１２に示すごと
く、ファームウェアから制御量（例えばＡ，Ｂ）ととも
にその制御量を出力するまでの時間（例えばＴａ，Ｔ
ｂ）を入力する。なお、その時間が固定されている場合
には、仮想メカモデル２１の中でその時間を指定しても
よい。

【００８５】そして、本実施形態の制御プログラム開発
支援装置１のシミュレータ２０には、上述したマルチレ
ート制御手段を設定するための機能（マルチレート設定
手段）がそなえられている。この機能は、シミュレータ
２０におけるグラフィカルユーザインタフェース機能
（ＧＵＩ機能）を用いて実現されている。つまり、オペ
レータ等がシミュレータ２０におけるディスプレイ（図
示省略）上の表示を参照しながらキーボードやマウス等
を操作することにより、マルチレート制御手段の設定が
行なわれるようになっている。本実施形態では、一般的
なモデル記述方法〔例えばＭＡＴＬＡＢ／Simulink（Ma
thWorks社）〕を用いて、ディスプレイ上に図１２に示
すごとく簡易なモデル（ブロック線図）をグラフィカル
に記述・作成することにより、マルチレート制御手段の
設定が行なわれる。

【００８６】図１２に示す例では、図８に示したものと
同様の同期ブロックＢ２′のほか、入力ブロックＢ３，
制御対象モデルＢ５，マルチレートブロックＢ６および
遅延ブロック（１／Ｚ）Ｂ７が記述されている。ここ
で、同期ブロックＢ２′の出力は、入力ブロックＢ３に
入力されるとともに、遅延ブロックＢ７を介してマルチ
レートブロックＢ６に入力されている。

【００８７】また、入力ブロックＢ３と制御対象モデル
Ｂ５との間にマルチレートブロックＢ６が記述され、入
力ブロックＢ３からのマルチレート制御にかかる制御量
Ａ，Ｂは、それぞれの出力タイミング（時間Ｔａ，Ｔ
ｂ）とともにマルチレートブロックＢ６に入力され、こ
のマルチレートブロックＢ６から所定の出力タイミング
で制御対象モデルＢ５に入力されるようになっている。
マルチレート制御以外の制御量は、入力ブロックＢ３か
ら制御対象モデルＢ５へ直接的に入力されるようになっ
ている。

【００８８】なお、図１２において、１／Ｚの遅延ブロ
ックＢ７が記述されているのは、同期ブロックＢ２′か
らの制御パルス（出力パルス）を、１シミュレーション
サイクルΔｔだけ遅延させるためである。つまり、マル
チレートブロックＢ６に入力される制御パルスは、遅延
ブロックＢ７により、入力ブロックＢ３に入力される制
御パルスよりも１シミュレーションサイクルΔｔだけ遅
くなる。入力ブロックＢ３およびマルチレートブロック
Ｂ６は、いずれも、同期ブロックＢ２′からの制御パル
スの立ち下がりエッジをトリガとして起動される。

【００８９】上述のような遅延処理を行なうことで、必
ず、入力ブロックＢ３による処理が実行されてから、マ
ルチレートブロックＢ６による処理が実行されることに
なる。つまり、制御回路１０（ファームウェア）からの
指令（制御量，時間）を入力ブロックＢ３で確実に受け
取った後に、マルチレートブロックＢ６がマルチレート
制御を実行することになる。

【００９０】このとき、厳密に言えば、マルチレートブ
ロックＢ６に１／Ｚだけ遅れた制御パルスを与えると、
マルチレート制御はΔｔだけ遅延することになるが、制
御周期ΔＴに対してシミュレーション周期Δｔは小さい
ので、上述のようなΔｔの遅延は無視することができ
る。ただし、厳密性を確保したい場合や制御周期ΔＴに
対してシミュレーション周期Δｔが小さくない場合など
には、マルチレートブロックＢ６において、時間Ｔａや
ＴｂからΔｔを減算して用いればよい。

【００９１】なお、図１２では、遅延ブロックＢ７をマ
ルチレートブロックＢ６と別個に記述しているが、マル
チレートブロックＢ６の内部で、遅延ブロックＢ７と同
様の処理を行なってもよく、その場合、遅延ブロックＢ
７の記述を省略することができる。また、ここでは、２
段のマルチレート制御（制御量Ａ，Ｂ）について説明し
ているが、本発明は、この段数に限定されるものではな
く、同様の原理で３段以上のマルチレート制御にも適用
される。

【００９２】ついで、前述したマルチレートブロックＢ
６の動作を、図１４に示すフローチャート（ステップＳ
７１〜Ｓ９３）に従って具体的に説明する。なお、マル
チレート制御に先立って初期設定処理が実行されるの
で、まず、この初期設定処理の手順を、図１３に示すフ
ローチャート（ステップＳ６１〜Ｓ６４）に従って説明
する。つまり、シミュレータ２０においては、データ用
メモリを確保し（^*p=new Data；ステップＳ６１）、初
期出力値（p->v=0）を設定するとともに（ステップＳ６
２）、初期出力時間（p->t=0）を設定し（ステップＳ６
３）、さらに、リスト構造用初期値（p->next=NULL）を
設定する（ステップＳ６４）。

【００９３】さて、図１４を参照しながら、マルチレー
トブロックＢ６の動作について説明する。図１３や図１
４において、“->”は、Ｃ言語やＣ++言語の構造体もし
くはクラスメンバにアクセスするための演算子を示すも
のである。また、構造体もしくはクラスデータは、制御
量“ｖ”と、その制御量を出力する時間“ｔ”と、さら
に次のデータ へのポインタ“next”という３つのメン
バを有している。

【００９４】さらに、変数“ｐ”は、次のような状態
（データの型）で保存されている。 p->v : p->t 時の出力（制御量） p->t : p->v を出力する時間 p->next : 次のポインタ p->next->v p->next->t p->next->next : p->next->next->v p->next->next->t p->next->next->next : .....

【００９５】このようにして、メンバ“next”を用いて
リスト構造が形成され、ｔ，ｖの組がいくつでも記憶さ
れる。“next”として“NULL”を設定されたデータが、
リスト構造の最後（末端）のデータである。以下では、
例えば、Δｔ＝１ とし、且つ、以下のようなリスト構
造のデータが設定されている場合についての、マルチレ
ートブロックＢ６の動作を図１４に従って説明する。

【００９６】 p->v =-1 p->t =-1 p->next =P1 P1->v=2 (=p->next->v) P1->t=1 P1->next = P2 P2->v=4 (= P1->next->v = p->next->next->v) P2->t=3 P2->next = NULL

【００９７】図１４に示すシミュレーションサブルーチ
ンは、シミュレーション周期Δｔ毎に呼び出されて実行
され、まず、トリガ（遅延ブロックＢ７からの制御パル
スの立ち下がりエッジ）が検出されたか否かを判断する
（ステップＳ７１）。トリガが検出されない場合（ステ
ップＳ７１のＮＯルート）、下記(1)〜(4)の処理が順次
実行されることになる。

【００９８】(1) q ← p, q->t (=p->t) ← -2 (2) q ← q->next (=P1), q->t (=P1->t) ← 0 (3) q ← q->next (=P2), q->t (=P2->t) ← 2 (4) q ← q->next (=NULL), q は NULL だからループを
抜ける。

【００９９】ここで、(1)は、ステップＳ７２の後、ス
テップＳ７３のＮＯルートからステップＳ７４に移行し
た結果であり、(2)および(3)は、いずれも、ステップＳ
７５の後、ステップＳ７３のＮＯルートからステップＳ
７４に移行した結果であり、(4)は、ステップＳ７５の
後、ステップＳ７３のＹＥＳルートを通って、ステップ
Ｓ７３〜Ｓ７５のループを抜けることを示している。

【０１００】そして、“p->next”は“P1”であって“N
ULL”ではなく（ステップＳ７６のＮＯルート）、且
つ、“p->next->t”は“０”であって“０”以上である
ので（ステップＳ７７のＹＥＳルート）、出力値（マル
チレートブロックＢ６から出力される制御量）“p->v”
として“-１”を出力し（ステップＳ８１）、処理を終
了する。この時点でのデータをまとめると、

【０１０１】 p->v =-1 p->t =-2 p->next =P1 P1->v=2 (=p->next->v) P1->t=0 P1->next = P2 P2->v=4 (= P1->next->v = p->next->next->v) P2->t=2 P2->next = NULL となる。

【０１０２】この後、シミュレーション周期Δｔが経過
し、シミュレーションサブルーチンが呼び出されて実行
され、再び、トリガが検出されない場合（ステップＳ７
１のＮＯルート）、ステップＳ７２〜Ｓ７５の処理によ
り、データは、 p->v =-1 p->t =-3 p->next =P1 P1->v=2 (=p->next->v) P1->t=-1 P1->next = P2 P2->v=4 (= P1->next->v = p->next->next->v) P2->t=1 P2->next = NULL となる。この後、処理は、ステップＳ７３のＹＥＳルー
トを通って、ステップＳ７３〜Ｓ７５のループを抜ける
ことになる。

【０１０３】このとき、“p->next”は“P1”であって
“NULL”ではなく（ステップＳ７６のＮＯルート）、
“p->next->t”が“-１”で“０”未満であるので（ス
テップＳ７７のＮＯルート）、下記(5)〜(7)の処理が、
それぞれ、ステップＳ７８〜Ｓ８０により、順次実行さ
れることになる。

【０１０４】(5) q=p->next ( =P1) (6) delete p (領域 p を解放) (7) p=q (=P1) これに応じて、データは、 p->v =2 (=P1) p->t =-1 p->next =P2 P2->v=4 (=p->next->v) P2->t=1 P2->next = NULL となり、“p->next”は“P2”であって“NULL”ではな
く（ステップＳ７６のＮＯルート）、且つ、“p->next-
>t”は“１”であって“０”以上であるので（ステップ
Ｓ７７のＹＥＳルート）、出力値（マルチレートブロッ
クＢ６から出力される制御量）“p->v”として“２”を
出力し（ステップＳ８１）、処理を終了する。

【０１０５】上述のようにして、出力値“p->v”は所定
のタイミングで“-１”から“２”に変更される。ま
た、処理に伴い“p->next”が“NULL”となった場合
（ステップＳ７６のＹＥＳルート）には、出力値として
“p->v”を出力し続けることになる。

【０１０６】一方、トリガが検出された場合（ステップ
Ｓ７１のＹＥＳルート）、そのトリガに伴って、入力ブ
ロックＢ３から新規（未処理）のマルチレートデータが
入力されることがあるので、未処理の入力（マルチレー
トデータ）が存在するか否かを判断する（ステップＳ８
２）。

【０１０７】未処理の入力がない場合（ステップＳ８２
のＮＯルート）には、ステップＳ７２に移行して前述し
た処理を行なう。これに対し、未処理の入力がある場合
（ステップＳ８２のＹＥＳルート）には、ステップＳ８
３〜Ｓ９３の処理を実行することにより、未処理のマル
チレートデータを、既に時系列順に保持されているマル
チレートデータ列中の適当な位置に配置し、未処理のマ
ルチレートデータを含めたマルチレートデータ列を時系
列順に保持する。

【０１０８】次に、上述したデータ状態に引き続いてト
リガが検出され（ステップＳ７１のＹＥＳルート）、且
つ、未処理の入力 (例えばv=3,t=3) があった場合（ス
テップＳ８２のＹＥＳルート）について説明する。この
とき、下記(8)〜(13)の処理が順次実行される。

【０１０９】(8) まず領域を確保し、そこのポインタを
“tmp”とする(仮にtmp=P3とする；ステップＳ８３)。 (9) “tmp->v=3”,“tmp->t=3”,“tmp->next=NULL”を
入力値として設定する（ステップＳ８４）。 (10)“p->t(=-1)”よりも“tmp->t (=3)”が大きいので
（ステップＳ８５のＮＯルート）、

【０１１０】(11)“q = p”により、“q”として“P1”
が設定される（ステップＳ８６）。 (12)“q->next (=P2)” は存在し（ステップＳ８７のＮ
Ｏルート）、且つ、“q->next->t (=P2->t =1)”は“tm
p->t (=3)”よりも小さいので（ステップＳ８８のＮＯ
ルート）、“q ”は“q->next (=P2)”に設定され（ス
テップＳ８９）、ステップＳ８７に戻る。

【０１１１】(13) そして、今度は q->next (=P2->nex
t =NULL)がは存在しないので（ステップＳ８７のＹＥＳ
ルート）、“tmp-> next”として“q->next (=NULL)”
を設定するとともに（ステップＳ９０）、“q->next”
として“tmp (=P3)”を設定してから（ステップＳ９
１）、ステップＳ８２に戻る。この後、本例では、未処
理の入力はないので（ステップＳ８２のＮＯルート）、
ステップＳ７２に移行する。

【０１１２】以上の処理により、データは、 p->v =2 (=P1) p->t =-1 p->next =P2 P2->v=4 (=p->next->v) P2->t=1 P2->next = P3 P3->v=3 (= P2->next->v = p->next->next->v) P3->t=3 P3->next = NULL に更新される。

【０１１３】なお、ステップＳ８５で“p->t”よりも
“tmp->t”が小さいと判断された場合（ステップＳ８５
のＹＥＳルート）には、“tmp-> next”として“p”を
設定するとともに（ステップＳ９２）、“p”として“t
mp”を設定してから（ステップＳ９３）、ステップＳ８
２に戻る。以上のようにして、トリガが検出された場
合、新規（未処理）の入力のすべてに対し、時間t の大
きさを比較し、“t”の小さい順（昇順）に入力（マル
チレートデータ）を並べる処理が行なわれる。

【０１１４】〔１−７〕シミュレーションの並列処理 仮想メカモデル２１が、その動作のシミュレーションを
個別に実行することが可能な複数の部分から構成される
ものである場合、本実施形態におけるモデル実行環境
（シミュレータ）２０を、前記複数の部分それぞれの動
作を並列的にシミュレートする複数のプロセッサ（図１
５のＭＣＵ１２ａ〜１２ｃ参照）によって構成すること
で、シミュレーション処理の高速化をはかることができ
る。

【０１１５】例えば制御対象（仮想メカモデル２１）が
ＨＤＤである場合、本実施形態におけるモデル実行環境
（シミュレータ）２０においては、図１５に示すよう
に、仮想メカモデル２１をディスクモデル，アームモデ
ル，流体モデルのような相関関係の低い３つの部分に分
割し、各部分の動作を個別のプロセッサ（例えばＭＣＵ
１２ａ，１２ｂ，１２ｃ）により並列的に解析してシミ
ュレートすることができる。これにより、シミュレーシ
ョン処理を大幅に高速化することができる。なお、図１
５は本実施形態でのシミュレーションの並列処理を説明
するための図である。

【０１１６】この場合、これらのＭＣＵ１２ａ〜１２ｃ
のうちの一つがマスタとなり、その他のスレーブＭＣＵ
は、マスタが発生する信号に対し割込やポーリングを行
なうことによって、これらのＭＣＵ１２ａ〜１２ｃのシ
ミュレーション時間を同期させることができる。また、
同期をとる間隔は、アームとディスクのように相関関係
が低いモデルどうしについてはサーボ間隔（制御周期Δ
Ｔ）とし、また流体が絡むなど、多少の相関関係がある
モデルどうしについてはシミュレーション間隔（シミュ
レーション周期Δｔ）とする。

【０１１７】〔１−８〕中継回路の詳細構成および各種
機能 図１６は本実施形態の中継回路３０の構成および割込信
号ＳＶＩｎｔの取扱を説明するためのブロック図であ
る。本実施形態の中継回路３０は、図１にて前述したご
とく、２つのプロセッサ（制御回路１０およびシミュレ
ータ２０）の間を繋ぐバス上に共有メモリ３１をそなえ
て構成されている。より詳細に説明すると、中継回路３
０は、図１６に示すように、共有メモリ３１を成す複数
のレジスタ３１ａと、第１書込／読出制御部として機能
するセレクタ３２と、第２書込／読出制御部として機能
するセレクタ３３とをそなえて構成されている。

【０１１８】ここで、レジスタ３１ａは、それぞれ、制
御回路１０（制御ファームウェア）からシミュレータ２
０への制御量とシミュレータ２０から制御回路１０（制
御ファームウェア）への状態量とを含むデータを一時的
に保持しうるものである。セレクタ３２は、複数のレジ
スタ３１ａと制御回路１０との間でデータの書込／読出
を制御するもので、制御回路１０からＦ／Ｗアドレスバ
ス６１を介して与えられたアドレス情報に応じて、複数
のレジスタ３１ａのうちの一つ（アドレス情報に応じた
レジスタ３１ａ）とＦ／Ｗデータバス６２とを接続する
ように切替動作を行なうものである。

【０１１９】また、セレクタ３３は、複数のレジスタ３
１ａとシミュレータ２０との間でデータの書込／読出を
制御するもので、シミュレータ２０からシミュレータア
ドレスバス７１を介して与えられたアドレス情報に応じ
て、複数のレジスタ３１ａのうちの一つ（アドレス情報
に応じたレジスタ３１ａ）とシミュレータデータバス７
２とを接続するように切替動作を行なうものである。

【０１２０】このような構成により、制御回路１０（フ
ァームウェア）からの制御量は、データバス６２および
セレクタ３２を通じ、指定されたレジスタ３１ａに一旦
書き込まれた後、同期信号（サーボタスク信号のクリ
ア）に応じて、セレクタ３３およびデータバス７２を通
じシミュレータ２０に入力される。一方、シミュレータ
２０からの状態量は、データバス７２およびセレクタ３
３を通じ、指定されたレジスタ３１ａに一旦書き込まれ
た後、同期信号（割込信号ＳＶＩｎｔ）に応じて、セレ
クタ３２およびデータバス６２を通じて制御回路１０に
入力される。

【０１２１】このとき、本実施形態の中継回路３０で
は、シミュレータ２０からの割込信号ＳＶＩｎｔが、特
定のレジスタ３１ａ（図１６では最上段のレジスタ）に
おける所定ビットｎに書き込まれ、そのビットｎの値
（割込信号ＳＶＩｎｔ）が、直接外部に出力され、セレ
クタ３２を介することなくレジスタ３１ａから制御回路
１０へ直接的に送出されるように構成されている。

【０１２２】これにより、制御回路１０側では、セレク
タ３２による読出制御（ファームウェアの読み込み動
作）を行なうことなく割込信号ＳＶＩｎｔを得ることが
でき、ハードウェア割り込みを利用した同期処理を行な
うことが可能になる。従って、ファームウェアのメイン
ループにてＳＶＩｎｔを常に監視するためのポーリング
を行なう必要がなくなる。

【０１２３】なお、図１６に示す中継回路３０の共有メ
モリ３１は、双方向アクセスが可能なレジスタ３１ａに
より構成されているが、回路を簡素化するために、制御
ファームウェアがライト専用で用い且つシミュレータ２
０がリード専用で用いるレジスタと、シミュレータ２０
がライト専用で用い且つ制御ファームウェアがリード専
用で用いるレジスタとの二種類から構成されてもよい。
さらに、レジスタ３１ａの一方の側だけリード／ライト
可能な構成としてもよい。この場合、割込信号ＳＶＩｎ
ｔは、シミュレータ２０側からライト可能なレジスタ３
１ａにおける所定ビットに書き込まれる。

【０１２４】ところで、本発明の目的は、ファームウェ
ア（サーボ制御プログラム）の開発・デバッグ（検証）
を支援することであるが、そのためには、制御回路１０
とシミュレータ２０との間における通信内容を傍受した
り、その通信内容を捏造したりすることができると、デ
バッグ時に便利である。そこで、本実施形態では、図１
７〜図２０に示すような各種機能が中継機構３０にそな
えられている。

【０１２５】ここで、図１７は任意のレジスタ３１ａの
内容を表示する機能をそなえた中継回路３０の構成を示
すブロック図、図１８は特定のレジスタ３１ａの内容を
表示する機能をそなえた中継回路３０の構成を示すブロ
ック図、図１９は特定のレジスタ３１ａにデータを設定
する機能をそなえた中継回路３０の構成を示すブロック
図、図２０はレジスタ３１ａからのデータにノイズを重
畳する機能をそなえた中継回路３０の構成を示すブロッ
ク図である。

【０１２６】図１７に示す中継回路３０では、複数のレ
ジスタ３１ａに保持されているデータを表示しうるデー
タ表示用セグメント（データ表示部）３６がそなえられ
るとともに、このセグメント３６に表示すべきデータを
保持するレジスタ３１ａを選択・指定するための、レジ
スタ選択スイッチ（選択部）３４およびセレクタ（選択
部）３５がそなえられている。

【０１２７】レジスタ選択スイッチ３４は、例えばディ
ップスイッチ，ロータリスイッチ等で構成されオペレー
タ等により手動操作されるものである。また、セレクタ
３５は、レジスタ選択スイッチ３４からの信号に応じ、
複数のレジスタ３１ａのうちの一つ（前記信号に応じた
レジスタ３１ａ）とセグメント３６とを接続するように
切替動作を行ない、そのレジスタ３１ａに保持されてい
るデータをセグメント３６に表示させるものである。

【０１２８】これにより、制御回路１０とシミュレータ
２０との間で通信中のデータであって任意のレジスタ３
１ａに保持されるデータが、オペレータ等の指示に応じ
てセグメント３６で表示され、オペレータ等はそのデー
タを参照・確認することができる。なお、ここで、回路
規模を小さくするため、セレクタ３５として、バス用セ
レクタ３２もしくは３３を流用し、バスの未使用時にの
み、そのセレクタ３２もしくは３３を介してセグメント
３６にデータを表示するようにしてもよい。

【０１２９】また、図１７に示すごとくセグメント３６
でデジタル表示する他に、セレクタ３５で選択されたデ
ータを、そのままデジタル信号として出力し他のコンピ
ュータに入力して記録したり、Ｄ／Ａ変換器を介してア
ナログ出力しオシロスコープなどで表示・観察したりし
てもよい。

【０１３０】さらに、図１８に示すごとく、スイッチ３
４やセレクタ３５を省略し、データ表示用セグメント３
６ａで表示するレジスタ３１ａを特定のものに固定して
もよい。つまり、図１８に示す中継回路３０では、セグ
メント３６ａは、複数のレジスタ３１ａのうちの特定の
ものに直接的に接続され、その特定のレジスタ３１ａに
保持されているデータのみをデジタル表示している。

【０１３１】また、図１９に示す中継回路３０では、複
数のレジスタ３１ａのうちの少なくとも一つに所望のデ
ータを強制的に設定・格納するためのスイッチ（データ
入力部）３７がそなえられている。本実施形態におい
て、スイッチ３７は、例えばディップスイッチ，ロータ
リスイッチ等で構成されオペレータ等により手動操作さ
れるもので、複数のレジスタ３１ａのうちの特定のもの
に直接的に接続され、その特定のレジスタ３１ａに、ス
イッチ３７によって指定されたデータが設定入力される
ようになっている。このスイッチ３７を接続されたレジ
スタ３１ａは、読み取り専用となっている。

【０１３２】そして、このように特定のレジスタ３１ａ
に設定されたデータを、ファームウェア（あるいはシミ
ュレータ２０）で読めるようにすることにより、そのデ
ータに応じた制御プログラムの挙動や仮想メカモデル２
１の動作状態を確認することができ、制御プログラムの
デバッグを支援することができる。

【０１３３】なお、スイッチ３７からデータを手動入力
する他に、外部から与えられたアナログデータをＡ／Ｄ
変換器によりデジタルデータに変換して特定のレジスタ
３１ａに設定入力したり、他のコンピュータの出力であ
るデジタルデータを、直接、特定のレジスタ３１ａに設
定入力したりすることで、デバッグを支援することも考
えられる。

【０１３４】また、図１９に示すような機能を用いるこ
とにより、サーボゲインの調整を手動入力によりリアル
タイムで行なったり、ＦＦＴ（Fast Fourier Transfor
m）アナライザを用いて解析を行なったりすることがで
きる。ＦＦＴアナライザを用いる場合、ＦＦＴアナライ
ザはアナログ信号を入出力するものであるため、ＦＦＴ
アナライザからの出力（アナログ信号）を、Ａ／Ｄ変換
器によりデジタル信号に変換して特定のレジスタ３１ａ
に設定し、対象物（シミュレータ２０もしくはファーム
ウェア）からの応答を待つ。そして、対象物からの応答
（デジタル信号）をＤ／Ａ変換器によりアナログ信号に
変換してからＦＦＴアナライザに入力することになる。

【０１３５】さらに、図２０に示す中継回路３０では、
特定のレジスタ３１ａから読み出されたデータにスイッ
チ３９を介してノイズを重畳する加算器（ノイズ重畳
部）３８ａ，３８ｂが、レジスタ３１ａの両側（ファー
ムウェア側およびシミュレータ２０側）のそれぞれそな
えられている。これにより、オペレータ等は、ノイズを
加算器３８ａ，３８ｂによってデータに重畳することが
でき、そのノイズに応じたファームウェア（制御プログ
ラム）の挙動やモデルの動作状態を確認することができ
る。

【０１３６】なお、図２０に示す例では、加算器３８
ａ，３８ｂを用いて、外部からのノイズを特定のレジス
タ３１ａ（アドレス）に加えているが、加算器３８ａ，
３８ｂの代わりに乗算器を用いてもよい。また、図２０
では、レジスタ３１ａの両側のバスに加算器３８ａ，３
８ｂをそなえているが、いずれか一方のバスのみに加算
器をそなえてもよい。その他、セレクタ（図示省略）を
用い任意のレジスタからの読み込み値に対してノイズを
加算する機能を付加してもよい。

【０１３７】〔１−９〕本実施形態の効果 このように、本発明の一実施形態としての制御プログラ
ム開発支援装置１によれば、制御回路１０（ＭＰＵ１
２）での演算処理を遅らせてシミュレータ２０でのモデ
ル演算処理（シミュレーション）と同期を取ることによ
り、サーボ特性を変化させずにスローモーション的に且
つ時間厳密性を保ったまま、精密なシミュレーションが
行なわれる。従って、実際のメカを用いることなく、比
較的小型で応答の速い製品についてのサーボ制御プログ
ラムの開発・デバッグ（検証）を行なうことができる。

【０１３８】また、モデルパラメータを変更するだけで
容易に任意の特性をもった仮想メカモデル２１を作成し
てサーボ制御プログラム（ファームウェア）によって制
御させることができるので、サーボ制御プログラムが、
大量に生産される製品のバラツキにどの程度まで対応で
きるかの検証、つまりサーボ制御プログラムの品質検証
を確実に行なうことができる。また、任意のタイミング
で任意の外乱を与えることが可能なため、サーボ制御プ
ログラムの品質をより確実に検証することができる。

【０１３９】さらに、仮想メカモデル２１を用いてシミ
ュレーションを行なうことにより、イベントブレイクや
ステップデバッグなどの機能を使用することが可能にな
り、サーボ制御プログラム開発をより容易に行なえるほ
か、新しいアクチュエータやセンサを用いた新規の制御
手法も簡単に検証することが可能になる。オペレータ等
は、図５や図８で説明した同期設定手段（ＧＵＩ機能）
を用いることにより、シミュレータ２０の動作と制御回
路１０（ファームウェア）の動作との同期設定を容易か
つ任意に行なうことができる。

【０１４０】図８〜図１０で説明したマルチレート制御
手段を用いて、一制御周期中に制御量が変化するマルチ
レート制御がシミュレートされるので、本実施形態の制
御プログラム開発支援装置１は、サーボロジックがマル
チレート制御を実現していた場合に確実に対応すること
ができる。その際、オペレータ等は、図８で説明したマ
ルチレート設定手段（ＧＵＩ機能）を用いることによ
り、そのマルチレート制御を容易かつ任意に定義・設定
することができる。

【０１４１】図７にて説明したように、シミュレータ２
０によるシミュレーション結果に応じて、サーボ制御ル
ーチンへ移行することができるので、タイマによるフェ
イルセーフ機能の確認や、単位時間当たりの変化量（速
度，回転数等）を測定する処理への対応など、各種機能
が実現され、サーボ制御プログラムの開発・デバッグ
（検証）を確実に支援することができる。

【０１４２】また、図１５にて説明したように、仮想メ
カモデル２１の構成部分の動作シミュレーションを、複
数のプロセッサ（本実施形態ではＭＣＵ１２ａ〜１２
ｃ）で並列的に実行することができるので、シミュレー
ション処理を大幅に高速化することができる。

【０１４３】さらに、本実施形態では、図１６〜図２０
に示すように、中継回路３０を、複数のレジスタ３１
ａ，セレクタ３２および３３によって構成することで、
制御回路１０からの制御量やシミュレータ２０からの状
態量を、レジスタ３１ａにおいて一時的に保持してか
ら、シミュレータ２０や制御回路１０に確実に中継する
ことができる。

【０１４４】このとき、ファームウェア（制御回路１
０）側ではセレクタ３２による読出制御を行なうことな
く割込信号ＳＶＩｎｔを得ることができるので、ハード
ウェア割り込みを利用した同期処理を行なうことが可能
になり、制御回路１０は、その割込信号ＳＶＩｎｔに応
じて、制御量の算出動作を直ちに且つ確実に開始するこ
とができる。

【０１４５】また、図１７や図１８に示すごとく、制御
回路１０とシミュレータ２０との間で通信中のデータを
表示するデータ表示用セグメント３６，３６ａにより、
オペレータ等はそのデータを参照・確認することができ
るので、サーボ制御プログラムの開発・デバッグ（検
証）を確実に支援することができる。

【０１４６】さらに、図１９に示すごとく、オペレータ
等は、任意のデータを、スイッチ３７からレジスタ３１
ａに書き込むことによって制御回路１０やシミュレータ
２０へ直接的に入力することができるので、そのデータ
に応じたサーボ制御プログラムの挙動や仮想メカモデル
２１の動作状態を確認することが可能になり、サーボ制
御プログラムの開発・デバッグ（検証）を確実に支援す
ることができる。

【０１４７】そして、図２０に示すごとく、オペレータ
等は、ノイズを加算器３８ａ，３８ｂによってデータに
重畳することができるので、そのノイズに応じたサーボ
制御プログラムの挙動やモデルの動作状態を確認するこ
とが可能になり、サーボ制御プログラムの開発・デバッ
グ（検証）を確実に支援することができる。

【０１４８】〔２〕その他 なお、本発明は上述した実施形態に限定されるものでは
なく、本発明の趣旨を逸脱しない範囲で種々変形して実
施することができる。例えば、上述した実施形態では、
制御対象が磁気ディスクドライブ（ＨＤＤ）である場合
について説明したが、本発明は、これに限定されるもの
ではなく、光ディスク（ＣＤ，ＭＯ，ＤＶＤ，ＭＤ），
磁気テープ装置（ＤＡＴ，ＶＴＲ），ＮＣ工作機など、
緻密なサーボ制御を必要とするあらゆる分野に応用する
ことができる。さらに、上述した実施形態では、制御対
象がサーボ機構である場合について説明したが、本発明
は、このようなサーボ機構に限定されるものではない。

【０１４９】〔３〕付記 （付記１） 機構の動作を制御する制御プログラムを実
行し、該機構に対する制御量を所定の制御周期で算出し
て出力する制御プログラム実行部と、該機構を仮想的な
モデルとして内部に構築され、該モデルを用い、前記所
定制御周期よりも短く設定された所定のシミュレーショ
ン周期で、前記所定の制御周期に対応する時間に亘って
該機構の動作をシミュレートすることにより、該機構の
状態量を算出して出力するシミュレーション部と、該制
御プログラム実行部から該シミュレーション部への前記
制御量、および、該シミュレーション部から該制御プロ
グラム実行部への前記状態量を一時的に保持し中継する
中継部と、該シミュレーション部からの前記状態量が該
中継部に保持されると、該シミュレーション部を、該制
御プログラム実行部からの応答待ち状態へ移行させると
ともに、該制御プログラム実行部による、前記状態量に
応じた制御量の算出動作を開始させる一方、該制御プロ
グラム実行部からの前記制御量が該中継部に保持される
と、該制御プログラム実行部を、該シミュレーション部
からの応答待ち状態へ移行させるとともに、該シミュレ
ーション部による、前記制御量に応じたシミュレーショ
ン動作を開始させるシミュレーション制御部とをそなえ
たことを特徴とする、制御プログラム開発支援装置。

【０１５０】（付記２） サーボ機構の動作を制御する
制御プログラムを実行し、該サーボ機構に対する制御量
を所定の制御周期で算出して出力する制御プログラム実
行部と、該サーボ機構を仮想的なモデルとして内部に構
築され、該モデルを用いて該サーボ機構の動作を動力学
的に解析しながら、前記所定制御周期よりも短く設定さ
れた所定のシミュレーション周期で、前記所定の制御周
期に対応する時間に亘って該サーボ機構の動作をシミュ
レートすることにより、該サーボ機構の状態量を算出し
て出力するシミュレーション部と、該制御プログラム実
行部から該シミュレーション部への前記制御量、およ
び、該シミュレーション部から該制御プログラム実行部
への前記状態量を一時的に保持し中継する中継部と、該
シミュレーション部からの前記状態量が該中継部に保持
されると、該シミュレーション部を、該制御プログラム
実行部からの応答待ち状態へ移行させるとともに、該制
御プログラム実行部による、前記状態量に応じた制御量
の算出動作を開始させる一方、該制御プログラム実行部
からの前記制御量が該中継部に保持されると、該制御プ
ログラム実行部を、該シミュレーション部からの応答待
ち状態へ移行させるとともに、該シミュレーション部に
よる、前記制御量に応じたシミュレーション動作を開始
させるシミュレーション制御部とをそなえたことを特徴
とする、制御プログラム開発支援装置。

【０１５１】（付記３） 該シミュレーション制御部の
同期設定を行なうための同期設定手段をそなえたことを
特徴とする、付記２記載のサーボ制御プログラム開発支
援装置。 （付記４） 該同期設定手段が、グラフィカルユーザイ
ンタフェース機能を用いて構成されていることを特徴と
する、付記３記載の制御プログラム開発支援装置。

【０１５２】（付記５） 該制御プログラム実行部が、
一制御周期中において異なるタイミングで該シミュレー
ション部に入力されるべき複数の制御量を出力するもの
であり、前記複数の制御量をそれぞれ所定のタイミング
で該シミュレーション部に入力するように制御量の入力
制御を行なうマルチレート制御手段をそなえたことを特
徴とする、付記１記載の制御プログラム開発支援装置。

【０１５３】（付記６） 該マルチレート制御手段の設
定を行なうためのマルチレート設定手段をそなえたこと
を特徴とする、付記５記載の制御プログラム開発支援装
置。 （付記７） 該マルチレート設定手段が、グラフィカル
ユーザインタフェース機能を用いて構成されていること
を特徴とする、付記６記載の制御プログラム開発支援装
置。

【０１５４】（付記８） 該シミュレーション制御部
が、該シミュレーション部によるシミュレーション結果
に基づいて、該制御プログラム実行部による前記制御量
の算出動作の開始タイミングを決定することを特徴とす
る、付記２記載の制御プログラム開発支援装置。 （付記９） 該モデルが、その動作のシミュレーション
を個別に実行することが可能な複数の部分から構成され
るものであり、該シミュレーション部が、前記複数の部
分それぞれの動作を並列的にシミュレートする複数のプ
ロセッサをそなえて構成されていることを特徴とする、
付記２記載の制御プログラム開発支援装置。

【０１５５】（付記１０） 該中継部が、該制御プログ
ラム実行部から該シミュレーション部への前記制御量と
該シミュレーション部から該制御プログラム実行部への
前記状態量とを含むデータを一時的に保持しうる複数の
レジスタと、該複数のレジスタと該制御プログラム実行
部との間で前記データの書込／読出を制御する第１書込
／読出制御部と、該複数のレジスタと該シミュレーショ
ン部との間で前記データの書込／読出を制御する第２書
込／読出制御部とをそなえて構成されていることを特徴
とする、付記２記載の制御プログラム開発支援装置。

【０１５６】（付記１１） 該制御プログラム実行部に
よる前記制御量の算出動作を開始させるべく該シミュレ
ーション部から該複数のレジスタの一つに入力された割
込信号については、該第１書込／読出制御部を介するこ
となく、当該レジスタから該制御プログラム実行部へ直
接的に送出されることを特徴とする、請求項１０記載の
制御プログラム開発支援装置。

【０１５７】（付記１２） 該複数のレジスタに保持さ
れているデータを表示しうるデータ表示部をそなえたこ
とを特徴とする、付記１０記載の制御プログラム開発支
援装置。 （付記１３） 該複数のレジスタの中から選択した、少
なくとも一つのレジスタに保持されているデータを該デ
ータ表示部に表示させる選択部をそなえたことを特徴と
する、付記１２記載の制御プログラム開発支援装置。

【０１５８】（付記１４） 該データ表示部が、該複数
のレジスタのうちの特定のものに直接的に接続され、該
特定のレジスタに保持されているデータを表示すること
を特徴とする、付記１２記載の制御プログラム開発支援
装置。 （付記１５） 該複数のレジスタのうちの少なくとも一
つに所望のデータを強制的に設定・格納するためのデー
タ入力部をそなえたことを特徴とする、付記１０記載の
制御プログラム開発支援装置。

【０１５９】（付記１６） 該データ入力部が、該複数
のレジスタのうちの特定のものに直接的に接続され、該
特定のレジスタに前記所望のデータを設定することを特
徴とする、付記１５記載の制御プログラム開発支援装
置。 （付記１７） 該複数のレジスタのうちの少なくとも一
つから読み出されたデータにノイズを重畳するノイズ重
畳部をそなえたことを特徴とする、付記１０記載の制御
プログラム開発支援装置。

【０１６０】

【発明の効果】以上詳述したように、本発明の制御プロ
グラム開発支援装置によれば、以下のような効果ないし
利点を得ることができる。 （１）制御プログラム実行部での演算処理を遅らせてシ
ミュレーション部でのモデル演算処理（シミュレーショ
ン）と同期を取ることにより、機構の特性（サーボ特
性）を変化させずにスローモーション的に且つ時間厳密
性を保ったまま、精密なシミュレーションが行なわれ
る。従って、実際のメカを用いることなく、比較的小型
で応答の速い製品についての制御プログラムの開発・デ
バッグ（検証）を行なうことができる（請求項１，
２）。

【０１６１】（２）モデルパラメータを変更するだけで
容易に任意の特性をもったモデルを作成して制御プログ
ラムによって制御させることができる。従って、制御プ
ログラムが、大量に生産される製品のバラツキにどの程
度まで対応できるかの検証、つまり制御プログラムの品
質検証を確実に行なうことができる（請求項１，２）。

【０１６２】（３）仮想的なモデルを用いてシミュレー
ションを行なうことにより、ステップデバッグなどの機
能を使用することが可能になり、制御プログラム開発を
より容易に行なえるほか、新しいアクチュエータやセン
サを用いた新規の制御手法も簡単に検証することが可能
になる（請求項１，２）。 （４）オペレータ等は、同期設定手段（ＧＵＩ機能）を
用いて、シミュレーション部の動作と制御プログラム実
行部の動作との同期設定を容易かつ任意に行なうことが
できる。

【０１６３】（５）マルチレート制御手段を用いて、一
制御周期中に制御量が変化するマルチレート制御がシミ
ュレートされるので、サーボロジックがマルチレート制
御を実現していた場合に確実に対応することができる
（請求項３）。その際、オペレータ等は、マルチレート
設定手段（ＧＵＩ機能）を用いて、そのマルチレート制
御を容易かつ任意に定義・設定することができる。

【０１６４】（６）シミュレーション部によるシミュレ
ーション結果に応じて、制御プログラム実行部での制御
ルーチンへ移行することができるので、タイマによるフ
ェイルセーフ機能の確認や、単位時間当たりの変化量
（速度，回転数等）を測定する処理への対応など、各種
機能が実現され、制御プログラムの開発・デバッグ（検
証）を確実に支援することができる（請求項４）。

【０１６５】（７）モデルの構成部分の動作シミュレー
ションを、複数のプロセッサで並列的に実行することが
できるので、シミュレーション処理を大幅に高速化する
ことができる（請求項５）。 （８）中継部を、複数のレジスタ，第１書込／読出制御
部および第２書込／読出制御部によって構成すること
で、制御プログラム実行部からの制御量やシミュレーシ
ョン部からの状態量を、レジスタにおいて一時的に保持
してから、シミュレーション部や制御プログラム実行部
に確実に中継することができる。

【０１６６】（９）制御プログラム実行部側では第１書
込／読出制御部による読出制御を行なうことなく割込信
号を得ることができるので、ハードウェア割り込みを利
用した同期処理を行なうことが可能になり、制御プログ
ラム実行部は、その割込信号に応じて、制御量の算出動
作を直ちに且つ確実に開始することができる。 （１０）制御プログラム実行部とシミュレーション部と
の間で通信中のデータを表示するデータ表示部により、
オペレータ等はそのデータを参照・確認することができ
るので、制御プログラムの開発・デバッグ（検証）を確
実に支援することができる。

【０１６７】（１１）オペレータ等は、任意のデータ
を、データ入力部からレジスタに書き込むことによって
制御プログラム実行部やシミュレーション部へ直接的に
入力することができるので、そのデータに応じた制御プ
ログラムの挙動やモデルの動作状態を確認することが可
能になり、制御プログラムの開発・デバッグ（検証）を
確実に支援することができる。

【０１６８】（１２）オペレータ等は、ノイズをノイズ
重畳部によってデータに重畳することができるので、そ
のノイズに応じた制御プログラムの挙動やモデルの動作
状態を確認することが可能になり、制御プログラムの開
発・デバッグ（検証）を確実に支援することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態としての制御プログラム開
発支援装置の構成を従来システムの構成と比較して示す
もので、（ａ）は従来システムの構成を示すブロック
図、（ｂ）は本実施形態の構成を示すブロック図であ
る。

【図２】本実施形態での同期処理手順（シミュレーショ
ン制御部の動作）を説明するためのフローチャートであ
る。

【図３】本実施形態での同期処理手順（シミュレーショ
ン制御部の動作）を説明するためのタイムチャートであ
る。

【図４】本実施形態のシミュレータでのシミュレーショ
ン原理を説明するためのフローチャートである。

【図５】本実施形態で同期設定を行なうためのモデル記
述レベル（ディスプレイでの表示状態）を示す図であ
る。

【図６】図５に示すモデル記述レベルで記述・設定され
た同期ブロックの動作を説明するためのフローチャート
である。

【図７】本実施形態の装置において、割り込み間隔に応
じ速度を計測する手法について説明するための図であ
る。

【図８】本実施形態で入出力の同期設定を行なうための
モデル記述レベル（ディスプレイでの表示状態）を示す
図である。

【図９】図８に示すモデル記述レベルで記述・設定され
た同期ブロックの動作を説明するためのフローチャート
である。

【図１０】図８に示すモデル記述レベルで記述・設定さ
れた同期ブロックの動作を説明するためのタイムチャー
トである。

【図１１】本実施形態でのマルチレート制御について説
明するための図である。

【図１２】本実施形態でマルチレート設定を行なうため
のモデル記述レベル（ディスプレイでの表示状態）を示
す図である。

【図１３】本実施形態でのマルチレート制御に先立つ初
期設定手順を説明するためのフローチャートである。

【図１４】本実施形態でのマルチレート制御手順（図１
２に示すモデル記述レベルで設定されたマルチレートブ
ロックの動作）を説明するためのフローチャートであ
る。

【図１５】本実施形態でのシミュレーションの並列処理
を説明するための図である。

【図１６】本実施形態の中継回路の構成および割込信号
の取扱を説明するためのブロック図である。

【図１７】任意のレジスタの内容を表示する機能をそな
えた中継回路の構成を示すブロック図である。

【図１８】特定のレジスタの内容を表示する機能をそな
えた中継回路の構成を示すブロック図である。

【図１９】特定のレジスタにデータを設定する機能をそ
なえた中継回路の構成を示すブロック図である。

【図２０】レジスタからのデータにノイズを重畳する機
能をそなえた中継回路の構成を示すブロック図である。

【符号の説明】

１ 制御プログラム開発支援装置 １０ 制御回路（制御プログラム実行部，ファームウェ
ア実行用プロセッサ，制御ファームウェア） １１ 制御用ＬＳＩ １２，１２ａ，１２ｂ，１２ｃ ＭＣＵ（プロセッサ） １３ メモリ ２０ モデル実行環境（シミュレーション部，モデル演
算用プロセッサ，シミュレータ） ２１ 仮想メカモデル ２２ シミュレーション制御部（同期処理部） ３０ 中継回路（中継部） ３１ 共有メモリ（バッファ，レジスタ） ３１ａ レジスタ ３２ セレクタ（第１書込／読出制御部） ３３ セレクタ（第２書込／読出制御部） ３４ レジスタ選択スイッチ（選択部） ３５ セレクタ（選択部） ３６，３６ａ データ表示用セグメント（データ表示
部） ３７ スイッチ（データ入力部） ３８ａ，３８ｂ 加算器（ノイズ重畳部） ３９ スイッチ ４０ 状態表示記録部（データ表示部） ５０ ディスク ５０ａ サーボマーク ５１ ヘッド ６１ Ｆ／Ｗアドレスバス ６２ Ｆ／Ｗデータバス ７１ シミュレータアドレスバス ７２ シミュレータデータバス １００ メカ １１０ アクチュエータ １２０ センサ ２００ 制御回路 ２１０ 制御用ＬＳＩ ２１１ ＣＰＵ ２１２ メモリ ２１３ サーボロジック ２１４ センサロジック ２２０ ドライバ ２３０ 検出回路 ３００ 状態表示部 Ｂ２，Ｂ２′ 同期ブロック（同期処理部，シミュレー
ション制御部） Ｂ５ 制御対象モデル Ｂ６ マルチレートブロック（マルチレート制御手段）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 機構の動作を制御する制御プログラムを
   実行し、該機構に対する制御量を所定の制御周期で算出
   して出力する制御プログラム実行部と、 該機構を仮想的なモデルとして内部に構築され、該モデ
   ルを用い、前記所定制御周期よりも短く設定された所定
   のシミュレーション周期で、前記所定の制御周期に対応
   する時間に亘って該機構の動作をシミュレートすること
   により、該機構の状態量を算出して出力するシミュレー
   ション部と、 該制御プログラム実行部から該シミュレーション部への
   前記制御量、および、該シミュレーション部から該制御
   プログラム実行部への前記状態量を一時的に保持し中継
   する中継部と、 該シミュレーション部からの前記状態量が該中継部に保
   持されると、該シミュレーション部を、該制御プログラ
   ム実行部からの応答待ち状態へ移行させるとともに、該
   制御プログラム実行部による、前記状態量に応じた制御
   量の算出動作を開始させる一方、該制御プログラム実行
   部からの前記制御量が該中継部に保持されると、該制御
   プログラム実行部を、該シミュレーション部からの応答
   待ち状態へ移行させるとともに、該シミュレーション部
   による、前記制御量に応じたシミュレーション動作を開
   始させるシミュレーション制御部とをそなえたことを特
   徴とする、制御プログラム開発支援装置。
2. 【請求項２】 サーボ機構の動作を制御する制御プログ
   ラムを実行し、該サーボ機構に対する制御量を所定の制
   御周期で算出して出力する制御プログラム実行部と、 該サーボ機構を仮想的なモデルとして内部に構築され、
   該モデルを用いて該サーボ機構の動作を動力学的に解析
   しながら、前記所定制御周期よりも短く設定された所定
   のシミュレーション周期で、前記所定の制御周期に対応
   する時間に亘って該サーボ機構の動作をシミュレートす
   ることにより、該サーボ機構の状態量を算出して出力す
   るシミュレーション部と、 該制御プログラム実行部から該シミュレーション部への
   前記制御量、および、該シミュレーション部から該制御
   プログラム実行部への前記状態量を一時的に保持し中継
   する中継部と、 該シミュレーション部からの前記状態量が該中継部に保
   持されると、該シミュレーション部を、該制御プログラ
   ム実行部からの応答待ち状態へ移行させるとともに、該
   制御プログラム実行部による、前記状態量に応じた制御
   量の算出動作を開始させる一方、該制御プログラム実行
   部からの前記制御量が該中継部に保持されると、該制御
   プログラム実行部を、該シミュレーション部からの応答
   待ち状態へ移行させるとともに、該シミュレーション部
   による、前記制御量に応じたシミュレーション動作を開
   始させるシミュレーション制御部とをそなえたことを特
   徴とする、制御プログラム開発支援装置。
3. 【請求項３】 該制御プログラム実行部が、一制御周期
   中において異なるタイミングで該シミュレーション部に
   入力されるべき複数の制御量を出力するものであり、 前記複数の制御量をそれぞれ所定のタイミングで該シミ
   ュレーション部に入力するように制御量の入力制御を行
   なうマルチレート制御手段をそなえたことを特徴とす
   る、請求項２記載の制御プログラム開発支援装置。
4. 【請求項４】 該シミュレーション制御部が、該シミュ
   レーション部によるシミュレーション結果に基づいて、
   該制御プログラム実行部による前記制御量の算出動作の
   開始タイミングを決定することを特徴とする、請求項２
   記載の制御プログラム開発支援装置。
5. 【請求項５】 該モデルが、その動作のシミュレーショ
   ンを個別に実行することが可能な複数の部分から構成さ
   れるものであり、 該シミュレーション部が、前記複数の部分それぞれの動
   作を並列的にシミュレートする複数のプロセッサをそな
   えて構成されていることを特徴とする、請求項２記載の
   制御プログラム開発支援装置。