JP2008282237A

JP2008282237A - インターフェイスボード、シミュレータ、同期方法、同期プログラム

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Publication number: JP2008282237A
Application number: JP2007126314A
Authority: JP
Inventors: Toshiyuki Ono; 利行大野; Akira Ishizuka; 晃石塚; Shiyougo Ishii; 正悟石井
Original assignee: Toshiba Corp; Toshiba Solutions Corp
Current assignee: Toshiba Corp; Toshiba Digital Solutions Corp
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-20
Anticipated expiration: 2027-05-11
Also published as: US20080281576A1; CN101303673A; JP4843554B2; CN101303673B

Abstract

【課題】ＣＰＵを搭載したＣＰＵボードの処理と、その他の周辺ハードウェアを計算機上でモデル化された周辺ハードウェアモデルの処理との同期をとるインターフェイスボードを提供する。
【解決手段】少なくともＣＰＵを備えたＣＰＵボードと、少なくとも一つの周辺ハードウェアの動作を周辺ハードウェアモデルとして実行する周辺ハードウェアシミュレータとを接続するインターフェイスボードであって、前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示部と、前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示部にて待機されたＣＰＵの待機を解除する解除部とを備えた。
【選択図】図２

Description

本発明は、ＣＰＵを備えたＣＰＵボードの処理と周辺ハードウェアの動作をシミュレートする周辺ハードウェアモデルの処理とを同期させるインターフェイスボード、同期方法、同期プログラムおよび上述の構成とするシミュレータに関する。

製品化するターゲット製品の動作を検証する場合、ターゲット製品そのままの構成を製造し検証することが望ましいが、製造費、製造工数の都合でターゲット製品の一部をハードウェア構成とし、その他をソフトウェアとする構成としたシミュレータで動作検証が行われる場合が多い。このようなシミュレータの構成である場合、ハードウェアとソフトウェアとの時間軸を合致させるため同期をとり、動作検証をする必要がある。

なお、本発明の関連ある従来技術として、マイクロコンピュータを使用する電子機器のプログラムおよびハードウェアをシミュレーション装置上で一体的に検証するシステムシミュレータにおいて、前記プログラムに基づいて前記ハードウェアをソフトウェアで検証するハードウェアシミュレータと、前記ハードウェアに係わる前記プログラム命令を前記ハードウェアと等価的にソフトウェアで処理する仮想モデルシミュレータと、前記ハードウェアシミュレータまたは前記仮想モデルシミュレータの出力を適時に利用しながら前記プログラムをソフトウェアで検証するＣＰＵモデルシミュレータとを具備することを特徴とするシステムシミュレータが知られている（例えば特許文献１）。
特開２０００−３５８９８号公報

しかしながら、ＣＰＵをＣＰＵボードとしてハードウェア化され、他方周辺ハードウェアをモデル化（ソフトウェア化）された構成のシミュレータにおいては、ＣＰＵボードの処理と周辺ハードウェアモデルの処理との同期をとる有効な方法は存在しない。

また、特許文献１におけるシステムシミュレータは、シミュレーション装置上で全てソフトウェアとして実装されるものである。よって、ハードウェアの処理とモデル化（ソフトウェア化）された装置の処理との同期に関しては、何ら開示も示唆もされていない。

本発明は上述した課題を解決するためになされたものであり、ＣＰＵを搭載したＣＰＵボードの処理と、その他の周辺ハードウェアを計算機上でモデル化された周辺ハードウェアモデルの処理との同期をとるインターフェイスボード、同期方法、同期プログラムを提供し、さらにＣＰＵボード、周辺ハードウェアモデルを実行する周辺ハードウェアシミュレータおよび上述のインターフェイスボードにて構成されるシミュレータを提供することを目的とする。

上述した課題を解決するため、本発明は、少なくともＣＰＵを備えたＣＰＵボードと、少なくとも一つの周辺ハードウェアの動作を周辺ハードウェアモデルとして実行する周辺ハードウェアシミュレータとを接続するインターフェイスボードであって、前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示部と、前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示部にて待機されたＣＰＵの待機を解除する解除部とを備えるものである。

また、上述した課題を解決するため、本発明は、上述に記載のインターフェイスボードにおいて、更に前記ＣＰＵボードおよび前記周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリを備え、前記待機指示部は、前記デュアルポートメモリの所定の領域にアクセスされることで前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とするものである。

また、上述した課題を解決するため、本発明は、上述に記載のインターフェイスボードにおいて、該インターフェイスボードは、前記周辺ハードウェアシミュレータとＰＣＩバス接続することを特徴とするものである。

さらに、上述した課題を解決するため、本発明は、少なくともＣＰＵを備えたＣＰＵボードと、少なくとも一つの周辺ハードウェアの動作を周辺ハードウェアモデルとして実行する周辺ハードウェアシミュレータと、前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示部と、前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示部にて待機されたＣＰＵの待機を解除する解除部とを備えるシミュレータである。

また、上述した課題を解決するため、本発明は、上述に記載のシミュレータにおいて、更に前記ＣＰＵボードおよび前記周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリを備え、前記待機指示部は、前記デュアルポートメモリの所定の領域にアクセスされることで前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とするものである。

また、上述した課題を解決するため、本発明は、上述に記載のシミュレータにおいて、前記待機指示部および前記解除部は、前記周辺ハードウェアシミュレータとＰＣＩバス接続することを特徴とするものである。

さらに、上述した課題を解決するため、本発明は、ＣＰＵと、周辺ハードウェアをソフトウェアでモデル化した少なくとも一つの周辺ハードウェアモデルとを同期させる同期方法であって、前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示ステップと、前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示ステップにて待機されたＣＰＵの待機を解除する解除ステップとを実行するものである。

また、上述した課題を解決するため、本発明は、上述に記載の同期方法において、前記待機指示ステップは、前記ＣＰＵを備えたＣＰＵボードおよび前記周辺ハードウェアモデルを実行する周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリの所定の領域にアクセスされることで、前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とするものである。

また、上述した課題を解決するため、本発明は、上述に記載の同期方法において、前記待機指示ステップおよび前記解除ステップは、前記ＣＰＵを備えたＣＰＵボードと前記周辺ハードウェアモデルを実行する周辺ハードウェアシミュレータとを接続するインターフェイスボードにて実行され、該インターフェイスボードは前記周辺ハードウェアシミュレータにＰＣＩバス接続することを特徴とするものである。

さらに、上述した課題を解決するため、本発明は、ＣＰＵと、周辺ハードウェアをソフトウェアでモデル化した少なくとも一つの周辺ハードウェアモデルとの同期処理を、コンピュータに実行させる同期プログラムであって、前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示ステップと、前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示ステップにて待機されたＣＰＵの待機を解除する解除ステップとをコンピュータに実行させるものである。

本発明によれば、ＣＰＵボードの処理と、周辺ハードウェアモデルの処理との同期をとることが可能となる。

以下、本発明の実施の形態について図面を参照しつつ説明する。また、本実施の形態では、無圧縮の画像データに対しＪＰＥＧ圧縮を行う装置を想定したシミュレータとして説明する。

まず、本実施の形態におけるシミュレータの構成図を図１に示す。

シミュレータ５は、ＣＰＵボード１０、インターフェイスボードとしてＰＣＩボード１、周辺ハードウェアの動作をシミュレートする周辺ハードウェアシミュレータとしてＰＣ３０（ＰＣ：Personal Computer）とを備える。

ＣＰＵボード１０は、プリント基板上に少なくともＣＰＵを備えたボードである。本実施の形態におけるＣＰＵボードは、可能な限り最小限の機器構成として、ＣＰＵ１０１、メモリ１０２（ＲＡＭ、ＲＯＭ）、割り込み要求信号を発生させる割り込みコントローラ１０３、時間管理を行うタイマーコントローラ１０４、位相同期回路であるＰＬＬ、およびリセット回路であるＲＳＥＴを備える。

ＰＣＩボード１は、ＣＰＵボード１０とＰＣ３０とを接続するため、かつＣＰＵボードとＰＣ３０との中間バッファとなるためのインターフェイスボードである。またＰＣＩボード１は、ＣＰＵボード１０からもＰＣ３０からもアクセスできるデュアルポートメモリ２０を備える。またデュアルポートメモリ２０の内部構成は、レジスタ２０１、制御部２０２、ＤＭＡＣ２０３（ＤＭＡＣ：Direct Memory Access Controller）、送受信バッファ２０４となっている。尚、ＰＣＩボード１は、ＣＰＵボード１とバス接続にて接続し、ＰＣ３０とＰＣＩ接続するものとする。

ＰＣ３０は、ＪＰＥＧ圧縮を実施する装置をソフトウェアとしてモデル化された周辺ハードウェアモデル３０１（図１ではＨ／Ｗモデルと表記）、周辺ハードウェアモデル３０１を制御するためのドライバ３０２、および環境設定ファイル３０３を備え、これらを１つのセットとして周辺ハードウェアとして実行する（図１では、周辺Ｈ／ＷＡ、周辺Ｈ／ＷＢ、・・・と表記）。

また、本実施の形態におけるレジスタ２０１には、割り込みイベント発生レジスタ、および割込み／ＷＡＩＴイベント発生レジスタの２つのレジスタを設定する。次に、これらのレジスタにアクセスされた場合の動作について説明する。

レジスタ２０１の割り込みイベント発生レジスタとして設定されたアドレス範囲にアクセスされることで、ＰＣＩボード１は周辺ハードウェアモデル３０１へ割込みを通知する。また、割り込みイベント発生レジスタのアドレス範囲に設定される値の初期値は０とし、０の時は割込み無しとする。

レジスタ２０１の割込み／ＷＡＩＴイベント発生レジスタとして設定されたアドレス範囲にアクセスされることで、ＰＣＩボード１は周辺ハードウェアモデル３０１へ割込みを通知する。同時に、周辺ハードウェアモデル３０１からの待機解除の指示があるまで、ＣＰＵ１０１は待機（ＷＡＩＴ）される。また、割込み／ＷＡＩＴイベント発生レジスタのアドレス範囲に設定される値の初期値は０とし、０の時は割込みおよびＷＡＩＴ無しとする。

次に、ＰＣＩボード１の機能ブロック図を図２に示す。

ＰＣＩボード１には、ＣＰＵボード１０からの割り込み通知を受けることで、ＰＣ３０の周辺ハードウェアモデル３０１に対する割り込み通知をするとともに、ＣＰＵボード１０上のＣＰＵ１０１を待機させる待機指示部２と、割り込み通知を受けた周辺ハードウェアモデル３０１からの待機解除の指示を受けることで、待機指示部２にて待機されたＣＰＵ１０１の待機を解除する解除部３とを備える。

尚、待機指示部２および解除部３は、レジスタ２０１の所定のレジスタに外部からアクセスされることで機能する。

次に、ＪＰＥＧ圧縮処理を実施するためのレジスタ２０１の機能の割り振りを図３の「レジスタの機能割り振り」に示す。

プロファイルデータ用レジスタ、転送元アドレスレジスタ、および転送先アドレスレジスタは、ＣＰＵボード１０から周辺ハードウェアモデル３０１へ送信されるＪＰＥＧ圧縮処理を行うための情報が格納される。尚、本実施の形態ではプロファイルデータ用レジスタにＪＰＥＧ圧縮率等の設定情報が格納され、転送元アドレスレジスタは無圧縮の画像データ（処理前の画像データ）のアドレスを示し、転送先アドレスレジスタはＪＰＥＧ圧縮処理後の画像データのアドレスを示す。

コントロールレジスタは、変換スタート等のＪＰＥＧ圧縮処理を制御するためのレジスタである。また、動作ステータスレジスタは、動作中や変換エラー等の周辺ハードウェアモデル３０１の処理状態を格納するためのレジスタである。

本実施の形態においては、図３の「レジスタの機能割り振り」に示すように、プロファイルデータ用レジスタのアドレス範囲は１００番地から１０３番地、転送元アドレスレジスタのアドレス範囲は１０４番地から１０７番地とする。また転送先アドレスレジスタのアドレス範囲は１０８番地から１０Ｂ番地とし、コントロールレジスタのアドレス範囲は１０Ｃ番地から１０Ｆ番地、動作ステータスレジスタのアドレス範囲は１１０番地から１１３番地とする。

また、図３の「レジスタの対応関係」に示すように、割り込みイベント発生レジスタを１０Ｃ番地から１０Ｆ番地に割り当て、割込み／ＷＡＩＴイベント発生レジスタを１１０番地から１１３番地に割り当てる。このように設定することで、コントロールレジスタ（開始アドレスは１０Ｃ番地）がアクセスされると周辺ハードウェアモデル３０１に対し割り込みイベントが発生し、動作ステータスレジスタ（開始アドレスは１１０番地）がアクセスされると、周辺ハードウェアモデル３０１に対し割り込みイベントが発生するとともにＣＰＵ１０１に対しＷＡＩＴイベントが発生する。

次に、本実施の形態におけるＪＰＥＧ圧縮処理を図４を参照しつつ説明する。

まず、初期設定としてＰＣＩボード１は環境設定ファイル３０３の情報を制御部２０２に予め取り込む（ステップＳ１）。尚、環境設定ファイル３０３には、上述の図３に示した情報が格納されており、制御部２０２はこの情報に基づきデュアルポートメモリを設定し、制御する。

ＣＰＵボード１０は、プロファイルデータ、転送元アドレス、および転送先アドレスをレジスタ２０１のプロファイルデータ用レジスタ、転送元アドレスレジスタ、および転送先アドレスレジスタにセットする（ステップＳ２）。尚、本実施の形態においては、プロファイルデータ、転送元アドレス、および転送先アドレスはメモリ１０２に格納されているものとするが、環境設定ファイル３０３にて定義されてもよい。

ＣＰＵ１０１が周辺ハードウェアモデル３０１にＪＰＥＧ変換を開始させるため、ＪＰＥＧ変換開始用の値をレジスタ２０１のコントロールレジスタにセットする（ステップＳ３）。

ＣＰＵ１０１から割り込みイベント発生レジスタとして割り振られたコントロールレジスタへのアクセスがあったため、ＰＣＩボード１はドライバ３０２を介して周辺ハードウェアモデル３０１に対し割り込み通知を発生する（ステップＳ４）。

割り込み通知を受けた周辺ハードウェアモデル３０１は、レジスタ２０１のコントロールレジスタに設定された内容を確認し、ＪＰＥＧ変換開始用の値であれば、プロファイルデータ、転送元アドレス、および転送先アドレスをそれぞれレジスタ２０１のプロファイルデータ用レジスタ、転送元アドレスレジスタ、および転送先アドレスレジスタから読み出す（ステップＳ５）。

その後、周辺ハードウェアモデル３０１は、ＰＣＩボード１のＤＭＡＣ２０３に対しＤＭＡ（ＤＭＡ：Direct Memory Access）を要求する。ＤＭＡの要求を受けたＤＭＡＣ２０３は、無圧縮の画像データをＣＰＵボード１０のメモリ１０２からＰＣＩボード１の送受信バッファを経由することで、周辺ハードウェアモデル３０１が処理を行うＰＣ３０上のメモリへと展開する。

周辺ハードウェアモデル３０１は圧縮演算を開始するとともに、レジスタ２０１の動作ステータスレジスタに対し予め割り当てられた値をセットする（ステップＳ６）。

動作ステータスレジスタには、周辺ハードウェアモデル３０１の処理内容（動作中や変換エラー等）の値と、周辺ハードウェアモデル３０１とＣＰＵ１０１とで同期が必要な処理であるか否かを定めたフラグがセットされる。ここでは同期が必要な処理が行われているものとして、ステップＳ６では同期必要フラグがセットされたものとする。

ＣＰＵ１０１は動作ステータスを読み出すため、レジスタ２０１の動作ステータスレジスタにアクセスする（ステップＳ７）。

割込み／ＷＡＩＴイベント発生レジスタに対応したレジスタ（動作ステータスレジスタ）へのアクセスがあり、且つ同期必要フラグがセットされているため、ＰＣＩボード１は、ドライバ３０２を介して周辺ハードウェアモデル３０１に対し割り込み通知をし、それと同時にＣＰＵ１０１を待機（ＷＡＩＴ）させる（ステップＳ８）。

その後ＣＰＵ１０１と同期をとる必要のある処理が終了した場合、周辺ハードウェアモデル３０１は処理内容の値および同期不要フラグを動作ステ−タスレジスタにセットし、更にＷＡＩＴ解除コマンドを発行する（ステップＳ９）。

ＷＡＩＴ解除コマンドを受けたＰＣＩボード１は、更にＣＰＵ１０１に対しＷＡＩＴの解除を行う（ステップＳ１０）。ＣＰＵ１０１はＷＡＩＴを解除し、周辺ハードウェアモデル３０１が動作ステ−タスレジスタにセットした処理内容の値を読み出す。ここで、動作ステ−タスレジスタには同期不要フラグがセットされているため、ＣＰＵ１０１は待機（ＷＡＩＴ）しない。

尚、ＰＣＩボード１からＣＰＵ１０１へのＷＡＩＴ解除は、レジスタ２０１に別途ＷＡＩＴ解除用レジスタを予め設け、周辺ハードウェアモデル３０１の発行したＷＡＩＴ解除コマンドによってＷＡＩＴ解除用レジスタがアクセスされ、それをＣＰＵ１０１が検知することで行われてもよい。

周辺ハードウェアモデル３０１は、ＪＰＥＧ圧縮演算が完了すると、上述の転送先アドレスを読み出し、ＰＣＩボード１のＤＭＡＣ２０３に対しＤＭＡを要求する。ＤＭＡの要求を受けたＤＭＡＣ２０３は、ＪＰＥＧ圧縮画像データを周辺ハードウェアモデル３０１が処理を行ったＰＣ３０上のメモリからＰＣＩボード１の送受信バッファを経由することで、ＣＰＵボード１０のメモリ１０２へと展開する。

周辺ハードウェアモデル３０１は、レジスタ２０１の動作ステ−タスレジスタに処理内容として正常完了の値をセットし、同期不要フラグをセットするとともに、割込み要求コマンドをＣＰＵ１０１に発行する（ステップＳ１１）。割込み要求を受けたＣＰＵ１０１は、動作ステ−タスレジスタにセットされた処理内容の値を読み出し、周辺ハードウェアモデル３０１の処理が正常完了したことを確認する。

尚、デュアルポートメモリ２０のエリアがＰＣ３０上で動作する周辺ハードウェア毎（周辺Ｈ／ＷＡ、周辺Ｈ／ＷＢ、・・・）に対応するよう分割され、分割されたエリアごとにＣＰＵ１０１に対するＷＡＩＴおよび対応した周辺ハードウェアモデルに対する割込み通知が発生される構成にしてもよい。このような構成にすることで、複数の周辺ハードウェアとＣＰＵ１０１との同期をとることが可能であり、よって複数の周辺ハードウェアを含んだターゲット製品を総合的に検証することができる。

また、本実施の形態においては、動作ステータスレジスタのアドレス範囲と割込み／ＷＡＩＴイベント発生レジスタのアドレス範囲とを同一にし、同期必要フラグ、同期不要フラグにてＣＰＵ１０１に対するＷＡＩＴの制御を行っているが、動作ステータスレジスタのアドレス範囲を割込み／ＷＡＩＴイベント発生レジスタのアドレス範囲より広く割り振り、同期が不要な場合は割込み／ＷＡＩＴイベント発生レジスタのアドレス範囲外且つ動作ステータスレジスタのアドレス範囲内のエリアにアクセスさせてもよい。

本実施の形態によって、時間軸のあった（実動作に近い）検証が可能となる。また、本実施の形態のＰＣＩボードは、同期が必要な処理中にはＣＰＵを待機させるため、ＣＰＵと周辺ハードウェアモデルとを同期させることができる。

更に本実施の形態において、同期プログラムは上述したインターフェイスボードの内部に予めインストールされているものとして記載したが、本発明における同期プログラムは記憶媒体に記憶されたものも含まれる。ここで記憶媒体とは、磁気テープ、磁気ディスク（フロッピーディスク、ハードディスクドライブ等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤディスク等）、光磁気ディスク（ＭＯ等）、フラッシュメモリ等、装置に対し脱着可能な媒体や、さらにネットワークを介することで伝送可能な媒体等、上述した装置におけるコンピュータで読み取りや実行が可能な全ての媒体をいう。

本発明の実施の形態における、シミュレータの構成図を示す図である。本発明の実施の形態における、ＰＣＩボードの機能ブロックを示す図である。本発明の実施の形態における、レジスタの機能割り振りおよび対応関係を示す図である。本発明の実施の形態における、処理シーケンスを示す図である。

符号の説明

１ＰＣＩボード、２待機指示部、３解除部、５シミュレータ、１０ＣＰＵボード、２０デュアルポートメモリ、３０ＰＣ、１０１ＣＰＵ、１０２メモリ、１０３割り込みコントローラ、１０４タイマーコントローラ、２０１レジスタ、２０２制御部、２０３ＤＭＡＣ、２０４送受信バッファ、３０１周辺ハードウェアモデル、３０２ドライバ、３０３環境設定ファイル。

Claims

少なくともＣＰＵを備えたＣＰＵボードと、少なくとも一つの周辺ハードウェアの動作を周辺ハードウェアモデルとして実行する周辺ハードウェアシミュレータとを接続するインターフェイスボードであって、
前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示部と、
前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示部にて待機されたＣＰＵの待機を解除する解除部と、
を備えるインターフェイスボード。
請求項１に記載のインターフェイスボードにおいて、
更に前記ＣＰＵボードおよび前記周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリを備え、
前記待機指示部は、前記デュアルポートメモリの所定の領域にアクセスされることで前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とするインターフェイスボード。
請求項１または請求項２に記載のインターフェイスボードにおいて、
該インターフェイスボードは、前記周辺ハードウェアシミュレータとＰＣＩバス接続することを特徴とするインターフェイスボード。
少なくともＣＰＵを備えたＣＰＵボードと、
少なくとも一つの周辺ハードウェアの動作を周辺ハードウェアモデルとして実行する周辺ハードウェアシミュレータと、
前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示部と、
前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示部にて待機されたＣＰＵの待機を解除する解除部と、
を備えるシミュレータ。
請求項４に記載のシミュレータにおいて、
更に前記ＣＰＵボードおよび前記周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリを備え、
前記待機指示部は、前記デュアルポートメモリの所定の領域にアクセスされることで前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とするシミュレータ。
請求項４または請求項５に記載のシミュレータにおいて、
前記待機指示部および前記解除部は、前記周辺ハードウェアシミュレータとＰＣＩバス接続することを特徴とするシミュレータ。
ＣＰＵと、周辺ハードウェアをソフトウェアでモデル化した少なくとも一つの周辺ハードウェアモデルとを同期させる同期方法であって、
前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示ステップと、
前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示ステップにて待機されたＣＰＵの待機を解除する解除ステップと、
を実行する同期方法。
請求項７に記載の同期方法において、
前記待機指示ステップは、前記ＣＰＵを備えたＣＰＵボードおよび前記周辺ハードウェアモデルを実行する周辺ハードウェアシミュレータからアクセスできるデュアルポートメモリの所定の領域にアクセスされることで、前記周辺ハードウェアモデルに割り込み通知をするとともに前記ＣＰＵを待機させることを特徴とする同期方法。
請求項７または請求項８に記載の同期方法において、
前記待機指示ステップおよび前記解除ステップは、前記ＣＰＵを備えたＣＰＵボードと前記周辺ハードウェアモデルを実行する周辺ハードウェアシミュレータとを接続するインターフェイスボードにて実行され、該インターフェイスボードは前記周辺ハードウェアシミュレータにＰＣＩバス接続することを特徴とする同期方法。
ＣＰＵと、周辺ハードウェアをソフトウェアでモデル化した少なくとも一つの周辺ハードウェアモデルとの同期処理を、コンピュータに実行させる同期プログラムであって、
前記ＣＰＵからの割り込み通知を受けることで、前記周辺ハードウェアモデルに割り込み通知をするとともに、前記ＣＰＵを待機させる待機指示ステップと、
前記割り込み通知を受けた周辺ハードウェアモデルからの待機解除の指示を受けることで、前記待機指示ステップにて待機されたＣＰＵの待機を解除する解除ステップと、
をコンピュータに実行させる同期プログラム。