JP7062142B2 - 情報処理装置、情報処理方法及び情報処理プログラム - Google Patents
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Description
本開示は、情報処理装置、情報処理方法及び情報処理プログラムに関する。
近年、情報処理装置に搭載する機能の多様化に伴い、複数の機能を複数のタスクで実現するマルチタスクを実行する構成がとられることがある。マルチタスク実行環境では、タスクが他のタスクが管理するメモリ領域に対し意図せずアクセスすることを防ぐためのメモリ保護機能が必要になる場合がある。
メモリ保護機能を実現する一般的な方法として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と独立したメモリ保護機能を有するハードウェア（以下、アクセス制御ハードウェア）を使用する方法がある。
アクセス制御ハードウェアの例としては、ＭＰＵ（Ｍｅｍｏｒｙ Ｐｒｏｔｅｃｔｉｏｎ Ｕｎｉｔ）又はＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）がある。
メモリ保護機能の具体例として、ＭＰＵを用いる場合には、タスク切り替えごとに、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）が個々のタスクごとに予め定義された、アクセスを許可するメモリ領域に関する情報（以下、ＨＷアクセス権情報という）をＭＰＵの制御レジスタに設定する。そして、ＭＰＵは、制御レジスタに設定されたＨＷアクセス権情報に基づき、各タスクのメモリアクセスがメモリアクセス違反を犯していないか監視する。
メモリ保護機能を実現する一般的な方法として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と独立したメモリ保護機能を有するハードウェア（以下、アクセス制御ハードウェア）を使用する方法がある。
アクセス制御ハードウェアの例としては、ＭＰＵ（Ｍｅｍｏｒｙ Ｐｒｏｔｅｃｔｉｏｎ Ｕｎｉｔ）又はＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）がある。
メモリ保護機能の具体例として、ＭＰＵを用いる場合には、タスク切り替えごとに、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）が個々のタスクごとに予め定義された、アクセスを許可するメモリ領域に関する情報（以下、ＨＷアクセス権情報という）をＭＰＵの制御レジスタに設定する。そして、ＭＰＵは、制御レジスタに設定されたＨＷアクセス権情報に基づき、各タスクのメモリアクセスがメモリアクセス違反を犯していないか監視する。
もしメモリアクセス違反が検出されれば、ＭＰＵは、ＯＳに対してメモリアクセス違反を通知し、ＯＳにアクセス違反要因を取り除いてアクセス違反前の状態へ復帰するためのメモリアクセス違反処理を実行させる。このように、ＭＰＵはメモリ領域へのアクセスを制御するアクセス制御を行うことで、メモリ保護機能を実現する。
以下では、このようなアクセス制御をアクセス制御ハードウェアで実現する方法を、ＨＷメモリ保護と呼ぶ。
例えば、特許文献１では、ＭＰＵ又はＭＭＵを用いたＨＷメモリ保護技術が開示されている。
以下では、このようなアクセス制御をアクセス制御ハードウェアで実現する方法を、ＨＷメモリ保護と呼ぶ。
例えば、特許文献１では、ＭＰＵ又はＭＭＵを用いたＨＷメモリ保護技術が開示されている。
アクセス制御ハードウェアを用いたＨＷメモリ保護では、アクセス制御が可能なメモリ領域のサイズである基準領域サイズの単位でしかアクセス制御が行えず、基準領域サイズ未満のメモリ領域へのアクセス制御が行えないという領域サイズ制約が存在する場合がある。
領域サイズ制約を受けないように、アクセス制御処理をＣＰＵ上で動作するＯＳ内で行う手法も提案されている。
以下では、このようなアクセス制御処理をＣＰＵで行う方法を、ＳＷメモリ保護と呼ぶ。
ＳＷメモリ保護では、領域サイズ制約を受けずにアクセス制御できる一方で、ＨＷメモリ保護と比較してＣＰＵ負荷が大きくなるという課題がある。
以下では、このようなアクセス制御処理をＣＰＵで行う方法を、ＳＷメモリ保護と呼ぶ。
ＳＷメモリ保護では、領域サイズ制約を受けずにアクセス制御できる一方で、ＨＷメモリ保護と比較してＣＰＵ負荷が大きくなるという課題がある。
本開示は、上記なような課題を解決することを主な目的の一つとしており、ＣＰＵ負荷を抑えつつ、領域サイズ制約を受けずにアクセス制御を実現することを目的とする。
本開示に係る情報処理装置は、
アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定するハードウェアであるアクセス制御ハードウェアと、
前記基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、前記アクセス制御ハードウェアに前記ハードウェア判定領域へのアクセスの許否を判定させるアクセス制御設定部と、
前記ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定するアクセス判定部とを有する。
アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定するハードウェアであるアクセス制御ハードウェアと、
前記基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、前記アクセス制御ハードウェアに前記ハードウェア判定領域へのアクセスの許否を判定させるアクセス制御設定部と、
前記ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定するアクセス判定部とを有する。
本開示によれば、ＣＰＵ負荷を抑えつつ、領域サイズ制約を受けずにアクセス制御を実現することができる。
以下、実施の形態について、図を用いて説明する。以下の実施の形態の説明及び図面において、同一の符号を付したものは、同一の部分又は相当する部分を示す。
実施の形態１．
＊＊＊構成の説明＊＊＊
図１は、本実施の形態に係る情報処理装置１のハードウェア構成例を示す図である。
情報処理装置１は、コンピュータである。情報処理装置１は、ハードウェアとして、プロセッサ１０、メモリ２０、補助記憶装置３０、通信インタフェース４０（通信Ｉ／Ｆ４０とも表記する）、及びアクセス制御ハードウェア５０を備え、信号線により互いに接続される。
＊＊＊構成の説明＊＊＊
図１は、本実施の形態に係る情報処理装置１のハードウェア構成例を示す図である。
情報処理装置１は、コンピュータである。情報処理装置１は、ハードウェアとして、プロセッサ１０、メモリ２０、補助記憶装置３０、通信インタフェース４０（通信Ｉ／Ｆ４０とも表記する）、及びアクセス制御ハードウェア５０を備え、信号線により互いに接続される。
プロセッサ１０は、プロセッシングを行うＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。プロセッサ１０は、具体例としては、ＣＰＵである。
メモリ２０は、データを一時的に記憶する揮発性メモリである。メモリ２０は、具体例としては、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。
補助記憶装置３０は、データを保管する不揮発性メモリである。補助記憶装置３０は、具体例としては、ハードディスクである。
また、補助記憶装置３０は、ＳＳＤ（登録商標、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＳＤ（登録商標、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード、ＣＦ（登録商標、ＣｏｍｐａｃｔＦｌａｓｈ）、ＮＡＮＤフラッシュ、フレキシブルディスク、光ディスク、コンパクトディスク、ブルーレイ（登録商標）ディスク、ＤＶＤ（登録商標、Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）といった可搬記録媒体であってもよい。
補助記憶装置３０は、後述するＨＷアクセス権情報及びアクセス判定情報を保管する。
また、補助記憶装置３０は、後述する通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを保管する。
補助記憶装置３０に記憶された通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムは、メモリ２０によりロードされる。また当該プログラムはプロセッサ１０に読み出され、実行される。
また、補助記憶装置３０は、ＳＳＤ（登録商標、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＳＤ（登録商標、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード、ＣＦ（登録商標、ＣｏｍｐａｃｔＦｌａｓｈ）、ＮＡＮＤフラッシュ、フレキシブルディスク、光ディスク、コンパクトディスク、ブルーレイ（登録商標）ディスク、ＤＶＤ（登録商標、Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）といった可搬記録媒体であってもよい。
補助記憶装置３０は、後述するＨＷアクセス権情報及びアクセス判定情報を保管する。
また、補助記憶装置３０は、後述する通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを保管する。
補助記憶装置３０に記憶された通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムは、メモリ２０によりロードされる。また当該プログラムはプロセッサ１０に読み出され、実行される。
また、補助記憶装置３０には、ＯＳも記憶されている。そして、ＯＳの少なくとも一部がプロセッサ１０により実行される。
プロセッサ１０は、ＯＳの少なくとも一部を実行しながら、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを実行する。
プロセッサ１０がＯＳを実行することで、タスク管理、メモリ管理、ファイル管理、通信制御等が行われる。
プロセッサ１０は、ＯＳの少なくとも一部を実行しながら、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを実行する。
プロセッサ１０がＯＳを実行することで、タスク管理、メモリ管理、ファイル管理、通信制御等が行われる。
また、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の処理の結果を示す情報、データ、信号値及び変数値の少なくともいずれかが、プロセッサ１０、メモリ２０、補助記憶装置３０内のレジスタ及びキャッシュメモリの少なくともいずれかに記憶される。
また、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムは、ハードディスク、ＳＳＤ（登録商標）、ＳＤ（登録商標）メモリカード、ＣＦ（登録商標）、ＮＡＮＤフラッシュ、フレキシブルディスク、光ディスク、コンパクトディスク、ブルーレイ（登録商標）ディスク、ＤＶＤ（登録商標）といった可搬記録媒体に格納されていてもよい。
そして、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを流通させてもよい。
そして、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の機能を実現するプログラムを流通させてもよい。
通信Ｉ／Ｆ４０は、信号線を介して接続先との情報の通信処理を実行する電子回路である。通信Ｉ／Ｆ４０は、具体例としては、Ｅｔｈｅｒｎｅｔ（登録商標）用の通信チップ又はＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）である。
アクセス制御ハードウェア５０は、ＨＷメモリ保護によるアクセス制御を実行する。
より具体的には、アクセス制御ハードウェア５０は、アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定する。また、アクセス制御ハードウェア５０は、アクセスの許否を判定した結果、アクセスが許可されないという判定である場合に、ＯＳにメモリアクセス違反を通知し、ＯＳにメモリアクセス違反処理を実行させる。
アクセス制御ハードウェア５０は、具体例としては、ＭＰＵである。
なお、本実施の形態では、アクセス制御ハードウェア５０の具体例としてＭＰＵを用いて説明を進める。
より具体的には、アクセス制御ハードウェア５０は、アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定する。また、アクセス制御ハードウェア５０は、アクセスの許否を判定した結果、アクセスが許可されないという判定である場合に、ＯＳにメモリアクセス違反を通知し、ＯＳにメモリアクセス違反処理を実行させる。
アクセス制御ハードウェア５０は、具体例としては、ＭＰＵである。
なお、本実施の形態では、アクセス制御ハードウェア５０の具体例としてＭＰＵを用いて説明を進める。
なお、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６の「部」を、「工程」又は「手順」又は「処理」に読み替えてもよい。
図２は、本実施の形態に係る情報処理装置１の機能構成を示す。
情報処理装置１は、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６を備える。
情報処理装置１は、通信タスク１１、一般タスク１２、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５、及びアクセス制御部１６を備える。
通信タスク１１は、通信Ｉ／Ｆ４０を介してパケットの送受信を行う。
一般タスク１２は、通信タスク１１が送受信するパケットのペイロード部分の少なくとも一部のデータを生成又は処理する。なお、一般タスク１２は、複数あってもよい。
アクセス制御設定部１３は、通信タスク１１又は一般タスク１２の実行スケジュールを確認し、通信タスク１１又は一般タスク１２のＨＷアクセス権情報を取得する。
なお、ＨＷアクセス権情報は、タスクごとに規定される情報である。また、ＨＷアクセス権情報は、周期的に実行されるタスクについては、タスクの実行周期ごとに規定されてもよい。
そして、ＨＷアクセス権情報は、少なくとも基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報が含まれる。また、ＨＷアクセス権情報は、ハードウェア判定領域情報に加えて、データのリード又はライトといったアクセス属性を含んでいてもよい。つまり、ＨＷアクセス権情報は、アクセス制御ハードウェア５０に、どのメモリ領域への、どのようなアクセス属性によるアクセスを許可させるかを規定した情報である。
そして、アクセス制御設定部１３は、ＨＷアクセス権情報をアクセス制御ハードウェア５０に設定して、アクセス制御ハードウェア５０にハードウェア判定領域へのアクセスの許否を判定させる。
また、アクセス制御設定部１３は、複数のタイミングについてタイミングごとにハードウェア判定領域情報を含むＨＷアクセス権情報をアクセス制御ハードウェア５０に設定してもよい。具体例としては、アクセス制御設定部１３は、タスクの切り替えのタイミングごとにハードウェア判定領域情報を含むＨＷアクセス権情報をアクセス制御ハードウェア５０に設定してもよい。そして、アクセス制御設定部１３は、タイミングごとにアクセス制御ハードウェア５０に、該当するハードウェア判定領域へのアクセスの許否を判定させてもよい。
アクセス制御設定部１３で行われる処理はアクセス制御設定処理に相当する。
なお、ＨＷアクセス権情報は、タスクごとに規定される情報である。また、ＨＷアクセス権情報は、周期的に実行されるタスクについては、タスクの実行周期ごとに規定されてもよい。
そして、ＨＷアクセス権情報は、少なくとも基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報が含まれる。また、ＨＷアクセス権情報は、ハードウェア判定領域情報に加えて、データのリード又はライトといったアクセス属性を含んでいてもよい。つまり、ＨＷアクセス権情報は、アクセス制御ハードウェア５０に、どのメモリ領域への、どのようなアクセス属性によるアクセスを許可させるかを規定した情報である。
そして、アクセス制御設定部１３は、ＨＷアクセス権情報をアクセス制御ハードウェア５０に設定して、アクセス制御ハードウェア５０にハードウェア判定領域へのアクセスの許否を判定させる。
また、アクセス制御設定部１３は、複数のタイミングについてタイミングごとにハードウェア判定領域情報を含むＨＷアクセス権情報をアクセス制御ハードウェア５０に設定してもよい。具体例としては、アクセス制御設定部１３は、タスクの切り替えのタイミングごとにハードウェア判定領域情報を含むＨＷアクセス権情報をアクセス制御ハードウェア５０に設定してもよい。そして、アクセス制御設定部１３は、タイミングごとにアクセス制御ハードウェア５０に、該当するハードウェア判定領域へのアクセスの許否を判定させてもよい。
アクセス制御設定部１３で行われる処理はアクセス制御設定処理に相当する。
タスク制御部１４は、アクセス制御設定部１３がＨＷアクセス権情報をアクセス制御ハードウェア５０に設定完了後、実行されるタスクの切り替えを行う。
アクセス判定部１５は、アクセス判定情報に基づき、ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定する。
なお、アクセス判定情報は、タスクごとに規定される情報である。また、アクセス判定情報は、周期的に実行されるタスクについては、タスクの実行周期ごとに規定されてもよい。
また、アクセス判定情報は、アクセス判定部１５が判定するソフトウェア判定領域として示すソフトウェア判定領域情報が含まれる。また、アクセス判定情報は、ソフトウェア判定領域情報に加えて、データのリード又はライトといったアクセス属性を含んでいてもよい。つまり、アクセス判定情報は、アクセス判定部１５に、どのメモリ領域への、どのようなアクセス属性によるアクセスを許可させるかを規定した情報である。
なお、本実施の形態に係るアクセス判定情報は、情報処理装置１の設計時に規定される情報である。
アクセス判定部１５で行われる処理はアクセス判定処理に相当する。
なお、アクセス判定情報は、タスクごとに規定される情報である。また、アクセス判定情報は、周期的に実行されるタスクについては、タスクの実行周期ごとに規定されてもよい。
また、アクセス判定情報は、アクセス判定部１５が判定するソフトウェア判定領域として示すソフトウェア判定領域情報が含まれる。また、アクセス判定情報は、ソフトウェア判定領域情報に加えて、データのリード又はライトといったアクセス属性を含んでいてもよい。つまり、アクセス判定情報は、アクセス判定部１５に、どのメモリ領域への、どのようなアクセス属性によるアクセスを許可させるかを規定した情報である。
なお、本実施の形態に係るアクセス判定情報は、情報処理装置１の設計時に規定される情報である。
アクセス判定部１５で行われる処理はアクセス判定処理に相当する。
アクセス制御部１６は、アクセス判定部１５の許否判定結果に基づいて、メモリ領域へのアクセスを制御する。
つまり、アクセス判定部１５及びアクセス制御部１６は、ＳＷメモリ保護によるアクセス制御を実行する。
なお、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５及びアクセス制御部１６は、ＯＳの一部の機能として実現されてもよい。
つまり、アクセス判定部１５及びアクセス制御部１６は、ＳＷメモリ保護によるアクセス制御を実行する。
なお、アクセス制御設定部１３、タスク制御部１４、アクセス判定部１５及びアクセス制御部１６は、ＯＳの一部の機能として実現されてもよい。
＊＊＊動作の説明＊＊＊
次に、図３のフローチャートを用いて、本実施の形態に係る情報処理装置１の動作例について説明する。
以下では、通信タスク１１及び一般タスク１２間のデータ共有において、データのコピー回数を削減する方法として、ゼロコピーの考え方に基づき、ヘッダ、ペイロード、及びフッタで構成されるパケット構造に対応した基準領域サイズの共有メモリ領域を用意する例を用いる。
以下の例では、通信タスク１１は、共有メモリ領域にアクセスをする。また、一般タスク１２は、基準領域サイズ未満であるペイロード部分にアクセスをする。
したがって、通信タスク１１のアクセスに対しては、ＨＷメモリ保護によるアクセス制御でのみアクセスが許可されるように、ＨＷアクセス権情報及びアクセス判定情報が設定される。また、一般タスク１２のアクセスに対しては、ＳＷメモリ保護によるアクセス制御でのみアクセスが許可されるように、ＨＷアクセス権情報及びアクセス判定情報が設定される。
なお、本実施の形態では、ペイロード部分が基準領域サイズ未満であることが明瞭となるように共有メモリ領域は基準領域サイズとして説明するが、それに限らず、共有メモリ領域は基準領域サイズの２倍以上の整数倍であってもよい。
次に、図３のフローチャートを用いて、本実施の形態に係る情報処理装置１の動作例について説明する。
以下では、通信タスク１１及び一般タスク１２間のデータ共有において、データのコピー回数を削減する方法として、ゼロコピーの考え方に基づき、ヘッダ、ペイロード、及びフッタで構成されるパケット構造に対応した基準領域サイズの共有メモリ領域を用意する例を用いる。
以下の例では、通信タスク１１は、共有メモリ領域にアクセスをする。また、一般タスク１２は、基準領域サイズ未満であるペイロード部分にアクセスをする。
したがって、通信タスク１１のアクセスに対しては、ＨＷメモリ保護によるアクセス制御でのみアクセスが許可されるように、ＨＷアクセス権情報及びアクセス判定情報が設定される。また、一般タスク１２のアクセスに対しては、ＳＷメモリ保護によるアクセス制御でのみアクセスが許可されるように、ＨＷアクセス権情報及びアクセス判定情報が設定される。
なお、本実施の形態では、ペイロード部分が基準領域サイズ未満であることが明瞭となるように共有メモリ領域は基準領域サイズとして説明するが、それに限らず、共有メモリ領域は基準領域サイズの２倍以上の整数倍であってもよい。
まず、ステップＳ１００では、アクセス制御設定部１３は、タスクの開始又は切り替えのタイミングが到来するまで待機する。タスクの開始又は切り替えのタイミングが到来すれば、処理はステップＳ１１０に進む。
次に、ステップＳ１１０では、アクセス制御設定部１３が、ＯＳからタスクの実行スケジュールを確認し、次に実行開始を控えるタスクのＨＷアクセス権情報を取得する。
次に、ステップＳ１２０では、アクセス制御設定部１３が、ＨＷアクセス権情報をアクセス制御ハードウェア５０に設定する。そして、アクセス制御設定部１３は、タスク制御部１４に設定完了の通知を行う。
次に、ステップＳ１３０では、タスク制御部１４が、タスクの実行スケジュールに基づき、次に実行開始を控えるタスクを開始させる。実行中のタスクが存在する場合は、タスク制御部１４はタスクの切り替えを行い次に実行を控えるタスクを開始させる。そして、処理はステップＳ１００に戻る。
次に、図４のフローチャートを用いて、本実施の形態に係る情報処理装置１のタスクの実行例について説明する。
まず、ステップＳ２００では、タスク制御部１４により開始したタスクが処理を実行する。具体例として、開始したタスクが通信タスク１１であれば、通信タスク１１はパケットの送受信に関する処理を実行する。
そして、タスクがメモリ領域のデータをリード又はメモリ領域へデータをライトする場合、処理はステップＳ２１０に進む。
そして、タスクがメモリ領域のデータをリード又はメモリ領域へデータをライトする場合、処理はステップＳ２１０に進む。
次に、ステップＳ２１０では、タスクがメモリ領域へのアクセスを試行する場合、処理はステップＳ２２０に進む。一方、タスクがメモリ領域へのアクセスを試行しない場合、処理はステップＳ２３０に進む。
ステップＳ２２０では、アクセス制御ハードウェア５０により、ＨＷメモリ保護によるアクセス制御が実行される。
ＨＷメモリ保護によるアクセス制御の詳細は後述する。
ＨＷメモリ保護によるアクセス制御の詳細は後述する。
ステップＳ２３０では、アクセス判定部１５に対し、タスクがメモリ領域へのアクセス要求を通知する。
なお、アクセス判定部１５及びアクセス制御部１６がＯＳの一部の機能として実現される場合、タスクはＯＳのＡＰＩ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｉｎｔｅｒｆａｃｅ）を用いてメモリ領域へのアクセス要求を通知してもよい。
なお、アクセス判定部１５及びアクセス制御部１６がＯＳの一部の機能として実現される場合、タスクはＯＳのＡＰＩ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｉｎｔｅｒｆａｃｅ）を用いてメモリ領域へのアクセス要求を通知してもよい。
ステップＳ２４０では、タスクからアクセス要求を通知されたアクセス判定部１５とアクセス制御部１６とにより、ＳＷメモリ保護によるアクセス制御が実行される。
ＳＷメモリ保護によるアクセス制御の詳細は後述する。
ＳＷメモリ保護によるアクセス制御の詳細は後述する。
次に、図５のフローチャートを用いて、本実施の形態に係る情報処理装置１のＨＷメモリ保護によるアクセス制御の例について説明する。
まず、ステップＳ３００では、アクセス制御ハードウェア５０が、設定されたＨＷアクセス権情報に基づき、通信タスク１１による共有メモリ領域へのアクセスの許否を判定する。
次に、ステップＳ３１０では、アクセス制御ハードウェア５０によるアクセスの許否の判定が許可であれば、処理はステップＳ３２０に進む。一方、アクセス制御ハードウェア５０によるアクセスの許否の判定が許可でなければ、処理はステップＳ３３０に進む。
ステップＳ３２０では、アクセス制御ハードウェア５０は、通信タスク１１に共有メモリ領域へアクセスをさせる。
ステップＳ３３０では、アクセス制御ハードウェア５０は、ＯＳにメモリアクセス違反を通知し、ＯＳにアクセス違反要因を取り除いてアクセス違反前の状態へ復帰するためのメモリアクセス違反処理を実行させる。
このように、通信タスク１１が試行するアクセスがアクセス制御ハードウェア５０に許可されれば、通信タスク１１は共有メモリ領域へアクセスすることが可能となる。また、通信タスク１１が意図せず許可されない共有メモリ領域へアクセスを試行してしまったような場合には、アクセス制御ハードウェア５０がＯＳにメモリアクセス違反処理を実行させることでメモリは保護される。
次に、図６のフローチャートを用いて、本実施の形態に係る情報処理装置１のＳＷメモリ保護によるアクセス制御の例について説明する。
まず、ステップＳ４００では、アクセス判定部１５が、設定されたアクセス判定情報に基づき、一般タスク１２による共有メモリ領域へのアクセスの許否を判定する。
次に、ステップＳ４１０では、アクセス制御部１６が、アクセス判定部１５によるアクセスの許否の判定結果を取得する。
次に、ステップＳ４２０では、アクセス制御部１６が、アクセス判定部１５によるアクセスの許否の判定結果を確認する。アクセス判定部１５によるアクセスの許否の判定結果が許可であれば、処理はステップＳ４３０に進む。一方、アクセス判定部１５によるアクセスの許否の判定結果が許可でなければ、処理はステップＳ４４０に進む。
次に、ステップＳ４３０では、アクセス制御部１６が、一般タスク１２に共有メモリ領域へアクセスさせる。具体例としては、アクセス制御部１６は一般タスク１２にＯＳを介して共有メモリ領域へアクセスをさせる。なお、アクセス判定部１５及びアクセス制御部１６がＯＳの一部の機能として実現される場合、アクセス判定部１５がタスクより受けた要求に応じてアクセス制御部１６がＯＳに共有メモリ領域にアクセスさせてもよい。
次に、ステップＳ４４０では、アクセス制御部１６は、ＯＳにメモリアクセス違反を通知し、ＯＳにメモリアクセス違反処理を実行させる。
このように、一般タスク１２が要求するアクセスがアクセス判定部１５に許可されれば、一般タスク１２は共有メモリ領域へアクセスすることが可能となる。また、一般タスク１２が意図せず許可されないメモリ領域へアクセスを要求してしまったような場合には、一般タスク１２が要求するアクセスがアクセス判定部１５に許可されず、アクセス制御部１６がＯＳにメモリアクセス違反処理を実行させることでメモリは保護される。
次に、図７及び図８を用いて本実施の形態に係るパケット送信に関する情報処理装置１の動作例を説明する。
図７は、本実施の形態に係る送信パケット構造に対応した共有メモリ領域の例を示す。
図７に示す基準領域サイズの共有メモリ領域は、ヘッダ、ペイロード中の領域ｓｄ１及びｓｄ２、及びフッタといった基準領域サイズ未満のメモリ領域に分割される。そして、共有メモリ領域の全域は、ＨＷメモリ保護によるアクセス制御が適用されるハードウェア判定領域であることが示されている。また、ｓｄ１及びｓｄ２には、ＳＷメモリ保護によるアクセス制御が適用されるソフトウェア判定領域であることが示されている。
図７は、本実施の形態に係る送信パケット構造に対応した共有メモリ領域の例を示す。
図７に示す基準領域サイズの共有メモリ領域は、ヘッダ、ペイロード中の領域ｓｄ１及びｓｄ２、及びフッタといった基準領域サイズ未満のメモリ領域に分割される。そして、共有メモリ領域の全域は、ＨＷメモリ保護によるアクセス制御が適用されるハードウェア判定領域であることが示されている。また、ｓｄ１及びｓｄ２には、ＳＷメモリ保護によるアクセス制御が適用されるソフトウェア判定領域であることが示されている。
図８は、本実施の形態に係るパケット送信に関するアクセス制御の例を示す。
なお、通信タスク１１と一般タスク１２である一般タスクＸ及び一般タスクＹとが実行される例を用いる。また、各々のタスクは規定された周期、実行タイミング、及び実行時間で実行されるとする。
図８の表の上端から３つの行では、タスクの実行スケジュールを示す、周期、実行タイミング、実行タスクが示され、右端に進むにつれ時間が進むことが示される。
また、図８の表の下端から３つの行では、各々のタスクの実行中のＨＷメモリ保護及びＳＷメモリ保護によるアクセス制御の状態が示される。
具体的には、周期０の１から３までの実行タイミングでは、通信タスク１１が実行される。そして、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、共有メモリ領域をハードウェア判定領域とするハードウェア判定領域情報と、リード（Ｒ）及びライト（Ｗ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス制御ハードウェア５０のＨＷメモリ保護によるアクセス制御により、共有メモリ領域へのリード（Ｒ）及びライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス判定情報に、ソフトウェア判定領域情報及びアクセス属性が設定されていないことが示されている。
また、周期０の４から７までの実行タイミングでは、一般タスクＸが実行される。そして、当該タイミングでは、アクセス判定情報に、ｓｄ１をソフトウェア判定領域としたソフトウェア判定領域情報と、ライト（Ｗ）のアクセス属性とが設定される。そして、当該実行タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により、共有メモリ領域のペイロード中の領域ｓｄ１へのライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、周期０の８から１０までの実行タイミングでは、一般タスクＹが実行される。そして、当該タイミングでは、アクセス判定情報に、ｓｄ２をソフトウェア判定領域としたソフトウェア判定領域情報と、ライト（Ｗ）のアクセス属性とが設定される。そして、当該実行タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により共有メモリ領域のペイロード中の領域ｓｄ２へのライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
なお、通信タスク１１と一般タスク１２である一般タスクＸ及び一般タスクＹとが実行される例を用いる。また、各々のタスクは規定された周期、実行タイミング、及び実行時間で実行されるとする。
図８の表の上端から３つの行では、タスクの実行スケジュールを示す、周期、実行タイミング、実行タスクが示され、右端に進むにつれ時間が進むことが示される。
また、図８の表の下端から３つの行では、各々のタスクの実行中のＨＷメモリ保護及びＳＷメモリ保護によるアクセス制御の状態が示される。
具体的には、周期０の１から３までの実行タイミングでは、通信タスク１１が実行される。そして、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、共有メモリ領域をハードウェア判定領域とするハードウェア判定領域情報と、リード（Ｒ）及びライト（Ｗ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス制御ハードウェア５０のＨＷメモリ保護によるアクセス制御により、共有メモリ領域へのリード（Ｒ）及びライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス判定情報に、ソフトウェア判定領域情報及びアクセス属性が設定されていないことが示されている。
また、周期０の４から７までの実行タイミングでは、一般タスクＸが実行される。そして、当該タイミングでは、アクセス判定情報に、ｓｄ１をソフトウェア判定領域としたソフトウェア判定領域情報と、ライト（Ｗ）のアクセス属性とが設定される。そして、当該実行タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により、共有メモリ領域のペイロード中の領域ｓｄ１へのライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、周期０の８から１０までの実行タイミングでは、一般タスクＹが実行される。そして、当該タイミングでは、アクセス判定情報に、ｓｄ２をソフトウェア判定領域としたソフトウェア判定領域情報と、ライト（Ｗ）のアクセス属性とが設定される。そして、当該実行タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により共有メモリ領域のペイロード中の領域ｓｄ２へのライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、図８の（１）から（３）までにパケット送信に係る一連の処理例が示される。
具体的には、（１）では、一般タスクＸがｓｄ１にアクセスしデータをライトする。次に、（２）では、一般タスクＹがｓｄ２にアクセスしデータをライトする。そして、（３）では、通信タスク１１が共有メモリ領域にアクセスしヘッダ及びフッタにデータをライトし、その後共有メモリ領域全域のデータをリードし送信パケットとして通信Ｉ／Ｆ４０に転送する。
具体的には、（１）では、一般タスクＸがｓｄ１にアクセスしデータをライトする。次に、（２）では、一般タスクＹがｓｄ２にアクセスしデータをライトする。そして、（３）では、通信タスク１１が共有メモリ領域にアクセスしヘッダ及びフッタにデータをライトし、その後共有メモリ領域全域のデータをリードし送信パケットとして通信Ｉ／Ｆ４０に転送する。
次に、図９及び図１０を用いて本実施の形態に係るパケット受信に関する情報処理装置１の動作例を説明する。なお、パケット送信と同一の構成又は動作については説明を省略し差異を説明する。
図９は、本実施の形態に係る受信パケット構造に対応した共有メモリ領域の例を示す。
図９に示す基準領域サイズの共有メモリ領域は、ヘッダ、ペイロード中の領域ｒｄ１及びｒｄ２、及びフッタといった基準領域サイズ未満のメモリ領域に分割される。そして、ｒｄ１及びｒｄ２には、ＳＷメモリ保護によるアクセス制御が適用されることが示されている。
図９は、本実施の形態に係る受信パケット構造に対応した共有メモリ領域の例を示す。
図９に示す基準領域サイズの共有メモリ領域は、ヘッダ、ペイロード中の領域ｒｄ１及びｒｄ２、及びフッタといった基準領域サイズ未満のメモリ領域に分割される。そして、ｒｄ１及びｒｄ２には、ＳＷメモリ保護によるアクセス制御が適用されることが示されている。
図１０は、本実施の形態に係るパケット受信に関するアクセス制御の例を示す。
具体的には、周期０の１から３までの実行タイミングでは、通信タスク１１が実行される。そして、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、共有メモリ領域をハードウェア判定領域とするハードウェア判定領域情報と、リード（Ｒ）及びライト（Ｗ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス制御ハードウェア５０のＨＷメモリ保護によるアクセス制御により、共有メモリ領域へのリード（Ｒ）及びライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス判定情報に、ソフトウェア判定領域情報及びアクセス属性が設定されていないことが示されている。
また、周期０の４から７までの実行タイミングでは、一般タスクＸが実行される。そして、当該タイミングでは、アクセス判定情報に、ｒｄ１をソフトウェア判定領域としたソフトウェア判定領域情報と、リード（Ｒ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により、共有メモリ領域のペイロード中の領域ｒｄ１へのリード（Ｒ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、周期０の８から１０までの実行タイミングでは、一般タスクＹが実行される。そして、当該タイミングでは、アクセス判定情報に、ｒｄ２をソフトウェア判定領域としたソフトウェア判定領域情報と、リード（Ｒ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により共有メモリ領域のペイロード中の領域ｒｄ２へのリード（Ｒ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
具体的には、周期０の１から３までの実行タイミングでは、通信タスク１１が実行される。そして、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、共有メモリ領域をハードウェア判定領域とするハードウェア判定領域情報と、リード（Ｒ）及びライト（Ｗ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス制御ハードウェア５０のＨＷメモリ保護によるアクセス制御により、共有メモリ領域へのリード（Ｒ）及びライト（Ｗ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス判定情報に、ソフトウェア判定領域情報及びアクセス属性が設定されていないことが示されている。
また、周期０の４から７までの実行タイミングでは、一般タスクＸが実行される。そして、当該タイミングでは、アクセス判定情報に、ｒｄ１をソフトウェア判定領域としたソフトウェア判定領域情報と、リード（Ｒ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により、共有メモリ領域のペイロード中の領域ｒｄ１へのリード（Ｒ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、周期０の８から１０までの実行タイミングでは、一般タスクＹが実行される。そして、当該タイミングでは、アクセス判定情報に、ｒｄ２をソフトウェア判定領域としたソフトウェア判定領域情報と、リード（Ｒ）のアクセス属性とが設定される。そして、当該タイミングでは、アクセス判定部１５及びアクセス制御部１６のＳＷメモリ保護によるアクセス制御により共有メモリ領域のペイロード中の領域ｒｄ２へのリード（Ｒ）でのアクセスが許可されていることが示されている。
一方で、当該タイミングでは、アクセス制御設定部１３により、アクセス制御ハードウェア５０に、ＨＷアクセス権情報として、共有メモリ領域をハードウェア判定領域としないハードウェア判定領域情報が設定されることが示されている。
また、図１０の（１）から（３）までにパケット受信に係る一連の処理例が示される。
具体的には、（１）では、通信タスク１１が受信パケットを通信Ｉ／Ｆ４０から取得し、共有メモリ領域にアクセスしデータをライトする。その後、通信タスク１１がヘッダ及びフッタのデータをリードし、妥当性を検証する。次に、（２）では、一般タスクＸがｒｄ１にアクセスしデータをリードする。そして、（３）では、一般タスクＹがｒｄ２にアクセスしデータをリードする。
具体的には、（１）では、通信タスク１１が受信パケットを通信Ｉ／Ｆ４０から取得し、共有メモリ領域にアクセスしデータをライトする。その後、通信タスク１１がヘッダ及びフッタのデータをリードし、妥当性を検証する。次に、（２）では、一般タスクＸがｒｄ１にアクセスしデータをリードする。そして、（３）では、一般タスクＹがｒｄ２にアクセスしデータをリードする。
＊＊＊実施の形態の効果の説明＊＊＊
以上のように、本実施の形態では、メモリ保護環境下において、パケット構造に対応した共有メモリ領域を用いて、通信タスク１１及び一般タスク１２が共有メモリ領域へアクセスしデータ共有を行う。そして、基準領域サイズである共有メモリ領域へのアクセスはＨＷメモリ保護によるアクセス制御により制御され、基準領域サイズ未満のペイロード部分へのアクセスはＳＷメモリ保護によるアクセス制御により制御される。したがって、ＨＷメモリ保護に伴う領域サイズ制約を受けずにアクセス制御が実現される。また、共有メモリ領域の一部にのみＳＷメモリ保護によるアクセス制御が用いられるため、ＣＰＵ負荷を抑えることができる。
ＨＷメモリ保護によるアクセス制御のみを利用し、通信タスク１１のみがアクセスが可能なパケット構造のメモリ領域に記憶されるデータを一般タスク１２と共有する場合、データコピーによるオーバーヘッドが発生する。
より具体的には、通信タスク１１が、パケット構造のメモリ領域から一般タスク１２がアクセスを許可されるメモリ領域へとペイロードのデータをコピーする。そして、一般タスク１２がアクセスを許可されるメモリ領域へアクセスし、コピーされたデータを取得することでデータが共有可能となるが、データコピーに係る処理時間及びメモリ使用量のオーバーヘッドが発生してしまう。本実施の形態に係るアクセス制御を用いることで、データコピーを回避することができるため、データコピーに係る処理時間及びメモリ使用量のオーバーヘッドを削減する効果も得られる。
以上のように、本実施の形態では、メモリ保護環境下において、パケット構造に対応した共有メモリ領域を用いて、通信タスク１１及び一般タスク１２が共有メモリ領域へアクセスしデータ共有を行う。そして、基準領域サイズである共有メモリ領域へのアクセスはＨＷメモリ保護によるアクセス制御により制御され、基準領域サイズ未満のペイロード部分へのアクセスはＳＷメモリ保護によるアクセス制御により制御される。したがって、ＨＷメモリ保護に伴う領域サイズ制約を受けずにアクセス制御が実現される。また、共有メモリ領域の一部にのみＳＷメモリ保護によるアクセス制御が用いられるため、ＣＰＵ負荷を抑えることができる。
ＨＷメモリ保護によるアクセス制御のみを利用し、通信タスク１１のみがアクセスが可能なパケット構造のメモリ領域に記憶されるデータを一般タスク１２と共有する場合、データコピーによるオーバーヘッドが発生する。
より具体的には、通信タスク１１が、パケット構造のメモリ領域から一般タスク１２がアクセスを許可されるメモリ領域へとペイロードのデータをコピーする。そして、一般タスク１２がアクセスを許可されるメモリ領域へアクセスし、コピーされたデータを取得することでデータが共有可能となるが、データコピーに係る処理時間及びメモリ使用量のオーバーヘッドが発生してしまう。本実施の形態に係るアクセス制御を用いることで、データコピーを回避することができるため、データコピーに係る処理時間及びメモリ使用量のオーバーヘッドを削減する効果も得られる。
実施の形態２．
本実施の形態では、アクセス判定情報が情報処理装置１の動作時にも生成される例を説明する。
本実施の形態では、主に実施の形態１との差異を説明する。
なお、以下で説明していない事項は、実施の形態１と同様である。
本実施の形態では、アクセス判定情報が情報処理装置１の動作時にも生成される例を説明する。
本実施の形態では、主に実施の形態１との差異を説明する。
なお、以下で説明していない事項は、実施の形態１と同様である。
＊＊＊構成の説明＊＊＊
図１１は、本実施の形態に係る情報処理装置１の機能構成を示す。
本実施の形態では、情報処理装置１は、新たに判定情報生成部１７を備える。
判定情報生成部１７は、アクセス判定情報生成を要求するタスク（以下、要求タスクという）からのアクセス判定情報生成の要求に応じて、アクセス判定情報を生成する。
生成の要求には、アクセス判定部１５がアクセスの許否の判定を行う対象のタスク（以下、対象タスク）の識別子と対象タスクがアクセス判定部１５にアクセスの許否の判定を要求するメモリ領域（以下、要求メモリ領域という）といったアクセス判定の要件が含まれる。また、生成の要求には、対象タスクがアクセス判定部１５にアクセスの許否の判定を要求する対象タスクの実行タイミング（以下、要求タイミング）と対象タスクに付与されるアクセス属性（以下、付与属性）といったアクセス判定の要件も含まれる。
なお、要求メモリ領域は、ＨＷメモリ保護によるアクセス制御により要求タスクはアクセスを許可されるが対象タスクはアクセスを許可されないメモリ領域の少なくとも一部の領域である。
要求タスクは、アクセス判定情報生成を要求することで、対象タスクがＨＷメモリ保護によるアクセス制御によりアクセスを許可されない要求メモリ領域に、要求タイミングでのみ、付与属性で対象タスクがアクセスすることを可能とする。
図１１は、本実施の形態に係る情報処理装置１の機能構成を示す。
本実施の形態では、情報処理装置１は、新たに判定情報生成部１７を備える。
判定情報生成部１７は、アクセス判定情報生成を要求するタスク（以下、要求タスクという）からのアクセス判定情報生成の要求に応じて、アクセス判定情報を生成する。
生成の要求には、アクセス判定部１５がアクセスの許否の判定を行う対象のタスク（以下、対象タスク）の識別子と対象タスクがアクセス判定部１５にアクセスの許否の判定を要求するメモリ領域（以下、要求メモリ領域という）といったアクセス判定の要件が含まれる。また、生成の要求には、対象タスクがアクセス判定部１５にアクセスの許否の判定を要求する対象タスクの実行タイミング（以下、要求タイミング）と対象タスクに付与されるアクセス属性（以下、付与属性）といったアクセス判定の要件も含まれる。
なお、要求メモリ領域は、ＨＷメモリ保護によるアクセス制御により要求タスクはアクセスを許可されるが対象タスクはアクセスを許可されないメモリ領域の少なくとも一部の領域である。
要求タスクは、アクセス判定情報生成を要求することで、対象タスクがＨＷメモリ保護によるアクセス制御によりアクセスを許可されない要求メモリ領域に、要求タイミングでのみ、付与属性で対象タスクがアクセスすることを可能とする。
＊＊＊動作の説明＊＊＊
次に、図１２のフローチャートを用いて、本実施の形態に係る情報処理装置１のアクセス判定情報生成の動作例について説明する。
次に、図１２のフローチャートを用いて、本実施の形態に係る情報処理装置１のアクセス判定情報生成の動作例について説明する。
まず、ステップＳ５００では、要求タスクの実行中に、要求タスクが判定情報生成部１７にアクセス判定情報生成を要求する。なお、アクセス判定情報生成の要求には、対象タスクの識別子、要求メモリ領域、要求タイミング、及び付与属性といったアクセス判定の要件が含まれる。
次に、ステップＳ５１０では、判定情報生成部１７が、アクセス判定情報生成の要求に含まれるアクセス判定の要件と、要求タスク実行中のＨＷアクセス権情報及び対象タスクの実行スケジュールとの整合性を確認する。
具体的には、判定情報生成部１７は、要求メモリ領域が、ＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満であるかを確認する。また、判定情報生成部１７は、要求タイミングが対象タスクの実行スケジュールに含まれるかを確認する。
具体的には、判定情報生成部１７は、要求メモリ領域が、ＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満であるかを確認する。また、判定情報生成部１７は、要求タイミングが対象タスクの実行スケジュールに含まれるかを確認する。
次に、ステップＳ５２０では、判定情報生成部１７は、アクセス判定情報生成の要求に含まれるアクセス判定の要件と、要求タスク実行中のＨＷアクセス権情報及び対象タスクの実行スケジュールとの整合性を判定する。
具体的には、判定情報生成部１７は、要求メモリ領域が要求タスク実行中のＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満であり、且つ要求タイミングが対象タスクの実行スケジュールに含まれることが確認されれば、整合性ありと判定する。そして、処理はステップＳ５３０に進む。
一方、判定情報生成部１７は、要求メモリ領域が要求タスク実行中のＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満でない、又は要求タイミングが対象タスクの実行スケジュールに含まれなければ、整合性なしと判定する。そして、処理はステップＳ５４０に進む。
具体的には、判定情報生成部１７は、要求メモリ領域が要求タスク実行中のＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満であり、且つ要求タイミングが対象タスクの実行スケジュールに含まれることが確認されれば、整合性ありと判定する。そして、処理はステップＳ５３０に進む。
一方、判定情報生成部１７は、要求メモリ領域が要求タスク実行中のＨＷアクセス権情報のハードウェア判定領域情報に含まれる基準領域サイズ未満でない、又は要求タイミングが対象タスクの実行スケジュールに含まれなければ、整合性なしと判定する。そして、処理はステップＳ５４０に進む。
ステップＳ５３０では、判定情報生成部１７は、アクセス判定情報を生成する。そして、判定情報生成部１７は、生成したアクセス判定情報を、補助記憶装置３０に記憶させる。
アクセス判定部１５は、対象タスクからアクセス要求を通知されれば、生成されたアクセス判定情報に基づき対象タスクのアクセスの許否を判定する。
アクセス判定部１５は、対象タスクからアクセス要求を通知されれば、生成されたアクセス判定情報に基づき対象タスクのアクセスの許否を判定する。
ステップＳ５４０では、判定情報生成部１７は、アクセス判定情報を生成せず、エラー処理を実行する。
＊＊＊実施の形態の効果の説明＊＊＊
以上のように、本実施の形態では、実行中のタスクがアクセス判定情報生成を要求することで新たにアクセス判定情報が生成される。そして、生成されたアクセス判定情報を用いてアクセス判定部１５は基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定する。このため、メモリ領域の利用方法に変更等があった場合でも、ＣＰＵ負荷を抑えつつ、領域サイズ制約を受けずにアクセス制御を実現することができる。更に、アクセス判定情報を設計時に予め規定する必要がなくなり設計の自由度が高めることもできる。
以上のように、本実施の形態では、実行中のタスクがアクセス判定情報生成を要求することで新たにアクセス判定情報が生成される。そして、生成されたアクセス判定情報を用いてアクセス判定部１５は基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定する。このため、メモリ領域の利用方法に変更等があった場合でも、ＣＰＵ負荷を抑えつつ、領域サイズ制約を受けずにアクセス制御を実現することができる。更に、アクセス判定情報を設計時に予め規定する必要がなくなり設計の自由度が高めることもできる。
以上、実施の形態について説明したが、これら２つの実施の形態を組み合わせて実施しても構わない。
あるいは、これら２つの実施の形態のうち、１つを部分的に実施しても構わない。
あるいは、これら２つの実施の形態を部分的に組み合わせて実施しても構わない。
なお、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
あるいは、これら２つの実施の形態のうち、１つを部分的に実施しても構わない。
あるいは、これら２つの実施の形態を部分的に組み合わせて実施しても構わない。
なお、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
１ 情報処理装置、１０ プロセッサ、１１ 通信タスク、１２ 一般タスク、１３ アクセス制御設定部、１４ タスク制御部、１５ アクセス判定部、１６ アクセス制御部、１７ 判定情報生成部、２０ メモリ、３０ 補助記憶装置、４０ 通信Ｉ／Ｆ、５０ アクセス制御ハードウェア。
Claims (6)
- アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定するハードウェアであるアクセス制御ハードウェアと、
前記基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、前記アクセス制御ハードウェアに前記ハードウェア判定領域へのアクセスの許否を判定させるアクセス制御設定部と、
前記ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定するアクセス判定部と、
前記アクセス判定部が前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否の判定を行う対象のタスクである対象タスクの識別子と、前記対象タスクが前記アクセス判定部にアクセスの許否の判定を要求する前記基準領域サイズ未満のサイズのメモリ領域と、前記対象タスクが前記アクセス判定部にアクセスの許否の判定を要求する前記対象タスクの実行タイミングと、前記対象タスクに付与されるアクセス属性とに基づき、前記アクセス判定部のアクセスの許否の判定に用いられるアクセス判定情報を生成する判定情報生成部とを有し、
前記アクセス判定部は、
前記アクセス判定情報を用いて、前記対象タスクの前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定し、
前記アクセス制御設定部は、
前記アクセス制御ハードウェアが前記対象タスクの前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定しないように前記ハードウェア判定領域情報を前記アクセス制御ハードウェアに設定する、
情報処理装置。 - 前記アクセス制御設定部は、
複数のタイミングについてタイミングごとにハードウェア判定領域が示される
ハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、タイミ
ングごとに前記アクセス制御ハードウェアに前記ハードウェア判定領域情報が示
す前記ハードウェア判定領域へのアクセスの許否を判定させる請求項１に記載の情報処理装置。 - 前記判定情報生成部は、
前記対象タスクの実行スケジュールを確認し、前記対象タスクの実行タイミングが前記実行スケジュールと一致するときに前記アクセス判定情報を生成する請求項１に記載の情報処理装置。 - 前記アクセス制御ハードウェアは、
ＭＰＵ（Ｍｅｍｏｒｙ Ｐｒｏｔｅｃｔｉｏｎ Ｕｎｉｔ）である請求項１に記載の情報処理装置。 - アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定するハードウェアであるアクセス制御ハードウェアを有するコンピュータが、前記基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、前記アクセス制御ハードウェアに前記ハードウェア判定領域へのアクセスの許否を判定させ、
前記ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否の判定である基準未満アクセス許否判定の対象のタスクである対象タスクの識別子と、前記対象タスクが前記基準未満アクセス許否判定を要求する前記基準領域サイズ未満のサイズのメモリ領域と、前記対象タスクが前記基準未満アクセス許否判定を要求する前記対象タスクの実行タイミングと、前記対象タスクに付与されるアクセス属性とに基づき、前記基準未満アクセス許否判定に用いられるアクセス判定情報を、前記コンピュータが生成し、
前記コンピュータが、前記アクセス判定情報を用いて、前記対象タスクの前記基準未満アクセス許否判定を行い、
前記コンピュータが、前記アクセス制御ハードウェアが前記対象タスクの前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定しないように前記ハードウェア判定領域情報を前記アクセス制御ハードウェアに設定する、
情報処理方法。 - アクセスの許否の判定の基準となるメモリ領域のサイズである基準領域サイズの単位で、メモリ領域へのアクセスの許否を判定するハードウェアであるアクセス制御ハードウェアを有するコンピュータに、
前記基準領域サイズのｎ（ｎは１以上の整数）倍のサイズのメモリ領域をハードウェア判定領域として示すハードウェア判定領域情報を前記アクセス制御ハードウェアに設定して、前記アクセス制御ハードウェアに前記ハードウェア判定領域へのアクセスの許否を判定させるアクセス制御設定処理と、
前記ハードウェア判定領域に含まれる前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定するアクセス判定処理と、
前記アクセス判定処理が前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否の判定を行う対象のタスクである対象タスクの識別子と、前記対象タスクが前記アクセス判定処理にアクセスの許否の判定を要求する前記基準領域サイズ未満のサイズのメモリ領域と、前記対象タスクが前記アクセス判定処理にアクセスの許否の判定を要求する前記対象タスクの実行タイミングと、前記対象タスクに付与されるアクセス属性とに基づき、前記アクセス判定処理のアクセスの許否の判定に用いられるアクセス判定情報を生成する判定情報生成処理とを実行させ、
前記アクセス判定処理において、
前記コンピュータに、
前記アクセス判定情報を用いて、前記対象タスクの前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定させ、
前記アクセス制御設定処理において、
前記コンピュータに、
前記アクセス制御ハードウェアが前記対象タスクの前記基準領域サイズ未満のサイズのメモリ領域へのアクセスの許否を判定しないように前記ハードウェア判定領域情報を前記アクセス制御ハードウェアに設定させる、
情報処理プログラム。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013084219A (ja) | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
| JP2013140476A (ja) | 2012-01-04 | 2013-07-18 | Toyota Motor Corp | 情報処理装置、アクセス権限付与方法、プログラム生成装置、及びその方法 |
| JP2019049928A (ja) | 2017-09-12 | 2019-03-28 | 日立オートモティブシステムズ株式会社 | 電子制御装置及び電子制御装置の制御方法 |
-
2020
- 2020-03-25 JP JP2021560273A patent/JP7062142B2/ja active Active
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- 2020-03-25 CN CN202080098449.XA patent/CN115349120A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013084219A (ja) | 2011-10-12 | 2013-05-09 | Toyota Motor Corp | 情報処理装置、異常判定方法 |
| JP2013140476A (ja) | 2012-01-04 | 2013-07-18 | Toyota Motor Corp | 情報処理装置、アクセス権限付与方法、プログラム生成装置、及びその方法 |
| JP2019049928A (ja) | 2017-09-12 | 2019-03-28 | 日立オートモティブシステムズ株式会社 | 電子制御装置及び電子制御装置の制御方法 |
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