JP7354361B2 - 処理装置、処理方法及びプログラム - Google Patents
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Description
[ハードウェア構成の例]
図1は第1実施形態の処理装置のハードウェア構成の例を示す図である。第1実施形態の通信装置は、メモリ1、ホストプロセッサ2、ストレージ3、ネットワークインタフェースコントローラ4及びストレージコントローラ5を備える。
図2は第1実施形態の処理装置100の機能構成の例を示す図である。第1実施形態の処理装置100の主要部の機能は、上述のメモリ1、ホストプロセッサ2及びネットワークインタフェースコントローラ4により実現される。第1実施形態では、処理装置100を通信装置として機能させる場合を例にして説明する。
図3は第1実施形態の仮想マシンスケジュール情報の例を示す図である。図3の例は、ARINC 653で規定されるスケジューリング情報である。図3の例では、各仮想マシンA~Fの実行時間が一定時間(この例では1ms)で切り替えられながら、各仮想マシンA~Fが周期的に動作する。すなわち、各仮想マシンA~Fは、実行時間が与えられている期間に動作することができる。
図4は第1実施形態のタスクスケジュール情報の例を示す図である。図4は、リアルタイム処理を行う仮想マシンA、B及びDのタスクスケジュール情報の例を示す。仮想マシンA、B及びDでは、RTOS(Real-Time OS)が動作し、例えばARINC 653の規定に基づいたスケジューリングが行われるとする。仮想マシンAでは、タスクa~cが動作し、仮想マシンBではタスクa、仮想マシンCではタスクa及びbが動作する。仮想マシンC、E及びFでは別途汎用OSが動作する。汎用OSが動作する場合もタスクスケジューリング情報にはそのタスクの優先度やこれまでのタスクの実行経過時間などスケジューリングに必要な情報が記憶される。
受信ディスクリプタリングの各エントリ(各ディスクリプタ)は、転送先アドレス、長さ及びステータスを含む。転送先アドレスは、受信対象のフレームのデータを記憶するデータ記憶部103aの記憶領域の先頭位置を示す先頭アドレスを示す。長さは、受信対象のフレームの長さを示す。ステータスは、受信処理の状態を示す情報が格納される。
図11は第1実施形態のフレーム受信処理の例を示すフローチャートである。はじめに、データ入出力部409が、ネットワーク200からフレームを受信すると、Ethernet(登録商標)における物理層の受信処理を行う(ステップS11)。次に、データ入出力部409は、Ethernet(登録商標)におけるデータリンク層の受信処理を行う(ステップS12)。
図12は第1実施形態のフレーム送信処理の例を示すフローチャートである。図12の例では、仮想マシンAの場合を例にして説明する。まず、タスク実行部202aが、データ記憶部103aに送信対象のフレームのデータを書き込み、Tailの値で指される送信ディスクリプタに転送元アドレス及び長さを設定して、タスク制御部202aと仮想マシン制御部201などを介して、Tailの値に1加算した値をTailの値を管理するレジスタに書き込み、通知部405にフレームの送信リクエストを通知する(ステップS31)。なお、これらの設定は、図8に示すように、仮想マシンA~Fに接続されるネットワークインタフェースコントローラ4のトラヒッククラス毎に行われる。
次に第1実施形態の変形例について説明する。変形例の説明では、第1実施形態の説明と同様の説明については省略する。
次に第2実施形態について説明する。第2実施形態の説明では、第1実施形態の説明と同様の説明については省略する。第2実施形態では、処理装置を記録装置として機能させる場合を例にして説明する。
図13は第2実施形態の処理装置100-2の機能構成の例を示す図である。第2実施形態の処理装置100-2の主要部の機能は、上述のメモリ1、ホストプロセッサ2及びストレージコントローラ5により実現される。メモリ1及びホストプロセッサ2の構成は第1実施形態と同様である。
図17は第2実施形態のデータ読み出し処理の例を示すフローチャートである。図17の例では、仮想マシンAのデータ読み出し処理を例にして説明する。はじめに、タスク実行部202aが、データ記憶部103の読み出しディスクリプタに、読み出し対象のデータの転送先アドレス及び長さを設定して、タスク制御部202aと仮想マシン制御部201などを介して、通知部405に通知する(ステップS51)。
図18は第2実施形態のデータ書き込み処理の例を示すフローチャートである。図18の例では、仮想マシンAの場合を例にして説明する。まず、タスク実行部202aが、データ記憶部103aに、ストレージ3への書き込み対象のデータを書き込み、書き込みディスクリプタに転送元アドレス及び長さを設定して、タスク制御部202aと仮想マシン制御部201などを介して、通知部505に書き込みデータの書き込みリクエストを通知する(ステップS71)。
2 ホストプロセッサ
3 ストレージ
4 ネットワークインタフェースコントローラ
5 ストレージコントローラ
100 処理装置
101 仮想マシンスケジュール情報記憶部
102 タスクスケジュール情報記憶部
103 データ記憶部
200 ネットワーク
201 仮想マシン制御部
202 タスク制御部
203 タスク実行部
204 時刻管理部
205 アクセス制御情報生成部
401 時刻管理部
402 出力タイミング情報記憶部
403 アクセス制御情報受付部
404 アクセスタイミング制御部
405 通知部
406 データアクセス部
407 データバッファ部
408 出力タイミング制御部
409 データ入出力部
410 入力データ振り分け部
411 ネットワーク情報管理部
501 時刻管理部
503 アクセス制御情報受付部
504 アクセスタイミング制御部
505 通知部
506 データアクセス部
507 データバッファ部
509 データ入出力部
510 入力データ振り分け部
511 ネームスペース管理部
Claims (12)
- ネットワークを介して受信されるデータを、ホストプロセッサに接続されたメモリへ直接転送する処理装置であって、
前記ネットワークを介して前記データを送受信するデータ入出力部と、
前記メモリへの前記データの書き込みのデータアクセスをDMA転送によって行うデータアクセス部と、
前記データアクセスのタイミングを制御するアクセス制御情報を、前記ホストプロセッサから受け付ける受付部と、
時刻情報を管理する時刻管理部と、
前記アクセス制御情報に基づいて、前記データアクセスのタイミングを制御する制御部と、を備え、
前記アクセス制御情報は、前記時刻情報に応じて定められたスケジュール情報に基づいてアクセスを制御する情報を含み、
前記制御部は、前記アクセス制御情報に基づいて、前記データアクセスを制限又は禁止する、
処理装置。 - 前記ネットワークは、TSN(Time-Sensitive Networking)規格に対応したネットワークである、
請求項1に記載の処理装置。 - 前記データアクセス部は、前記メモリへ書き込まれるデータを管理する書き込みディスクリプタ、及び、前記メモリから読み出されるデータを管理する読み出しディスクリプタの少なくとも一方に対するアクセスも行い、
前記制御部は、前記書き込みディスクリプタ、及び、前記読み出しディスクリプタの少なくとも一方にアクセスするタイミングを更に制御する、
請求項1に記載の処理装置。 - 前記アクセス制御情報は、前記時刻情報に応じて定められたリアルタイムタスク処理実行期間を含み、
前記制御部は、前記リアルタイムタスク処理実行期間では、前記データアクセスを制限又は禁止する、
請求項1に記載の処理装置。 - 前記アクセス制御情報は、前記時刻情報に応じて定められたアクセス制限期間を含み、
前記制御部は、前記アクセス制限期間では、前記データアクセスを制限する、
請求項1に記載の処理装置。 - 前記アクセス制御情報は、前記時刻情報に応じて定められたアクセス許可期間とアクセス禁止期間との少なくとも一方を含み、
前記制御部は、前記アクセス禁止期間では、前記データアクセスを禁止する、
請求項1に記載の処理装置。 - 前記アクセス制御情報は、前記アクセス許可期間と前記アクセス禁止期間との少なくとも一方をデータの種別毎に制御する情報を含み、
前記制御部は、前記データの種別を識別し、前記アクセス制御情報に基づいて、前記データの種別毎に、前記データアクセスのタイミングを制御する、
請求項6に記載の処理装置。 - 前記データの種別は、データに含まれるMAC(Media Access Control)アドレスにより分類される、
請求項7に記載の処理装置。 - 前記データの種別は、データの優先度により更に分類される、
請求項8に記載の処理装置。 - 前記データの種別は、データに含まれるネームスペースにより分類される、
請求項7に記載の処理装置。 - ネットワークを介して受信されるデータを、ホストプロセッサに接続されたメモリへ直接転送する処理装置の処理方法であって、
前記処理装置が、前記ネットワークを介して前記データを送受信するステップと、
前記処理装置が、前記メモリへの前記データの書き込みのデータアクセスをDMA転送によって行うステップと、
前記処理装置が、前記データアクセスのタイミングを制御するアクセス制御情報を、前記ホストプロセッサから受け付けるステップと、
前記処理装置が、時刻情報を管理するステップと、
前記処理装置が、前記アクセス制御情報に基づいて、前記データアクセスのタイミングを制御するステップと、を含み、
前記アクセス制御情報は、前記時刻情報に応じて定められたスケジュール情報に基づいてアクセスを制御する情報を含み、
前記制御するステップは、前記アクセス制御情報に基づいて、前記データアクセスを制限又は禁止する、
処理方法。 - ネットワークを介して受信されるデータを、ホストプロセッサに接続されたメモリへ直接転送するコンピュータを、
前記ネットワークを介して前記データを送受信するデータ入出力部と、
前記メモリへの前記データの書き込みのデータアクセスをDMA転送によって行うデータアクセス部と、
前記データアクセスのタイミングを制御するアクセス制御情報を、前記ホストプロセッサから受け付ける受付部と、
時刻情報を管理する時刻管理部と、
前記アクセス制御情報に基づいて、前記データアクセスのタイミングを制御する制御部、として機能させ、
前記アクセス制御情報は、前記時刻情報に応じて定められたスケジュール情報に基づいてアクセスを制御する情報を含み、
前記制御部は、前記アクセス制御情報に基づいて、前記データアクセスを制限又は禁止する、
プログラム。
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