JP2003228496A

JP2003228496A - 制御プログラム開発支援装置

Info

Publication number: JP2003228496A
Application number: JP2002028498A
Authority: JP
Inventors: Yosuke Senda; 陽介千田; Yuichi Sato; 裕一佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-02-05
Filing date: 2002-02-05
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】制御周期よりも短いシミュレーションサイクル
でシミュレーションを確実に行なえ精度の高いシミュレ
ーション結果を得られるようにする。【解決手段】シミュレーション部が、当該シミュレーシ
ョン部自体に対する割込信号ＳｉｍＬｏｏｐＩｎｔを発
生して、その割込信号ＳｉｍＬｏｏｐＩｎｔに応じて一
シミュレーションサイクル分のシミュレーションを実行
するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、比較的小型で応答
の速い製品についての制御プログラムの開発を支援する
技術に関するもので、例えば、磁気ディスクドライブ
（ＨＤＤ），光ディスクドライブ（ＣＤ，ＭＯ，ＤＶ
Ｄ，ＭＤ），磁気テープ装置（ＤＡＴ，ＶＴＲ），ＮＣ
工作機など、緻密なサーボ制御を必要とする製品につい
てのサーボ制御プログラム（ファームウェア）を開発す
る際に用いて好適の、制御プログラム開発支援装置に関
する。

【０００２】

【従来の技術】一般に、アクチュエータ（モータ）やセ
ンサを有し３次元的な動作を行なう機構（メカ）を設計
する際には、その機構の構想を練った後、詳細設計，出
図，部品手配を行なってから、部品の組立を行なって実
機を試作し、実機の動作等についての評価を行なう。そ
して、評価の結果に応じて設計変更を行なってから設計
変更後の実機を試作し、再び評価を行なうという処理を
繰り返し、評価の結果が良好であれば、設計を完了す
る。

【０００３】また、一般に、上述のごとく設計された機
構を動作させるべく、その機構を制御するための制御プ
ログラムを開発し、その制御プログラムを、制御対象の
機構内に組み込まれるマイクロコンピュータ（以下、マ
イコンという場合がある）で実行させるようにしてい
る。このマイコンが実行する上記制御プログラムのこと
を、以下、組込みソフトウェアという場合がある。

【０００４】上述のような制御プログラム（組込みソフ
トウェア）を開発する際、従来、制御すべき機構の試作
品（実機）が完成している必要がある。即ち、試作が完
了して初めてメカを具体的に動かすことができ、それを
使って組込みソフトウェアの開発を開始することができ
るわけである。

【０００５】この組込みソフトウェアの開発は、試作品
の完成後、その試作品を実際に動作させながら、以下の
手順で行なわれる。つまり、まず、組込みソフトウェア
の概略設計を行ない、その概略設計に基づいて詳細設計
を行なってから、詳細設計の結果をコーディングして組
込みソフトウェアを作成し、その組込みソフトウェアの
デバッグを行なう。

【０００６】

【発明が解決しようとする課題】ところで、ファームウ
ェアのサーボ機構部分の構築・検証も、従来、上述した
組込みソフトウェア開発の場合と同様、実際のメカ（実
機）を用いて行なわれている。しかし、ファームウェア
のサーボ機構部分の構築・検証に上述の手法を用いた場
合、実機が完成しないと検証を行なうことができず開発
に時間やコストがかかり非効率的であるという課題があ
るほか、実機を用いて検証を行なうため、イベントブレ
イク等でファームウェアプログラムを停止しても、サー
ボ機構を成すモータは回転し続け、ステップデバッグを
行なうことができないなどの課題もあった。

【０００７】また、月産数万台も生産される製品に対す
るサーボ機構制御プログラムは、ある程度のメカのバラ
ツキに対応できなくてはならない。実際のメカを用いた
開発では、上記バラツキを考慮した所望の状態のメカを
入手することは困難であり、ファームウェアがどの程度
のバラツキまで対応できているかを知ることは困難であ
った。

【０００８】そこで、実際のメカの代わりに計算機上に
仮想的なモデルを作成し、このモデルを実際のファーム
ウェアに制御させることにより、実機を用いることなく
効率的にファームウェアの開発（構築・検証）を行なえ
るようにすることが望まれている。このような技術が実
現されると、ファームウェアの先行開発が可能になるほ
か、実際のモータを用いないためステップデバッグなど
の機能を使用することが可能であり、新しいアクチュエ
ータやセンサを用いた新規の制御手法を、実機を作成す
ることなく簡単に検証可能になるなどの利点が得られ
る。

【０００９】従来、例えばｄＳＰＡＣＥ社のＨＩＬ（Ha
rdware In the Loop）シミュレーションシステムのよう
に、実際の製品の代わりとなるシミュレータ内のモデル
に対し、別のコンピュータで動作する制御プログラムに
よってそのモデルの制御を行なうものは存在している。
しかし、このシステムは、実時間でシミュレーションを
行なうものであるため、自動車や船など応答の遅い製品
（例えば１msec以上のシミュレーション時間間隔でシミ
ュレーション可能な製品）がシミュレーション対象とな
っている。従って、上述のシステムにより、磁気ディス
クドライブ（ＨＤＤ）など比較的小型で応答の速い製品
（例えば２μsec程度のシミュレーション時間間隔でシ
ミュレーションを行なうべき製品）のシミュレーション
を行なうのは困難である。

【００１０】また、本願発明者等は、３次元リアルタイ
ムシミュレーション装置を中核に据え、メカ試作品を作
らなくても組込みソフトウェア（制御プログラム）の開
発をメカ設計とは単独に進めることができるような支援
システムを提案している。この支援システムによる制御
プログラムの検証はタスクレベルで行なわれている。つ
まり、この支援システムでは、制御プログラム側からの
指令に応じたアクチュエータ動作がシミュレートされ、
その動作に従ったセンサのオン／オフ信号に基づいて、
制御プログラムの検証が行なわれている。従って、この
支援システムでは、モデルの動力学を解析するサーボレ
ベルで制御プログラムの検証（開発・デバッグ）を行な
うことができない。

【００１１】サーボ機構は、機械的運動のための自動フ
ィードバック制御システムであり、制御量または制御出
力が機械的な位置〔または誘導変数（速度加速度など）
の一つ〕であるようなシステムを制御するために用いら
れるものである。このため、サーボ制御部分の制御プロ
グラムの検証を行なうためには、サーボ機構のシミュレ
ーションを、タスクレベルではなく、前記機械的な位置
等の制御量を動力学的に解析しながら（つまりサーボレ
ベルで）行なう必要がある。サーボレベルで検証を行な
う場合、動力学解析を行なって厳密なシミュレーション
を行なう必要があるため、実時間でシミュレーションを
行なうことは困難になることがある。

【００１２】従って、実際のメカを用いることなく、比
較的小型で応答の速い製品について制御プログラムのサ
ーボ制御部分（以下、サーボ制御プログラムという場合
がある）の開発・デバッグ（検証）を行なえるようにす
ることが望まれている。なお、従来、ＭＡＴＬＡＢなど
に代表される数値解析ソフトウェアを用いることによ
り、制御対象とその制御対象についての制御則とをモデ
ル化し、その制御則の検証を行なう一般的な手法は存在
している。この手法は、理論レベルで制御則の検証を行
なうことはできるが、検証した制御則を実際のファーム
ウェア（制御プログラム）にコード化する際に生じる様
々な問題点（実行速度，コードサイズ，消費メモリ量，
バグの混在など）には対応することができない。また、
この手法は、制御則の検証を行なうものであって、その
制御則に基づいて作成された制御プログラムの検証を行
なうことはできず、その制御プログラムの検証に際して
は、結局、前述した従来手法を用いることになる。

【００１３】そこで、制御プログラムを実行する制御回
路（ファームウェア）上のＭＣＵ（MicroController Un
it）と、制御対象の機構を仮想的なモデルとして内部に
構築されこのモデルを用い機構の動作をシミュレートす
るモデル実行環境（シミュレータ）とを、中継回路上の
共有メモリ（バス）を介して通信可能に接続し、シミュ
レーション制御部によってＭＣＵの動作とモデル実行環
境の動作とをシミュレーション制御部により同期させる
ことにより、時間厳密性を保ったまま精密なシミュレー
ションを行なえるようにした技術も本願発明者等によっ
て提案されている。

【００１４】このような技術において、マルチプロセッ
サシステムを用い並列処理によってモデル演算（シミュ
レーション）を行なう場合、時間厳密性を保つべく、図
２０に示すように、複数のプロセッサ（図２０ではＣＰ
Ｕ１〜ＣＰＵ３）をタイマ割込み等により同期させるこ
とが行なわれる。このとき、図２０に示すように、メイ
ンループはタイマ割込み待ちのみを行なっており、タイ
マ割込みが発生すると、各プロセッサが、一シミュレー
ションサイクル分、担当のモデル演算（ルーチン１〜ル
ーチン３）を行なうように、マルチプロセッサシステム
が構成される。

【００１５】しかし、制御プログラムを実行する制御回
路（ファームウェア）と複数のプロセッサからなるシミ
ュレータとの同期をとりながら精密なシミュレーション
を行なう場合、一シミュレーションサイクル分のモデル
演算に要する時間が、タイマ割込みよりも長くかかり、
上述のような並列処理システムを利用することができな
くなる場合がある。

【００１６】本発明は、このような状況に鑑み創案され
たもので、実際のメカを用いることなく、比較的小型で
応答の速い製品（機構）を制御するための制御プログラ
ムの開発・デバッグ（検証）を行なえるようにするとと
もに、制御周期よりも短いシミュレーションサイクルで
シミュレーション（特に並列処理によるシミュレーショ
ン）を確実に行なえ精度の高いシミュレーション結果を
得られるようにした、制御プログラム開発支援装置を提
供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の制御プログラム開発支援装置（請求項１）
は、機構（例えばサーボ機構）の動作を制御する制御プ
ログラムを実行し該機構に対する制御量を所定の制御周
期で算出して出力する制御プログラム実行部と、該機構
を仮想的なモデルとして内部に構築され、該モデルを用
い、前記所定の制御周期よりも短いシミュレーションサ
イクルで、前記所定の制御周期に対応する時間に亘って
該機構の動作をシミュレートすることにより、該機構の
状態量を算出して出力するシミュレーション部と、該制
御プログラム実行部から該シミュレーション部への前記
制御量、および、該シミュレーション部から該制御プロ
グラム実行部への前記状態量を一時的に保持し中継する
中継部と、該シミュレーション部からの前記状態量が該
中継部に保持されると、該シミュレーション部を、該制
御プログラム実行部からの応答待ち状態へ移行させると
ともに、該制御プログラム実行部による、前記状態量に
応じた制御量の算出動作を開始させる一方、該制御プロ
グラム実行部からの前記制御量が該中継部に保持される
と、該制御プログラム実行部を、該シミュレーション部
からの応答待ち状態へ移行させるとともに、該シミュレ
ーション部による、前記制御量に応じたシミュレーショ
ン動作を開始させるシミュレーション制御部とをそな
え、該シミュレーション部が、当該シミュレーション部
自体に対する割込信号を発生し、その割込信号に応じて
一シミュレーションサイクル分のシミュレーションを実
行することを特徴としている。

【００１８】なお、該中継部を、該制御プログラム実行
部から該シミュレーション部への前記制御量と該シミュ
レーション部から該制御プログラム実行部への前記状態
量とを含むデータを一時的に保持しうる複数のレジスタ
と、該複数のレジスタと該制御プログラム実行部との間
で前記データの書込／読出を制御する第１書込／読出制
御部と、該複数のレジスタと該シミュレーション部との
間で前記データの書込／読出を制御する第２書込／読出
制御部とをそなえて構成してもよい（請求項２）。

【００１９】この場合、該シミュレーション部で発生さ
れた割込信号を、該複数のレジスタの一つに一旦書き込
んだ後、該第２書込／読出制御部を介することなく当該
レジスタから該シミュレーション部へ直接送出してもよ
いし（請求項３）、該制御プログラム実行部による前記
制御量の算出動作を開始させるべく該シミュレーション
部で発生された割込信号を、該複数のレジスタの一つに
一旦書き込んだ後、該第１書込／読出制御部を介するこ
となく当該レジスタから該制御プログラム実行部へ直接
送出してもよい（請求項４）。

【００２０】また、該モデルを、その動作のシミュレー
ションを個別に実行することが可能な複数の部分から構
成し、該シミュレーション部を、前記複数の部分それぞ
れの動作を並列的にシミュレートする複数のプロセッサ
をそなえて構成してもよい（請求項５）。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。〔１〕本発明の一実施形態の説明〔１−１〕本実施形態の全体構成図２（ａ）および図２（ｂ）は本発明の一実施形態とし
ての制御プログラム開発支援装置の全体構成を従来シス
テムの全体構成と比較して示すもので、図２（ａ）は従
来システムの全体構成を示すブロック図、図２（ｂ）は
本実施形態の全体構成を示すブロック図である。

【００２２】図２（ａ）に示すように、サーボ制御プロ
グラムの開発・デバッグ（検証）を行なうための従来シ
ステムでは、実際のサーボ機構、つまり、実際のメカ１
００および制御回路２００を用いている。メカ１００
は、アクチュエータ１１０およびセンサ１２０を含んで
構成されている。アクチュエータ１１０は、制御回路２
００からの制御量に従ってメカ１００の動作を制御する
ものであり、センサ１２０は、アクチュエータ１１０で
制御されるとともに外乱を受けるメカ１００の動作状態
を状態量として検出するものである。

【００２３】制御回路２００は、制御用ＬＳＩ２１０，
ドライバ２２０および検出回路２３０をそなえて構成さ
れている。制御用ＬＳＩ２１０は、サーボ機構の動作を
制御する制御プログラム（制御プログラムのサーボ制御
部分／ファームウェア）を実行するもので、ＭＣＵ（Mi
croController Unit）２１１，メモリ２１２，サーボロ
ジック２１３およびセンサロジック２１４を有してい
る。

【００２４】メモリ２１２は、前記制御プログラムを含
む各種情報を格納するものであり、ＭＣＵ２１１は、い
わゆるワンチップマイコンであり、メモリ２１２に格納
された制御プログラムを実行し、メカ１００（サーボ機
構）に対する制御量を、メカ１００側からの状態量（セ
ンサ１２０による検出結果）に応じて演算するものであ
る。

【００２５】サーボロジック２１３およびセンサロジッ
ク２１４は、それぞれ、ドライバ２２０および検出回路
２３０に接続されるもので、例えばＡ／Ｄ（アナログ／
デジタル変換器），Ｄ／Ａ（デジタル／アナログ変換
器），ＰＩＯ（Parallel Input/Output）などの一般的
なロジック回路を含んで構成されるものである。また、
サーボロジック２１３としては、パルス幅変調（ＰＷ
Ｍ）信号発生器を用いることもできる。

【００２６】ドライバ２２０は、サーボロジック２１３
からの制御信号（制御量）に基づいてアクチュエータを
駆動するものであり、検出回路２３０は、メカ１００の
センサ１２０により検出された状態量を受け取り、セン
サロジック２１４に入力するものである。なお、メカ１
００や制御回路２００の状態は、オシロスコープ等の状
態表示部３００によって表示されるようになっている。

【００２７】上述した従来システムでは、実際のメカ１
００や制御回路２００が用いられ、ＭＣＵ２１１が、検
出回路２３０およびセンサロジック２１４を介して得た
情報（センサ１２０により検出された状態量）に基づい
てサーボ演算を行ない、その演算結果である制御量を、
制御信号としてサーボロジック２１３およびドライバ２
２０を介しアクチュエータ１１０に指令を与えること
で、サーボループが構築されている。

【００２８】これに対し、図２（ｂ）に示すごとく、本
実施形態の制御プログラム開発支援装置１は、制御回路
１０とモデル実行環境２０とを、中継回路３０を介して
通信可能に接続することによって構成されており、制御
回路１０およびモデル実行環境２０は、それぞれ、実際
にはファームウェア実行用プロセッサおよびモデル演算
用プロセッサにより構成されている。

【００２９】そして、制御回路１０は、サーボ機構の動
作を制御する制御プログラム（以下、制御ファームウェ
アという場合もある）を実行しそのサーボ機構に対する
制御量を所定の制御周期（制御ルーチンの呼び出し間
隔）ΔＴで算出して出力する制御プログラム実行部とし
て機能するもので、ＭＣＵ１２およびメモリ１３を含む
制御用ＬＳＩ１１から構成されている。

【００３０】ここで、メモリ１３は、前記制御プログラ
ムを含む各種情報を格納するものであり、ＭＣＵ１２
は、いわゆるワンチップマイコンであり、メモリ１３に
格納された制御プログラムを実行し、サーボ機構（本実
施形態では後述する仮想メカモデル２１）に対する制御
量を、モデル実行環境２０側からの状態量（シミュレー
ション結果）に応じて演算するものである。

【００３１】モデル実行環境（以下、シミュレータとい
う場合もある）２０は、サーボ機構を仮想的なモデル
（仮想メカモデル）２１として内部に構築され、その仮
想メカモデル２１を用いてサーボ機構の動作を動力学的
に解析しながら所定のシミュレーション周期（シミュレ
ーションサイクル）Δｔでサーボ機構の動作をシミュレ
ートすることにより、サーボ機構の状態量を算出して出
力するシミュレーション部として機能するものである。

【００３２】ここで、仮想メカモデル２１は、図２
（ａ）に示した従来システムにおけるサーボ機構の部
分、即ち、サーボロジック２１３，ドライバ２２０，メ
カ１００（アクチュエータ１１０およびセンサ１２０を
含む），検出回路２３０およびセンサロジック２１４の
部分をモデル化したものである。

【００３３】中継回路（中継部）３０は、制御回路１０
からモデル実行環境２０への制御量、および、モデル実
行環境２０から制御回路１０への状態量を中継すべく、
これらの制御量や状態量を一時的に格納・保持する共有
メモリ（バッファ，レジスタ）３１を有して構成されて
いる。この中継回路３０の詳細構成については、図１や
図１５〜図１８を参照しながら後述する。状態表示記録
部（データ表示部）４０は、モデル実行環境２０による
シミュレーション結果を表示したり記録したりするもの
である。

【００３４】そして、本実施形態の制御プログラム開発
支援装置１においては、シミュレーション周期Δｔが制
御周期ΔＴよりも短く設定され、モデル実行環境２０
は、仮想メカモデル２１を用い、所定の制御周期ΔＴに
対応する時間に亘って所定のシミュレーション周期Δｔ
でシミュレーションを行ない、そのシミュレーションに
よって得られたサーボ機構の状態量を中継回路３０へ出
力するように構成されている。

【００３５】さらに、本実施形態の制御プログラム開発
支援装置１には、後述するようにして制御回路１０の動
作とモデル実行環境２０の動作との同期処理を行なうシ
ミュレーション制御部（同期処理部）２２がそなえられ
ている。このシミュレーション制御部２２は、図２
（ｂ）ではモデル実行環境２０にそなえられているが、
実際には制御回路１０およびモデル実行環境２０にまた
がる形で配置され、図１，図３〜図１４にて後述する手
法に従い、ソフトウェアにより実現されるものである。

【００３６】このシミュレーション制御部２２は、モデ
ル実行環境２０からの状態量が中継回路３０の共有メモ
リ３１に保持されると、モデル実行環境２０を、制御回
路１０からの応答待ち状態へ移行させるとともに、制御
回路１０による、状態量に応じた制御量の算出動作を開
始させる一方、制御回路１０からの制御量が中継回路３
０に保持されると、制御回路１０を、モデル実行環境２
０からの応答待ち状態へ移行させるとともに、モデル実
行環境２０による、制御量に応じたシミュレーション動
作を開始させるように機能する。その際、図３や図４に
示すごとく、制御回路（制御ファームウェア）１０とモ
デル実行環境（シミュレータ）２０との間では、サーボ
割込信号（ＳＶＩｎｔ：Servo Interrupt）やサーボタ
スク信号（Servo Task）がやり取りされる。

【００３７】図２（ｂ）に示す本実施形態の制御プログ
ラム開発支援装置１においては、ＭＣＵ１２，メモリ１
３など制御プログラムを動作させるために必要な環境
〔図２（ｂ）には示していないが浮動点演算装置などの
補助回路も含む〕以外の部分を全てモデル化し、モデル
化された仮想メカモデル２１の動作がモデル実行環境
（シミュレータ）２０によりシミュレートされ、仮想メ
カモデル２１の状態量が算出される。そして、モデル実
行環境２０と制御回路１０との間で、中継回路３０の共
有メモリ３１を介して通信を行なうことにより、サーボ
ループが構築されている。

【００３８】このとき、対象とするメカの応答の高速化
に伴いモデル実行（シミュレーション）のサンプリング
間隔Δｔを細かくする必要が生じたり、モデル２１を精
密化するのに伴い計算量が増大したりすると、シミュレ
ータ２０において、実時間でモデル演算を行なうことが
難しくなる。

【００３９】そこで、本実施形態の制御プログラム開発
支援装置１においては、ＭＣＵ１２の演算を遅らせ、同
期信号（サーボ割込信号）ＳＶＩｎｔを用いてＭＣＵ１
２の演算と仮想メカモデル２１の演算とを同期させ、サ
ーボ特性を変化させずにスローモーション的にシミュレ
ーションを行なうようにしている。

【００４０】さらに、本実施形態では、図１および図１
２〜図１４を参照しながら後述するごとく、シミュレー
タ２０が、そのシミュレータ２０自体に対する割込信号
ＳｉｍＬｏｏｐＩｎｔを発生し、その割込信号ＳｉｍＬ
ｏｏｐＩｎｔに応じて、一シミュレーションサイクル分
のシミュレーションを実行するように構成されている。
なお、この割込信号ＳｉｍＬｏｏｐＩｎｔは、シミュレ
ータ２０側におけるシミュレーション制御部２２が発生
するように構成してもよい。

【００４１】〔１−２〕制御回路１０とシミュレータ２
０との基本的な同期処理手順次に、図３および図４を参照しながら、本実施形態にお
ける前記シミュレーション制御部（同期処理部）２２の
動作（同期処理手順）について説明する。図３および図
４は、それぞれ、本実施形態での同期処理手順（シミュ
レーション制御部２２の動作）を説明するためのフロー
チャートおよびタイムチャートである。

【００４２】図３に示す制御ファームウェア（制御Ｆ／
Ｗの部分；制御回路１０で実行される制御プログラム）
は、サーボ制御ルーチン部分であって、一般にタイマ割
り込みを用いて一定間隔（ΔＴ）で呼び出されたり、あ
るいは、制御対象が例えば磁気ディスクドライブ（ＨＤ
Ｄ）である場合にはサーボマークを磁気ディスクから読
み込んだ時に発生する割込信号によって呼び出されたり
する。

【００４３】本実施形態の制御プログラム開発支援装置
１では、サーボ制御ルーチンを呼び出すための割り込み
要因を、シミュレータ２０側からの割込信号（ＳＶＩｎ
ｔ）に変更し、シミュレータ２０によるシミュレーショ
ン終了（所定間隔のモデル実行の完了）に伴って、サー
ボ制御ルーチンが呼び出されるようにしている。

【００４４】なお、割込信号を用いず、メインループに
てシミュレータ２０におけるＳＶＩｎｔの状態を常に監
視するように構成してもよい。これにより、図４を参照
して後述するごとく、制御ルーチンとシミュレーション
とを交互に実行することができる。

【００４５】図３に示すように、制御ファームウェア
（制御回路１０）においてはシミュレータ２０からの割
込信号（ＳＶＩｎｔ）に応じてステップＳ１１〜Ｓ１６
の処理が実行され、シミュレータ２０においては制御回
路１０からのサーボタスク信号に応じてステップＳ２１
〜Ｓ２７が実行される。これにより、本実施形態の同期
処理（シミュレーション制御部２２）が実現され、制御
回路１０の動作とシミュレータ２０の動作との同期処理
が行なわれる。

【００４６】具体的に説明すると、シミュレータ２０に
おいて割込信号ＳＶＩｎｔがセットされると（ステップ
Ｓ２１；図１２のステップＳ６８に対応）、制御回路１
０では、制御ファームウェアが起動され、サーボタスク
信号がセットされる（ステップＳ１１）。

【００４７】このサーボタスク信号は、シミュレータ２
０に通知され、シミュレータ２０では、サーボタスク信
号のセット検知に伴い（ステップＳ２２のＹＥＳルー
ト；図１２のステップＳ７０のＹＥＳルートに対応）、
割込信号ＳＶＩｎｔをクリアする（ステップＳ２３；図
１２のステップＳ７２に対応）。この後、シミュレータ
２０は、制御回路１０からのサーボタスク信号がクリア
されるまで、つまり、ステップＳ２４（図１２のステッ
プＳ７４に対応）でＹＥＳ判定となるまで、制御ルーチ
ン終了（サーボタスク信号クリア）待ち状態となる。

【００４８】また、制御回路１０では、割込信号ＳＶＩ
ｎｔのクリアを検知すると（ステップＳ１２のＹＥＳル
ート）、中継回路３０の共有メモリ（レジスタ）３１に
保持されている状態量（シミュレータ２０によるシミュ
レーション結果）が読み込まれ（ステップＳ１３）、サ
ーボ演算、つまり状態量に応じた制御量の演算処理が実
行される（ステップＳ１４）。そして、算出された制御
量を中継回路３０へ出力して共有メモリ３１に格納して
から（ステップＳ１５）、サーボタスク信号をクリアし
（ステップＳ１６）、サーボ制御ルーチンを終了する。

【００４９】一方、シミュレータ２０では、サーボタス
ク信号のクリアを検知すると（ステップＳ２４のＹＥＳ
ルート）、中継回路３０の共有メモリ（レジスタ）３１
に保持されている制御量が読み込まれ（ステップＳ２
５）、シミュレーション（モデル演算）が行なわれ（ス
テップＳ２６）、その制御量に応じた仮想メカモデル２
１の状態量が算出される。このとき、ステップＳ２６で
のシミュレーションは、図１および図１２〜図１４を参
照しながら後述するごとく、シミュレータ２０によって
発生される割込信号ＳｉｍＬｏｏｐＩｎｔに応じて実行
される。そして、シミュレーション結果として得られた
状態量を中継回路３０へ出力して共有メモリ３１に格納
すると（ステップＳ２７）、再び、割込信号ＳＶＩｎｔ
がセットされ（ステップＳ２１）、以降、上述と同様の
処理が繰り返されることになる。

【００５０】図３にて上述した同期処理について図４を
参照しながら説明する。図４に示すように、シミュレー
タ２０は、時刻ｔ１で状態量を出力してシミュレーショ
ンを終了すると（ステップＳ２７）、制御ルーチン終了
（サーボタスク信号クリア）待ちの状態に移行するとと
もに、時刻ｔ２で割込信号ＳＶＩｎｔをセットし（ステ
ップＳ２１）、制御ファームウェアを呼び出して起動す
る。

【００５１】そして、時刻ｔ３において制御回路１０が
サーボタスク信号をセットすると（ステップＳ１１）、
そのサーボタスク信号に応じ、時刻ｔ４においてシミュ
レータ２０が割込信号ＳＶＩｎｔをクリアし（ステップ
Ｓ２３）、制御ファームウェア（ＨＤＤＦ／Ｗ）は、
時刻ｔ５から制御ルーチン実行中となる（ステップＳ１
３〜Ｓ１５）。

【００５２】この後、制御ファームウェアは、時刻ｔ６
で制御量を出力してサーボ演算を終了すると（ステップ
Ｓ１５）、シミュレーション終了（ＳＶＩｎｔセット）
待ちの状態に移行するとともに、時刻ｔ７でサーボタス
ク信号をクリアする（ステップＳ１６）。これに伴い、
シミュレータ２０は、時刻ｔ８からシミュレーション実
行中となり（ステップＳ２５〜Ｓ２７）、時刻ｔ９で状
態量を出力してシミュレーションを終了すると（ステッ
プＳ２７）、前述した処理を繰り返すことになる。

【００５３】〔１−３〕制御周期とシミュレーション周
期との関係さて、制御ルーチンが本来呼び出される間隔である制御
周期をΔＴとすると、従来、シミュレータ２０でのシミ
ュレーション（モデル実行）も、制御周期と同じ間隔Δ
Ｔで行なわれていた。しかし、精度のよいシミュレーシ
ョンを行なうためには、シミュレーション間隔（シミュ
レーション周期）Δｔを、制御周期ΔＴよりも細かくす
る必要がある。

【００５４】そこで、本実施形態の制御プログラム開発
支援装置１では、図３におけるシミュレーション実行処
理（ステップＳ２６）に際して、細かいシミュレーショ
ンサイクルを実行する毎にΔｔを加算し、その合計時間
が制御周期ΔＴに達したところで、シミュレーションル
ープから抜けるようにしている。

【００５５】より具体的に説明すると、図５は本実施形
態のシミュレータでのシミュレーション原理を説明する
ためのフローチャート（ステップＳ３１〜Ｓ３４）であ
り、この図５に示すように、図３におけるシミュレーシ
ョン実行部分（ステップＳ２６）では、シミュレーショ
ンの開始に先立ち、合計時間ｔが０に設定される（ステ
ップＳ３１）。

【００５６】この後、シミュレータ２０では、シミュレ
ーション間隔Δｔに対応する時間のシミュレーションが
実行される都度（ステップＳ３２）、合計時間ｔにシミ
ュレーション周期Δｔが加算され（ステップＳ３３）、
その合計時間が制御周期ΔＴに到達したか否かが判定さ
れる（ステップＳ３４）。合計時間ｔがΔＴ未満である
場合（ステップＳ３４のＮＯルート）、ステップＳ３２
に戻る一方、合計時間ｔがΔＴ以上となった場合（ステ
ップＳ３４のＹＥＳルート）、シミュレーションを終了
する。

【００５７】〔１−４〕基本的な同期設定そして、本実施形態の制御プログラム開発支援装置１の
シミュレータ２０には、上述した周期ΔＴを設定するた
めの機能〔シミュレーション制御部（同期処理部）２２
の同期設定を行なうための同期設定手段〕がそなえられ
ている。この機能は、シミュレータ２０におけるグラフ
ィカルユーザインタフェース機能（ＧＵＩ機能）を用い
て実現されている。つまり、オペレータ等がシミュレー
タ２０におけるディスプレイ（図示省略）上の表示を参
照しながらキーボードやマウス等を操作することによ
り、周期ΔＴの設定（同期設定）が行なわれるようにな
っている。本実施形態では、一般的なモデル記述方法
〔例えばＭＡＴＬＡＢ／Simulink（MathWorks社）〕を
用いて、ディスプレイ上に図５に示すごとく簡易なモデ
ル（ブロック線図）をグラフィカルに記述・作成するこ
とにより、同期設定が行なわれる。

【００５８】ここで、図６は本実施形態で同期設定を行
なうためのモデル記述レベル（ディスプレイでの表示状
態）を示す図、図７は図６に示すモデル記述レベルで記
述・設定された同期ブロックＢ２の動作を説明するため
のフローチャートである。本実施形態では、図６に示す
モデル記述レベルで、一定周期ΔＴの方形波（パルス）
を発生する方形波発生ブロックＢ１と同期ブロックＢ２
とを作成し、方形波発生ブロックＢ１からのパルスを同
期ブロックＢ２に入力するようにブロックＢ１およびＢ
２を記述する。

【００５９】同期ブロック（同期処理部，シミュレーシ
ョン制御部２２）Ｂ２は、方形波発生ブロックＢ１から
のパルスのエッジ（立ち上がり）を検出し、そのエッジ
をトリガにして、制御ファームウェアとの同期処理を行
なう。この同期ブロックＢ２の動作を図７に示すフロー
チャート（ステップＳ４１〜Ｓ４７）に従って具体的に
説明する。なお、図７において、ステップＳ４１および
Ｓ４２はエッジ検出（パルス立ち上がり検出）を行なう
部分である。また、ステップＳ４４〜Ｓ４７は、制御フ
ァームウェアとの同期を行なう部分で、図３のステップ
Ｓ２１〜Ｓ２４に対応する処理である。

【００６０】同期ブロックＢ２は、シミュレーション周
期Δｔ毎に起動され、その都度、まず、同期ブロックＢ
２に対する現入力（方形波発生ブロックＢ１からのパル
ス）が“High”であるか否かを判断する（ステップＳ４
１）。現入力が“High”でなければ、即ち“Low”であ
る場合（ステップＳ４１のＮＯルート）、現入力“Lo
w”を前入力に置き換えて（ステップＳ４３）、処理を
終了する。

【００６１】一方、現入力が“High”である場合（ステ
ップＳ４１のＹＥＳルート）、前入力が“Low”である
か否かを判断し（ステップＳ４２）、前入力が“Low”
でなければ、即ち“High”である場合（ステップＳ４２
のＮＯルート）、現入力“High”を前入力に置き換えて
（ステップＳ４３）、処理を終了する。そして、ステッ
プＳ４２で前入力が“Low”であると判断された場合
（ステップＳ４２のＹＥＳルート）、方形波発生ブロッ
クＢ１からのパルスの立ち上がりエッジが検出されたこ
とになる。この立ち上がりエッジの検出をトリガにし
て、制御ファームウェアとの同期処理（ステップＳ４４
〜Ｓ４７）へ移行する。

【００６２】この同期処理（ステップＳ４４〜Ｓ４７）
は、図３において説明したステップＳ２１〜Ｓ２４の処
理に対応するので、その説明は省略する。制御ファーム
ウェアでサーボタスク信号がクリアされ、ステップＳ４
７でＹＥＳ判定となると、同期処理を終了し、現入力
“High”を前入力に置き換えて（ステップＳ４３）、処
理を終了する。

【００６３】このとき、制御周期ΔＴとシミュレーショ
ン周期Δｔを加算して得られる合計時間ｔ（図５のステ
ップＳ３３参照）とにはΔｔ／２未満の誤差を生じる
が、制御周期ΔＴに対してシミュレーション周期Δｔを
任意に設定することができる。なお、制御周期ΔＴがシ
ミュレーション周期Δｔの自然数倍になっていれば前記
誤差は０となるが、自然数倍になっていなければ、−Δ
ｔ／２〜Δｔ／２の範囲の誤差が生じることになる。

【００６４】さらに、本実施形態の制御プログラム開発
支援装置１では、シミュレーション制御部（同期処理
部）２２が、シミュレータ２０によるシミュレーション
結果に基づいて、制御回路１０（制御ファームウェア）
による制御量の算出動作の開始タイミングを決定するよ
うに構成することもできる。図６に示した方形波発生ブ
ロックＢ１に代えて、例えば図８に示すようなサーボマ
ーク５０ａの検出シミュレーション結果を同期ブロック
Ｂ２に入力することにより、割込信号ＳＶＩｎｔが一定
周期ではなく他の要因に応じて生成・出力されることに
なる。

【００６５】なお、図８に示す例では、ＨＤＤのディス
ク５０におけるサーボマーク５０ａをヘッド５１によっ
て検出する状況がシミュレータ２０によりシミュレート
されている。このように生成された割込信号ＳＶＩｎｔ
の間隔を制御ファームウェア側で測定することにより、
制御プログラム開発支援装置１は、速度（回転速度）を
計測すべき処理に対応することができる。ただし、この
場合、状態量の中に経過時間の情報を含ませる必要があ
る。

【００６６】また、本実施形態の制御プログラム開発支
援装置１では、方形波発生ブロックＢ１から同期ブロッ
クＢ２へ周期的に入力される方形波に対してわざと１パ
ルス分の方形波を取り除く処理を加え、１パルス欠けた
方形波を同期ブロックＢ２に入力させることにより、制
御ファームウェアでのタイマによるフェイルセーフ機能
がきちんと作用するか否かの検証を行なうことができ
る。

【００６７】〔１−５〕入出力の同期設定次に、図９〜図１１を参照しながら、本実施形態での入
出力の同期設定について説明する。ここで、図９は本実
施形態で入出力の同期設定を行なうためのモデル記述レ
ベル（ディスプレイでの表示状態）を示す図、図１０お
よび図１１は、それぞれ、図９に示すモデル記述レベル
で記述・設定された同期ブロックＢ２′の動作を説明す
るためのフローチャートおよびタイムチャートである。

【００６８】図３に示す同期処理手順において、仮想メ
カモデル２１は、シミュレーションを実行する前に制御
回路１０からの制御量を読み込み、シミュレーションを
実行した後に状態量を出力しなければならない。本実施
形態では、このような入出力の同期タイミングも、一般
的なモデル記述方法〔例えばＭＡＴＬＡＢ／Simulink
（MathWorks社）〕を用いて、ディスプレイ上に図９に
示すごとく簡易なモデル（ブロック線図）をグラフィカ
ルに記述・作成することによって設定される。

【００６９】図９に示すモデル記述レベルにおける同期
ブロックＢ２′の出力は、この同期ブロックＢ２′への
入力パルスの立ち上がりエッジに反応し、１シミュレー
ションサイクル（Δｔ）分だけ“High”になる。そし
て、本実施形態では、図９に示すごとく、同期ブロック
Ｂ２′の出力が“High”になる時をトリガとして制御対
象モデルＢ５（シミュレータ２０）から状態量を出力す
るように出力ブロックＢ４が記述・作成される一方、同
期ブロックＢ２′の出力が“Low”になる時をトリガと
して制御対象モデルＢ５（シミュレータ２０）に制御量
を入力するように入力ブロックＢ３が記述・作成され
て、入出力タイミングが規定される。

【００７０】前述した同期ブロックＢ２′の動作を図１
０に示すフローチャート（ステップＳ５１〜Ｓ６０）に
従って具体的に説明する。なお、図１０におけるステッ
プＳ５２およびＳ５３は、図７のステップＳ４１および
Ｓ４２と同様、エッジ検出（パルス立ち上がり検出）を
行なう部分である。また、ステップＳ５７〜Ｓ６０は、
制御ファームウェアとの同期を行なう部分で、図３のス
テップＳ２１〜Ｓ２４に対応する処理である。

【００７１】同期ブロック（同期処理部，シミュレーシ
ョン制御部２２）Ｂ２′は、シミュレーション周期Δｔ
毎に起動され、その都度、まず、同期ブロックＢ２′か
らの前出力が“High”であるか否かを判断する（ステッ
プＳ５１）。前出力が“High”でなければ、即ち“Lo
w”である場合（ステップＳ５１のＮＯルート）、同期
ブロックＢ２′に対する現入力が“High”であるか否か
を判断する（ステップＳ５２）。現入力が“High”でな
ければ、即ち“Low”である場合（ステップＳ５２のＮ
Ｏルート）、同期ブロックＢ２′からの出力を“Low”
としてから（ステップＳ５４）、現入力を前入力に置き
換え且つ現出力を前出力に置き換えて（ステップＳ５
６）、処理を終了する。

【００７２】現入力が“High”である場合（ステップＳ
５２のＹＥＳルート）、前入力が“Low”であるか否か
を判断し（ステップＳ５３）、前入力が“Low”でなけ
れば、即ち“High”である場合（ステップＳ５３のＮＯ
ルート）、前述したステップＳ５４およびステップＳ５
６を実行して処理を終了する。

【００７３】そして、ステップＳ５３で前入力が“Lo
w”であると判断された場合（ステップＳ５３のＹＥＳ
ルート）、同期ブロックＢ２′への入力パルスの立ち上
がりエッジが検出されたことになる。この立ち上がりエ
ッジの検出をトリガにして、同期ブロックＢ２′からの
出力を“High”としてから（ステップＳ５５）、現入力
を前入力に置き換え且つ現出力を前出力に置き換えて
（ステップＳ５６）、処理を終了する。

【００７４】一方、ステップＳ５１で前出力が“High”
であると判断された場合（ステップＳ５１のＹＥＳルー
ト）、制御ファームウェアとの同期処理（ステップＳ５
７〜Ｓ６０）へ移行する。この同期処理（ステップＳ５
７〜Ｓ６０）は、図３において説明したステップＳ２１
〜Ｓ２４の処理に対応するので、その説明は省略する。
制御ファームウェアでサーボタスク信号がクリアされ、
ステップＳ６０でＹＥＳ判定となると、同期処理を終了
し、ステップＳ５２へ移行する。

【００７５】図１０にて上述した同期ステップＢ２′の
処理について図１１を参照しながら説明する。図１１に
おけるシミュレーション時刻ｔ１１〜ｔ１２およびｔ１
３〜ｔ１４に示すように、同期ブロックＢ２′の出力
は、この同期ブロックＢ２′への入力パルスの立ち上が
りエッジに反応して（ステップＳ５３のＹＥＳルー
ト）、制御周期（サーボ間隔）ΔＴごとに、１シミュレ
ーション周期（シミュレーション間隔）Δｔの間だけ
“High”になり（ステップＳ５５）、それ以外の時に
は、同期ブロックＢ２′の出力は常に“Low”になる
（ステップS５４）。

【００７６】また、同期ブロックＢ２′の前出力が“Hi
gh”であることをトリガとして（つまり同期ブロックＢ
２′の出力パルスが立ち下がる直前）、シミュレータ２
０は、ステップＳ５７〜Ｓ６０による同期処理へ移行し
てサーボタスク信号のクリア待ち状態になり、図１１の
シミュレーション時刻ｔ１２，ｔ１４でシミュレーショ
ンを停止した状態になる。サーボタスク信号がクリアさ
れると（ステップＳ６０のＹＥＳルート）、シミュレー
タ２０によるシミュレーションが再開される。

【００７７】そして、同期ブロックＢ２′の出力パルス
の立ち下がりに応じて入力ブロックＢ３が機能し、制御
ファームウェアからの制御量が制御対象モデルＢ５（仮
想メカモデル２１）に入力される。また、同期ブロック
Ｂ２′の出力パルスの立ち上がりに応じて出力ブロック
Ｂ４が機能し、制御対象モデルＢ５（仮想メカモデル２
１）の状態量が出力される。

【００７８】〔１−６〕中継回路３０の詳細構成および
シミュレータ２０の割込動作図１は、本発明の一実施形態としての制御プログラム開
発支援装置１における中継回路３０の詳細構成を示すと
ともに本実施形態での割込信号ＳＶＩｎｔおよびＳｉｍ
ＬｏｏｐＩｎｔの取扱を説明するためのブロック図であ
る。本実施形態の中継回路３０は、図２（ｂ）を参照し
ながら前述したごとく、２つのプロセッサ（制御回路１
０およびシミュレータ２０）の間を繋ぐバス上に共有メ
モリ３１をそなえて構成されている。より詳細に説明す
ると、中継回路３０は、図１に示すように、共有メモリ
３１を成す複数のレジスタ３１ａと、第１書込／読出制
御部として機能するセレクタ３２と、第２書込／読出制
御部として機能するセレクタ３３とをそなえて構成され
ている。

【００７９】ここで、レジスタ３１ａは、それぞれ、制
御回路１０（制御ファームウェア）からシミュレータ２
０への制御量とシミュレータ２０から制御回路１０（制
御ファームウェア）への状態量とを含むデータを一時的
に保持しうるものである。セレクタ３２は、複数のレジ
スタ３１ａと制御回路１０との間でデータの書込／読出
を制御するもので、制御回路１０からＦ／Ｗアドレスバ
ス６１を介して与えられたアドレス情報に応じて、複数
のレジスタ３１ａのうちの一つ（アドレス情報に応じた
レジスタ３１ａ）とＦ／Ｗデータバス６２とを接続する
ように切替動作を行なうものである。

【００８０】また、セレクタ３３は、複数のレジスタ３
１ａとシミュレータ２０との間でデータの書込／読出を
制御するもので、シミュレータ２０からシミュレータア
ドレスバス７１を介して与えられたアドレス情報に応じ
て、複数のレジスタ３１ａのうちの一つ（アドレス情報
に応じたレジスタ３１ａ）とシミュレータデータバス７
２とを接続するように切替動作を行なうものである。

【００８１】このような構成により、制御回路１０（フ
ァームウェア）からの制御量は、データバス６２および
セレクタ３２を通じ、指定されたレジスタ３１ａに一旦
書き込まれた後、同期信号（サーボタスク信号のクリ
ア）に応じて、セレクタ３３およびデータバス７２を通
じシミュレータ２０に入力される。一方、シミュレータ
２０からの状態量は、データバス７２およびセレクタ３
３を通じ、指定されたレジスタ３１ａに一旦書き込まれ
た後、同期信号（割込信号ＳＶＩｎｔ）に応じて、セレ
クタ３２およびデータバス６２を通じて制御回路１０に
入力される。

【００８２】このとき、本実施形態の中継回路３０で
は、シミュレータ２０からの割込信号ＳＶＩｎｔが、デ
ータバス７２およびセレクタ３３を通じ、特定のレジス
タ３１ａ（図１では最上段のレジスタ）における所定ビ
ットｎに書き込まれ、そのビットｎの値（割込信号ＳＶ
Ｉｎｔ）が、直接外部に出力され、セレクタ３２を介す
ることなくレジスタ３１ａから制御回路１０へ直接送出
されるように構成されている。

【００８３】これにより、制御回路１０側では、セレク
タ３２による読出制御（ファームウェアの読み込み動
作）を行なうことなく割込信号ＳＶＩｎｔを得ることが
でき、ハードウェア割り込みを利用した同期処理を行な
うことが可能になる。従って、ファームウェアのメイン
ループにてＳＶＩｎｔを常に監視するためのポーリング
を行なう必要がなくなる。

【００８４】同様に、シミュレータ２０から発生された
割込信号ＳｉｍＬｏｏｐＩｎｔは、データバス７２およ
びセレクタ３３を通じ、特定のレジスタ３１ａ（図１で
は最上段のレジスタ）における所定ビットｍに書き込ま
れ、そのビットｍの値（割込信号ＳｉｍＬｏｏｐＩｎ
ｔ）が、セレクタ３３を介することなくレジスタ３１ａ
からシミュレータ２０へ直接送出されることにより、シ
ミュレータ２０への割込動作が行なわれるようになって
いる。

【００８５】そして、シミュレータ２０は、割込信号Ｓ
ｉｍＬｏｏｐＩｎｔを受けて、１シミュレーションサイ
クル分のシミュレーションを行なうようになっている。
なお、図１に示す例では、２つの割込信号ＳＶＩｎｔお
よびＳｉｍＬｏｏｐＩｎｔを、同じレジスタ３１ａの別
のビットに書き込んでいるが、異なる２つのレジスタ３
１ａにそれぞれ書き込んでもよい。また、本実施形態の
共有メモリ３１を成す特定のレジスタ３１ａには、同期
フラグＳｙｎｃＦｌｇ（図１２〜図１４参照）の値や制
御回路１０からのサーボタスク信号（ＳｅｒｖｏＴａｓ
ｋ）も、上述と同様に書き込まれるようになっている。

【００８６】以下に、割込信号ＳｉｍＬｏｏｐＩｎｔの
出力タイミング等を含むシミュレータ２０の動作につい
て、図１２〜図１４を参照しながら説明する。ここで、
図１２および図１３はいずれも本実施形態の動作（シミ
ュレータ２０の動作）を詳細に説明するためのフローチ
ャート、図１４は本実施形態の動作（シミュレータ２０
の動作）を詳細に説明するためのタイムチャートであ
る。

【００８７】図１２に示すように、シミュレータ２０の
メインループを起動させる際には、まず、割込み要因の
変更を行なうとともに（ステップＳ６１）、モード（mo
de）を“０”に設定する（ステップＳ６２）。この後、
メインループが起動され、メインループでは、現在のモ
ードが０〜５のいずれであるかを監視する（ステップＳ
６３〜Ｓ６７）。

【００８８】モードが“０”である場合（ステップＳ６
３のＹＥＳルート）、割込信号ＳＶＩｎｔを特定のレジ
スタ３１ａのビットｎに設定し（ステップＳ６８）、モ
ードを“１”に設定してから（ステップＳ６９）、ステ
ップＳ６３に戻る。モードが“１”である場合（ステッ
プＳ６４のＹＥＳルート）、制御回路１０からサーボタ
スク信号が設定されたか否かを判断し（ステップＳ７
０）、設定されていない場合（ステップＳ７０のＮＯル
ート）、そのままステップＳ６３に戻る一方、設定され
ている場合（ステップＳ７０のＹＥＳルート）、モード
を“２”に設定してから（ステップＳ７１）、ステップ
Ｓ６３に戻る。

【００８９】モードが“２”である場合（ステップＳ６
５のＹＥＳルート）、つまりサーボタスク信号が設定さ
れた場合には、割込信号ＳＶＩｎｔをクリアし（ステッ
プＳ７２）、モードを“３”に設定してから（ステップ
Ｓ７３）、ステップＳ６３に戻る。

【００９０】モードが“３”である場合（ステップＳ６
６のＹＥＳルート）、サーボタスク信号がクリアされた
か否かを判断し（ステップＳ７４）、クリアされていな
い場合（ステップＳ７４のＮＯルート）、そのままステ
ップＳ６３に戻る一方、クリアされた場合（ステップＳ
７４のＹＥＳルート）、モードを“４”に設定してから
（ステップＳ７５）、ステップＳ６３に戻る。

【００９１】モードが“４”である場合（ステップＳ６
７のＹＥＳルート）、つまりサーボタスク信号がクリア
された場合には、割込信号ＳｉｍＬｏｏｐＩｎｔを設定
し（ステップＳ７６）、モードを“５”に設定してから
（ステップＳ７７）、ステップＳ６３に戻る。モードが
“５”である場合（ステップＳ６７のＮＯルート）、そ
のままステップＳ６３に戻る。

【００９２】図１４に示すように、モード“４”の状態
になってメインループの動作により割込信号ＳｉｍＬｏ
ｏｐＩｎｔが設定され、モード“５”の状態になると、
図１３に示す割込みルーチンが起動され、まず割込信号
ＳｉｍＬｏｏｐＩｎｔがクリアされてから（ステップＳ
８１）、シミュレータ２０によるモデル演算（シミュレ
ーション）が、制御回路１０からの制御量（指令値）に
応じて、一シミュレーションサイクルΔｔ分、実行され
る（ステップＳ８２）。

【００９３】このように一シミュレーションサイクル分
のモデル演算を行なう際には、図１３および図１４に示
すような同期ブロックも起動され、この同期ブロックに
対する現入力が“High”であるか否かを判断する（ステ
ップＳ８２１）。現入力が“High”でなければ、即ち
“Low”である場合（ステップＳ８２１のＮＯルー
ト）、同期ブロックからの出力を“Low”とするととも
に（ステップＳ８２３）、同期フラグＳｙｎｃＦｌｇを
クリアし（ステップＳ８２４）、現入力を前入力に置き
換えて（ステップＳ８２７）、同期ブロックの処理を終
了する。

【００９４】現入力が“High”である場合（ステップＳ
８２１のＹＥＳルート）、前入力が“Low”であるか否
かを判断し（ステップＳ８２２）、前入力が“Low”で
なければ、即ち“High”である場合（ステップＳ８２２
のＮＯルート）、前述したステップＳ８２３，Ｓ８２４
およびステップＳ８２７を実行して、同期ブロックの処
理を終了する。

【００９５】前入力が“Low”である場合（ステップＳ
８２２のＹＥＳルート）、同期ブロックへの入力パルス
の立ち上がりエッジが検出されたことになる。この立ち
上がりエッジの検出をトリガにして、同期ブロックから
の出力を“High”とするとともに（ステップＳ８２
５）、同期フラグＳｙｎｃＦｌｇを設定してから（ステ
ップＳ８２６）、現入力を前入力に置き換えて（ステッ
プＳ８２７）、同期ブロックの処理を終了する。

【００９６】ステップＳ８２による、一シミュレーショ
ンサイクル分のモデル演算を終了すると、同期フラグＳ
ｙｎｃＦｌｇが設定されているか否かを判断し（ステッ
プＳ８３）、設定されていない場合（ステップＳ８３の
ＮＯルート）、モードを“４”に設定してから（ステッ
プＳ８４）、割込みルーチンを終了する。ステップＳ８
４によりモード“４”が設定されると、図１２を参照し
ながら前述した通り、ステップＳ７６により割込信号Ｓ
ｉｍＬｏｏｐＩｎｔが設定され、シミュレータ２０に対
する割込みが行なわれて再び割込みルーチンが起動さ
れ、一シミュレーション分のモデル演算が実行されるこ
とになる。

【００９７】一方、同期フラグＳｙｎｃＦｌｇが設定さ
れている場合（ステップＳ８３のＹＥＳルート）、つま
り、同期ブロックへの入力パルスの立ち上がりエッジ
（“Low”から“High”への変化）が制御回路１０（制
御ファームウェア）との同期タイミングとして検知され
た場合、モードを“０”に設定してから（ステップＳ８
５）、割込みルーチンを終了する。

【００９８】ステップＳ８５によりモード“０”が設定
されると、図１２を参照しながら前述した通り、ステッ
プＳ６８により割込信号ＳＶＩｎｔが設定され、制御回
路１０に対する割込みが実行され、制御回路１０の動作
とシミュレータ２０の動作との同期がとられることにな
る。その後、モードが“１”，“２”，“３”と順次設
定され、制御回路１０との同期がとられ、サーボタスク
信号のクリア後にモードが“４”に設定されると、ステ
ップＳ７６により割込信号ＳｉｍＬｏｏｐＩｎｔが設定
され、シミュレータ２０に対する割込みが行なわれて割
込みルーチンが起動され、一シミュレーション分のモデ
ル演算が実行されることになる。

【００９９】〔１−７〕中継回路３０の各種機能ところで、本発明の目的は、ファームウェア（サーボ制
御プログラム）の開発・デバッグ（検証）を支援するこ
とであるが、そのためには、制御回路１０とシミュレー
タ２０との間における通信内容を傍受したり、その通信
内容を捏造したりすることができると、デバッグ時に便
利である。そこで、本実施形態では、図１５〜図１８に
示すような各種機能を中継機構３０にそなえてもよい。

【０１００】ここで、図１５は任意のレジスタ３１ａの
内容を表示する機能をそなえた中継回路３０の構成を示
すブロック図、図１６は特定のレジスタ３１ａの内容を
表示する機能をそなえた中継回路３０の構成を示すブロ
ック図、図１７は特定のレジスタ３１ａにデータを設定
する機能をそなえた中継回路３０の構成を示すブロック
図、図１８はレジスタ３１ａからのデータにノイズを重
畳する機能をそなえた中継回路３０の構成を示すブロッ
ク図である。

【０１０１】図１５に示す中継回路３０では、複数のレ
ジスタ３１ａに保持されているデータを表示しうるデー
タ表示用セグメント（データ表示部）３６がそなえられ
るとともに、このセグメント３６に表示すべきデータを
保持するレジスタ３１ａを選択・指定するための、レジ
スタ選択スイッチ（選択部）３４およびセレクタ（選択
部）３５がそなえられている。

【０１０２】レジスタ選択スイッチ３４は、例えばディ
ップスイッチ，ロータリスイッチ等で構成されオペレー
タ等により手動操作されるものである。また、セレクタ
３５は、レジスタ選択スイッチ３４からの信号に応じ、
複数のレジスタ３１ａのうちの一つ（前記信号に応じた
レジスタ３１ａ）とセグメント３６とを接続するように
切替動作を行ない、そのレジスタ３１ａに保持されてい
るデータをセグメント３６に表示させるものである。

【０１０３】これにより、制御回路１０とシミュレータ
２０との間で通信中のデータであって任意のレジスタ３
１ａに保持されるデータが、オペレータ等の指示に応じ
てセグメント３６で表示され、オペレータ等はそのデー
タを参照・確認することができる。なお、ここで、回路
規模を小さくするため、セレクタ３５として、バス用セ
レクタ３２もしくは３３を流用し、バスの未使用時にの
み、そのセレクタ３２もしくは３３を介してセグメント
３６にデータを表示するようにしてもよい。

【０１０４】また、図１５に示すごとくセグメント３６
でデジタル表示する他に、セレクタ３５で選択されたデ
ータを、そのままデジタル信号として出力し他のコンピ
ュータに入力して記録したり、Ｄ／Ａ変換器を介してア
ナログ出力しオシロスコープなどで表示・観察したりし
てもよい。

【０１０５】さらに、図１６に示すごとく、スイッチ３
４やセレクタ３５を省略し、データ表示用セグメント３
６ａで表示するレジスタ３１ａを特定のものに固定して
もよい。つまり、図１６に示す中継回路３０では、セグ
メント３６ａは、複数のレジスタ３１ａのうちの特定の
ものに直接的に接続され、その特定のレジスタ３１ａに
保持されているデータのみをデジタル表示している。

【０１０６】また、図１７に示す中継回路３０では、複
数のレジスタ３１ａのうちの少なくとも一つに所望のデ
ータを強制的に設定・格納するためのスイッチ（データ
入力部）３７がそなえられている。本実施形態におい
て、スイッチ３７は、例えばディップスイッチ，ロータ
リスイッチ等で構成されオペレータ等により手動操作さ
れるもので、複数のレジスタ３１ａのうちの特定のもの
に直接的に接続され、その特定のレジスタ３１ａに、ス
イッチ３７によって指定されたデータが設定入力される
ようになっている。このスイッチ３７を接続されたレジ
スタ３１ａは、読み取り専用となっている。

【０１０７】そして、このように特定のレジスタ３１ａ
に設定されたデータを、ファームウェア（あるいはシミ
ュレータ２０）で読めるようにすることにより、そのデ
ータに応じた制御プログラムの挙動や仮想メカモデル２
１の動作状態を確認することができ、制御プログラムの
デバッグを支援することができる。

【０１０８】なお、スイッチ３７からデータを手動入力
する他に、外部から与えられたアナログデータをＡ／Ｄ
変換器によりデジタルデータに変換して特定のレジスタ
３１ａに設定入力したり、他のコンピュータの出力であ
るデジタルデータを、直接、特定のレジスタ３１ａに設
定入力したりすることで、デバッグを支援することも考
えられる。

【０１０９】また、図１７に示すような機能を用いるこ
とにより、サーボゲインの調整を手動入力によりリアル
タイムで行なったり、ＦＦＴ（Fast Fourier Transfor
m）アナライザを用いて解析を行なったりすることがで
きる。ＦＦＴアナライザを用いる場合、ＦＦＴアナライ
ザはアナログ信号を入出力するものであるため、ＦＦＴ
アナライザからの出力（アナログ信号）を、Ａ／Ｄ変換
器によりデジタル信号に変換して特定のレジスタ３１ａ
に設定し、対象物（シミュレータ２０もしくはファーム
ウェア）からの応答を待つ。そして、対象物からの応答
（デジタル信号）をＤ／Ａ変換器によりアナログ信号に
変換してからＦＦＴアナライザに入力することになる。

【０１１０】さらに、図１８に示す中継回路３０では、
特定のレジスタ３１ａから読み出されたデータにスイッ
チ３９を介してノイズを重畳する加算器（ノイズ重畳
部）３８ａ，３８ｂが、レジスタ３１ａの両側（ファー
ムウェア側およびシミュレータ２０側）のそれぞれそな
えられている。これにより、オペレータ等は、ノイズを
加算器３８ａ，３８ｂによってデータに重畳することが
でき、そのノイズに応じたファームウェア（制御プログ
ラム）の挙動やモデルの動作状態を確認することができ
る。

【０１１１】なお、図１８に示す例では、加算器３８
ａ，３８ｂを用いて、外部からのノイズを特定のレジス
タ３１ａ（アドレス）に加えているが、加算器３８ａ，
３８ｂの代わりに乗算器を用いてもよい。また、図２０
では、レジスタ３１ａの両側のバスに加算器３８ａ，３
８ｂをそなえているが、いずれか一方のバスのみに加算
器をそなえてもよい。その他、セレクタ（図示省略）を
用い任意のレジスタからの読み込み値に対してノイズを
加算する機能を付加してもよい。

【０１１２】〔１−８〕シミュレーションの並列処理仮想メカモデル２１が、その動作のシミュレーションを
個別に実行することが可能な複数の部分から構成される
ものである場合、本実施形態におけるモデル実行環境
（シミュレータ）２０を、前記複数の部分それぞれの動
作を並列的にシミュレートする複数のプロセッサ（図１
９のＭＣＵ１２ａ〜１２ｃ参照）によって構成すること
で、シミュレーション処理の高速化をはかることができ
る。

【０１１３】例えば制御対象（仮想メカモデル２１）が
ＨＤＤである場合、本実施形態におけるモデル実行環境
（シミュレータ）２０においては、図１９に示すよう
に、仮想メカモデル２１をディスクモデル，アームモデ
ル，流体モデルのような相関関係の低い３つの部分に分
割し、各部分の動作を個別のプロセッサ（例えばＭＣＵ
１２ａ，１２ｂ，１２ｃ）により並列的に解析してシミ
ュレートすることができる。これにより、シミュレーシ
ョン処理を大幅に高速化することができる。なお、図１
９は本実施形態でのシミュレーションの並列処理を説明
するための図である。

【０１１４】この場合、これらのＭＣＵ１２ａ〜１２ｃ
のうちの一つがマスタとなり、その他のスレーブＭＣＵ
は、マスタが発生する信号に対し割込やポーリングを行
なうことによって、これらのＭＣＵ１２ａ〜１２ｃのシ
ミュレーション時間を同期させることができる。また、
同期をとる間隔は、アームとディスクのように相関関係
が低いモデルどうしについてはサーボ間隔（制御周期Δ
Ｔ）とし、また流体が絡むなど、多少の相関関係がある
モデルどうしについてはシミュレーション間隔（シミュ
レーション周期Δｔ）とする。

【０１１５】このとき、図１や図１２〜図１４を参照し
ながら前述した通り、シミュレータ２０は、割込信号Ｓ
ｉｍＬｏｏｐＩｎｔを生成し、自分自身に対して割込み
をかけて複数のＭＣＵ１２ａ，１２ｂ，１２ｃを起動さ
せ、制御周期よりも短いシミュレーションサイクル毎
に、並列処理によるシミュレーションを確実に行なうこ
とができる。

【０１１６】〔１−９〕本実施形態の効果このように、本発明の一実施形態としての制御プログラ
ム開発支援装置１によれば、制御回路１０（ＭＣＵ１
２）での演算処理を遅らせてシミュレータ２０でのモデ
ル演算処理（シミュレーション）と同期を取ることによ
り、サーボ特性を変化させずにスローモーション的に且
つ時間厳密性を保ったまま、精密なシミュレーションが
行なわれる。従って、実際のメカを用いることなく、比
較的小型で応答の速い製品についてのサーボ制御プログ
ラムの開発・デバッグ（検証）を行なうことができる。

【０１１７】また、モデルパラメータを変更するだけで
容易に任意の特性をもった仮想メカモデル２１を作成し
てサーボ制御プログラム（ファームウェア）によって制
御させることができるので、サーボ制御プログラムが、
大量に生産される製品のバラツキにどの程度まで対応で
きるかの検証、つまりサーボ制御プログラムの品質検証
を確実に行なうことができる。また、任意のタイミング
で任意の外乱を与えることが可能なため、サーボ制御プ
ログラムの品質をより確実に検証することができる。

【０１１８】さらに、仮想メカモデル２１を用いてシミ
ュレーションを行なうことにより、イベントブレイクや
ステップデバッグなどの機能を使用することが可能にな
り、サーボ制御プログラム開発をより容易に行なえるほ
か、新しいアクチュエータやセンサを用いた新規の制御
手法も簡単に検証することが可能になる。オペレータ等
は、図６や図９で説明した同期設定手段（ＧＵＩ機能）
を用いることにより、シミュレータ２０の動作と制御回
路１０（ファームウェア）の動作との同期設定を容易か
つ任意に行なうことができる。

【０１１９】図８にて説明したように、シミュレータ２
０によるシミュレーション結果に応じて、サーボ制御ル
ーチンへ移行することができるので、タイマによるフェ
イルセーフ機能の確認や、単位時間当たりの変化量（速
度，回転数等）を測定する処理への対応など、各種機能
が実現され、サーボ制御プログラムの開発・デバッグ
（検証）を確実に支援することができる。

【０１２０】特に、本実施形態では、シミュレータ２０
が、そのシミュレータ２０自体に対する割込信号Ｓｉｍ
ＬｏｏｐＩｎｔを発生し、その割込信号ＳｉｍＬｏｏｐ
Ｉｎｔに応じて一シミュレーションサイクル分のシミュ
レーションを実行するようになっているので、制御周期
ΔＴよりも短いシミュレーションサイクルΔｔで、シミ
ュレーションを確実に行なうことができ、精度の高いシ
ミュレーション結果を得ることができる。

【０１２１】このとき、図１９に示すように、仮想メカ
モデル２１の構成部分の動作シミュレーションを、複数
のＭＣＵ１２ａ〜１２ｃで並列的に実行することができ
るので、シミュレーション処理を大幅に高速化できる。
また、シミュレータ２０が自分自身に対して発生した割
込信号ＳｉｍＬｏｏｐＩｎｔを用いてシミュレーション
を実行することにより、制御周期ΔＴよりも短いシミュ
レーションサイクルΔｔで並列処理によるシミュレーシ
ョンを確実に行なうことができ、精度の高いシミュレー
ション結果を得ることができる。

【０１２２】さらに、本実施形態では、図１や図１５〜
図１８に示すように、中継回路３０を、複数のレジスタ
３１ａ，セレクタ３２および３３によって構成すること
で、制御回路１０からの制御量やシミュレータ２０から
の状態量を、レジスタ３１ａにおいて一時的に保持して
から、シミュレータ２０や制御回路１０に確実に中継す
ることができる。

【０１２３】このとき、シミュレータ２０で発生された
割込信号ＳｉｍＬｏｏｐＩｎｔは、セレクタ３３を介す
ることなくレジスタ３１ａからシミュレータ２０へ直接
送出されるので、シミュレータ２０は、その割込信号Ｓ
ｉｍＬｏｏｐＩｎｔに応じて、シミュレーション（並列
処理によるシミュレーション）を確実に行なうことがで
きる。

【０１２４】同様に、ファームウェア（制御回路１０）
側ではセレクタ３２による読出制御を行なうことなく割
込信号ＳＶＩｎｔを得ることができるので、ハードウェ
ア割り込みを利用した同期処理を行なうことが可能にな
り、制御回路１０は、その割込信号ＳＶＩｎｔに応じ
て、制御量の算出動作を直ちに且つ確実に開始すること
ができる。

【０１２５】また、図１５や図１６に示すごとく、制御
回路１０とシミュレータ２０との間で通信中のデータを
表示するデータ表示用セグメント３６，３６ａにより、
オペレータ等はそのデータを参照・確認することができ
るので、サーボ制御プログラムの開発・デバッグ（検
証）を確実に支援することができる。

【０１２６】さらに、図１７に示すごとく、オペレータ
等は、任意のデータを、スイッチ３７からレジスタ３１
ａに書き込むことによって制御回路１０やシミュレータ
２０へ直接的に入力することができるので、そのデータ
に応じたサーボ制御プログラムの挙動や仮想メカモデル
２１の動作状態を確認することが可能になり、サーボ制
御プログラムの開発・デバッグ（検証）を確実に支援す
ることができる。

【０１２７】そして、図１８に示すごとく、オペレータ
等は、ノイズを加算器３８ａ，３８ｂによってデータに
重畳することができるので、そのノイズに応じたサーボ
制御プログラムの挙動やモデルの動作状態を確認するこ
とが可能になり、サーボ制御プログラムの開発・デバッ
グ（検証）を確実に支援することができる。

【０１２８】〔２〕その他なお、本発明は上述した実施形態に限定されるものでは
なく、本発明の趣旨を逸脱しない範囲で種々変形して実
施することができる。例えば、上述した実施形態では、
制御対象が磁気ディスクドライブ（ＨＤＤ）である場合
について説明したが、本発明は、これに限定されるもの
ではなく、光ディスク（ＣＤ，ＭＯ，ＤＶＤ，ＭＤ），
磁気テープ装置（ＤＡＴ，ＶＴＲ），ＮＣ工作機など、
緻密なサーボ制御を必要とするあらゆる分野に応用する
ことができる。さらに、上述した実施形態では、制御対
象がサーボ機構である場合について説明したが、本発明
は、このようなサーボ機構に限定されるものではない。

【０１２９】〔３〕付記（付記１）機構の動作を制御する制御プログラムを実
行し、該機構に対する制御量を所定の制御周期で算出し
て出力する制御プログラム実行部と、該機構を仮想的な
モデルとして内部に構築され、該モデルを用い、前記所
定の制御周期よりも短いシミュレーションサイクルで、
前記所定の制御周期に対応する時間に亘って該機構の動
作をシミュレートすることにより、該機構の状態量を算
出して出力するシミュレーション部と、該制御プログラ
ム実行部から該シミュレーション部への前記制御量、お
よび、該シミュレーション部から該制御プログラム実行
部への前記状態量を一時的に保持し中継する中継部と、
該シミュレーション部からの前記状態量が該中継部に保
持されると、該シミュレーション部を、該制御プログラ
ム実行部からの応答待ち状態へ移行させるとともに、該
制御プログラム実行部による、前記状態量に応じた制御
量の算出動作を開始させる一方、該制御プログラム実行
部からの前記制御量が該中継部に保持されると、該制御
プログラム実行部を、該シミュレーション部からの応答
待ち状態へ移行させるとともに、該シミュレーション部
による、前記制御量に応じたシミュレーション動作を開
始させるシミュレーション制御部とをそなえ、該シミュ
レーション部が、当該シミュレーション部自体に対する
割込信号を発生し、その割込信号に応じて一シミュレー
ションサイクル分のシミュレーションを実行することを
特徴とする、制御プログラム開発支援装置。

【０１３０】（付記２）該中継部が、該制御プログラ
ム実行部から該シミュレーション部への前記制御量と該
シミュレーション部から該制御プログラム実行部への前
記状態量とを含むデータを一時的に保持しうる複数のレ
ジスタと、該複数のレジスタと該制御プログラム実行部
との間で前記データの書込／読出を制御する第１書込／
読出制御部と、該複数のレジスタと該シミュレーション
部との間で前記データの書込／読出を制御する第２書込
／読出制御部とをそなえて構成されていることを特徴と
する、付記１記載の制御プログラム開発支援装置。

【０１３１】（付記３）該シミュレーション部で発生
された割込信号は、該複数のレジスタの一つに一旦書き
込まれた後、該第２書込／読出制御部を介することなく
当該レジスタから該シミュレーション部へ直接送出され
ることを特徴とする、付記２記載の制御プログラム開発
支援装置。

【０１３２】（付記４）該制御プログラム実行部によ
る前記制御量の算出動作を開始させるべく該シミュレー
ション部で発生された割込信号は、該複数のレジスタの
一つに一旦書き込まれた後、該第１書込／読出制御部を
介することなく当該レジスタから該制御プログラム実行
部へ直接送出されることを特徴とする、付記２または付
記３に記載の制御プログラム開発支援装置。

【０１３３】（付記５）該複数のレジスタに保持され
ているデータを表示しうるデータ表示部をそなえたこと
を特徴とする、付記２〜付記４のいずれか一つに記載の
制御プログラム開発支援装置。（付記６）該複数のレジスタの中から選択した、少な
くとも一つのレジスタに保持されているデータを該デー
タ表示部に表示させる選択部をそなえたことを特徴とす
る、付記５記載の制御プログラム開発支援装置。

【０１３４】（付記７）該データ表示部が、該複数の
レジスタのうちの特定のものに直接的に接続され、該特
定のレジスタに保持されているデータを表示することを
特徴とする、付記５記載の制御プログラム開発支援装
置。（付記８）該複数のレジスタのうちの少なくとも一つ
に所望のデータを強制的に設定・格納するためのデータ
入力部をそなえたことを特徴とする、付記２〜付記４の
いずれか一つに記載の制御プログラム開発支援装置。

【０１３５】（付記９）該データ入力部が、該複数の
レジスタのうちの特定のものに直接的に接続され、該特
定のレジスタに前記所望のデータを設定することを特徴
とする、付記８記載の制御プログラム開発支援装置。（付記１０）該複数のレジスタのうちの少なくとも一
つから読み出されたデータにノイズを重畳するノイズ重
畳部をそなえたことを特徴とする、付記２〜付記４のい
ずれか一つに記載の制御プログラム開発支援装置。

【０１３６】（付記１１）該モデルが、その動作のシ
ミュレーションを個別に実行することが可能な複数の部
分から構成されるものであり、該シミュレーション部
が、前記複数の部分それぞれの動作を並列的にシミュレ
ートする複数のプロセッサをそなえて構成されているこ
とを特徴とする、付記１〜付記１０のいずれか一つに記
載の制御プログラム開発支援装置。

【０１３７】（付記１２）該機構がサーボ機構である
ことを特徴とする、付記１〜付記１１のいずれか１項に
記載の制御プログラム開発支援装置。

【０１３８】

【発明の効果】以上詳述したように、本発明の制御プロ
グラム開発支援装置によれば、以下のような効果ないし
利点を得ることができる。（１）制御プログラム実行部での演算処理を遅らせてシ
ミュレーション部でのモデル演算処理（シミュレーショ
ン）と同期を取ることにより、機構の特性（サーボ特
性）を変化させずにスローモーション的に且つ時間厳密
性を保ったまま精密なシミュレーションが行なわれる。
従って、実際のメカを用いることなく、比較的小型で応
答の速い製品についての制御プログラムの開発・デバッ
グ（検証）を行なうことができる。

【０１３９】（２）モデルパラメータを変更するだけで
容易に任意の特性をもったモデルを作成して制御プログ
ラムによって制御させることができる。従って、制御プ
ログラムが、大量に生産される製品のバラツキにどの程
度まで対応できるかの検証、つまり制御プログラムの品
質検証を確実に行なうことができる。（３）仮想的なモデルを用いてシミュレーションを行な
うことにより、ステップデバッグなどの機能を使用する
ことが可能になり、制御プログラム開発をより容易に行
なえるほか、新しいアクチュエータやセンサを用いた新
規の制御手法も簡単に検証することが可能になる。

【０１４０】（４）シミュレーション部が、そのシミュ
レーション部自体に対する割込信号を発生し、その割込
信号に応じて一シミュレーションサイクル分のシミュレ
ーションを実行するように構成することにより、制御周
期よりも短いシミュレーションサイクルでシミュレーシ
ョン（並列処理によるシミュレーション）を確実に行な
うことができ、精度の高いシミュレーション結果を得る
ことができる。

【０１４１】（５）中継部を、複数のレジスタ，第１書
込／読出制御部および第２書込／読出制御部によって構
成することで、制御プログラム実行部からの制御量やシ
ミュレーション部からの状態量を、レジスタにおいて一
時的に保持してから、シミュレーション部や制御プログ
ラム実行部に確実に中継することができる。（６）シミュレーション部で発生された割込信号は、第
２書込／読出制御部を介することなくレジスタからシミ
ュレーション部へ直接送出されるので、シミュレーショ
ン部は、その割込信号に応じて、シミュレーション（並
列処理によるシミュレーション）を確実に行なうことが
できる。

【０１４２】（７）制御プログラム実行部側では第１書
込／読出制御部による読出制御を行なうことなく割込信
号を得ることができるので、ハードウェア割り込みを利
用した同期処理を行なうことが可能になり、制御プログ
ラム実行部は、その割込信号に応じて、制御量の算出動
作を直ちに且つ確実に開始することができる。

【０１４３】（８）モデルの構成部分の動作シミュレー
ションを、複数のプロセッサで並列的に実行することが
できるので、シミュレーション処理を大幅に高速化する
ことができる。また、このとき、前述したようにシミュ
レーション部が自分自身に対して発生した割込信号を用
いてシミュレーションを実行することにより、制御周期
よりも短いシミュレーションサイクルで並列処理による
シミュレーションを確実に行なうことができ、精度の高
いシミュレーション結果を得ることができる。

【０１４４】（９）制御プログラム実行部とシミュレー
ション部との間で通信中のデータを表示するデータ表示
部により、オペレータ等はそのデータを参照・確認する
ことができるので、制御プログラムの開発・デバッグ
（検証）を確実に支援することができる。

【０１４５】（１０）オペレータ等は、任意のデータ
を、データ入力部からレジスタに書き込むことによって
制御プログラム実行部やシミュレーション部へ直接的に
入力することができるので、そのデータに応じた制御プ
ログラムの挙動やモデルの動作状態を確認することが可
能になり、制御プログラムの開発・デバッグ（検証）を
確実に支援することができる。

【０１４６】（１１）オペレータ等は、ノイズをノイズ
重畳部によってデータに重畳することができるので、そ
のノイズに応じた制御プログラムの挙動やモデルの動作
状態を確認することが可能になり、制御プログラムの開
発・デバッグ（検証）を確実に支援することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態としての制御プログラム開
発支援装置における中継回路の詳細構成を示すとともに
本実施形態での割込信号の取扱を説明するためのブロッ
ク図である。

【図２】本発明の一実施形態としての制御プログラム開
発支援装置の全体構成を従来システムの全体構成と比較
して示すもので、（ａ）は従来システムの全体構成を示
すブロック図、（ｂ）は本実施形態の全体構成を示すブ
ロック図である。

【図３】本実施形態での同期処理手順（シミュレーショ
ン制御部の動作）を説明するためのフローチャートであ
る。

【図４】本実施形態での同期処理手順（シミュレーショ
ン制御部の動作）を説明するためのタイムチャートであ
る。

【図５】本実施形態のシミュレータでのシミュレーショ
ン原理を説明するためのフローチャートである。

【図６】本実施形態で同期設定を行なうためのモデル記
述レベル（ディスプレイでの表示状態）を示す図であ
る。

【図７】図６に示すモデル記述レベルで記述・設定され
た同期ブロックの動作を説明するためのフローチャート
である。

【図８】本実施形態の装置において、割り込み間隔に応
じ速度を計測する手法について説明するための図であ
る。

【図９】本実施形態で入出力の同期設定を行なうための
モデル記述レベル（ディスプレイでの表示状態）を示す
図である。

【図１０】図９に示すモデル記述レベルで記述・設定さ
れた同期ブロックの動作を説明するためのフローチャー
トである。

【図１１】図９に示すモデル記述レベルで記述・設定さ
れた同期ブロックの動作を説明するためのタイムチャー
トである。

【図１２】本実施形態の動作（シミュレータの動作）を
詳細に説明するためのフローチャートである。

【図１３】本実施形態の動作（シミュレータの動作）を
詳細に説明するためのフローチャートである。

【図１４】本実施形態の動作（シミュレータの動作）を
詳細に説明するためのタイムチャートである。

【図１５】任意のレジスタの内容を表示する機能をそな
えた中継回路の構成を示すブロック図である。

【図１６】特定のレジスタの内容を表示する機能をそな
えた中継回路の構成を示すブロック図である。

【図１７】特定のレジスタにデータを設定する機能をそ
なえた中継回路の構成を示すブロック図である。

【図１８】レジスタからのデータにノイズを重畳する機
能をそなえた中継回路の構成を示すブロック図である。

【図１９】本実施形態でのシミュレーションの並列処理
を説明するための図である。

【図２０】タイマ割込みにより同期をとりながらシミュ
レーションを行なう、一般的な並列処理システムについ
て説明するための図である。

【符号の説明】

１制御プログラム開発支援装置１０制御回路（制御プログラム実行部，ファームウェ
ア実行用プロセッサ，制御ファームウェア）１１制御用ＬＳＩ１２，１２ａ，１２ｂ，１２ｃＭＣＵ（プロセッサ）１３メモリ２０モデル実行環境（シミュレーション部，モデル演
算用プロセッサ，シミュレータ）２１仮想メカモデル２２シミュレーション制御部（同期処理部）３０中継回路（中継部）３１共有メモリ（バッファ，レジスタ）３１ａレジスタ３２セレクタ（第１書込／読出制御部）３３セレクタ（第２書込／読出制御部）３４レジスタ選択スイッチ（選択部）３５セレクタ（選択部）３６，３６ａデータ表示用セグメント（データ表示
部）３７スイッチ（データ入力部）３８ａ，３８ｂ加算器（ノイズ重畳部）３９スイッチ４０状態表示記録部（データ表示部）５０ディスク５０ａサーボマーク５１ヘッド６１Ｆ／Ｗアドレスバス６２Ｆ／Ｗデータバス７１シミュレータアドレスバス７２シミュレータデータバス１００メカ１１０アクチュエータ１２０センサ２００制御回路２１０制御用ＬＳＩ２１１ＣＰＵ２１２メモリ２１３サーボロジック２１４センサロジック２２０ドライバ２３０検出回路３００状態表示部Ｂ１方形波発生ブロックＢ２，Ｂ２′ 同期ブロックＢ３入力ブロックＢ４出力ブロックＢ５制御対象モデル

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B042 GA13 GA34 GB05 HH06 HH07 HH13 5H220 BB12 BB20 CC07 CX03 HH01 JJ12 JJ26 JJ34 KK08

Claims

【特許請求の範囲】

【請求項１】機構の動作を制御する制御プログラムを
実行し、該機構に対する制御量を所定の制御周期で算出
して出力する制御プログラム実行部と、該機構を仮想的なモデルとして内部に構築され、該モデ
ルを用い、前記所定の制御周期よりも短いシミュレーシ
ョンサイクルで、前記所定の制御周期に対応する時間に
亘って該機構の動作をシミュレートすることにより、該
機構の状態量を算出して出力するシミュレーション部
と、該制御プログラム実行部から該シミュレーション部への
前記制御量、および、該シミュレーション部から該制御
プログラム実行部への前記状態量を一時的に保持し中継
する中継部と、該シミュレーション部からの前記状態量が該中継部に保
持されると、該シミュレーション部を、該制御プログラ
ム実行部からの応答待ち状態へ移行させるとともに、該
制御プログラム実行部による、前記状態量に応じた制御
量の算出動作を開始させる一方、該制御プログラム実行
部からの前記制御量が該中継部に保持されると、該制御
プログラム実行部を、該シミュレーション部からの応答
待ち状態へ移行させるとともに、該シミュレーション部
による、前記制御量に応じたシミュレーション動作を開
始させるシミュレーション制御部とをそなえ、該シミュレーション部が、当該シミュレーション部自体
に対する割込信号を発生し、その割込信号に応じて一シ
ミュレーションサイクル分のシミュレーションを実行す
ることを特徴とする、制御プログラム開発支援装置。
【請求項２】該中継部が、該制御プログラム実行部から該シミュレーション部への
前記制御量と該シミュレーション部から該制御プログラ
ム実行部への前記状態量とを含むデータを一時的に保持
しうる複数のレジスタと、該複数のレジスタと該制御プログラム実行部との間で前
記データの書込／読出を制御する第１書込／読出制御部
と、該複数のレジスタと該シミュレーション部との間で前記
データの書込／読出を制御する第２書込／読出制御部と
をそなえて構成されていることを特徴とする、請求項１
記載の制御プログラム開発支援装置。
【請求項３】該シミュレーション部で発生された割込
信号は、該複数のレジスタの一つに一旦書き込まれた
後、該第２書込／読出制御部を介することなく当該レジ
スタから該シミュレーション部へ直接送出されることを
特徴とする、請求項２記載の制御プログラム開発支援装
置。
【請求項４】該制御プログラム実行部による前記制御
量の算出動作を開始させるべく該シミュレーション部で
発生された割込信号は、該複数のレジスタの一つに一旦
書き込まれた後、該第１書込／読出制御部を介すること
なく当該レジスタから該制御プログラム実行部へ直接送
出されることを特徴とする、請求項２または請求項３に
記載の制御プログラム開発支援装置。
【請求項５】該モデルが、その動作のシミュレーショ
ンを個別に実行することが可能な複数の部分から構成さ
れるものであり、該シミュレーション部が、前記複数の部分それぞれの動
作を並列的にシミュレートする複数のプロセッサをそな
えて構成されていることを特徴とする、請求項１〜請求
項４のいずれか１項に記載の制御プログラム開発支援装
置。