JP2002050874A - 多層プリント配線板および多層プリント配線板の製造方法 - Google Patents

多層プリント配線板および多層プリント配線板の製造方法

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Abstract

(57)【要約】 【課題】 ICチップにリードレスで適切に電気的接続
を取りることができる多層プリント配線板を提案する。 【解決手段】 コア基板30にICチップ20が予め内
蔵されるため、リードレスでICチップ20との電気的
接続を取ることができる。さらに、ICチップ20のダ
イパッド24表面の酸化被膜26を除去するため、ダイ
パッド24の電気抵抗を下げ、導電性を高めることが可
能となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多層プリント配線
板に関し、特にICチップなどの電子部品を内蔵する多
層プリント配線板及び多層プリント配線板の製造方法に
関するものである。
【0002】
【従来の技術】ICチップは、ワイヤーボンディング、
TAB、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にICチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とICチップのパッドとを金線などのワイヤーで接続さ
せた後、ICチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。TABは、ICチップのバンプとプリント配線板の
パッドとをリードと呼ばれる線を半田などによって一括
して接続させた後、樹脂による封止を行っていた。フリ
ップチップは、ICチップとプリント配線板のパッド部
とをバンプを介して接続させて、バンプとの隙間に樹脂
を充填させることによって行っていた。
【0003】
【発明が解決しようとする課題】しかしながら、それぞ
れの実装方法は、ICチップとプリント配線板の間に接
続用のリード部品(ワイヤー、リード、バンプ)を介し
て電気的接続を行っている。それらの各リード部品は、
切断、腐食し易く、これにより、ICチップとの接続が
途絶えたり、誤作動の原因となることがあった。また、
それぞれの実装方法は、ICチップを保護するためにエ
ポキシ樹脂等の熱可塑性樹脂によって封止を行っている
が、その樹脂を充填する際に気泡が含有すると、気泡が
起点となって、リード部品の破壊やICパッドの腐食、
信頼性の低下を招いてしまう。熱可塑性樹脂による封止
は、それぞれの部品に合わせて樹脂装填用プランジャ
ー、金型を作成する必要が有り、また、熱硬化性樹脂で
あってもリード部品、ソルダーレジストなどの材質など
を考慮した樹脂を選定しなくては成らないために、それ
ぞれにおいてコスト的にも高くなる原因にもなった。
【0004】係る課題に対応するため、本発明者は鋭意
研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ
部を設けてICチップなどの電子部品を予め内蔵させ
て、層間絶縁層を積層し、該ICチップのパッド上に、
フォトエッチングあるいはレーザにより、ビアを設け
て、導電層である導体回路を形成させた後、更に、層間
絶縁層と導電層を繰り返して設け、多層プリント配線板
を形成することによって、封止樹脂を用いず、リードレ
ス、バンプレスによってICチップとの電気的接続を取
ることができる構造を案出した。
【0005】しかし、ICチップのパッドは、一般的に
アルミニウムなどで製造されており、製造工程において
酸化し、表面に酸化被膜が形成されている。このため、
表面に形成された酸化被膜により、パッドの接続抵抗が
上昇してしまい、ICチップへ適切な電気的接続を得る
ことができないことが判明した。また、ダイパッドの上
に酸化膜が残存すると、パッドとトランジション層の密
着性が不十分となり信頼性を満足させることができない
ことが分かった。
【0006】本発明は上述した課題を解決するためにな
されたものであり、その目的とするところは、ICチッ
プにリードレスで適切に電気的接続を取りることができ
る多層プリント配線板及び多層プリント配線板の製造方
法を提案することを目的とする。
【0007】
【課題を解決するための手段】上記した目的を達成する
ため、請求項1の多層プリント配線板の製造方法では、
少なくとも以下(a)〜(e)の工程を備えることを技
術的特徴とする: (a)前記基板に電子部品を収容する工程; (b)前記電子部品のダイパッドの表面の被膜を除去す
る工程; (c)前記ダイパッド上に、最下層の層間絶縁層のバイ
アホールと接続させるためのトランジション層を形成す
る工程; (d)前記基板上に、層間絶縁層を形成する工程; (e)前記層間絶縁層に、導体回路及びトランジション
層に接続するバイアホールを形成する工程。
【0008】請求項1では、基板内にICチップを収容
するため、リードレスでICチップとの電気的接続を取
ることができる。さらに、ICチップなどの電子部品の
ダイパッドの接続面に酸化被膜除去処理を施すため、ダ
イパッドの電気抵抗を下げ、導電性を高めることが可能
となる。また、ICチップ部分にトランジション層を設
けることにより、ICチップ部分が平坦化されるので、
上層の層間絶縁層も平坦化されて、膜厚みも均一にな
る。そのうえ、上層のバイアホールを形成する際も、形
状の安定性を保つことができる。皮膜は完全に除去する
ことが望ましい。
【0009】請求項2では、酸化被膜を逆スパッタ、プ
ラズマ処理のいずれかで完全に除去することによりIC
チップのダイパッドの導電性を高めることが可能とな
る。逆スパッタを行う場合は、スパッタリングガスとし
てアルゴンなどの不活性ガスを用い、ダイパッド表面の
酸化被膜に逆スパッタリングを行い、酸化被膜を完全に
除去させる。プラズマ処理で行う場合は、基板を真空状
態にした装置内に入れ、酸素、あるいは、窒素、炭酸ガ
ス、四フッ化炭素中でプラズマを放出させて、ダイパッ
ド表面の酸化被膜を除去させる。
【0010】請求項3では、被膜除去と、トランジショ
ン層の最下層の形成とを、連続的に非酸素雰囲気中で行
うため、パッド表面に酸化皮膜が再び形成されることが
なく、ICチップのダイパッドとトランジション層との
間の導電性と密着性を高めることが可能となる。
【0011】請求項4の多層プリント配線板は、基板上
に層間絶縁層と導体層とが繰り返し形成され、該層間絶
縁層には、バイアホールが形成され、該バイアホールを
介して電気的接続される多層プリント配線板において、
前記基板には、電子部品が内蔵され、前記電子部品のダ
イパッド上には、最下層の層間絶縁層のバイアホールと
接続させるためのトランジション層が形成され、前記ダ
イパッドの表面の被膜が除去されていることを技術的特
徴とする。
【0012】請求項4では、基板内にICチップを収容
するため、リードレスでICチップとの電気的接続を取
ることができる。さらに、ICチップなどの電子部品の
ダイパッドの接続面に酸化被膜除去処理を施すため、ダ
イパッドの電気抵抗を下げ、導電性を高めることが可能
となる。また、ICチップ部分にトランジション層を設
けることにより、ICチップ部分が平坦化されるので、
上層の層間絶縁層も平坦化されて、膜厚みも均一であ
る。そのうえ、上層のバイアホールを形成する際も、形
状の安定性を保つことができる。皮膜は完全に除去した
方がよい。
【0013】ICチップのパッドにトランジション層を
設ける理由は、次の通りである。第1にダイパッドがフ
ァインかつ小サイズになると、ビアを形成する際のアラ
イメントが困難になるので、トランジション層を設けて
アライメントをし易くする。トランジション層を設けれ
ば、ダイパッドピッチ150μm以下、パッドサイズ2
0μm以下でもビルドアップ層が安定して形成できる。
トランジション層を形成させていないダイパッドのまま
で、フォトエッチングにより層間絶縁層のビアを形成さ
せると、ビア径がダイパッド径よりも大きいと、ビア底
残査除去、層間樹脂絶縁層表面粗化処理として行うデス
ミア処理時に、ダイパッド表面の保護層であるポリイミ
ド層を溶解、損傷する。一方、レーザの場合、ビア径が
ダイパッド径より大きいときには、ダイパッド及びパシ
ベーション、ポリミド層(ICの保護膜)がレーザによ
って破壊される。更に、ICチップのパッドが非常に小
さく、ビア径がダイパッドサイズより大きくなると、フ
ォトエッチング法でも、レーザ法でも位置合わせが非常
に困難であり、ダイパッドとビアとの接続不良が多発す
る。
【0014】これに対して、ダイパッド上にトランジシ
ョン層を設けることで、ダイパッドピッチ150μm以
下、パッドサイズ20μm以下になってもダイパッド上
にビアを確実に接続させることができ、パッドとビアと
の接続性や信頼性を向上させる。更に、ICチップのパ
ッド上により大きな径のトランジション層を介在させる
ことで、デスミヤ、めっき工程などの後工程の際に、酸
やエッチング液に浸漬させたり、種々のアニール工程を
経ても、ダイパッド及びICの保護膜(パシベーショ
ン、ポリミド層)を溶解、損傷する危険がなくなる。
【0015】本発明で定義されるトランジション層につ
いて説明する。トランジション層は、従来のICチップ
実装技術を用いることなく、半導体素子であるICチッ
プとプリント配線板と直接接続を取るために設けられた
中間の仲介層を意味する。特徴としては、2層以上の金
属層で形成され、半導体素子であるICチップのダイパ
ッドよりも大きくさせることにある。それによって、電
気的接続や位置合わせ性を向上させるものであり、か
つ、ダイパッドにダメージを与えることなくレーザやフ
ォトエッチングによるバイアホール加工を可能にするも
のである。そのため、プリント配線板へのICチップの
埋め込み、収容、収納や接続を確実にすることができ
る。また、トランジション層上には、直接、プリント配
線板の導体層である金属を形成することを可能にする。
その導体層の一例としては、層間樹脂絶縁層のバイアホ
ールや基板上のスルーホールなどがある。
【0016】それぞれに多層プリント配線板だけで機能
を果たしてもいるが、場合によっては半導体装置として
のパッケージ基板としての機能させるために外部基板で
あるマザーボードやドーターボードとの接続のため、B
GA、半田バンプやPGA(導電性接続ピン)を配設さ
せてもよい。また、この構成は、従来の実装方法で接続
した場合よりも配線長を短くできて、ループインダクタ
ンスも低減できる。
【0017】本願発明に用いられるICチップなどの電
子部品を内蔵させる樹脂製基板としては、エポキシ樹
脂、BT樹脂、フェノール樹脂などにガラスエポキシ樹
脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂
を含浸させたプリプレグを積層させたものなどが用いら
れるが、一般的にプリント配線板で使用されるものを用
いることができる。それ以外にも両面銅張積層板、片面
板、金属膜を有しない樹脂板、樹脂フィルムを用いるこ
とができる。
【0018】ICチップを内蔵させたコア基板の全面に
蒸着、スパッタリングなどの物理的な蒸着を行い、全面
に導電性の金属膜を形成させる。その金属としては、ス
ズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、
銅などの金属を1層以上形成させるものがよい。厚みと
しては、0.001〜2.0μmの間で形成させるのが
よい。特に、0.01〜1.0μmが望ましい。
【0019】また、セミアディティブプロセスでトラン
ジション層を形成する場合には、ICチップ及びコア基
板の上に形成した金属膜上にドライフィルムレジストを
形成してトランジション層に該当する部分を除去させ
て、電解めっきによって厚付けした後、レジストを剥離
してエッチング液によって、同様にICチップのパッド
上にトランジション層を形成させることもできる。
【0020】一方、サブトラプロセスでトランジション
層を形成する場合には、金属膜上に、無電解あるいは電
解めっきにより、厚付けさせる。形成されるメッキの種
類としては銅、ニッケル、金、銀、亜鉛、鉄などがあ
る。電気特性、経済性、また、後程で形成されるビルド
アップである導体層は主に銅であることから、銅を用い
ることがよい。その厚みは1〜20μmの範囲で行うの
がよい。それより厚くなると、エッチングの際にアンダ
ーカットが起こってしまい、形成されるトランジション
層とビアと界面に隙間が発生することがある。その後、
エッチングレジストを形成して、露光、現像してトラン
ジション層以外の部分の金属を露出させてエッチングを
行い、ICチップのパッド上にトランジション層を形成
させる。
【0021】
【発明の実施の形態】以下、本発明の実施例について図
を参照して説明する。先ず、本発明の第1実施例に係る
多層プリント配線板の構成について、多層プリント配線
板10の断面を示す図6を参照して説明する。
【0022】図6に示すように多層プリント配線板10
は、ICチップ20を収容するコア基板30と、層間樹
脂絶縁層50、層間樹脂絶縁層150とからなる。層間
樹脂絶縁層50には、ビア60および導体回路58が形
成され、層間樹脂絶縁層150には、ビア160および
導体回路158が形成されている。
【0023】ICチップ20には、IC保護膜(パッシ
ベーション+ポリイミド)22が被覆され、該IC保護
膜22の開口内に入出力端子を構成するアルミニウム製
のダイパッド24が配設されている。ダイパッド24の
表面には、酸化被膜26が形成されている。ダイパッド
24上には、トランジション層38が形成され、ダイパ
ッド24とトランジション層38との接触面の酸化被膜
26は除去されている。
【0024】層間樹脂絶縁層150の上には、ソルダー
レジスト層70が配設されている。ソルダーレジスト層
70の開口部71下の導体回路158には、図示しない
ドータボード、マザーボード等の外部基板と接続するた
めの半田バンプ76、又は、図示しない導電性接続ピン
が設けられている。
【0025】本実施例の多層プリント配線板10では、
コア基板30にICチップ20を予め内蔵させて、IC
チップ20のダイパッド24にはトランジション層38
を配設させている。このため、ビアを形成する際のアラ
イメントが行い易く、ダイパッドピッチ150μm以
下、パッドサイズ20μm以下でもビルドアップ層が安
定して形成できる。トランジション層を形成させていな
いダイパッドのままで、フォトエッチングにより層間絶
縁層のビアを形成させると、ビア径がダイパッド径より
も大きいと、ビア底残査除去、層間樹脂絶縁層表面粗化
処理として行うデスミア処理時にダイパッド表面の保護
層であるポリイミド層を溶解、損傷する。一方、レーザ
の場合、ビア径がダイパッド径より大きいときには、ダ
イパッド及びパシベーション、ポリミド層(ICの保護
膜)がレーザによって破壊される。更に、ICチップの
パッドが非常に小さく、ビア径がダイパッドサイズより
大きくなると、フォトエッチング法でも、レーザ法でも
位置合わせが非常に困難であり、ダイパッドとビアとの
接続不良が多発する。
【0026】これに対して、ダイパッド24上にトラン
ジション層38を設けることで、ダイパッドピッチ15
0μm以下、パッドサイズ20μm以下になってもダイ
パッド24上にビア60を確実に接続させることがで
き、パッド24とビア60との接続性や信頼性を向上さ
せる。更に、ICチップのパッド上により大きな径のト
ランジション層を介在させることで、デスミヤ、めっき
工程などの後工程の際に、酸やエッチング液に浸漬させ
たり、種々のアニール工程を経ても、ダイパッド及びI
Cの保護膜(パシベーション、ポリミド層)を溶解、損
傷する危険がなくなる。
【0027】また、アルミニウム製のダイパッド24の
表面に形成された酸化被膜26が、ダイパッド24とト
ランジション層38との接触面において、後述する酸化
被膜除去処理により除去されているため、ダイパッド2
4の電気抵抗を下げ、導電性を高めることが可能とな
る。
【0028】引き続き、図6を参照して上述した多層プ
リント配線板の製造方法について、図1〜図7を参照し
て説明する。
【0029】(1)先ず、ガラスクロス等の心材にエポ
キシ等の樹脂を含浸させたプリプレグを積層した絶縁樹
脂基板(コア基板)30を出発材料とする(図1(A)
参照)。次に、コア基板30の片面に、ザグリ加工でI
Cチップ収容用の凹部32を形成する(図1(B)参
照)。ここでは、ザグリ加工により凹部を設けている
が、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶
縁基板とを張り合わせることで、収容部を備えるコア基
板を形成できる。
【0030】(2)その後、凹部32に、印刷機を用い
て接着材料34を塗布する。このとき、塗布以外にも、
ポッティングなどをしてもよい。次に、ICチップ20
を接着材料34上に載置する。ICチップ20には、I
C保護膜(パッシベーション+ポリイミド)22が被覆
され、IC保護膜22の開口内に入出力端子を構成する
ダイパッド24が配設されている。また、ダイパッド2
4の表面は酸化被膜26に覆われている(図1(C)参
照)。ここで、ICチップ20のダイパッド24部分を
拡大した説明図を図7(A)に示す。
【0031】(3)そして、ICチップ20の上面を押
す、もしくは叩いて凹部32内に完全に収容させる(図
1(D)参照)。これにより、コア基板30を平滑にす
ることができる。
【0032】(4)次に、ICチップ20を収容させた
コア基板30を真空状態にしたスパッタリング装置内に
入れ、スパッタリングガスとして不活性ガスであるアル
ゴンを用い、ダイパッド24表面の露出している酸化被
膜26をターゲットにして逆スパッタリングを行い、露
出した酸化被膜26を除去させる(図2(A)参照)。
ここで、ICチップ20のダイパッド24部分を拡大し
た説明図を図7(B)に示す。これにより、ダイパッド
24の電気抵抗を下げ、導電性を高めることが可能とな
り、かるトランジション層との密着性が向上する。ここ
では、酸化被膜除去処理として逆スパッタを用いたが、
逆スパッタ以外にもプラズマ処理を用いることもでき
る。プラズマ処理で行う場合は、基板を真空状態にした
装置内に入れ、酸素、あるいは、窒素、炭酸ガス、四フ
ッ化炭素中でプラズマを放出させて、ダイパッド表面の
酸化被膜を除去させる。更に、逆スパッタ、プラズマ処
理以外にも、ダイパッド表面を酸により処理し、酸化被
膜を除去することも可能である。酸化被膜除去処理に
は、燐酸を用いることが好適である。ここでは、酸化皮
膜を除去しているが、ダイパッドに防錆用の窒化膜等の
皮膜が形成されている際にも、電気導電性を高めるため
除去処理を行うことが好適である。
【0033】(5)その後、連続的に同じ装置を用い、
ICチップを酸素雰囲気に晒すことなく、コア基板30
の全面にCr及びCuをターゲットにしたスパッタリン
グを行い、全面に導電性の金属膜33を形成させる(図
2(B)参照)。金属膜33としては、スズ、クロム、
チタン、ニッケル、亜鉛、コバルト、金、銅などの金属
を1層以上形成させるものがよい。特に、ニッケル、ク
ロム、チタンで形成するのがよい。界面から湿分の侵入
がなく、金属密着性に優れるからである。厚みとして
は、0.001〜2.0μmの間で形成させるのがよ
い。特に、0.01〜1.0μmが望ましい。クロムの
厚みは、スパッタ層にクラックが入らず、かつ銅スパッ
タ層との密着が十分とれる厚みにする。本実施例では、
被膜除去と、トランジション層の最下層(金属膜)33
の形成とを、同一の装置で連続して非酸素雰囲気中で行
うため、パッド表面に酸化皮膜が再び形成されることが
なく、ICチップのダイパッド24とトランジション層
38との間の導電性を高めることが可能となる。
【0034】金属膜33上に、無電解めっきにより、無
電解めっき膜36を形成させてもよい(図2(C)参
照)。形成されるメッキの種類としては銅、ニッケル、
金、銀、などがある。電気特性、経済性、また、後程で
形成されるビルドアップである導体層は主に銅であるこ
とから、銅を用いるとよい。その厚みは0.01〜5.
0μmの範囲で行うのがよい。特に、0.1〜3μmが
望ましい。なお、望ましい第1薄膜層と第2薄膜層との
組み合わせは、クロム−銅、クロム−ニッケル、チタン
−銅、チタン−ニッケルである。金属との接合性や電気
伝達性という点で他の組み合わせよりも優れる。
【0035】(6)その後、レジストを塗布、あるい
は、感光性フィルムをラミネートし、露光、現像してI
Cチップ20のパッドの上部に開口を設けるようにメッ
キレジスト35を設け、電解めっき膜37を設ける(図
2(D)参照)。電解めっき膜37の厚みは1〜20μ
m程度がよい。電解めっき膜は、ニッケル、銅、金、
銀、亜鉛、鉄で形成できる。メッキレジスト35を除去
した後、メッキレジスト35下の無電解めっき膜36、
金属膜33をエッチングで除去することで、ICチップ
のパッド24上にトランジション層38を形成する(図
3(A)参照)。また、ICチップ20のダイパッド2
4部分を拡大した説明図を図7(C)に示す。ここで
は、メッキレジストによりトランジション層38を形成
したが、無電解めっき膜36の上に電解めっき膜37を
均一に形成した後、エッチングレジストを形成して、露
光、現像してトランジション層以外の部分の金属を露出
させてエッチングを行い、ICチップ20のダイパッド
24上にトランジション層38を形成させることも可能
である。この場合、電解めっき膜37の厚みは1〜20
μmの範囲がよい。それより厚くなると、エッチングの
際にアンダーカットが起こってしまい、形成されるトラ
ンジション層とビアとの界面に隙間が発生することがあ
るからである。
【0036】(7)次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層38の表面をエッチン
グすることにより粗化面38αを形成する(図3(B)
参照)。無電解めっきや酸化還元処理を用いて粗化面を
形成することもできる。
【0037】(8)上記工程を経た基板に、厚さ30〜
50μmの熱硬化型シクロオレフィン系樹脂シートを温
度50〜150℃まで昇温しながら圧力5kg/cm2
で真空圧着ラミネートし、シクロオレフィン系樹脂から
なる層間樹脂絶縁層50を設ける(図3(C)参照)。
真空圧着時の真空度は、10mmHgである。または、
液状絶縁樹脂をスピンコートなどによって塗布し、絶縁
層を形成してもよい。
【0038】(9)次に、CO2ガスレーザにて層間樹
脂絶縁層50にビア用開口48を設ける(図3(D)参
照)。その後、クロム酸を用いて開口48内の樹脂残り
を除去する。ダイパッド24上に銅製のトランジション
層38を設けることで、ビアを形成する際のアライメン
トをし易くし、ダイパッド24上にビアを確実に接続さ
せ、パッドとビアとの接続性や信頼性を向上させる。こ
れにより、ビルドアップ層が安定して形成できる。IC
チップのパッド上により大きな径のトランジション層を
介在させることで、ビア底残査除去、層間樹脂絶縁層表
面粗化処理として行うデスミア処理時、めっき工程など
の後工程の際に、酸やエッチング液に浸漬させたり、種
々のアニール工程を経ても、ダイパッド24及びICの
保護膜(パシベーション、ポリミド層)22を溶解、損
傷する危険がなくなる。なお、ここでは、過マンガン酸
を用いて樹脂残さを除去したが、酸素プラズマを用いて
デスミア処理を行うことも可能である。
【0039】(10)次に、クロム酸、過マンガン酸塩
などの酸化剤等に浸漬させることによって、層間樹脂絶
縁層50の粗化面50αを設ける(図4(A)参照)。
該粗化面50αは、0.1〜5μmの範囲で形成される
ことがよい。その一例として、過マンガン酸ナトリウム
溶液50g/l、温度60℃中に5〜25分間浸漬させ
ることによって、2〜3μmの粗化面50αを設ける。
上記以外には、日本真空技術株式会社製のSV−454
0を用いてプラズマ処理を行い、層間樹脂絶縁層50の
表面に粗化面50αを形成することもできる。この際、
不活性ガスとしてはアルゴンガスを使用し、電力200
W、ガス圧0.6Pa、温度70℃の条件で、2分間プ
ラズマ処理を実施する。
【0040】(9)粗化面50αが形成された層間樹脂
絶縁層50上に、金属層52を設ける(図4(B)参
照)。金属層52は、無電解めっきによって形成させ
る。予め層間樹脂絶縁層50の表層にパラジウムなどの
触媒を付与させて、無電解めっき液に5〜60分間浸漬
させることにより、0.1〜5μmの範囲でめっき膜で
ある金属層52を設ける。その一例として、 〔無電解めっき水溶液〕 NiSO4 0.003 mol/l 酒石酸 0.200 mol/l 硫酸銅 0.030 mol/l HCHO 0.050 mol/l NaOH 0.100 mol/l α、α′−ビピルジル 100 mg/l ポリエチレングリコール(PEG) 0.10 g/l 34℃の液温度で40分間浸漬させた。上記以外でも上
述したプラズマ処理と同じ装置を用い、内部のアルゴン
ガスを交換した後、Ni及びCuをターゲットにしたス
パッタリングを、気圧0.6Pa、温度80℃、電力2
00W、時間5分間の条件で行い、Ni/Cu金属層5
2を層間樹脂絶縁層50の表面に形成することもでき
る。このとき、形成されるNi/Cu金属層52の厚さ
は0.2μmである。
【0041】(12)上記処理を終えた基板30に、市
販の感光性ドライフィルムを貼り付け、クロムガラスマ
スクを載置して、40mJ/cm2で露光した後、0.
8%炭酸ナトリウムで現像処理し、厚さ25μmのめっ
きレジスト54を設ける。次に、以下の条件で電解めっ
きを施して、厚さ18μmの電解めっき膜56を形成す
る(図4(C)参照)。なお、電解めっき水溶液中の添
加剤は、アトテックジャパン社製のカパラシドHLであ
る。
【0042】〔電解めっき水溶液〕 硫酸 2.24 mol/l 硫酸銅 0.26 mol/l 添加剤(アトテックジャパン製、カパラシドHL)1
9.5 ml/l 〔電解めっき条件〕 電流密度 1A/dm2 時間 65分 温度 22±2℃
【0043】(13)めっきレジスト54を5%NaO
Hで剥離除去した後、そのめっきレジスト下の無電解め
っき膜52を硝酸および硫酸と過酸化水素の混合液を用
いるエッチングにて溶解除去し、無電解めっき膜52と
電解めっき膜56からなる厚さ16μmの導体回路58
及びビア60を形成し、第二銅錯体と有機酸とを含有す
るエッチング液によって、粗化面58α、60αを形成
する(図4(D)参照)。
【0044】(14)次いで、上記(8)〜(13)の
工程を、繰り返すことにより、さらに上層の層間樹脂絶
縁層150及び導体回路158(ビア160を含む)を
形成する(図5(A)参照)。
【0045】(15)次に、ジエチレングリコールジメ
チルエーテル(DMDG)に60重量%の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
(日本化薬社製)のエポキシ基50%をアクリル化した
感光性付与のオリゴマー(分子量4000)46.67
重量部、メチルエチルケトンに溶解させた80重量%の
ビスフェノールA型エポキシ樹脂(油化シェル社製、商
品名:エピコート1001)15重量部、イミダゾール
硬化剤(四国化成社製、商品名:2E4MZ−CN)
1.6重量部、感光性モノマーである多官能アクリルモ
ノマー(共栄化学社製、商品名:R604)3重量部、
同じく多価アクリルモノマー(共栄化学社製、商品名:
DPE6A)1.5重量部、分散系消泡剤(サンノプコ
社製、商品名:S−65)0.71重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン(関東化
学社製)2.0重量部、光増感剤としてのミヒラーケト
ン(関東化学社製)0.2重量部を加えて、粘度を25
℃で2.0Pa・sに調整したソルダーレジスト組成物
(有機樹脂絶縁材料)を得る。なお、粘度測定は、B型
粘度計(東京計器社製、DVL−B型)で60rpmの
場合はローターNo.4、6rpmの場合はローターN
o.3によった。
【0046】(16)次に、基板30に、上記ソルダー
レジスト組成物を20μmの厚さで塗布し、70℃で2
0分間、70℃で30分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ5mmのフォトマスクをソルダーレジスト層
70に密着させて1000mJ/cm2の紫外線で露光
し、DMTG溶液で現像処理し、ランド径620μm、
開口径460μmの開口71を形成する(図5(B)参
照)。
【0047】(17)次に、ソルダーレジスト層(有機
樹脂絶縁層)70を形成した基板を、塩化ニッケル
(2.3×10-1mol/l)、次亞リン酸ナトリウム
(2.8×10-1mol/l)、クエン酸ナトリウム
(1.6×10-1mol/l)を含むpH=4.5の無
電解ニッケルめっき液に20分間浸漬して、開口部71
に厚さ5μmのニッケルめっき層72を形成する。さら
に、その基板を、シアン化金カリウム(7.6×10-3
mol/l)、塩化アンモニウム(1.9×10-1mo
l/l)、クエン酸ナトリウム(1.2×10-1mol
/l)、次亜リン酸ナトリウム(1.7×10-1mol
/l)を含む無電解めっき液に80℃の条件で7.5分
間浸漬して、ニッケルめっき層72上に厚さ0.03μ
mの金めっき層74を形成することで、導体回路158
に半田パッド75を形成する(図5(C)参照)。
【0048】(18)この後、ソルダーレジスト層70
の開口部71に、はんだペーストを印刷して、200℃
でリフローすることにより、半田バンプ76を形成す
る。これにより、ICチップ20を内蔵し、半田バンプ
76を有する多層プリント配線板10を得ることができ
る(図6参照)。なお、半田ペーストを印刷して導電性
接続ピンを配置することもできる。
【0049】上述した実施例では、層間樹脂絶縁層5
0、150に熱硬化型シクロオレフィン系樹脂シートを
用いた。この代わりに、層間樹脂絶縁層50にエポキシ
系樹脂を用いることができる。このエポキシ系樹脂に
は、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が
含有されている。それぞれについて以下に説明する。
【0050】本発明の製造方法において使用し得るエポ
キシ系樹脂は、酸または酸化剤に可溶性の粒子(以下、
可溶性粒子という)が酸または酸化剤に難溶性の樹脂
(以下、難溶性樹脂という)中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語
は、同一の酸または酸化剤からなる溶液に同一時間浸漬
した場合に、相対的に溶解速度の早いものを便宜上「可
溶性」と呼び、相対的に溶解速度の遅いものを便宜上
「難溶性」と呼ぶ。
【0051】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒
子)、酸または酸化剤に可溶性の無機粒子(以下、可溶
性無機粒子)、酸または酸化剤に可溶性の金属粒子(以
下、可溶性金属粒子)等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、2種以上併用してもよ
い。
【0052】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
【0053】上記可溶性粒子の平均粒径としては、0.
1〜10μmが望ましい。この粒径の範囲であれば、2
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が0.1〜0.5μmの可溶性粒子と平均
粒径が1〜3μmの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。
【0054】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、2種以上の樹脂の混合物からなるも
のであってもよい。
【0055】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、(メタ)アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した(メ
タ)アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
【0056】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
【0057】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、2種以上併用してもよい。
【0058】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
【0059】上記可溶性粒子を、2種以上混合して用い
る場合、混合する2種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。
【0060】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてビア用
開口を形成することできる。これらのなかでは、熱硬化
性樹脂を含有しているものが望ましい。それにより、め
っき液あるいは種々の加熱処理によっても粗化面の形状
を保持することができるからである。
【0061】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独
で用いてもよいし、2種以上を併用してもよい。熱硬化
性樹脂、熱可塑性樹脂、それらの複合体であってもよ
い。さらには、1分子中に、2個以上のエポキシ基を有
するエポキシ樹脂がより望ましい。前述の粗化面を形成
することができるばかりでなく、耐熱性等にも優れてる
ため、ヒートサイクル条件下においても、金属層に応力
の集中が発生せず、金属層の剥離などが起きにくいから
である。
【0062】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールA型
エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールF型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、2種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
【0063】本発明で用いる樹脂フィルムにおいて、上
記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散さ
れていることが望ましい。均一な粗さの凹凸を有する粗
化面を形成することができ、樹脂フィルムにビアやスル
ーホールを形成しても、その上に形成する導体回路の金
属層の密着性を確保することができるからである。ま
た、粗化面を形成する表層部だけに可溶性粒子を含有す
る樹脂フィルムを用いてもよい。それによって、樹脂フ
ィルムの表層部以外は酸または酸化剤にさらされること
がないため、層間樹脂絶縁層を介した導体回路間の絶縁
性が確実に保たれる。
【0064】上記樹脂フィルムにおいて、難溶性樹脂中
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、3〜40重量%が望ましい。可溶性粒子の配合
量が3重量%未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、40重量%を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。
【0065】上記樹脂フィルムは、上記可溶性粒子、上
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。
【0066】上記硬化剤の含有量は、樹脂フィルムに対
して0.05〜10重量%であることが望ましい。0.
05重量%未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、10重量%を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。
【0067】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
【0068】また、上記樹脂フィルムは、溶剤を含有し
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、2種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、350℃以上
の温度を加えると溶解、炭化をしてしまう。
【0069】上記樹脂フィルムを張り付けた後、レーザ
で開口させて、層間樹脂絶縁層にビアを開口させる。そ
の後、酸あるいは酸化剤に浸漬させて、層間樹脂絶縁層
に粗化層を形成する。酸としては、硫酸、リン酸、塩
酸、蟻酸などの強酸を用いることができ、酸化剤として
はクロム酸、クロム硫酸、過マンガン塩酸などを用いる
ことができる。それにより、可溶性粒子を溶解あるいは
脱落させることによって層間樹脂絶縁層の表面に粗化層
を形成させる。その粗化層の形成された層間樹脂絶縁層
に、Pbなどの触媒を付与させた後、無電解めっきを施
す。無電解めっき膜上にレジストを施して露光、現像を
経てめっきレジストの非形成部を形成させる。該非形成
部に電解めっきを施してレジストを剥離、エッチングに
よって層間樹脂絶縁層上の無電解めっき膜を除去してビ
アと導体回路を形成させた。
【0070】引き続き、本発明の第2実施例に係る多層
プリント配線板について、図8及び図9を参照して説明
する。図8は、多層プリント配線板110の断面を示
し、図9は、ダイパッド24部分を拡大して示す図であ
って、図9(A)は、酸化被膜除去処理される前の状態
を示す図、図9(B)は、酸化膜除去処理後の状態を示
す図、図9(C)は、ダイパッド24上にトランジショ
ン層38を形成した後を示す図である。上述した第1実
施例では、BGAを配設した場合で説明した。第2実施
例では、第1実施例とほぼ同様であるが、図8に示すよ
うに導電性接続ピン96を介して接続を取るPGA方式
に構成されている。
【0071】第2実施例の製造方法では、図9(B)に
示すようにダイパッド24の酸化被膜26の一部分を逆
スパッタ、プラズマ処理、酸処理のいずれかの酸化膜除
去処理を施して除去する。その後、図9(C)に示すよ
うにダイパッド24上に、金属膜33及び無電解めっき
膜36、電解めっき膜37からなるトランジション層3
8を形成させる。これにより、第1実施例と同様にダイ
パッド26の電気抵抗を下げ、導電性を高めることが可
能となる。
【0072】(比較例)皮膜除去を行わない以外は、実
施例と同じようにトランジション層を形成して多層プリ
ント配線板を得た。
【0073】試験結果 実施例と比較例の多層プリント配線板を1)断面状態、
2)抵抗測定値、3)信頼性試験後の断面状態、4)抵
抗測定値の計4項目について評価を行った結果を図10
中の図表に示す。 1)断面状態 トランジション層を形成した後、断面を切断して、パッ
ド上の酸化膜の有無について、顕微鏡(×100)で観
察した。 2)抵抗測定値 トランジション層形成後に、接続抵抗を測定した。測定
した数値は、20カ所を測定した平均である。 3)信頼性試験後の断面状態 多層プリント配線板形成後に、ヒートサイクル試験
((130℃/3分)+(−60℃/3分)を1サイク
ルとして1000サイクル実施した)終了後に、断面を
切断して、パッド上の酸化皮膜の有無、及び、トランジ
ション層の剥離の有無について、顕微鏡(×100)で
観察した。 4)信頼性試験後の抵抗測定値 多層プリント配線板形成後に、ヒートサイクル試験
((130℃/3分)+(−60℃/3分)を1サイク
ルとして1000サイクル実施した)終了後に、接続抵
抗を測定した。測定した数値は、20カ所を測定した平
均である。
【0074】図10中の図表に示すように、実施例の多
層プリント配線板は、酸化膜もなく、接続抵抗値も小さ
いので、電気的な接続に問題を生じることがなかった。
また、信頼性試験後も劣化が少なかった。ちなみに、ヒ
ートサイクル試験を2000サイクル繰り返した後も、
それほど抵抗値の増加は見られなかった。
【0075】比較例は、酸化膜が残り、接続抵抗値も大
きい。場合によって全く電気的接続が取れない箇所も見
受けられた。信頼性試験後は更にその傾向が顕著に現れ
た。
【0076】
【発明の効果】本発明の構造により、封止樹脂を用い
ず、リードレスによってICチップとの電気的接続を取
ることができる。さらにICチップなどの電子部品のダ
イパッドの接続面に酸化被膜除去処理を施すため、ダイ
パッドの電気抵抗を下げ、導電性を高め、トランジショ
ン層との密着性を高めることが可能となる。
【図面の簡単な説明】
【図1】(A)、(B)、(C)、(D)は、本発明の
第1実施例に係る多層プリント配線板の製造工程図であ
る。
【図2】(A)、(B)、(C)、(D)は、本発明の
第1実施例に係る多層プリント配線板の製造工程図であ
る。
【図3】(A)、(B)、(C)、(D)は、本発明の
第1実施例に係る多層プリント配線板の製造工程図であ
る。
【図4】(A)、(B)、(C)、(D)は、本発明の
第1実施例に係る多層プリント配線板の製造工程図であ
る。
【図5】(A)、(B)、(C)は、本発明の第1実施
例に係る多層プリント配線板の製造工程図である。
【図6】本発明の第1実施例に係る多層プリント配線板
の断面図である。
【図7】(A)は、図1(C)に示すダイパッド部分を
拡大して示す説明図であり、(B)は、図2(A)に示
すダイパッド部分を拡大して示す説明図であり、(C)
は、図3(A)に示すダイパッド部分を拡大して示す説
明図である。
【図8】本発明の第2実施例に係る多層プリント配線板
の断面図である。
【図9】図9は、本発明の第2実施例に係るダイパッド
部分を拡大して示す図であって、(A)は、酸化被膜除
去処理される前の状態を示す図、(B)は、酸化膜除去
処理後の状態を示す図、(C)は、ダイパッド上にトラ
ンジション層を形成した後を示す図である。
【図10】実施例と比較例の多層プリント配線板を1)
断面状態、2)抵抗測定値、3)信頼性試験後の断面状
態、4)抵抗測定値の計4項目について評価を行った結
果を示す図表である。
【符号の説明】
20 ICチップ(電子部品) 22 IC保護膜 24 ダイパッド 26 酸化被膜 30 コア基板 32 凹部 38 トランジション層 50 層間樹脂絶縁層 58 導体回路 60 ビア 70 ソルダーレジスト層 76 半田バンプ(端子) 96 導電性接続ピン(端子) 150 層間樹脂絶縁層 158 導体回路 160 ビア
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5E346 AA02 AA04 AA12 AA15 AA29 AA32 AA43 CC04 CC09 CC32 CC33 CC37 CC38 CC39 CC40 CC55 DD17 DD23 DD24 EE12 EE19 EE33 EE34 EE38 EE39 FF01 FF03 FF23 FF27 FF45 GG15 GG27 GG28 HH07

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 基板上に層間絶縁層と導体層とを繰り返
    し形成し、該層間絶縁層にバイアホールを形成し、該バ
    イアホールを介して電気的接続させる多層プリント配線
    板の製造方法であって、少なくとも以下(a)〜(e)
    の工程を備えることを特徴とする多層プリント配線板の
    製造方法: (a)前記基板に電子部品を収容する工程; (b)前記電子部品のダイパッドの表面の被膜を除去す
    る工程; (c)前記ダイパッド上に、最下層の層間絶縁層のバイ
    アホールと接続させるためのトランジション層を形成す
    る工程; (d)前記基板上に、層間絶縁層を形成する工程; (e)前記層間絶縁層に、導体回路及びトランジション
    層に接続するバイアホールを形成する工程。
  2. 【請求項2】 前記被膜除去を、逆スパッタ、プラズマ
    処理のいずれかで行うことを特徴とする請求項1に記載
    の多層プリント配線板の製造方法。
  3. 【請求項3】 前記被膜除去と、トランジション層の最
    下層の形成とを、非酸素雰囲気中で行うことを特徴とす
    る請求項2の多層プリント配線板の製造方法。
  4. 【請求項4】 基板上に層間絶縁層と導体層とが繰り返
    し形成され、該層間絶縁層には、バイアホールが形成さ
    れ、該バイアホールを介して電気的接続される多層プリ
    ント配線板において、 前記基板には、電子部品が内蔵され、 前記電子部品のダイパッド上には、最下層の層間絶縁層
    のバイアホールと接続させるためのトランジション層が
    形成され、 前記ダイパッドの表面の被膜が除去されていることを特
    徴とする多層プリント配線板。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544537B2 (en) 2005-09-28 2009-06-09 Tdk Corporation Semiconductor IC-embedded substrate and method for manufacturing same
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
WO2009093343A1 (ja) 2008-01-25 2009-07-30 Ibiden Co., Ltd. 多層配線板およびその製造方法
US7868464B2 (en) 2004-09-16 2011-01-11 Tdk Corporation Multilayer substrate and manufacturing method thereof
US7929313B2 (en) 2005-12-16 2011-04-19 Ibiden Co., Ltd. Method of manufacturing multilayer printed circuit board
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10321634A (ja) * 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
JPH11145174A (ja) * 1997-11-10 1999-05-28 Sony Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321408A (ja) * 1996-05-31 1997-12-12 Nec Corp 電子回路基板の高密度実装構造
JPH10321634A (ja) * 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
JPH11145174A (ja) * 1997-11-10 1999-05-28 Sony Corp 半導体装置およびその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
US7868464B2 (en) 2004-09-16 2011-01-11 Tdk Corporation Multilayer substrate and manufacturing method thereof
US7544537B2 (en) 2005-09-28 2009-06-09 Tdk Corporation Semiconductor IC-embedded substrate and method for manufacturing same
US9027238B2 (en) 2005-10-14 2015-05-12 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8973259B2 (en) 2005-10-14 2015-03-10 Ibiden Co., Ltd. Method for manufacturing a multilayered circuit board
US8912451B2 (en) 2005-10-14 2014-12-16 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8692132B2 (en) 2005-10-14 2014-04-08 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
US8530752B2 (en) 2005-11-29 2013-09-10 Tdk Corporation Multilayer circuit board and method for manufacturing the same
US8320135B2 (en) 2005-12-16 2012-11-27 Ibiden Co., Ltd. Multilayer printed circuit board
US8705248B2 (en) 2005-12-16 2014-04-22 Ibiden Co., Ltd. Multilayer printed circuit board
US7957154B2 (en) 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
US7929313B2 (en) 2005-12-16 2011-04-19 Ibiden Co., Ltd. Method of manufacturing multilayer printed circuit board
US8168893B2 (en) 2008-01-25 2012-05-01 Ibiden, Co., Ltd. Multilayer wiring board with concave portion for accomodating electronic component
WO2009093343A1 (ja) 2008-01-25 2009-07-30 Ibiden Co., Ltd. 多層配線板およびその製造方法
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
US8710669B2 (en) 2009-05-20 2014-04-29 Nec Corporation Semiconductor device manufacture in which minimum wiring pitch of connecting portion wiring layer is less than minimum wiring pitch of any other wiring layer
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials

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