JP2002016842A - 欠陥画素検出装置及び欠陥画素検出プログラムが記録された記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 特定の水平ライン上に存在する画素の画像デ
ータのみを出力する場合には、特定の水平ラインを指定
する手段等を有していないため、欠陥画素の位置を検出
することができず、様々な読み出し方式の撮像素子に対
応する汎用性の高い欠陥画素検出装置を提供することが
できない課題があった。 【解決手段】 画像読み出し手段により採用されている
読み出しモードに対応する参照手順にしたがって欠陥画
素の画素位置を取得し、その欠陥画素の画素位置と計測
手段により計測された読み出し画素位置を比較して欠陥
画素を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、撮像素子の中の
欠陥画素を検出する欠陥画素検出装置及び欠陥画素検出
プログラムが記録された記録媒体に関するものである。

【０００２】

【従来の技術】撮像素子のような光を電気信号に変換す
る素子は、その素子上に数十万から数百万程度の画素を
有している。その画素中には白つぶれや黒つぶれなどの
欠陥画素が存在する。これらの欠陥画素はないことが望
ましいが、歩留まりのコスト面や技術的困難さからある
程度の数を見越して製造されている。この処理方法には
欠陥画素の前画素のデータで、その欠陥画素のデータを
置換する等の方策がある。そのためには、欠陥画素の位
置情報を撮像素子の読み出し位置と照らし合わせて同定
することが必要となる。

【０００３】図２４は例えば特開昭６３−８６９７１号
公報に示された従来の欠陥画素検出装置を示す構成図で
あり、図において、１は欠陥画素の存在する水平ライン
番地の他、ブロック番地やセル番地が記憶されたＥＥＰ
ＲＯＭを内臓するマイクロコンピュータ、２はバスイン
タフェース回路、３〜８はシフトレジスタ、９はカウン
タ、１０はタイミングクロックを発生するタイミングク
ロック発生回路、１１はタイミングクロックに同期して
ＣＣＤセンサ１２の走査位置を制御する撮像素子ドライ
ブ、１２は撮像素子であるＣＣＤセンサ、１３はサンプ
ルホールド回路、１４はＣＣＤセンサ１２を構成する画
素の画像データを出力する出力信号処理回路、１５〜１
７はＣＣＤセンサ１２の走査位置を計数するカウンタ、
１８〜２０はアドレスを比較するコンパレータ、２１は
コンパレータ１８〜２０からアドレス一致信号を受ける
と、サンプルホールドパルスの出力を停止する論理回路
である。

【０００４】次に動作について説明する。マイクロコン
ピュータ１には予め欠陥画素の存在する水平ライン番
地、ブロック番地及びセル番地（以下、欠陥アドレスと
いう）が記憶されており、電源投入後、バスインタフェ
ース回路２を通じて、欠陥アドレスをシフトレジスタ３
〜８にロードする。

【０００５】この際、カウンタ９が欠陥アドレスの転送
数を管理することにより、シフトレジスタ６〜８には、
ＣＣＤセンサ１２に含まれる欠陥画素のうち、先に走査
される欠陥画素のアドレスをロードし、シフトレジスタ
３〜５には、その次に走査される欠陥画素のアドレスを
ロードする。

【０００６】その後、カウンタ１５〜１７がＣＣＤセン
サ１２の走査位置を管理し、ＣＣＤセンサ１２の走査位
置がシフトレジスタ６〜８にロードされている欠陥アド
レスと一致すると、コンパレータ１８〜２０の全てがア
ドレス一致信号を出力する。このようにして、コンパレ
ータ１８〜２０の全てからアドレス一致信号を受ける
と、論理回路２１がサンプルホールドパルスの出力を停
止するので、サンプルホールド回路１３は、ＣＣＤセン
サ１２から出力された欠陥画素の画像データを出力信号
処理回路１４に出力せず、その欠陥画素の１つ前の画像
データを続けて出力信号処理回路１４に出力する。

【０００７】これにより、出力信号処理回路１４は、欠
陥画素の１つ前の画像データを欠陥画素の画像データと
して出力することになる。なお、コンパレータ１８〜２
０の全てがアドレス一致信号を出力すると、シフトレジ
スタ３〜５にロードされていた次の欠陥アドレスがシフ
トレジスタ６〜８にシフトされて、再び上記と同様の処
理を繰り返し実行する。

【０００８】

【発明が解決しようとする課題】従来の欠陥画素検出装
置は以上のように構成されているので、ＣＣＤセンサ１
２を構成する全画素の画像データを出力する場合には、
欠陥画素の位置を逐次検出して、画像データを補正する
ことができるが、特定の水平ライン上に存在する画素の
画像データのみを出力する場合には、特定の水平ライン
を指定する手段等を有していないため、欠陥画素の位置
を検出することができず、様々な読み出し方式の撮像素
子に対応する汎用性の高い欠陥画素検出装置を提供する
ことができない課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、様々な読み出し方式の撮像素子に
対応することができる汎用性の高い欠陥画素検出装置を
得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る欠陥画素
検出装置は、画像読み出し手段により採用されている読
み出しモードに対応する参照手順にしたがって欠陥画素
の画素位置を取得し、その欠陥画素の画素位置と計測手
段により計測された読み出し画素位置を比較して欠陥画
素を検出するようにしたものである。

【００１１】この発明に係る欠陥画素検出装置は、欠陥
画素検出手段により検出された欠陥画素の画像信号を補
正する補正手段を設けたものである。

【００１２】この発明に係る欠陥画素検出装置は、欠陥
画素の画素位置と参照手順を対にして記憶するようにし
たものである。

【００１３】この発明に係る欠陥画素検出装置は、記憶
手段に記憶されている画素位置の参照手順が、欠陥画素
の画素位置が記憶されている絶対アドレスを示す座標情
報であるようにしたものである。

【００１４】この発明に係る欠陥画素検出装置は、記憶
手段に記憶されている画素位置の参照手順が、欠陥画素
の画素位置が記憶されている相対アドレスを示す座標情
報であるようにしたものである。

【００１５】この発明に係る欠陥画素検出装置は、記憶
手段に記憶されている画素位置の参照手順が、所望する
欠陥画素の画素位置であるか否かを示す識別情報である
ようにしたものである。

【００１６】この発明に係る欠陥画素検出装置は、記憶
手段に記憶されている欠陥画素の画素位置と参照手順を
予め読み出して一時的に格納し、計測手段から読み出し
画素位置が出力されると、その欠陥画素の画素位置と参
照手順を欠陥画素検出手段に出力する一時的格納手段を
設けたものである。

【００１７】この発明に係る欠陥画素検出装置は、一時
的格納手段が複数の欠陥画素の画素位置と参照手順を一
時的に格納するようにしたものである。

【００１８】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、画像読み出し処理手順により採
用されている読み出しモードに対応する参照手順にした
がって欠陥画素の画素位置を取得し、その欠陥画素の画
素位置と計測処理手順により計測された読み出し画素位
置を比較して欠陥画素を検出する欠陥画素検出処理手順
を記録したものである。

【００１９】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、欠陥画素検出処理手順により検
出された欠陥画素の画像信号を補正する補正処理手順を
設けたものである。

【００２０】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、欠陥画素の画素位置と参照手順
を対にして記憶するようにしたものである。

【００２１】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、記憶処理手順に記憶されている
画素位置の参照手順が、欠陥画素の画素位置が記憶され
ている絶対アドレスを示す座標情報であるようにしたも
のである。

【００２２】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、記憶処理手順に記憶されている
画素位置の参照手順が、欠陥画素の画素位置が記憶され
ている相対アドレスを示す座標情報であるようにしたも
のである。

【００２３】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、記憶処理手順に記憶されている
画素位置の参照手順が、所望する欠陥画素の画素位置で
あるか否かを示す識別情報であるようにしたものであ
る。

【００２４】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、記憶処理手順に記憶されている
欠陥画素の画素位置と参照手順を予め読み出して一時的
に格納し、計測処理手順から読み出し画素位置が出力さ
れると、その欠陥画素の画素位置と参照手順を欠陥画素
検出処理手順に出力する一時的格納処理手順を設けたも
のである。

【００２５】この発明に係る欠陥画素検出プログラムが
記録された記録媒体は、一時的格納処理手順が複数の欠
陥画素の画素位置と参照手順を一時的に格納するように
したものである。

【００２６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による欠
陥画素検出装置を示す構成図であり、図において、３１
は被写体の光学像を結像させるレンズ系、３２は全画素
読み出しモードと高速読み出しモードを備え、レンズ系
３１により結像された被写体像を光電変換して電気信号
を出力する撮像素子、３３は撮像素子３２から出力され
た電気信号に対して増幅やディジタルクランプなどのア
ナログ処理を行うアナログ処理部、３４はアナログ処理
部３３から出力されるアナログ信号をデジタル信号に変
換するＡ／Ｄ変換器である。なお、アナログ処理部３３
及びＡ／Ｄ変換器３４から画像読み出し手段が構成され
ている。

【００２７】３５は撮像素子３２の読み出しモードに応
じたタイミングで撮像素子３２を駆動するタイミング発
生器、３６はタイミング発生器３５から出力される信号
を元にして、撮像素子３２の読み出しモードに応じた撮
像面の位置アドレスを計測する画素位置計測部である。
なお、タイミング発生器３５及び画素位置計測部３６か
ら計測手段が構成されている。

【００２８】４０ａは縦横計２４ビットの欠陥画素の位
置情報を登録する欠陥画素位置メモリであり、最大２５
６個の欠陥画素位置を登録することが可能である。４０
ｂは高速読み出しモードにおいて使用し、欠陥画素の位
置情報を登録する欠陥画素位置メモリ４０ａの８ビット
の絶対アドレスを指定するアドレスメモリである。４１
は欠陥画素位置メモリ４０ａ及びアドレスメモリ４０ｂ
を制御するメモリ制御回路、４２はメモリ制御回路４１
を経由して欠陥画素位置メモリ４０ａから読み出された
欠陥画素の位置情報を一時的に記憶する欠陥画素位置レ
ジスタ（一時格納手段）である。なお、欠陥画素位置メ
モリ４０ａ，アドレスメモリ４０ｂ及びメモリ制御回路
４１から記憶手段が構成されている。

【００２９】４３は画素位置計測部３６から出力される
撮像素子３２の撮像面の位置アドレスと、欠陥画素位置
レジスタ４２に格納されている欠陥画素の位置情報を比
較し、一致した場合には欠陥画素であることを示す欠陥
画素検出信号を出力する欠陥画素検出部（欠陥画素検出
手段）、４４は欠陥画素検出部４３から出力される欠陥
画素検出信号である。４５はＡ／Ｄ変換器３４から出力
される１２ビットのデジタル画像データを、欠陥画素検
出信号４４に基づいて同色成分隣接２画素から単純線形
補間を実施して欠陥画素の補正を行う欠陥画素補正部
（補正手段）である。

【００３０】なお、図１では画像読み出し手段，計測手
段，記憶手段，欠陥画素検出手段及び補正手段をハード
ウエアで構成するものについて説明するが、これらをソ
フトウエアで構成し、即ち、画像読み出し処理手順，計
測処理手順，記憶処理手順，欠陥画素検出処理手順及び
補正処理手順から構成された欠陥画素検出プログラムを
コンピュータが読み取り可能な記録媒体に記録するよう
にしてもよい。

【００３１】次に動作について説明する。まず、欠陥画
素補正を行う撮像素子３２について説明する。近年、撮
像素子３２の高画素化が進展している。これに伴って撮
像素子３２からの画像データの読み出し時間も増加する
傾向にある。このことは、例えば、デジタルスチルカメ
ラにおける画角合わせ、いわゆるファインダ動作時にお
いて、レスポンスの低下を招くことになる。そこで、最
近では、通常撮影時には画質を優先して、全ての画素デ
ータを読み出す全画素読み出しモードと、ファインダ動
作時には読み出し速度を優先して、垂直方向に間引きを
行う高速読み出しモードの２つのモードを備えた撮像素
子３２が製品化されている。これら２つのモードについ
ても各種様々な読み出し方式が存在するが、ここでは各
モード２種類の読み出し方式を例に説明する。

【００３２】図２は全画素読み出しモードにおけるプロ
グレッシブスキャン方式の撮像素子面の一部を表したも
のであり、図３は全画素読み出しモードにおけるフィー
ルド読み出し方式の撮像面の一部を表したものである。
図４は高速読み出しモードにおける垂直単純間引き方式
の撮像面の一部を表したものであり、図５は高速読み出
しモードにおける垂直二画素加算方式の撮像面の一部を
表したものである。図の黒丸は欠陥画素の位置を表し、
付与された番号は後述する欠陥画素位置情報の登録順を
示している。なお、撮像素子３２は４０９６画素×４０
９６行の２次元ＣＣＤセンサとし、出力されるデジタル
画像データは１２ビットとする。

【００３３】図２のプログレッシブスキャン方式は、水
平方向では図の左から右へ、垂直方向では１ライン目か
ら順に上から下へ、各画素の画像データを読み出す方式
である。

【００３４】図３のフィールド読み出し方式は、４フィ
ールド読み出しのものであり、水平方向に関してはプロ
グレッシブスキャン方式と同様に、図の左から右の順で
読み出す。垂直方向に関しては、まず、第一フィール
ド、第二フィールドの順にフィールド毎に第四フィール
ドまで読み出す。図２では１ライン，５ライン，９ライ
ン…と第一フィールドを読み出した後、２ライン，６ラ
イン，１０ライン…と第二フィールドを読み出し、最後
に４ライン，８ライン，１２ラインの第四フィールドを
読み出すことになる。

【００３５】図４の垂直単純間引き方式は、水平方向に
関しては全画素読み出しモードと同様に、図の左から右
の順で読み出す。垂直方向に関しては、８ラインを一つ
の単位として、このうち斜線部分となる２ライン目と７
ライン目を読み出す。図４では２ライン目，７ライン
目，１０ライン目，１５ライン目，１８ライン目…の順
に読み出すことになる。

【００３６】図５の垂直二画素加算方式は、水平方向に
関しては全画素読み出しモードと同様に、図の左から右
の順で読み出す。垂直方向に関しては、１２ラインを一
つの単位として、このうち斜線部分となる１ライン目と
３ライン目及び８ライン目と１０ライン目の垂直二画素
が加算され、その平均が読み出される。図５では１ライ
ン目と３ライン目，８ライン目と１０ライン目，１３ラ
イン目と１５ライン目，２０ライン目と２２ライン目…
の垂直二画素の平均を読み出すことになる。

【００３７】図６は欠陥画素位置メモリ４０ａを表した
ものである。登録する欠陥画素位置情報は一画面の絶対
位置を示すものとする。従って、４０９６画素×４０９
６行の二次元ＣＣＤセンサを使用した場合、一つの欠陥
画素位置情報は水平方向１２ビット（０〜４０９５）、
垂直方向１２ビット（０〜４０９５）の計２４ビット幅
となる。また、８ビットのアドレス空間を有するため、
最大２５６個の欠陥画素位置情報を登録することが可能
である。

【００３８】欠陥画素位置情報の登録順序については全
画素読み出しモードの読み出し順とする。即ち、図２の
プログレッシブスキャン方式の撮像素子を使用する場合
は、アドレス０番地からＤ１，Ｄ２，Ｄ３，Ｄ４…の図
中左上から右下の順序に登録し、図３のフィールド読み
出し方式の撮像素子を使用する場合には、図３に示した
範囲のみを考えると、Ｄ１，Ｄ２，Ｄ３，Ｄ４（第一フ
ィールド），Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９（第二フィ
ールド）の順に登録する。

【００３９】図７は垂直単純間引き方式、図８は垂直二
画素加算方式におけるアドレスメモリ４０ｂを表したも
のであり、高速読み出しモードで使用する欠陥画素位置
情報を欠陥画素位置メモリ４０ａから読み出す。アドレ
スメモリ４０ｂへの欠陥画素位置メモリアドレスの登録
順序は高速読み出しモードの読み出し順とする。即ち、
図４の垂直単純間引き方式の撮像素子を使用する場合
は、図７のようにアドレス０番地からＤ３，Ｄ４，Ｄ１
０，Ｄ１４…が登録されている欠陥画素位置メモリアド
レス２，３，９，１３…番地の順序に登録し、図５の垂
直二画素加算方式の撮像素子を使用する場合には、図８
のようにＤ５，Ｄ６，Ｄ１，Ｄ２，Ｄ７…が登録されて
いる欠陥画素位置メモリアドレス４，５，０，１…番地
の順序に登録する。

【００４０】次に全画素読み出しモードにおける詳細な
構成と動作について説明する。図示しないスイッチある
いはシャッタなどにより全画素読み出しモードがスター
トすると、タイミング発生器３５が撮像素子３２を駆動
するためのタイミングクロックを発生する。

【００４１】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由してＡ／Ｄ変換器
３４によってデジタル画像信号に変換され、欠陥画素補
正部４５に転送される。これと同時にタイミング発生器
３５がタイミングクロックに同期した画素クロックを発
生すると、画素位置計測部３６は画素クロックを計測す
る。画素位置計測部３６は全画素を計数可能であるよう
に水平１２ビット（０〜４０９５）、垂直１２ビット
（０〜４０９５）の計２４ビットのカウンタを備えてお
り、全画素読み出しモードでは画素クロックにより１ず
つインクリメントすることで、その計数結果は１画面の
絶対位置を示すこととなる。その計測結果は順次欠陥画
素検出部４３に転送される。

【００４２】一方、欠陥画素位置メモリ４０ａからは全
画素読み出しモードの最初の欠陥画素となる０番地のＤ
１の位置情報が欠陥画素位置レジスタ４２を経由し、欠
陥画素検出部４３に転送される。欠陥画素検出部４３は
画素位置計測部３６から順次転送される計測結果と比較
を行い、一致した場合には欠陥画素検出信号４４を出力
する。この信号に基づき欠陥画素補正部４５は、デジタ
ル画像信号のうち欠陥画素Ｄ１の画像信号に対し、水平
方向の同色成分隣接二画素の画像信号を使用して線形補
間を行った値に置換する。

【００４３】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、次の欠陥画素となる１番地のＤ２の位置情報を欠陥
画素位置メモリ４０ａから読み出す。読み出されたＤ２
の位置情報は欠陥画素位置レジスタ４２を経由し、欠陥
画素検出部４３に転送される。欠陥画素検出部４３は、
画素位置計測部３６から順次転送される計測結果とＤ２
の位置情報の比較を行い、一致した場合には再び欠陥画
素検出信号４４を出力する。

【００４４】上記のように欠陥画素位置メモリ４０ａの
０番地から読み出しを開始し、欠陥画素検出信号４４が
出力される度に欠陥画素位置メモリ４０ａのアドレスを
＋１インクリメントする動作を繰返すことにより、以
下、欠陥画素Ｄ３，Ｄ４，Ｄ５…と全画素読み出しモー
ドにおける欠陥画素の検出及び補正を行う。

【００４５】次に高速読み出しモードの詳細な構成と動
作について説明する。まず、図４の垂直単純間引き方式
における構成と動作について説明する。図示しないスイ
ッチあるいはシャッタなどにより高速読み出しモードが
スタートすると、タイミング発生器３５が撮像素子３２
を駆動するためのタイミングクロックを発生する。

【００４６】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。このとき図４の垂直単純間引き方式では、垂直方
向に８ラインを単位として２ライン目と７ライン目のみ
を読み出すため、垂直方向のカウンタは２，７，１０，
１５，１８…のように１画面の絶対位置を示すように計
測されてゆく。その計測結果は順次欠陥画素検出部４３
に転送される。

【００４７】一方、高速読み出しモードがスタートする
と、図７のようにアドレスメモリ４０ｂの０番地に登録
されている８ビットのアドレス情報「２番地」、即ち、
垂直単純間引き方式で最初に使用するＤ３が登録されて
いる欠陥画素位置メモリ４０ａのアドレスがメモリ制御
回路４１によって、欠陥画素位置メモリ４０ａに転送さ
れる。読み出された欠陥画素位置メモリ４０ａにおける
「２番地」のＤ３の位置情報は、欠陥画素位置レジスタ
４２を経由し、欠陥画素検出部４３に転送される。欠陥
画素検出部４３は画素位置計測部３６から順次転送され
る計測結果と比較を行い、一致した場合には欠陥画素検
出信号４４を出力する。この信号に基づき欠陥画素補正
部４５は、デジタル画像信号のうち欠陥画素Ｄ３の画像
信号に対し、水平方向の同色成分隣接二画素の画像信号
を使用して線形補間を行った値に置換する。

【００４８】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、アドレスメモリ４０ｂの１番地に登録されている８
ビットのアドレス情報「３番地」、即ち、垂直単純間引
き方式で次に使用するＤ４が登録されている欠陥画素位
置メモリ４０ａのアドレスがメモリ制御回路４１によっ
て、欠陥画素位置メモリ４０ａに転送される。読み出さ
れた欠陥画素位置メモリ４０ａにおける「３番地」のＤ
４の位置情報は、欠陥画素位置レジスタ４２を経由し、
欠陥画素検出部４３に転送される。欠陥画素検出部４３
は画素位置計測部３６から順次転送される計測結果と比
較を行い、一致した場合には再び欠陥画素検出信号４４
を出力する。

【００４９】上記のように、まず、アドレスメモリ４０
ｂの０番地のアドレス情報を欠陥画素位置メモリ４０ａ
に転送し、欠陥画素検出信号４４が出力される度にアド
レスメモリ４０ｂのアドレスを＋１インクリメントする
動作を繰返す。これにより、以下、欠陥画素Ｄ１０，Ｄ
１４…と垂直単純間引き方式における欠陥画素の検出及
び補正を行う。

【００５０】次に図５の垂直二画素加算方式における構
成と動作について説明する。図示しないスイッチあるい
はシャッタなどにより高速読み出しモードがスタートす
ると、タイミング発生器３５が撮像素子３２を駆動する
ためのタイミングクロックを発生する。

【００５１】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。このとき図５の垂直二画素加算方式では、１２ラ
インを一つの単位として１ライン目と３ライン目及び８
ライン目と１０ライン目の垂直二画素が加算され、その
平均が読み出される。そこで、垂直方向のカウンタは
１，８，１３，２０…のように、加算する２ラインのう
ちのいずれかのラインを基準として計測する。その計測
結果は順次欠陥画素検出部４３に転送される。

【００５２】一方、高速読み出しモードがスタートする
と、図８のようにアドレスメモリ４０ｂの０番地に登録
されている８ビットのアドレス情報「４番地」、即ち、
垂直二画素加算方式で最初に使用するＤ５が登録されて
いる欠陥画素位置メモリ４０ａのアドレスがメモリ制御
回路４１によって、欠陥画素位置メモリ４０ａに転送さ
れる。読み出された欠陥画素位置メモリ４０ａにおける
「４番地」のＤ５の位置情報は、欠陥画素位置レジスタ
４２を経由し、欠陥画素検出部４３に転送される。

【００５３】ここで、画素位置計測部３６からは基準ラ
インとして１，８，１３，２０…の計測結果のみが出力
されるが、２ラインに存在する欠陥画素を同時に検出す
るために、欠陥画素検出部４３では基準ラインに２を加
算した比較条件、即ち、３，１０，１５，２２…の条件
が新たに生成される。これにより欠陥画素検出部４３
は、欠陥画素位置メモリ４０ａからの位置情報が基準ラ
インまたは基準ライン＋２と一致する場合、欠陥画素検
出信号４４を出力することが可能となる。Ｄ５の場合、
１画面の絶対位置で３ライン目に存在するので、画素位
置計測部３６から基準ラインである１が出力され、基準
ライン＋２の比較条件で一致し、欠陥画素検出信号４４
が出力される。欠陥画素検出信号４４が出力されると欠
陥画素補正部４５は、デジタル画像信号のうち欠陥画素
Ｄ５の画像信号に対し、水平方向の同色成分隣接二画素
の画像信号を使用して線形補間を行った値に置換する。

【００５４】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、アドレスメモリ４０ｂの１番地に登録されている８
ビットのアドレス情報「５番地」、即ち、垂直二画素加
算方式で次に使用するＤ６が登録されている欠陥画素位
置メモリ４０ａのアドレスがメモリ制御回路４１によっ
て、欠陥画素位置メモリ４０ａに転送される。読み出さ
れた欠陥画素位置メモリ４０ａにおける５番地のＤ６の
位置情報は、欠陥画素位置レジスタ４２を経由し、欠陥
画素検出部４３に転送される。欠陥画素検出部４３は、
画素位置計測部３６から順次転送される計測結果を元に
比較条件を生成し、一致した場合には再び欠陥画素検出
信号４４を出力する。

【００５５】上記のように、欠陥画素検出部４３で２ラ
インに存在する欠陥画素を検出するため、画素位置計測
部３６からの計測結果を元に比較条件の追加を実施す
る。さらにアドレスメモリ４０ｂの０番地のアドレス情
報を欠陥画素位置メモリ４０ａに転送し、欠陥画素検出
信号４４が出力される度にアドレスメモリ４０ｂのアド
レスを＋１インクリメントする動作を繰返す。これによ
り、以下、欠陥画素Ｄ１，Ｄ２，Ｄ７…と垂直二画素加
算方式における欠陥画素の検出及び補正を行う。

【００５６】以上から明らかなように、この実施の形態
１によれば、高速読み出しモードにおける欠陥画素を検
出するためのアドレスメモリ４０ｂを備えることによ
り、全画素読み出しモードと高速読み出しモードのモー
ド別に欠陥画素の位置情報を登録する必要がなくなり、
メモリ容量の削減が可能となる。

【００５７】なお、この実施の形態１では、撮像素子は
４０９６画素×４０９６行を有するものとしたが、画素
数は任意でよく、それに応じて画素カウンタのビット数
を変更すればよい。また、検出する欠陥画素の登録数も
任意であり、メモリの容量を変更すればよい。

【００５８】また、この実施の形態１における欠陥画素
位置レジスタ４２は、１画素分の欠陥画素位置情報を記
憶するものであるが、複数画素分の容量を備えることに
より、欠陥画素の検出を行う前にアドレスメモリ４０ｂ
の情報に基づいて、あらかじめ複数画素分の欠陥画素位
置情報を読み出すことが可能となり、欠陥画素位置メモ
リ４０ａの読み出し速度が遅い場合でもリアルタイムに
欠陥画素の検出が可能となる。

【００５９】さらに、この実施の形態１では、撮像素子
なる入力デバイスであったが、液晶やプラズマディスプ
レイ等の表示デバイスの欠陥画素検出にも適応可能であ
り、この実施の形態１と同様の効果を得ることができ
る。

【００６０】実施の形態２．図９はこの発明の実施の形
態２による欠陥画素検出装置を示す構成図であり、図に
おいて、図１と同一符号は同一または相当部分を示すの
で説明を省略する。４０は縦横計２４ビットの欠陥画素
の位置情報と、高速読み出しモードで使用する欠陥画素
位置情報が登録されている８ビットのアドレスを登録す
るメモリであって、最大２５６個の欠陥画素位置情報を
登録することが可能なアドレス／欠陥画素位置メモリ
（記憶手段）である。５０は高速読み出しモードで最初
に読み出す欠陥画素位置情報のアドレスが登録されてい
る開始アドレスメモリ、５１はメモリ制御回路４１を経
由してアドレス／欠陥画素位置メモリ４０から読み出さ
れたアドレスを一時的に記憶するメモリアドレスレジス
タ（一時格納手段）である。

【００６１】次に動作について説明する。上記実施の形
態１は、検出手順となる座標情報を登録するアドレスメ
モリ４０ｂと、欠陥画素の位置情報を登録する欠陥画素
位置メモリ４０ａをそれぞれ備えたものについて示した
が、欠陥画素の位置情報と座標情報を対にして同じメモ
リに登録するようにしてもよい。

【００６２】図１０は図４における垂直単純間引き方
式、図１１は図５の垂直二画素加算方式の撮像素子を使
用した場合のアドレス／欠陥画素位置メモリ４０を表し
たものである。８ビットのアドレス空間を有し、最大２
５６個の欠陥画素位置情報を登録することができる。デ
ータ幅は３２ビットとし、このうち下位［２３：０］に
欠陥画素位置情報を登録する。上位［３１：２４］には
高速読み出しモードにおいて次に検出する欠陥画素位置
情報のあるアドレスを登録する。即ち、この８ビットの
アドレスは一旦アドレス／欠陥画素位置メモリ４０の外
部に読み出され、アドレス／欠陥画素位置メモリ４０の
アドレスを指定する。

【００６３】図１０及び図１１の下位［２３：０］に登
録する欠陥画素位置情報は全画素読み出しモードの一画
面の絶対位置を示すものとする。従って、４０９６画素
×４０９６行の二次元ＣＣＤセンサを使用した場合、一
つの欠陥画素位置情報は水平方向１２ビット（０〜４０
９５）、垂直方向１２ビット（０〜４０９５）の計２４
ビット幅となる。

【００６４】欠陥画素位置情報の登録順序については全
画素読み出しモードの読み出し順とする。即ち、図２の
プログレッシブスキャン方式の撮像素子を使用する場合
はアドレス０番地からＤ１，Ｄ２，Ｄ３，Ｄ４…の図中
左上から右下の順序に登録し、図３のフィールド読み出
し方式の撮像素子を使用する場合には、図３に示した範
囲のみを考えると、Ｄ１，Ｄ２，Ｄ３，Ｄ４（第一フィ
ールド），Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９（第二フィー
ルド）の順に登録する。

【００６５】図１０の上位［３１：２４］は図４の垂直
単純間引き方式におけるアドレス登録方法を表したもの
であり、高速読み出しモードで使用する欠陥画素位置情
報の読み出し順序を示している。図４の垂直単純間引き
方式の場合、検出する欠陥画素はＤ３，Ｄ４，Ｄ１０，
Ｄ１４…となり、最初に使用するＤ３のアドレス／欠陥
画素位置メモリ４０のアドレスのみ、開始アドレスメモ
リ５０によって２番地と指定される。従って、２番地の
上位［３１：２４］には次に使用するＤ４のアドレス３
番地が、３番地の上位［３１：２４］にはその次に使用
するＤ１０のアドレス９番地が登録され、以下、上位
［３１：２４］には、次に使用する欠陥画素位置情報が
登録されているアドレスが登録される。

【００６６】図１１の上位［３１：２４］は図５の垂直
二画素加算方式におけるアドレス登録方法を表したもの
であり、高速読み出しモードで使用する欠陥画素位置情
報の読み出し順序を示している。図５の垂直単純間引き
方式の場合、検出する欠陥画素はＤ５，Ｄ６，Ｄ１，Ｄ
２…となり、最初に使用するＤ５のアドレス／欠陥画素
位置メモリ４０のアドレスのみ、開始アドレスメモリ５
０によって４番地と指定される。従って、４番地の上位
［３１：２４］には次に使用するＤ６のアドレス５番地
が、５番地の上位［３１：２４］にはその次に使用する
Ｄ１のアドレス０番地が登録され、以下、上位［３１：
２４］には、次に使用する欠陥画素位置情報が登録され
ているアドレスが登録される。

【００６７】次に全画素読み出しモードにおける詳細な
構成と動作について説明する。図示しないスイッチある
いはシャッタなどにより全画素読み出しモードがスター
トすると、タイミング発生器３５が撮像素子３２を駆動
するためのタイミングクロックを発生する。

【００６８】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。画素位置計測部３６は全画素を計数可能であるよ
うに水平１２ビット（０〜４０９５）、垂直１２ビット
（０〜４０９５）の計２４ビットのカウンタを備えてお
り、全画素読み出しモードでは画素クロックにより１ず
つインクリメントすることで、その計数結果は１画面の
絶対位置を示すこととなる。その計測結果は順次欠陥画
素検出部４３に転送される。

【００６９】一方、アドレス／欠陥画素位置メモリ４０
からは全画素読み出しモードの最初の欠陥画素となる０
番地［２３：０］のＤ１の位置情報が欠陥画素位置レジ
スタ４２を経由し、欠陥画素検出部４３に転送される。
欠陥画素検出部４３は画素位置計測部３６から順次転送
される計測結果と比較を行い、一致した場合には欠陥画
素検出信号４４を出力する。この信号に基づき欠陥画素
補正部４５は、デジタル画像信号のうち欠陥画素Ｄ１の
画像信号に対し、水平方向の同色成分隣接二画素の画像
信号を使用して線形補間を行った値に置換する。

【００７０】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、次の欠陥画素となる１番地［２３：０］のＤ２の位
置情報をアドレス／欠陥画素位置メモリ４０から読み出
す。読み出されたＤ２の位置情報は欠陥画素位置レジス
タ４２を経由し、欠陥画素検出部４３に転送される。欠
陥画素検出部４３は、画素位置計測部３６から順次転送
される計測結果とＤ２の位置情報の比較を行い、一致し
た場合には再び欠陥画素検出信号４４を出力する。

【００７１】上記のようにアドレス／欠陥画素位置メモ
リ４０の０番地から、下位［２３：０］の欠陥画素位置
情報の読み出しを開始し、欠陥画素検出信号４４が出力
される度にアドレス／欠陥画素位置メモリ４０のアドレ
スを＋１インクリメントする動作を繰返すことにより、
以下、欠陥画素Ｄ３，Ｄ４，Ｄ５…と全画素読み出しモ
ードにおける欠陥画素の検出及び補正を行う。

【００７２】次に高速読み出しモードの詳細な構成と動
作について説明する。まず、図４の垂直単純間引き方式
における構成と動作について説明する。図示しないスイ
ッチあるいはシャッタなどにより高速読み出しモードが
スタートすると、タイミング発生器３５が撮像素子３２
を駆動するためのタイミングクロックを発生する。

【００７３】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。このとき図４の垂直単純間引き方式では、垂直方
向に８ラインを単位として２ライン目と７ライン目のみ
を読み出すため、垂直方向のカウンタは２，７，１０，
１５，１８…のように１画面の絶対位置を示すように計
測されてゆく。その計測結果は順次欠陥画素検出部４３
に転送される。

【００７４】一方、高速読み出しモードがスタートする
と、開始アドレスメモリ５０のアドレス情報「２番
地」、即ち、垂直単純間引き方式で最初に使用するＤ３
が登録されているアドレス／欠陥画素位置メモリ４０の
アドレスが、メモリ制御回路４１によってアドレス／欠
陥画素位置メモリ４０に転送される。読み出されたアド
レス／欠陥画素位置メモリ４０における「２番地」のＤ
３の位置情報［２３：０］は、欠陥画素位置レジスタ４
２を経由し、欠陥画素検出部４３に転送される。同時に
「２番地」のアドレス情報［３１：２４］（３番地）
は、メモリアドレスレジスタ５１に転送される。

【００７５】次に欠陥画素検出部４３は欠陥画素位置レ
ジスタ４２と画素位置計測部３６から順次転送される計
測結果の比較を行い、一致した場合には欠陥画素検出信
号４４を出力する。この信号に基づき欠陥画素補正部４
５は、デジタル画像信号のうち欠陥画素Ｄ３の画像信号
に対し、水平方向の同色成分隣接二画素の画像信号を使
用して線形補間を行った値に置換する。

【００７６】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、メモリアドレスレジスタのアドレス情報「３番地」
がアドレス／欠陥画素位置メモリ４０のアドレス入力に
転送される。これによりアドレス／欠陥画素位置メモリ
４０の「３番地」、即ち、垂直単純間引き方式で次に使
用するＤ４が読み出される。読み出されたアドレス／欠
陥画素位置メモリ４０における「３番地」のＤ４の位置
情報［２３：０］は、欠陥画素位置レジスタ４２を経由
し、欠陥画素検出部４３に転送される。同時に「３番
地」のアドレス情報［３１：２４］（９番地）は、メモ
リアドレスレジスタ５１に転送される。次に欠陥画素検
出部４３は欠陥画素位置レジスタ４２と画素位置計測部
３６から順次転送される計測結果の比較を行い、一致し
た場合には再び欠陥画素検出信号４４を出力する。

【００７７】上記のように、開始アドレスメモリ５０の
アドレス情報を元に、最初に必要な欠陥画素位置情報及
び次に必要なアドレス情報をアドレス／欠陥画素位置メ
モリ４０から読み出す。次に欠陥画素検出信号４４が出
力される度にメモリアドレスレジスタ５１のアドレス情
報をアドレス／欠陥画素位置メモリ４０に転送する動作
を繰返す。これにより、欠陥画素位置情報及びアドレス
情報は欠陥画素検出信号４４により常に更新され、以
下、欠陥画素Ｄ１０，Ｄ１４…と垂直単純間引き方式に
おける欠陥画素の検出及び補正を行う。

【００７８】次に図５の垂直二画素加算方式における構
成と動作、及び図１２のタイミングチャートについて説
明する。図示しないスイッチあるいはシャッタなどによ
り高速読み出しモードがスタートすると、タイミング発
生器３５が撮像素子３２を駆動するためのタイミングク
ロックを発生する。

【００７９】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。このとき図５の垂直二画素加算方式では、１２ラ
インを一つの単位として１ライン目と３ライン目及び８
ライン目と１０ライン目の垂直二画素が加算され、その
平均が読み出される。そこで、垂直方向のカウンタは
１，８，１３，２０…のように、加算する２ラインのう
ちのいずれかのラインを基準として計測する。その計測
結果は順次欠陥画素検出部４３に転送される。

【００８０】一方、高速読み出しモードがスタートする
と、開始アドレスメモリ５０のアドレス情報「４番
地」、即ち、垂直単純間引き方式で最初に使用するＤ５
が登録されているアドレス／欠陥画素位置メモリ４０の
アドレスが、メモリ制御回路４１によってアドレス／欠
陥画素位置メモリ４０に転送される。読み出されたアド
レス／欠陥画素位置メモリ４０における「４番地」のＤ
５の位置情報［２３：０］は、欠陥画素位置レジスタ４
２を経由し、欠陥画素検出部４３に転送される。同時に
「４番地」のアドレス情報［３１：２４］（５番地）
は、メモリアドレスレジスタ５１に転送される。

【００８１】ここで、画素位置計測部３６からは基準ラ
インとして１，８，１３，２０…の計測結果のみが出力
されるが、２ラインに存在する欠陥画素を同時に検出す
るために、欠陥画素検出部４３では基準ラインに２を加
算した比較条件、即ち、３，１０，１５，２２…の条件
が新たに生成される。これにより欠陥画素検出部４３
は、アドレス／欠陥画素位置メモリ４０からの位置情報
が基準ラインまたは基準ライン＋２と一致する場合、欠
陥画素検出信号４４を出力することが可能となる。

【００８２】Ｄ５の場合、１画面の絶対位置で３ライン
目に存在するので、画素位置計測部３６から基準ライン
である１が出力され、基準ライン＋２の比較条件で一致
し、欠陥画素検出信号４４が出力される。欠陥画素検出
信号４４が出力されると欠陥画素補正部４５は、デジタ
ル画像信号のうち欠陥画素Ｄ５の画像信号に対し、水平
方向の同色成分隣接二画素の画像信号を使用して線形補
間を行った値に置換する。

【００８３】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、メモリアドレスレジスタのアドレス情報「５番地」
がアドレス／欠陥画素位置メモリ４０のアドレス入力に
転送される。これによりアドレス／欠陥画素位置メモリ
４０の「５番地」、即ち、垂直単純間引き方式で次に使
用するＤ６が読み出される。読み出されたアドレス／欠
陥画素位置メモリ４０における「５番地」のＤ６の位置
情報［２３：０］は、欠陥画素位置レジスタ４２を経由
し、欠陥画素検出部４３に転送される。同時に「５番
地」のアドレス情報［３１：２４］（０番地）は、メモ
リアドレスレジスタ５１に転送される。次に欠陥画素検
出部４３は画素位置計測部３６から順次転送される計測
結果を元に比較条件を生成し、一致した場合には再び欠
陥画素検出信号４４を出力する。

【００８４】上記のように、欠陥画素検出部４３で２ラ
インに存在する欠陥画素を検出するため、画素位置計測
部３６からの計測結果を元に比較条件の追加を実施す
る。さらに、開始アドレスメモリ５０のアドレス情報を
元に、最初に必要な欠陥画素位置情報及び次に必要なア
ドレス情報をアドレス／欠陥画素位置メモリ４０から読
み出す。次に欠陥画素検出信号４４が出力される度にメ
モリアドレスレジスタ５１のアドレス情報をアドレス／
欠陥画素位置メモリ４０に転送する動作を繰返す。これ
により、欠陥画素位置情報及びアドレス情報は欠陥画素
検出信号４４により常に更新され、以下、欠陥画素Ｄ
１，Ｄ２，Ｄ７…と垂直二画素加算方式における欠陥画
素の検出及び補正を行う。

【００８５】以上で明らかなように、この実施の形態２
によれば、欠陥画素位置情報と、高速読み出しモードに
おける欠陥画素を検出するための検出手順を同じメモリ
に登録することにより、メモリ領域を有効に活用するこ
とができ、全画素読み出しモードと高速読み出しモード
のモード別に欠陥画素の位置情報を登録する必要がなく
なり、メモリ容量の削減が可能となる。

【００８６】なお、この実施の形態２では、撮像素子は
４０９６画素×４０９６行を有するものとしたが、画素
数は任意でよく、それに応じて画素カウンタのビット数
を変更すればよい。また、検出する欠陥画素の登録数も
任意であり、メモリの容量を変更すればよい。

【００８７】また、この実施の形態２では、撮像素子な
る入力デバイスであったが、液晶やプラズマディスプレ
イ等の表示デバイスの欠陥画素検出にも適応可能であ
り、この実施の形態２と同様の効果を得ることができ
る。

【００８８】実施の形態３．図１３はこの発明の実施の
形態３による欠陥画素検出装置を示す構成図であり、図
において、図９と同一符号は同一又は相当部分を示すの
で説明を省略する。４０は縦横計２４ビットの欠陥画素
の位置情報と、高速読み出しモードで使用する欠陥画素
位置情報が登録されている４ビットの相対アドレスを登
録するメモリであって、最大２５６個の欠陥画素位置情
報を登録することが可能なアドレス／欠陥画素位置メモ
リ、６０はメモリアドレスレジスタ５１を経由してアド
レス／欠陥画素位置メモリ４０から出力される４ビット
の相対アドレスを、アドレス／欠陥画素位置メモリ４０
の８ビットの絶対アドレスに変換するアドレス変換部で
ある。６１は４ビットの相対アドレスから８ビットの絶
対アドレスを生成できないとき、アドレス変換部６０か
ら出力されるアドレスエラー信号である。

【００８９】次に動作について説明する。上記実施の形
態１，２では、高速読み出しモードの検出手順情報とし
て、メモリの絶対アドレスを使用するものであるが、検
出手順としてメモリの相対アドレスを使用するようにし
てもよい。

【００９０】図１４は図４における垂直単純間引き方
式、図１５は図５の垂直二画素加算方式の撮像素子を使
用した場合のアドレス／欠陥画素位置メモリ４０を表し
たものである。アドレス／欠陥画素位置メモリ４０は８
ビットのアドレス空間を有し、最大２５６個の欠陥画素
位置情報を登録することができる。データ幅は２８ビッ
トとし、このうち下位［２３：０］に欠陥画素位置情報
を登録する。上位［２７：２４］には高速読み出しモー
ドにおいて次に検出する欠陥画素位置情報のある相対ア
ドレスを登録する。この４ビットのアドレスは一旦アド
レス／欠陥画素位置メモリ４０の外部に読み出され、ア
ドレス変換部６０によってアドレス／欠陥画素位置メモ
リ４０の絶対アドレスに変換される。

【００９１】図１４及び図１５の下位［２３：０］に登
録する欠陥画素位置情報については、上記実施の形態２
と同様であるため説明を省略する。図１４及び図１５の
上位［２７：２４］４ビットは図４の垂直単純間引き方
式における相対アドレス登録方法を表したものであり、
高速読み出しモードで使用する欠陥画素位置情報の読み
出し順序を示している。このうち［２６：２４］の３ビ
ットは符号付きの相対アドレスを表し、−４〜＋３の範
囲を指定することができ、この３ビットの相対アドレス
はアドレス変換部６０に送られる。アドレス変換部６０
では、現在読み出しを行っているアドレス／欠陥画素位
置メモリ４０のアドレスの値に相対アドレスを加算し、
絶対アドレスに変換した後にメモリ制御回路４１を経由
してアドレス／欠陥画素位置メモリ４０に転送する。ま
た、［２８］の１ビットは−４〜＋３の範囲で相対アド
レスを表現できない場合、Ｈｉｇｈとしてアドレス変換
部６０に通知する。

【００９２】図４の垂直単純間引き方式の場合、検出す
る欠陥画素はＤ３，Ｄ４，Ｄ１０，Ｄ１４…となり、最
初に使用するＤ３のアドレス／欠陥画素位置メモリ４０
のアドレスは、開始アドレスメモリ５０によって２番地
と指定される。従って、２番地の上位［２６：２４］に
は次に使用するアドレス３番地のＤ４の相対アドレス３
（番地）−２（番地）＝＋１が登録されることになる。
３番地の上位［２６：２４］には次に使用するアドレス
９番地のＤ１０の相対アドレスを登録することになる
が、９（番地）−３（番地）＝＋６となり、３ビットで
表現することができないため［２７］はＨｉｇｈとす
る。以下、Ｄ１４以降についても［２６：２４］に相対
アドレスを、［２７］には相対アドレスが登録可能であ
るかを登録する。

【００９３】図５の垂直二画素加算方式の場合、検出す
る欠陥画素はＤ５，Ｄ６，Ｄ１，Ｄ２…となり、最初に
使用するＤ５のアドレス／欠陥画素位置メモリ４０のア
ドレスは、開始アドレスメモリ５０によって４番地と指
定される。従って、４番地の上位［２６：２４］には次
に使用するアドレス５番地のＤ６の相対アドレス５（番
地）−４（番地）＝＋１が登録されることになる。５番
地の上位［２６：２４］には次に使用するアドレス０番
地のＤ１の相対アドレスを登録することになるが、０
（番地）−５（番地）＝−５となり、３ビットで表現す
ることができないため［２７］はＨｉｇｈとする。以
下、Ｄ１以降についても［２６：２４］に相対アドレス
を、［２７］には相対アドレスが登録可能であるかを登
録する。

【００９４】図１６は図４における垂直単純間引き方
式、図１７は図５の垂直二画素加算方式の撮像素子を使
用した場合の開始アドレスメモリ５０を表したものであ
る。開始アドレスメモリ５０はアドレス変換部６０から
アドレスエラー信号が出力された場合、絶対アドレスを
アドレス変換部６０及びアドレス／欠陥画素位置メモリ
４０に送出する。

【００９５】次に詳細な構成と動作について説明する
が、全画素読み出しモードについては、上記実施の形態
２と同様であるため説明を省略する。高速読み出しモー
ドの詳細な構成と動作について説明する。まず、図４の
垂直単純間引き方式における構成と動作について説明す
る。図示しないスイッチあるいはシャッタなどにより高
速読み出しモードがスタートすると、タイミング発生器
３５が撮像素子３２を駆動するためのタイミングクロッ
クを発生する。

【００９６】撮像素子３２は光の強弱に応じた撮像信号
を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換
器３４によってデジタル画像信号に変換され、欠陥画素
補正部４５に転送される。これと同時にタイミング発生
器３５がタイミングクロックに同期した画素クロックを
発生すると、画素位置計測部３６は画素クロックを計測
する。このとき図４の垂直単純間引き方式では、垂直方
向に８ラインを単位として２ライン目と７ライン目のみ
を読み出すため、垂直方向のカウンタは２，７，１０，
１５，１８…のように１画面の絶対位置を示すように計
測されてゆく。その計測結果は順次欠陥画素検出部４３
に転送される。

【００９７】一方、高速読み出しモードがスタートする
と、開始アドレスメモリ５０の０番地のアドレス情報
「２番地」、即ち、垂直単純間引き方式で最初に使用す
るＤ３が登録されているアドレス／欠陥画素位置メモリ
４０のアドレスが、メモリ制御回路４１によってアドレ
ス／欠陥画素位置メモリ４０に転送される。読み出され
たアドレス／欠陥画素位置メモリ４０における「２番
地」のＤ３の位置情報［２３：０］は、欠陥画素位置レ
ジスタ４２を経由して、欠陥画素検出部４３に転送され
る。

【００９８】同時に「２番地」の相対アドレス情報［２
７］＝０、［２６：２４］＝＋１は、メモリアドレスレ
ジスタ５１に転送される。アドレス変換部６０は２７ビ
ット目がＬｏｗであることから、開始アドレスメモリ５
０から出力されるアドレス情報（２番地）から次に指定
すべきアドレス／欠陥画素位置メモリ４０のアドレス演
算“２（番地）＋１＝３（番地）”を行う。Ｄ４アドレ
スとなる演算結果「３番地」はメモリ制御回路４１に送
られ、アドレス／欠陥画素位置メモリ４０から読み出す
準備を行う。また、欠陥画素検出部４３は欠陥画素位置
レジスタ４２と画素位置計測部３６から順次転送される
計測結果の比較を行い、一致した場合には欠陥画素検出
信号４４を出力する。この信号に基づき欠陥画素補正部
４５は、デジタル画像信号のうち欠陥画素Ｄ３の画像信
号に対し、水平方向の同色成分隣接二画素の画像信号を
使用して線形補間を行った値に置換する。

【００９９】同時に欠陥画素検出部４３より出力される
欠陥画素検出信号４４が、メモリ制御回路４１に転送さ
れ、アドレス変換部６０の演算結果である「３番地」が
アドレス／欠陥画素位置メモリ４０のアドレス入力に転
送される。これによりアドレス／欠陥画素位置メモリ４
０の「３番地」、即ち、垂直単純間引き方式で次に使用
するＤ４が読み出される。読み出されたアドレス／欠陥
画素位置メモリ４０における「３番地」のＤ４の位置情
報［２３：０］は、欠陥画素位置レジスタ４２を経由し
て、欠陥画素検出部４３に転送される。

【０１００】同時に「３番地」のアドレス情報［２７］
＝１、［２６：２４］＝ｄｏｎ’ｔｃａｒｅは、メモリ
アドレスレジスタ５１に転送される。アドレス変換部６
０は、２７ビット目がＨｉｇｈであることから絶対アド
レスの生成ができず、アドレスエラー信号６１を出力す
る。アドレスエラー信号６１を受けた開始アドレスメモ
リ５０は、アドレスを＋１インクリメントして１番地の
アドレス情報「９番地」をメモリ制御回路４１及びアド
レス変換部６０に転送する。また、欠陥画素検出部４３
は欠陥画素位置レジスタ４２と画素位置計測部３６から
順次転送される計測結果の比較を行い、一致した場合に
は、再び欠陥画素検出信号４４を出力する。

【０１０１】上記のように、開始アドレスメモリ５０の
アドレス情報を元に、最初に必要な欠陥画素位置情報及
び次に必要な相対アドレス情報をアドレス／欠陥画素位
置メモリ４０から読み出す。同時にアドレス変換部６０
は絶対アドレスが生成可能な場合は開始アドレス５０の
アドレス情報と相対アドレス情報を元に、次に検出を行
う欠陥画素位置情報が登録されている絶対アドレスを演
算し、絶対アドレスが生成不可能な場合はアドレスエラ
ー信号６１を開始アドレスメモリ５０に出力して必要な
絶対アドレスを読み出す。

【０１０２】次に欠陥画素検出信号４４が出力される度
にアドレス変換部６０の絶対アドレス情報をアドレス／
欠陥画素位置メモリ４０に転送する動作を繰返す。これ
により、欠陥画素位置情報及びアドレス情報は欠陥画素
検出信号４４により常に更新され、以下、欠陥画素Ｄ１
０，Ｄ１４…と垂直単純間引き方式における欠陥画素の
検出及び補正を行う。

【０１０３】図５の垂直二画素加算方式における構成と
動作については、上記垂直単純間引き方式と同様である
ため説明を省略する。

【０１０４】以上で明らかなように、この実施の形態３
によれば、高速読み出しモードにおける欠陥画素検出の
ための検出手順を相対アドレスで登録することにより、
検出手順用のメモリ容量を低減することが可能となり、
かつ、全画素読み出しモードと高速読み出しモードのモ
ード別に欠陥画素の位置情報を登録する必要がなくなる
ことから、メモリ容量の削減が可能となる。

【０１０５】なお、この実施の形態３では、撮像素子が
４０９６画素×４０９６行を有するものとしたが、画素
数は任意でよく、それに応じて画素カウンタのビット数
を変更すればよい。また、検出する欠陥画素の登録数も
任意であり、メモリの容量を変更すればよい。

【０１０６】また、この実施の形態２では、登録する相
対アドレスを４ビットとして指定できる範囲を−４〜＋
３としたが、相対アドレスのビット幅は検出する欠陥画
素の間隔など考慮して変更すればよい。

【０１０７】また、この実施の形態３におけるアドレス
変換部６０の演算及び処理は、Ｈ／Ｗまたはマイクロプ
ロセッサのいずれでも実現可能である。さらに、この実
施の形態３では、撮像素子なる入力デバイスであった
が、液晶やプラズマディスプレイ等の表示デバイスの欠
陥画素検出にも適応可能であり、この実施の形態３と同
様の効果を得ることができる。

【０１０８】実施の形態４．図１８はこの発明の実施の
形態４による欠陥画素検出装置を示す構成図であり、図
において、図１と同一符号は同一又は相当部分を示すの
で説明を省略する。７０は縦横計２４ビットの欠陥画素
の位置情報と、各モードで必要な欠陥画素位置情報を検
出する５ビットの識別フラグ情報を登録するメモリであ
って、最大２５６個の欠陥画素位置情報を登録すること
が可能なフラグ／欠陥画素位置メモリ（記憶手段）であ
る。７１ａ，７１ｂ，７１ｃ，７１ｄはフラグ／欠陥画
素位置メモリ７０から読み出された欠陥画素位置情報を
一時的に記憶する２４ビットの位置レジスタである。７
２ａ，７２ｂ，７２ｃ，７２ｄはフラグ／欠陥画素位置
メモリ７０から読み出された識別フラグ情報を一時的に
記憶する５ビットのフラグレジスタである。７３はフラ
グレジスタ７２ａ〜７２ｄから出力されるフラグ情報を
元に、フラグ／欠陥画素位置メモリ７０のアドレス更新
信号などを生成するメモリアドレス更新部である。

【０１０９】次に動作について説明する。上記実施の形
態１〜３では、検出手順として絶対アドレス情報あるい
は相対アドレス情報を使用するものであるが、検出手順
として、検出すべき欠陥画素位置情報であるか否かを示
す識別情報を使用するようにしてもよい。

【０１１０】欠陥画素位置情報のフラグ／欠陥画素位置
メモリ７０への登録順序について説明する。上記実施の
形態１〜３では全画素読み出しモードで読み出される
順、即ち、プログレッシブスキャン方式では図２のよう
に、フィールド読み出し方式では図３の順にメモリへの
登録を行っている。しかし、検出手順として識別情報を
使用する実施の形態４では、全画素読み出しモードの方
式に拘わらず、撮像素子３２の左上から右下の順、即
ち、プログレッシブスキャン方式では上記実施の形態１
〜３と同様に図２の順で、フィールド読み出し方式では
図１９の順で登録を行う。

【０１１１】図２０に全画素読み出しモードにおいて４
フィールドのフィールド読み出し方式、高速読み出しモ
ードにおいて図４の垂直単純間引き方式の撮像素子を使
用した場合のフラグ／欠陥画素位置メモリ７０を示す。
８ビットのアドレス空間を有し、最大２５６個の欠陥画
素位置情報を登録することができる。データ幅は２９ビ
ットとし、このうち下位［２３：０］に図１９の順で欠
陥画素位置情報を登録する。また、上位［２８：２４］
には、読み出し方式に応じて検出が必要な欠陥画素位置
情報に対し、識別フラグを登録する。

【０１１２】２４ビット目には高速読み出しモードで有
効なラインに存在する欠陥画素、即ち、２，７，１０，
１５，１８，２３…ライン上に存在するＤ３，Ｄ４，Ｄ
１０，Ｄ１４…を識別するためにＨｉｇｈを登録する。
２５ビット目には全画素読み出しモードにおいて１フィ
ールド目に存在する欠陥画素、即ち、１，５，９，１
３，１７…ラインに存在するＤ１，Ｄ２，Ｄ８，Ｄ１２
…を識別するためにＨｉｇｈを登録する。以下、同様に
２６ビットから２８ビットに対しても２フィールドから
４フィールド目に存在する欠陥画素を識別するために各
々Ｈｉｇｈを登録する。

【０１１３】次に詳細な構成と動作について、図４の単
純間引き方式による高速読み出しモードを例に説明す
る。レンズ系３１〜画素位置計測部３６及び欠陥画素検
出部４３〜欠陥画素補正部４５の動作については、上記
実施の形態１〜３における単純間引き方式の動作と同様
であるため説明を省略する。

【０１１４】高速読み出しモードにおいて必要な欠陥画
素の検出方法ついて、位置レジスタ７１ａ〜７１ｄ及び
フラグレジスタ７２ａ〜７２ｄの変化を示した図２１
と、高速読み出しモードがスタートした直後の水平帰線
期間（図２１のに相当）におけるフラグ／欠陥画素位
置メモリ７０のタイミングチャートを示した図２２を併
用して説明する。

【０１１５】高速読み出しモードがスタートするとメモ
リ制御回路４１は、図示しない水平／垂直同期信号から
１フレームの最初の水平帰線期間を識別し、図２２のよ
うにアドレスを連続転送するバーストリードモードでフ
ラグ／欠陥画素位置メモリ７０の０番地から欠陥画素位
置情報及び識別フラグ情報を読み出す。次にメモリアド
レス更新部７３は、フラグレジスタ７２ａを監視し、フ
ラグ／欠陥画素位置メモリ７０の２４ビット目がＨｉｇ
ｈの場合、即ち、高速読み出しモードで必要な欠陥画素
位置情報Ｄ３が読み出されると、メモリ制御回路４１に
対してバーストリードモード停止信号を発効し読み出し
が停止する。このとき停止信号の発効から実際に読み出
しが停止するまで出力されるＤ６〜Ｄ３の欠陥画素位置
情報及び識別フラグ情報は、図２１ののように位置レ
ジスタ７１ａ〜７１ｄ及びフラグレジスタ７２ａ〜７２
ｄに保持される。

【０１１６】次に高速読み出しモードにおいて最初のラ
イン、即ち、２ライン目の水平有効期間が開始すると、
欠陥画素検出部４３は画素位置計測部３６と位置レジス
タ７１ｄの比較を開始する。一致した場合、即ち、画素
位置計測部３６からＤ３の計測結果が出力されると、欠
陥画素検出信号４４がメモリアドレス更新部７３に出力
される。メモリアドレス更新部７３は、欠陥画素検出信
号４４を受けるとメモリ制御回路４１に対してアドレス
更新信号を発効する。メモリ制御部４１はアドレス更新
信号を受け、アドレスを＋１ずつインクリメントして一
旦読み出し動作を停止するシングルリードモードでフラ
グ／欠陥画素位置メモリ７０の内容を読み出す。このと
き位置レジスタ７１ｄには次の欠陥画素位置情報Ｄ４が
保持されることになり、同様に欠陥画素の検出及びアド
レスの更新が行なわれ、図２１のの状態となる。

【０１１７】次の水平帰線期間、即ち、７ライン目の水
平帰線期間が開始されると、メモリアドレス更新部７３
はフラグレジスタ７２ａ〜７２ｄの状態を監視する。こ
の場合、フラグレジスタ７２ａ〜７２ｄのいずれもＬｏ
ｗであるため、再び上記と同様にバーストリードモード
によってフラグ／欠陥画素位置メモリ７０の欠陥画素位
置情報及び識別フラグ情報を読み出し、図２１のの状
態となる。

【０１１８】７ライン目、１０ライン目と画素位置計測
部３６は計測を進め、１５ライン目の水平有効期間にＤ
１０の欠陥画素が検出され、図２１のの状態となる。
この状態で１８ライン目の水平帰線期間が開始される
と、メモリアドレス更新部７３は再びフラグレジスタ７
２ａ〜７２ｄの状態を監視する。この場合、フラグレジ
スタ７２ａがＨｉｇｈとなっており、次に検出するＤ１
４が位置レジスタ７１ａに保持されていることから、メ
モリアドレス更新部７３はメモリ制御回路４１に対して
アドレスを＋３進めるよう命令を与え、図２１のの状
態となる。

【０１１９】１８ライン目、２３ライン目と画素位置計
測部３６は計測を進め、２６ライン目の水平有効期間に
Ｄ１４の欠陥画素が検出され、図２１のの状態とな
る。以上のようにメモリアドレス更新部７３が水平帰線
期間にフラグレジスタ７２ａ〜７２ｄの状態を監視し、
フラグ／欠陥画素位置メモリ７０の読み出し方法を制御
することを繰返すことにより、高速読み出しモードにお
ける欠陥画素の検出及び補正を行うことが可能となる。

【０１２０】以上のメモリアドレス更新部７３の制御フ
ローチャートを図２３に示す。ここでは具体例として高
速読み出しモードを挙げたが、上記のような識別フラグ
情報を監視する制御を行うことにより、読み出しモード
に依存しない欠陥画素の検出及び補正を行うことが可能
となる。

【０１２１】以上で明らかなように、この実施の形態４
によれば、欠陥画素検出のための検出手順を識別フラグ
情報とし、メモリアドレス更新部７３でフラグ／欠陥画
素位置メモリ７０の読み出し方法を制御することによ
り、全画素読み出しモードと高速読み出しモードのモー
ド別に欠陥画素の位置情報を登録する必要がなくなり、
かつ、読み出しモードに依存しない制御が可能となるこ
とから、メモリ容量と回路規模の削減が可能となる。

【０１２２】なお、この実施の形態４では、撮像素子が
４０９６画素×４０９６行を有するものとしたが、画素
数は任意でよく、それに応じて画素カウンタのビット数
を変更すればよい。また、検出する欠陥画素の登録数も
任意であり、メモリの容量を変更すればよい。

【０１２３】また、この実施の形態４では、登録する識
別フラグ情報を５ビットとしたが、２フィールドのフィ
ールド読み出し方式の撮像素子３２を使用した場合は３
ビットで、プログレッシブスキャン方式の撮像素子３２
を使用した場合は２ビットで実現可能となる。

【０１２４】また、この実施の形態４におけるメモリア
ドレス更新部７３は、Ｈ／Ｗまたはマイクロプロセッサ
のいずれでも実現可能である。さらに、この実施の形態
４では、撮像素子なる入力デバイスであったが、液晶や
プラズマディスプレイ等の表示デバイスの欠陥画素検出
にも適応可能であり、この実施の形態４と同様の効果を
得ることができる。

【０１２５】

【発明の効果】以上のように、この発明によれば、欠陥
画素の画素位置を記憶する記憶手段に読み出しモード毎
に前記画素位置の参照手順を記憶させるようにしたの
で、欠陥画素の位置を逐次検出せずとも画像読み出し手
段により採用されている読み出しモードに対応する参照
手順にしたがって欠陥画素の画素位置を取得し、その欠
陥画素の画素位置と計測手段により計測された読み出し
画素位置を比較して欠陥画素を検出することができ、ま
た読み出しモード別に欠陥がその位置情報を登録する必
要がないので、メモリ容量の削減が可能であり、全画素
読み出し方式や高速読み出し方式といった様々な読み出
し方式の撮像素子への対応が可能な汎用性の高い欠陥画
素検出装置を得ることができる効果がある。

【０１２６】この発明によれば、欠陥画素検出手段によ
り検出された欠陥画素の画像信号を補正する補正手段を
設けるように構成したので、画素の白つぶれや黒つぶれ
などを見かけ上解消することができる効果がある。

【０１２７】この発明によれば、欠陥画素の画素位置と
参照手順を対にして記憶するように構成したので、メモ
リ容量を削減することができる効果がある。

【０１２８】この発明によれば、記憶手段に記憶されて
いる画素位置の参照手順が、欠陥画素の画素位置が記憶
されている絶対アドレスを示す座標情報であるように構
成したので、欠陥画素の画素位置を速やかに認識するこ
とができる効果がある。

【０１２９】この発明によれば、記憶手段に記憶されて
いる画素位置の参照手順が、欠陥画素の画素位置が記憶
されている相対アドレスを示す座標情報であるように構
成したので、メモリ容量を削減することができる効果が
ある。

【０１３０】この発明によれば、記憶手段に記憶されて
いる画素位置の参照手順が、所望する欠陥画素の画素位
置であるか否かを示す識別情報であるように構成したの
で、メモリ容量と回路規模を削減することができる効果
がある。

【０１３１】この発明によれば、記憶手段に記憶されて
いる欠陥画素の画素位置と参照手順を予め読み出して一
時的に格納し、計測手段から読み出し画素位置が出力さ
れると、その欠陥画素の画素位置と参照手順を欠陥画素
検出手段に出力する一時的格納手段を設けるように構成
したので、記憶手段からの読み出し速度が遅い場合で
も、速やかに欠陥画素の画素位置と参照手順を欠陥画素
検出手段に出力することができる効果がある。

【０１３２】この発明によれば、一時的格納手段が複数
の欠陥画素の画素位置と参照手順を一時的に格納するよ
うに構成したので、記憶手段からの読み出し速度が遅い
場合でも、速やかに欠陥画素の画素位置と参照手順を欠
陥画素検出手段に出力することができる効果がある。

【０１３３】この発明によれば、画像読み出し処理手順
により採用されている読み出しモードに対応する参照手
順にしたがって欠陥画素の画素位置を取得し、その欠陥
画素の画素位置と計測処理手順により計測された読み出
し画素位置を比較して欠陥画素を検出するように構成し
たので、様々な読み出し方式の撮像素子に対応すること
が可能な汎用性の高い欠陥画素検出装置を得ることがで
きる効果がある。

【０１３４】この発明によれば、欠陥画素検出処理手順
により検出された欠陥画素の画像信号を補正する補正処
理手順を設けるように構成したので、画素の白つぶれや
黒つぶれなどを見かけ上解消することができる効果があ
る。

【０１３５】この発明によれば、欠陥画素の画素位置と
参照手順を対にして記憶するように構成したので、メモ
リ容量を削減することができる効果がある。

【０１３６】この発明によれば、記憶処理手順に記憶さ
れている画素位置の参照手順が、欠陥画素の画素位置が
記憶されている絶対アドレスを示す座標情報であるよう
に構成したので、欠陥画素の画素位置を速やかに認識す
ることができる効果がある。

【０１３７】この発明によれば、記憶処理手順に記憶さ
れている画素位置の参照手順が、欠陥画素の画素位置が
記憶されている相対アドレスを示す座標情報であるよう
に構成したので、メモリ容量を削減することができる効
果がある。

【０１３８】この発明によれば、記憶処理手順に記憶さ
れている画素位置の参照手順が、所望する欠陥画素の画
素位置であるか否かを示す識別情報であるように構成し
たので、メモリ容量と回路規模を削減することができる
効果がある。

【０１３９】この発明によれば、記憶処理手順に記憶さ
れている欠陥画素の画素位置と参照手順を予め読み出し
て一時的に格納し、計測処理手順から読み出し画素位置
が出力されると、その欠陥画素の画素位置と参照手順を
欠陥画素検出処理手順に出力する一時的格納処理手順を
設けるように構成したので、記憶処理手順からの読み出
し速度が遅い場合でも、速やかに欠陥画素の画素位置と
参照手順を欠陥画素検出処理手順に出力することができ
る効果がある。

【０１４０】この発明によれば、一時的格納処理手順が
複数の欠陥画素の画素位置と参照手順を一時的に格納す
るように構成したので、記憶処理手順からの読み出し速
度が遅い場合でも、速やかに欠陥画素の画素位置と参照
手順を欠陥画素検出処理手順に出力することができる効
果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による欠陥画素検出
装置を示す構成図である。

【図２】 全画素読み出しモードにおけるプログレッシ
ブスキャン方式の撮像素子面の一部を表す説明図であ
る。

【図３】 全画素読み出しモードにおけるフィールド読
み出し方式の撮像面の一部を表す説明図である。

【図４】 高速読み出しモードにおける垂直単純間引き
方式の撮像面の一部を表す説明図である。

【図５】 高速読み出しモードにおける垂直二画素加算
方式の撮像面の一部を表す説明図である。

【図６】 欠陥画素位置メモリを表す説明図である。

【図７】 垂直単純間引き方式におけるアドレスメモリ
を表す説明図である。

【図８】 垂直二画素加算方式におけるアドレスメモリ
を表す説明図である。

【図９】 この発明の実施の形態２による欠陥画素検出
装置を示す構成図である。

【図１０】 垂直単純間引き方式の撮像素子を使用した
場合のアドレス／欠陥画素位置メモリを表す説明図であ
る。

【図１１】 垂直二画素加算方式の撮像素子を使用した
場合のアドレス／欠陥画素位置メモリを表す説明図であ
る。

【図１２】 垂直二画素加算方式におけるタイミングチ
ャートである。

【図１３】 この発明の実施の形態３による欠陥画素検
出装置を示す構成図である。

【図１４】 垂直単純間引き方式の撮像素子を使用した
場合のアドレス／欠陥画素位置メモリを表す説明図であ
る。

【図１５】 垂直二画素加算方式の撮像素子を使用した
場合のアドレス／欠陥画素位置メモリを表す説明図であ
る。

【図１６】 垂直単純間引き方式の撮像素子を使用した
場合の開始アドレスメモリを表す説明図である。

【図１７】 垂直二画素加算方式の撮像素子を使用した
場合の開始アドレスメモリを表す説明図である。

【図１８】 この発明の実施の形態４による欠陥画素検
出装置を示す構成図である。

【図１９】 欠陥画素位置情報の登録順を示す説明図で
ある。

【図２０】 全画素読み出しモードにおいて４フィール
ドのフィールド読み出し方式を使用し、高速読み出しモ
ードにおいて垂直単純間引き方式の撮像素子を使用した
場合のフラグ／欠陥画素位置メモリを示す説明図であ
る。

【図２１】 位置レジスタとフラグレジスタの変化を示
す説明図である。

【図２２】 高速読み出しモードがスタートした直後の
水平帰線期間におけるフラグ／欠陥画素位置メモリのタ
イミングチャートを示す説明図である。

【図２３】 メモリアドレス更新部の制御フローチャー
トである。

【図２４】 従来の欠陥画素検出装置を示す構成図であ
る。

【符号の説明】

３１ レンズ系、３２ 撮像素子、３３ アナログ処理
部（画像読み出し手段）、３４ Ａ／Ｄ変換器（画像読
み出し手段）、３５ タイミング発生器（計測手段）、
３６ 画素位置計測部（計測手段）、４０ アドレス／
欠陥画素位置メモリ（記憶手段）、４０ａ 欠陥画素位
置メモリ（記憶手段）、４０ｂ アドレスメモリ（記憶
手段）、４１ メモリ制御回路（記憶手段）、４２ 欠
陥画素位置レジスタ（一時格納手段）、４３ 欠陥画素
検出部（欠陥画素検出手段）、４４ 欠陥画素検出信
号、４５ 欠陥画素補正部（補正手段）、５０ 開始ア
ドレスメモリ、５１ メモリアドレスレジスタ（一時格
納手段）、６０ アドレス変換部、６１ アドレスエラ
ー信号、７０ フラグ／欠陥画素位置メモリ（記憶手
段）、７１ａ，７１ｂ，７１ｃ，７１ｄ 位置レジス
タ、７２ａ，７２ｂ，７２ｃ，７２ｄ フラグレジス
タ、７３ メモリアドレス更新部。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 撮像素子を構成する画素の画像信号を読
   み出す画像読み出し手段と、上記画像読み出し手段によ
   る読み出し画素位置を計測する計測手段と、上記撮像素
   子における欠陥画素の画素位置を記憶するとともに、そ
   の画素位置の参照手順を画素の読み出しモード毎に記憶
   する記憶手段と、上記画像読み出し手段により採用され
   ている読み出しモードに対応する参照手順にしたがって
   欠陥画素の画素位置を取得し、その欠陥画素の画素位置
   と上記計測手段により計測された読み出し画素位置を比
   較して欠陥画素を検出する欠陥画素検出手段とを備えた
   欠陥画素検出装置。
2. 【請求項２】 欠陥画素検出手段により検出された欠陥
   画素の画像信号を補正する補正手段を設けたことを特徴
   とする請求項１記載の欠陥画素検出装置。
3. 【請求項３】 記憶手段は、欠陥画素の画素位置と参照
   手順を対にして記憶することを特徴とする請求項１また
   は請求項２記載の欠陥画素検出装置。
4. 【請求項４】 記憶手段に記憶されている画素位置の参
   照手順は、欠陥画素の画素位置が記憶されている絶対ア
   ドレスを示す座標情報であることを特徴とする請求項１
   または請求項２記載の欠陥画素検出装置。
5. 【請求項５】 記憶手段に記憶されている画素位置の参
   照手順は、欠陥画素の画素位置が記憶されている相対ア
   ドレスを示す座標情報であることを特徴とする請求項１
   または請求項２記載の欠陥画素検出装置。
6. 【請求項６】 記憶手段に記憶されている画素位置の参
   照手順は、所望する欠陥画素の画素位置であるか否かを
   示す識別情報であることを特徴とする請求項１または請
   求項２記載の欠陥画素検出装置。
7. 【請求項７】 記憶手段に記憶されている欠陥画素の画
   素位置と参照手順を予め読み出して一時的に格納し、計
   測手段から読み出し画素位置が出力されると、その欠陥
   画素の画素位置と参照手順を欠陥画素検出手段に出力す
   る一時的格納手段を設けたことを特徴とする請求項１か
   ら請求項６のうちのいずれか１項記載の欠陥画素検出装
   置。
8. 【請求項８】 一時的格納手段は、複数の欠陥画素の画
   素位置と参照手順を一時的に格納することを特徴とする
   請求項７記載の欠陥画素検出装置。
9. 【請求項９】 撮像素子を構成する画素の画像信号を読
   み出す画像読み出し処理手順と、上記画像読み出し処理
   手順による読み出し画素位置を計測する計測処理手順
   と、上記撮像素子における欠陥画素の画素位置を記憶す
   るとともに、その画素位置の参照手順を画素の読み出し
   モード毎に記憶する記憶処理手順と、上記画像読み出し
   処理手順により採用されている読み出しモードに対応す
   る参照手順にしたがって欠陥画素の画素位置を取得し、
   その欠陥画素の画素位置と上記計測処理手順により計測
   された読み出し画素位置を比較して欠陥画素を検出する
   欠陥画素検出処理手順とを備えた欠陥画素検出プログラ
   ムが記録された記録媒体。
10. 【請求項１０】 欠陥画素検出処理手順により検出され
    た欠陥画素の画像信号を補正する補正処理手順を設けた
    ことを特徴とする請求項９記載の欠陥画素検出プログラ
    ムが記録された記録媒体。
11. 【請求項１１】 記憶処理手順は、欠陥画素の画素位置
    と参照手順を対にして記憶することを特徴とする請求項
    ９または請求項１０記載の欠陥画素検出プログラムが記
    録された記録媒体。
12. 【請求項１２】 記憶処理手順に記憶されている画素位
    置の参照手順は、欠陥画素の画素位置が記憶されている
    絶対アドレスを示す座標情報であることを特徴とする請
    求項９または請求項１０記載の欠陥画素検出プログラム
    が記録された記録媒体。
13. 【請求項１３】 記憶処理手順に記憶されている画素位
    置の参照手順は、欠陥画素の画素位置が記憶されている
    相対アドレスを示す座標情報であることを特徴とする請
    求項９または請求項１０記載の欠陥画素検出プログラム
    が記録された記録媒体。
14. 【請求項１４】 記憶処理手順に記憶されている画素位
    置の参照手順は、所望する欠陥画素の画素位置であるか
    否かを示す識別情報であることを特徴とする請求項９ま
    たは請求項１０記載の欠陥画素検出プログラムが記録さ
    れた記録媒体。
15. 【請求項１５】 記憶処理手順に記憶されている欠陥画
    素の画素位置と参照手順を予め読み出して一時的に格納
    し、計測処理手順から読み出し画素位置が出力される
    と、その欠陥画素の画素位置と参照手順を欠陥画素検出
    処理手順に出力する一時的格納処理手順を設けたことを
    特徴とする請求項９から請求項１４のうちのいずれか１
    項記載の欠陥画素検出プログラムが記録された記録媒
    体。
16. 【請求項１６】 一時的格納処理手順は、複数の欠陥画
    素の画素位置と参照手順を一時的に格納することを特徴
    とする請求項１５記載の欠陥画素検出プログラムが記録
    された記録媒体。