JP2002016252A - Insulation gate type semiconductor element - Google Patents
Insulation gate type semiconductor elementInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トレンチゲート構
造の絶縁ゲート型トランジスタ（ＩＧＢＴ）、電子注入
促進型ゲートトランジスタ（ＩＥＧＴ）等の絶縁ゲート
型半導体素子に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an insulated gate semiconductor device such as an insulated gate transistor (IGBT) having a trench gate structure and an electron injection promoting gate transistor (IEGT).
【０００２】[0002]
【従来の技術】トレンチゲート構造のＩＧＢＴ、ＩＥＧ
Ｔ等の高耐圧絶縁ゲート型半導体素子では、微細加工技
術によって多数のストライプ状にトレンチ溝が形成さ
れ、ゲート絶縁膜を介してゲート電極が埋め込まれる。
このトレンチ溝は狭いピッチで形成できるため、チャン
ネル密度を大幅に増大でき、通電損失を低減することが
可能である。また、ＩＥＧＴでは、トレンチ溝を深く形
成する、あるいは、エミッタ電極コンタクトを選択的に
形成することにより、高抵抗ベース層の伝導度変調を促
進し、通電損失を更に低減できる。2. Description of the Related Art IGBTs and IEGs having a trench gate structure
In a high-breakdown-voltage insulated gate semiconductor device such as T, a large number of stripe-shaped trench grooves are formed by fine processing technology, and a gate electrode is buried via a gate insulating film.
Since the trench grooves can be formed at a narrow pitch, the channel density can be greatly increased, and the power loss can be reduced. In the IEGT, the conductivity modulation of the high-resistance base layer is promoted by forming the trench groove deeply or by selectively forming the emitter electrode contact, and the conduction loss can be further reduced.
【０００３】しかしながら、チャンネル密度が大きいほ
ど、ゲート静電容量が大きくなるため、回路発振あるい
はスイッチング遅延時間の増大により、複数の半導体セ
ル間で動作のバラツキ、電流のバラツキが起こるという
問題があった。これは、特に、一辺の長さが１０ｍｍを
超えるチップを多数並列接続して使用する大容量素子で
は大きな問題であった。However, since the gate capacitance increases as the channel density increases, there has been a problem that variations in operation and current among a plurality of semiconductor cells occur due to an increase in circuit oscillation or switching delay time. . This was a serious problem particularly in a large-capacity element using a large number of chips having a side length exceeding 10 mm connected in parallel.
【０００４】この問題を解決する高耐圧絶縁ゲート型半
導体素子として、図１０に示す構造のＩＥＧＴが、一般
に知られている。図１０は、従来のＩＥＧＴの断面図で
ある。図中、１００は高不純物濃度のＰ型エミッタ層を
示しており、このＰ型エミッタ層１００上には、高抵抗
のＮ型ベース層１０１、Ｐ型ベース層１０２が順次形成
されている。As a high-breakdown-voltage insulated gate semiconductor device that solves this problem, an IEGT having a structure shown in FIG. 10 is generally known. FIG. 10 is a sectional view of a conventional IEGT. In the drawing, reference numeral 100 denotes a P-type emitter layer having a high impurity concentration. On this P-type emitter layer 100, a high-resistance N-type base layer 101 and a P-type base layer 102 are sequentially formed.
【０００５】このＰ型ベース層１０２には、ストライプ
状をなす複数のトレンチ１０３1、１０３2が微小間隔を
もって、しかもＰ型ベース層１０２表面から前記Ｎ型ベ
ース層１０１の途中の深さまで達するように形成されて
いる。A plurality of stripe-shaped trenches 103 1 and 103 2 are formed in the P-type base layer 102 at minute intervals, and extend from the surface of the P-type base layer 102 to a depth in the middle of the N-type base layer 101. Is formed.
【０００６】この複数のトレンチ１０３1、１０３2は、
その内壁面にゲート絶縁膜１０４を介してポリシリコン
等の内部電極としての導電体１０５が埋め込まれてい
る。The plurality of trenches 103 1 and 103 2 are
A conductor 105 as an internal electrode such as polysilicon is buried in the inner wall surface via a gate insulating film 104.
【０００７】この複数のトレンチ１０３1、１０３2う
ち、一部のトレンチ１０３1については、図示しないが
内部電極１０５が、ゲート電極に接続され、且つゲート
電位が与えられてゲートとしての機能するようになって
おり、以後このトレンチ１０３ 1をトレンチ・ゲートと
いう。The plurality of trenches 1031, 103TwoU
Certain trenches 1031Is not shown
The internal electrode 105 is connected to the gate electrode,
When a potential is applied, it functions as a gate
The trench 103 1With trench gate
Say.
【０００８】それ以外のトレンチ１０３2については、
内部電極１０５はゲート電極に接続されず、ゲートとし
ての機能せず、以後このトレンチ１０３2 をダミー・ト
レンチという。このダミー・トレンチ１０３2について
は、内部電極は図示されない断面においてエミッタ電極
に接続されることが多く、それによって電位を安定化さ
せるようにしている。[0008] The trench 103 2 other than it is,
Internal electrode 105 is not connected to the gate electrode does not function as a gate, hereinafter the trenches 103 2 of the dummy trenches. This dummy trench 103 2, the internal electrodes are so as to often connected to the emitter electrode in a cross section (not shown), thereby stabilizing the potential.
【０００９】そしてこの複数のトレンチ１０３1、１０
３2は、ダミー・トレンチを２本置きに配設、即ち２本
のトレン・チゲート１０３1を並べて配設し、且つその
両側にダミー・トレンチ１０３2を配設している。The plurality of trenches 103 1 , 10 1
3 2, arranged a dummy trench every two, i.e. arranged side by side two of train-Chigeto 103 1, and are disposed a dummy trench 103 2 on both sides.
【００１０】また、この２本のトレンチゲート１０３1
間の前記Ｐ型ベース層１０２表面には、Ｎ型ソース層１
０６が選択的に形成され、且つトレンチ・ゲート１０３
1の対向側面に各々接して設けられている。The two trench gates 103 1
An N-type source layer 1 is provided on the surface of the P-type base layer
06 is selectively formed and the trench gate 103 is formed.
The first and second side surfaces are provided in contact with each other.
【００１１】また、このＮ型ソース層１０６及びＰ型ベ
ース層１０２には、エミッタ電極１０７が配設されてい
る。An emitter electrode 107 is disposed on the N-type source layer 106 and the P-type base layer 102.
【００１２】一方、Ｐ型エミッタ層１００には、コレク
タ電極１０８が配設されている。On the other hand, a collector electrode 108 is provided on the P-type emitter layer 100.
【００１３】なお、図中、１１０はＮ型ソース層１０６
及びＰ型ベース層１０２に対するコンタクトホール１０
９が形成された層間絶縁膜を示している。In the figure, reference numeral 110 denotes an N-type source layer 106.
And contact hole 10 for P-type base layer 102
9 shows an interlayer insulating film on which 9 is formed.
【００１４】この種の構造のＩＥＧＴでは、次のような
問題がある。The IEGT having such a structure has the following problems.
【００１５】即ち、ゲート容量を低減できるが、チャネ
ル数と等しいゲート電極数が必要であり、ゲート容量を
低減するには限界がある。That is, although the gate capacitance can be reduced, the number of gate electrodes equal to the number of channels is required, and there is a limit in reducing the gate capacitance.
【００１６】また、高電圧印加時にトレンチ・ゲート下
部に電界が集中するため、電流ターンオフ時にトレンチ
・ゲート下でアバランシェ電流が発生しやすいが、２つ
のトレンチ・ゲート下でのアバランシェ現象による正孔
電流がそれらトレンチ・ゲートで挟まれたエミッタ電極
に集中するため、寄生サイリスタ構造がラッチアップし
やすいという問題がある。Also, an avalanche current is likely to be generated under the trench gate when the current is turned off because the electric field is concentrated under the trench gate when a high voltage is applied. However, the hole current due to the avalanche phenomenon under the two trench gates Are concentrated on the emitter electrode sandwiched between the trench gates, so that there is a problem that the parasitic thyristor structure is easily latched up.
【００１７】更に、このようなＩＥＧＴにおいては、エ
ミッタ電極コンタクトの両側にトレンチ・ゲートが形成
されるため、エミッタ電極とトレンチ・ゲートの内部電
極との短絡を防ぐために、トレンチ間隔を小さくするこ
とが困難であると同時に、高い位置合わせ精度が必要で
ある。Further, in such an IEGT, a trench gate is formed on both sides of the emitter electrode contact. Therefore, in order to prevent a short circuit between the emitter electrode and the internal electrode of the trench gate, it is necessary to reduce the trench interval. It is difficult and requires high alignment accuracy.
【００１８】[0018]
【発明が解決しようとする課題】以上のように、従来の
トレンチゲート構造を有する絶縁ゲート型半導体素子で
は、寄生ゲート容量が大きく、スイッチング動作が不安
定になるという問題があった。As described above, the conventional insulated gate semiconductor device having the trench gate structure has a problem that the parasitic gate capacitance is large and the switching operation becomes unstable.
【００１９】また、ターンオフ時のアバランシェ電流に
よりラッチアップしやすいという問題があった。Another problem is that latch-up is easily caused by avalanche current at the time of turn-off.
【００２０】更に、トレンチ間隔を小さくすることが困
難であると同時に、高い位置合わせ精度が必要である。Further, it is difficult to reduce the trench interval, and high alignment accuracy is required.
【００２１】本発明は、上記課題に鑑みなされたもの
で、その目的とするところは、チャネル密度を低下させ
ることなく、ゲート容量を低減することが可能であると
同時に、アバランシェ電流によるラッチアップが起こり
にくい絶縁ゲート型半導体素子を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to reduce the gate capacitance without lowering the channel density, and at the same time, to reduce the latch-up due to the avalanche current. An object of the present invention is to provide an insulated gate semiconductor element which is unlikely to occur.
【００２２】また、本発明の別の目的としては、簡単に
トレンチ間隔を小さくすることが可能な絶縁ゲート型半
導体素子を提供することにある。Another object of the present invention is to provide an insulated gate semiconductor device capable of easily reducing a trench interval.
【００２３】[0023]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、一本のゲート電極に対し、その両側壁
面にソース層を設け、且つそのゲート電極を挟むように
２本のエミッタ電極のコンタクト部を形成することによ
り、チャネル密度を低下させることなく、ゲート容量を
低減できると共に、アバランシェ電流の集中度合いを緩
和することができる。In order to achieve the above object, according to the present invention, a source layer is provided on both side walls of one gate electrode, and two emitters are provided so as to sandwich the gate electrode. By forming the contact portions of the electrodes, the gate capacitance can be reduced without lowering the channel density, and the concentration of the avalanche current can be reduced.
【００２４】即ち、本発明に係わる請求項１の絶縁ゲー
ト型半導体素子では、第１及び第２主面を有する第２導
電型ベース層と、前記第２導電型ベース層の前記第１主
面上に形成された第１導電型エミッタ層と、前記第１導
電型エミッタ層に設けられたコレクタ電極と、前記第２
導電型ベース層の前記第２主面上に形成された第１導電
型ベース層と、前記第１導電型ベース層表面から前記第
２導電型ベース層に達する深さに形成され、その内部に
絶縁膜を介して形成され、且つゲート電極に電気的に接
続された導電体が埋め込まれたトレンチ・ゲートと、前
記トレンチ・ゲート両側の前記第１導電型ベース層表面
に選択的に形成され、且つトレンチ・ゲートの両側壁に
それぞれ接して形成された第２導電型ソース層と、前記
トレンチ・ゲートを挟むようにその両側にそれぞれ配設
され、前記第１導電型ベース層表面から前記第２導電型
ベース層に達する深さに形成され、その内部に絶縁膜を
介して形成され、且つゲート電極に電気的に非接続の導
電体が埋め込まれたダミー・トレンチと、前記トレンチ
・ゲートとその両側のダミー・トレンチとに挟まれた前
記第１導電型ベース層表面に、前記第１導電型ベース層
と前記第２導電型ソース層との両方に接するように形成
されたエミッタ電極とを具備してなることを特徴として
いる。That is, in the insulated gate semiconductor device according to claim 1 of the present invention, a second conductive type base layer having first and second main surfaces, and the first main surface of the second conductive type base layer. A first conductivity type emitter layer formed thereon, a collector electrode provided on the first conductivity type emitter layer,
A first conductivity type base layer formed on the second main surface of the conductivity type base layer; and a depth formed from the surface of the first conductivity type base layer to the second conductivity type base layer. A trench gate formed through an insulating film and having a conductor electrically connected to the gate electrode embedded therein, and selectively formed on the surface of the first conductivity type base layer on both sides of the trench gate; A second conductivity type source layer formed in contact with both side walls of the trench gate; and a second conductivity type source layer disposed on both sides of the trench gate so as to sandwich the trench gate. A dummy trench formed to a depth reaching the conductive type base layer, formed therein with an insulating film interposed therebetween, and having a gate electrode embedded with an electrically non-conductive material; Both An emitter electrode formed on the surface of the first conductivity type base layer sandwiched between the dummy trenches and being in contact with both the first conductivity type base layer and the second conductivity type source layer. It is characterized by becoming.
【００２５】また、本発明に係わる請求項２の絶縁ゲー
ト型半導体素子では、前記トレンチ・ゲートを２個おき
に配設してなることを特徴としている。According to a second aspect of the present invention, there is provided an insulated gate type semiconductor device, wherein the trench gates are provided at every third trench gate.
【００２６】更に、本発明の請求項３に係わる絶縁ゲー
ト型半導体素子では、複数の前記トレンチ・ゲートと複
数の前記ダミー・ゲートとを交互に配設し、前記第２導
電型ソース層を前記各トレンチ・ゲートの両側壁面にそ
れぞれ接して形成し、且つ前記エミッタ電極を前記各ト
レンチゲートとこれと隣接する前記ダミー・ゲートとに
挟まれた前記第１導電型ベース層表面に、前記第１導電
型ベース層と前記第２導電型ソース層との両方に接する
ように形成してなることを特徴としている。Further, in the insulated gate semiconductor device according to claim 3 of the present invention, a plurality of the trench gates and a plurality of the dummy gates are alternately arranged, and the second conductivity type source layer is formed. The emitter electrode is formed in contact with both side walls of each trench gate, and the emitter electrode is formed on the surface of the first conductivity type base layer sandwiched between each trench gate and the dummy gate adjacent thereto. It is characterized by being formed so as to be in contact with both the conductive type base layer and the second conductive type source layer.
【００２７】更にまた、本発明に係わる請求項４の絶縁
ゲート型半導体素子では、前記エミッタ電極のコンタク
ト部が前記トレンチ・ゲートとこれに隣接する前記ダミ
ー・ゲート間の中央部に形成されてなることを特徴とし
ている。Further, in the insulated gate semiconductor device according to claim 4 of the present invention, a contact portion of the emitter electrode is formed at a central portion between the trench gate and the dummy gate adjacent thereto. It is characterized by:
【００２８】更にまた、本発明に係わる請求項５の絶縁
ゲート型半導体素子では、前記エミッタ電極のコンタク
ト部において、このエミッタ電極と前記トレンチ・ゲー
トとの間隔が、このエミッタ電極とダミー・ゲートとの
間隔より大きいことを特徴としている。Further, in the insulated gate type semiconductor device according to the present invention, in the contact portion of the emitter electrode, the distance between the emitter electrode and the trench gate is equal to the distance between the emitter electrode and the dummy gate. It is characterized by being larger than the interval.
【００２９】更にまた、本発明に係わる請求項６の絶縁
ゲート型半導体素子では、前記エミッタ電極のコンタク
ト部が前記ダミー・ゲートの上部まで跨って形成され、
且つダミー・ゲート内部の導電体と接続されてなること
を特徴としている。Further, in the insulated gate semiconductor device according to claim 6 of the present invention, a contact portion of the emitter electrode is formed to extend over the dummy gate,
In addition, it is characterized by being connected to a conductor inside the dummy gate.
【００３０】更にまた、本発明に係わる請求項７の絶縁
ゲート型半導体素子では、前記トレンチ・ゲートと前記
ダミー・ゲート間の前記第１導電型ベース層に窪みが形
成され、且つ前記窪み内に前記エミッタ電極のコンタク
ト部が形成されてなることを特徴としている。Further, in the insulated gate semiconductor device according to claim 7 of the present invention, a depression is formed in the first conductivity type base layer between the trench gate and the dummy gate, and is formed in the depression. A contact portion of the emitter electrode is formed.
【００３１】[0031]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。以
下の実施形態では、第１導電型をＰ型、第２導電型をＮ
型として説明している。Embodiments of the present invention (hereinafter, referred to as embodiments) will be described below with reference to the drawings. In the following embodiments, the first conductivity type is P type, and the second conductivity type is N
It is described as a type.
【００３２】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるトレンチゲート構造を有する絶縁ゲ
ート型半導体素子としてのＩＥＧＴのセル領域の要部を
示す断面図であり、図２はそのＡ―Ａ’面を上から見た
平面図である。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a main part of a cell region of an IEGT as an insulated gate semiconductor device having a trench gate structure according to the embodiment, and FIG. 2 is a plan view of the AA ′ plane seen from above.
【００３３】即ち、図中、１はＰ型エミッタ層を示して
おり、このＰ型エミッタ層１上には、高抵抗のＮ型ベー
ス層２が形成され、またこのＮ型ベース層２上には、Ｐ
型ベース層３が順次形成されている。That is, in the drawing, reference numeral 1 denotes a P-type emitter layer, on which a high-resistance N-type base layer 2 is formed, and on this N-type base layer 2. Is P
The mold base layers 3 are sequentially formed.
【００３４】このＰ型ベース層３には、ストライプ状を
なす複数のトレンチ４1、４2が微小間隔、例えば３μｍ
でもって、しかも前記Ｐ型ベース層３表面から前記Ｎ型
ベース層２の途中の深さまで達するように形成されてい
る。In the P-type base layer 3, a plurality of stripe-shaped trenches 4 1 and 4 2 are minutely spaced, for example, 3 μm.
In addition, it is formed so as to extend from the surface of the P-type base layer 3 to a depth in the middle of the N-type base layer 2.
【００３５】このストライプ状の複数のトレンチ４1、
４2は、その側壁および底部にゲート絶縁膜５が形成さ
れ、内部にポリシリコン等の内部電極としての導電体６
が埋め込まれている。The plurality of stripe-shaped trenches 4 1 ,
4 2, the sidewalls and bottom gate insulating film 5 is formed on the conductive member as the internal electrodes, such as polysilicon inside 6
Is embedded.
【００３６】これら複数のトレンチ４1、４2の内の一部
のトレンチ４1は、図示しない断面において、その内部
電極６がゲート電極に接続され、ゲート電位が与えら
れ、ゲートとしての機能するようになっており、以後こ
のトレンチ４1をトレンチ・ゲートという。[0036] Some of the trenches 4 one of the plurality of trenches 4 1, 4 2, in a cross section (not shown), the internal electrode 6 is connected to the gate electrode is given a gate potential, which functions as a gate It has become way, thereafter the trench 4 1 that the trench gate.
【００３７】それ以外の前記トレンチ４2については、
前記内部電極６は前記ゲート電極に接続されず、ゲート
としての機能せず、以後このトレンチ４2 をダミー・ト
レンチという。[0037] For the trench 4 2 other than it is,
The internal electrode 6 is not connected to the gate electrode does not function as a gate, hereinafter the trench 4 2 of the dummy trench.
【００３８】このダミー・トレンチ４2については、前
記内部電極６は図示しない断面において、例えばエミッ
タ電極に接続され、それによって電位を安定化させるよ
うしている。[0038] This dummy trench 4 2, in a cross-section the internal electrode 6 are not shown, is connected to the emitter electrode, thereby to stabilize the potential.
【００３９】そして、この複数のトレンチ４1、４2は、
トレンチ・ゲート４1を２個置きに配設している。即
ち、１つの前記トレンチゲート４1を挟んでその両側に
前記ダミー・トレンチ４2をそれぞれ配設している。The plurality of trenches 4 1 and 4 2 are
The trench gate 4 1 are disposed every two. That is, one of the on both sides of the trench gate 4 1 the dummy trench 4 2 are disposed, respectively.
【００４０】また、このトレンチ・ゲート４1と隣接す
る前記ダミー・トレンチ４2間の前記Ｐ型ベース層１０
２表面には、Ｎ型ソース層７が前記トレンチゲート４1
の側壁面に接して設けられている。Further, the P-type base layer 10 between the dummy trench 4 2 adjacent to the trench gate 4 1
The N-type source layer 7 is provided on the surface of the trench gate 4 1.
Is provided in contact with the side wall surface of the.
【００４１】また、前記トレンチ・ゲート４1、前記ダ
ミー・トレンチ４2及び前記Ｎ型ソース層７を含む前記
Ｐ型ベース層３表面には、層間絶縁膜８が形成されてい
る。Further, the trench gate 4 1, the dummy trench 4 2 and the P-type base layer 3 surface including the N-type source layer 7, an interlayer insulating film 8 is formed.
【００４２】この層間絶縁膜８には、コンタクトホール
９が形成され、このコンタクトホール９は、前記トレン
チ・ゲート４1の両側の前記ダミー・ゲート４2との間に
形成され、前記Ｎ型ソース層７及び前記Ｐ型ベース層３
の一部表面を露出させる。[0042] The interlayer insulating film 8, the contact hole 9 is formed, the contact hole 9 is formed between the dummy gate 4 2 on both sides of the trench gate 4 1, the N-type source Layer 7 and the P-type base layer 3
Part of the surface is exposed.
【００４３】ここでは、このコンタクトホール９は、前
記トレンチ４1、４2間の中央にそれぞれ形成されてい
る。即ち、前記コンタクトホール９の中心から前記トレ
ンチ・ゲート４1までの間隔ｔ1と前記コンタクトホール
９の中心から前記ダミー・ゲート４2までの間隔ｔ2を同
じ間隔に形成している。Here, the contact holes 9 are formed at the centers between the trenches 4 1 and 4 2 , respectively. That is, to form a gap t 2 from the center of the interval t 1 from the center of the contact hole 9 until the trench gate 4 1 wherein the contact hole 9 until the dummy gate 4 2 in the same interval.
【００４４】このコンタクトホール９から露出された前
記Ｎ型ソース層７及び前記Ｐ型ベース層３を含む前記層
間絶縁膜８上にエミッタ電極１０が配設されている。An emitter electrode 10 is provided on the interlayer insulating film 8 including the N-type source layer 7 and the P-type base layer 3 exposed from the contact hole 9.
【００４５】このエミッタ電極１０のコンタクト部にお
いては、前記コンタクトホール９が前記トレンチ４1，
４2間の中央に形成されているため、コンタクト部の中
心から前記トレンチ・ゲート４1の距離と該コンタクト
部の中心から前記ダミー・ゲート４2までの間隔とは同
一に形成される。In the contact portion of the emitter electrode 10, the contact hole 9 is formed in the trench 4 1 ,
4 because it is formed in the center between the two, it is formed on the same the distance from the center from the center of the contact portion the trench gate 4 first distance and the contact portion to the dummy gate 4 2.
【００４６】一方、前記Ｐ型エミッタ層１には、コレク
タ電極１１が配設されている。On the other hand, a collector electrode 11 is provided on the P-type emitter layer 1.
【００４７】この実施形態のＩＥＧＴでは、前記各トレ
ンチ・ゲート４1の両側に前記エミッタ電極１０を配設
し、且つ前記トレンチ・ゲート４1の両側壁にチャネル
を形成させる。このため、各エミッタ電極の両側壁にチ
ャネルを形成した従来のＩＥＧＴに比較して、チャネル
密度を低下させることなく、トレンチ・ゲート数を半減
させることができる。したがって、寄生ゲート容量を低
減でき、スイッチング動作の安定化が図れる。[0047] In IEGT of this embodiment, the arranged the emitter electrode 10 on both sides of each trench gate 4 1, to and forming a channel on the trench gate 4 1 of the side walls. Therefore, the number of trenches and gates can be halved without lowering the channel density as compared with the conventional IEGT in which channels are formed on both side walls of each emitter electrode. Therefore, the parasitic gate capacitance can be reduced, and the switching operation can be stabilized.
【００４８】また、ＩＥＧＴでは、一般に、電圧を印加
し空乏層を発生させると、トレンチ・ゲート底部のＮ型
ベース層中で等電位線が密になり、その他の部分より電
界が高くなる。そのため、通電状態からターンオフする
と、高電界と高密度のキャリアのためにトレンチ・ゲー
ト下でアバランシェ現象が発生しやすい。In the IEGT, generally, when a voltage is applied to generate a depletion layer, equipotential lines become denser in the N-type base layer at the bottom of the trench / gate, and the electric field becomes higher than in other parts. Therefore, when the device is turned off from the energized state, an avalanche phenomenon is likely to occur under the trench gate due to a high electric field and high density carriers.
【００４９】しかし、この実施形態のＩＥＧＴによれ
ば、一つのトレンチ・ゲート４1下部で生じたアバラン
シェ電流は、両側のエミッタ電極１０に分散して流れる
ことになり、従来のように二つのトレンチ・ゲート下部
で発生したアバランシェ電流が一つのエミッタ電極に集
中することなく、寄生サイリスタ構造がラッチアップし
難い。[0049] However, according to the IEGT of this embodiment, the avalanche current generated by one of the trench gate 4 1 lower, will flow distributed on either side emitter electrode 10, two trenches as in the prior art The avalanche current generated under the gate does not concentrate on one emitter electrode, and the parasitic thyristor structure is unlikely to latch up.
【００５０】更に、トレンチ・ゲートの両側壁面にＮ型
ソース層が形成され、且つこのトレンチ・ゲートの両側
には、ゲートとして機能しないダミー・ゲートが配設さ
た構成にしているので、トレンチ間隔を小さくすること
が可能であり、且つエミッタ電極のコンタクト部がダミ
ー・ゲートに短絡しても問題がないため、エミッタ電極
形成の際、高い位置合わせ精度の必要がない。Further, an N-type source layer is formed on both side walls of the trench gate, and a dummy gate which does not function as a gate is provided on both sides of the trench gate. Can be reduced, and there is no problem if the contact portion of the emitter electrode is short-circuited to the dummy gate. Therefore, there is no need for high alignment accuracy when forming the emitter electrode.
【００５１】（第２の実施形態）図３は、本発明の第２
の実施形態に係わるトレンチゲート構造を有する絶縁ゲ
ート型半導体素子としてのＩＥＧＴのセル領域の要部を
示す断面図であり、図４はそのＡ―Ａ’面を上から見た
平面図である。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a main part of a cell region of an IEGT as an insulated gate semiconductor device having a trench gate structure according to the embodiment, and FIG. 4 is a plan view of the AA ′ plane seen from above.
【００５２】なお、上述の第１の実施形態と同一部分に
は同一符号を付し、重複説明を避け、異なる部分のみ説
明する。The same parts as those in the first embodiment are denoted by the same reference numerals, and only different parts will be described, avoiding redundant description.
【００５３】上述の第１の実施形態では、トレンチ・ゲ
ート４1を２個置きに配設し、且つトレンチ・ゲート４1
とダミー・トレンチ４2間にのみエミッタ電極１０のコ
ンタクト部を配設しているが、この実施形態において
は、トレンチ・ゲート４1とダミー・ゲート４2とを交互
に配設し、全てのトレンチ４1、４2間にエミッタ電極１
０のコンタクト部を形成しており、この点で上述の第１
の実施形態と異なる。[0053] In the first embodiment described above, arranged every two trench gates 4 1, and trench gate 4 1
And although arranged a contact portion of the emitter electrode 10 only between dummy trench 4 2, in this embodiment, arranged a trench gate 4 1 and the dummy gate 4 2 alternately, all Emitter electrode 1 between trenches 4 1 and 4 2
0 contact portion is formed.
Is different from the embodiment.
【００５４】即ち、前記トレンチ・ゲート４1と前記ダ
ミー・ゲート４2とが、交互に配設され、前記Ｎ型ソー
ス層７が、前記各トレンチ・ゲート４1と前記ダミーゲ
ート４2間にそれぞれ配設され、且つ前記トレンチ・ゲ
ート４1の側壁面に接するように形成されている。That is, the trench gates 4 1 and the dummy gates 4 2 are alternately arranged, and the N-type source layer 7 is provided between each of the trench gates 4 1 and the dummy gate 4 2 . are arranged respectively, it is formed and in contact with the side wall surface of the trench gate 4 1.
【００５５】また、前記層間絶縁膜８における前記コン
タクトホール９が、前記各トレンチ・ゲート４1と前記
ダミー・ゲート４2間にそれぞれ設けられ、前記エミッ
タ電極１０が前記各トレンチ・ゲート４1と前記ダミー
・ゲート４2間において、それぞれ前記Ｐ型ベース層３
及び前記Ｎ型ソース層７とオーミックコンタクトしてい
る。[0055] Further, the contact hole 9 in the interlayer insulating film 8, wherein each trench gate 4 1 respectively provided between the dummy gate 4 2, the emitter electrode 10 is the each trench gate 4 1 in between the dummy gate 4 2, each of the P-type base layer 3
And an ohmic contact with the N-type source layer 7.
【００５６】この実施形態においても、上記第１の実施
形態と同様に、寄生ゲート容量の低減によりスイッチン
グ動作の安定化、寄生サイリスタ構造のラッチアップの
防止、トレンチ間隔の狭小化、及びエミッタ電極形成
時、高い位置合わせ精度が不要であるという作用効果が
得られる。In this embodiment, as in the first embodiment, the switching operation is stabilized by reducing the parasitic gate capacitance, the latch-up of the parasitic thyristor structure is prevented, the trench interval is reduced, and the emitter electrode is formed. At the same time, the operation and effect that high alignment accuracy is unnecessary is obtained.
【００５７】（第３の実施形態）図５は本発明の第３の
実施形態に係わるトレンチゲート構造を有する絶縁ゲー
ト型半導体素子としてのＩＥＧＴのセル領域のトレンチ
近傍を示す拡大断面図である。(Third Embodiment) FIG. 5 is an enlarged sectional view showing the vicinity of a trench in a cell region of an IEGT as an insulated gate semiconductor device having a trench gate structure according to a third embodiment of the present invention.
【００５８】なお、上述の第１及び第２の実施形態と同
一部分には同一符号を付し、重複説明を避け、異なる部
分のみ説明する。The same parts as those in the above-described first and second embodiments are denoted by the same reference numerals, and only the different parts will be described, avoiding redundant description.
【００５９】上述の第１及び第２の実施形態では、コン
タクトホール９を、トレンチ４1、４ 2間の中央にそれぞ
れ形成している。即ち、エミッタ電極１０のコンタクト
部の中心とトレンチ・ゲート４1間の間隔ｔ1と該コンタ
クト部の中心とダミー・ゲート４2間の間隔ｔ2を同じ間
隔に形成しているが、この実施形態では、前記コンタク
トホール９の中心を前記ダミー・ゲート４2側に変位さ
せてなる。即ち、前記エミッタ電極１０のコンタクト部
の中心から前記トレンチ・ゲート４1までの間隔ｔ1に対
して該コンタクト部の中心から前記ダミー・ゲート４2
までの間隔ｔ2を小さく形成しており、この点で上述の
第１及び第２の実施形態と異なる。In the first and second embodiments described above, the
Tact hole 9 and trench 41, 4 TwoIn the middle between
Is formed. That is, the contact of the emitter electrode 10
Center and trench gate 41Interval t between1And the contour
Center of dummy and dummy gate 4TwoInterval t betweenTwoThe same while
In this embodiment, the contact
The center of the tohole 9 is the dummy gate 4TwoDisplaced to the side
Let me know. That is, the contact portion of the emitter electrode 10
From the center of the trench gate 41Interval t1To
From the center of the contact portion to the dummy gate 4Two
Interval tTwoIs formed small, and in this regard,
This is different from the first and second embodiments.
【００６０】即ち、本発明によれば、必然的に、前記エ
ミッタ電極１０のコンタクト部の両側には、前記トレン
チ・ゲート４1と前記ダミー・トレンチ４2が隣り合って
いる箇所が存在する。しかも、その個所においては、前
記Ｎ型ソース層７は、前記トレンチ・ゲート４1の側壁
面にしか形成されていない。[0060] That is, according to the present invention, inevitably, on both sides of the contact portion of the emitter electrode 10, portions of said trench gate 4 1 and the dummy trench 4 2 are adjacent are present. Moreover, in its place, the N-type source layer 7 is not only formed on the sidewall surface of the trench gate 4 1.
【００６１】そして、前記ダミー・トレンチ４2内の前
記内部電極６はフローティング、或いは図示しない断面
において前記エミッタ電極１０に電気的接続されてい
る。したがって、この個所においては、前記エミッタ電
極１０のコンタクト部の中心から前記トレンチ・ゲート
４1との間隔ｔ1のみを十分に確保すればよく、前記エミ
ッタ電極１０のコンタクト部中心と前記ダミー・トレン
チ４2との間隔ｔ2は重要ではなく、前記エミッタ電極１
０のコンタクト部が前記ダミー・ゲート４2に接触して
も問題はない。[0061] Then, the internal electrode 6 of the dummy trench 4 in 2 is floating or electrically connected to the emitter electrode 10 in a cross section (not shown). Therefore, in this point, the well be sufficient only interval t 1 from the center of the contact portion of the emitter electrode 10 and the trench gate 4 1, a contact portion center of the emitter electrode 10 the dummy trench 4 2 interval t 2 between is not important, the emitter electrode 1
Contact portion of 0 is no problem even in contact with the dummy gate 4 2.
【００６２】そのため、ここでは、上述の第１及び第２
の実施形態のコンタクトホール９の幅を維持したまま、
前記コンタクトホール９を前記ダミー・ゲート４2側に
変位させて形成することにより、前記コンタクトホール
９の中心から前記トレンチ・ゲート４1までの間隔ｔ1に
対して前記コンタクトホール９の中心から前記ダミー・
ゲート４2までの間隔ｔ2が小さくなるように形成してい
る。For this reason, here, the above-described first and second
While maintaining the width of the contact hole 9 of the embodiment of FIG.
By forming by displacing the contact hole 9 to the dummy gate 4 2 side, from said center of said contact hole 9 with respect to the spacing t 1 from the center of the contact hole 9 until the trench gate 4 1 dummy·
Interval t 2 to the gate 4 2 are formed to be smaller.
【００６３】このため、前記エミッタ電極１０のコンタ
クト部においては、該コンタクト部の中心から前記トレ
ンチ・ゲート４1のまでの間隔ｔ1に対して該コンタクト
部の中心から前記ダミー・ゲート４2までの間隔ｔ2も必
然的に小さく形成されている。[0063] Therefore, in the contact portion of the emitter electrode 10, from the center of the contact portion to the dummy gate 4 2 with respect to the spacing t 1 from the center of the contact portion to the trench gate 4 1 interval t 2 also it is inevitably made small.
【００６４】なお、前記トレンチ４1，４2の間隔は、上
述の第１及び第２の実施形態と同様の間隔を維持したま
まである。The spacing between the trenches 4 1 and 4 2 remains the same as in the first and second embodiments.
【００６５】この実施形態によれば、上述の第１及び第
２の実施形態の作用効果に加え、更に、エミッタ電極と
トレンチ・ゲートの内部電極との短絡率を低減できると
共にコンタクトホールの形成に際して、高い位置合わせ
精度の必要がない特有の効果が得られる。According to this embodiment, in addition to the functions and effects of the above-described first and second embodiments, the short-circuit rate between the emitter electrode and the internal electrode of the trench / gate can be reduced, and the formation of the contact hole can be reduced. A unique effect that does not require high alignment accuracy can be obtained.
【００６６】（第３の実施形態の他の変形例）図６は本
発明の第３の実施形態の他の変形例に係わるトレンチゲ
ート構造を有する絶縁ゲート型半導体素子としてのＩＥ
ＧＴのセル領域のトレンチ近傍を示す拡大断面図であ
る。(Another Modification of Third Embodiment) FIG. 6 shows an IE as an insulated gate semiconductor device having a trench gate structure according to another modification of the third embodiment of the present invention.
FIG. 4 is an enlarged cross-sectional view showing a vicinity of a trench in a GT cell region.
【００６７】なお、上述の第３の実施形態と同一部分に
は同一符号を付し、重複説明を避け、異なる部分のみ説
明する。The same parts as those in the third embodiment are denoted by the same reference numerals, and only the different parts will be described, avoiding redundant description.
【００６８】上述の第３の実施形態では、前記コンタク
トホール９の幅及び前記トレンチ４ 1，４2の間隔を維持
したまま、前記コンタクトホール９の中心を前記ダミー
・ゲート４2側に変位させて、前記エミッタ電極１０の
コンタクト部の中心から前記トレンチ・ゲート４1まで
の間隔ｔ1に対して該コンタクト部の中心から前記ダミ
ー・ゲート４2までの間隔ｔ2を小さく形成したが、この
変形例では、前記コンタクトホール９の幅は維持したま
まであるが、前記ダミー・ゲート４2を前記トレンチ・
ゲート４1側に変位させて、前記エミッタ電極１０のコ
ンタクト部の中心から前記トレンチ・ゲート４1までの
間隔ｔ1に対して該コンタクト部の中心から前記ダミー
・ゲート４2までの間隔ｔ2を小さく形成してなり、この
点で上述の第３の実施形態と異なる。In the third embodiment, the contact
Width of the through hole 9 and the trench 4 1, 4TwoMaintain spacing
The center of the contact hole 9 is
・ Gate 4TwoSide of the emitter electrode 10
From the center of the contact portion to the trench gate 41Until
Interval t1From the center of the contact portion.
ー Gate 4TwoInterval tTwoWas formed small, but this
In a modification, the width of the contact hole 9 is maintained.
The dummy gate 4TwoThe trench
Gate 41Side of the emitter electrode 10
From the center of the contact part, the trench gate 41For up to
Interval t1From the center of the contact portion to the dummy
・ Gate 4TwoInterval tTwoIs made smaller and this
This is different from the above-described third embodiment in the point.
【００６９】即ち、前記コンタクトホール９の幅を維持
したまま、前記ダミー・ゲート４2を前記トレンチ・ゲ
ート４1側に近づけて形成する。つまり、上述の第３の
実施形態における前記トレンチ４1、４2の間隔を狭く形
成する。[0069] That is, while maintaining the width of the contact hole 9 is formed closer to the dummy gate 4 2 to the trench gate 4 1 side. That is, narrower the interval between the trenches 4 1, 4 2 in the third embodiment described above.
【００７０】これにより、前記エミッタ電極１０の前記
コンタクトホール９の中心から前記トレンチ・ゲート４
1までの間隔ｔ1に対して前記コンタクトホール９の中心
から前記ダミー・ゲート４2までの間隔ｔ2を小さくして
いる。As a result, the center of the contact hole 9 of the emitter electrode 10 is connected to the trench / gate 4.
And to reduce the distance t 2 of the up dummy gate 4 2 from the center of the contact hole 9 with respect to the spacing t 1 to 1.
【００７１】この実施形態によれば、上述の第３の実施
形態の作用効果に加え、トレンチ間隔が小さくなった
分、伝導度変調を高めることができると共に、トレンチ
・ゲート底部の電界集中をより緩和でき、アバランシェ
電流の発生を更に抑制することができる。According to this embodiment, in addition to the operation and effect of the third embodiment described above, the conductivity modulation can be increased by the reduced trench interval, and the electric field concentration at the bottom of the trench / gate can be further improved. It can be alleviated, and the generation of avalanche current can be further suppressed.
【００７２】（第４の実施形態）図７は、本発明の第４
の実施形態に係わるトレンチゲート構造を有する絶縁ゲ
ート型半導体素子としてのＩＥＧＴのセル領域の要部を
示す断面図で、図８はそのトレンチ近傍の拡大断面図で
ある。(Fourth Embodiment) FIG. 7 shows a fourth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a main part of a cell region of an IEGT as an insulated gate semiconductor device having a trench gate structure according to the embodiment, and FIG. 8 is an enlarged cross-sectional view near the trench.
【００７３】なお、上述の第１の実施形態と同一部分に
は同一符号を付し、重複説明を避け、異なる部分のみ説
明する。The same parts as those in the first embodiment are denoted by the same reference numerals, and only the different parts will be described, avoiding redundant description.
【００７４】本実施形態が第１の実施形態と異なる点
は、前記ダミー・トレンチ４2内部に埋め込まれたポリ
シリコン等からなる内部電極としての前記導電体６を該
ダミー・トレンチ４2上部にて前記エミッタ電極１０に
直接短絡していることにある。[0074] This embodiment differs from the first embodiment, the electric conductor 6 as an internal electrode made of the dummy trench 4 2 inside embedded polysilicon into the dummy trench 4 2 upper Therefore, it is directly short-circuited to the emitter electrode 10.
【００７５】これにより、前記エミッタ電極のコンタク
ト部の幅を大きくすることができ、Ａｌ等の金属からな
るエミッタ電極をコンタクトホールに容易に埋め込むこ
とができる。As a result, the width of the contact portion of the emitter electrode can be increased, and the emitter electrode made of a metal such as Al can be easily embedded in the contact hole.
【００７６】（第５の実施形態）図９は、本発明の第５
の実施形態に係わるトレンチゲート構造を有する絶縁ゲ
ート型半導体素子としてのＩＥＧＴのセル領域における
トレンチ近傍の拡大断面図である。(Fifth Embodiment) FIG. 9 shows a fifth embodiment of the present invention.
FIG. 4 is an enlarged cross-sectional view of the vicinity of a trench in a cell region of an IEGT as an insulated gate semiconductor device having a trench gate structure according to the embodiment.
【００７７】なお、上述の第１の実施形態と同一部分に
は同一符号を付し、重複説明を避け、異なる部分のみ説
明する。The same parts as those in the above-described first embodiment are denoted by the same reference numerals, and only the different parts will be described, avoiding redundant description.
【００７８】本実施形態が第１の実施形態と異なる点
は、前記トレンチ・ゲート４1と前記ダミー・ゲート４2
間にける前記Ｐ型ベース層３の表面をエッチングし、前
記Ｎ型ソース層７と前記ダミー・トレンチ４2に跨る窪
み２０を形成して、この窪み２０を前記エミッタ電極１
０のコンタクト部とするトレンチ・コンタクト構造にし
たことにある。[0078] The present embodiment is different from the first embodiment, wherein the trench gate 4 1 and the dummy gate 4 2
The kicking surface of the P-type base layer 3 between etching, wherein the N-type source layer 7 to form a dummy trench 4 2 recesses 20 spans, the emitter electrode 1 the recess 20
That is, a trench contact structure having a zero contact portion is employed.
【００７９】これにより、ターンオフ時の正孔の排出効
率が改善され、ラッチアップ耐量を向上させることがで
きる。As a result, the hole discharge efficiency at the time of turn-off is improved, and the latch-up resistance can be improved.
【００８０】なお、上記実施形態において、全てのエミ
ッタ電極のコンタクト部をトレンチコンタクト構造にし
てもいことは勿論である。In the above embodiment, it is a matter of course that the contact portions of all the emitter electrodes may have a trench contact structure.
【００８１】以上、発明の実施形態を説明したが、本発
明は上述の実施形態に限定されるものではない。例え
ば、上述の実施形態では、第１導電型をＰ型、第２導電
型をＮ型としたが、導電型を逆にしても良い。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments. For example, in the above-described embodiment, the first conductivity type is P-type and the second conductivity type is N-type, but the conductivity types may be reversed.
【００８２】また、上述の実施形態において、Ｎ型ベー
ス層とＰ型エミッタ層との間に高濃度のＮ型バッファ層
を形成しても良い。In the above embodiment, a high-concentration N-type buffer layer may be formed between the N-type base layer and the P-type emitter layer.
【００８３】更に、上述の実施形態において、Ｐ型ベー
ス層とエミッタ電極とのコンタクト部に高濃度Ｐ型コン
タクト層を介在させても良い。Further, in the above-described embodiment, a high-concentration P-type contact layer may be interposed in a contact portion between the P-type base layer and the emitter electrode.
【００８４】更にまた、上述の第１、第２及び第４の実
施形態に、上述の第３または第４の実施形態の発明を適
用しても良い。Further, the invention of the third or fourth embodiment may be applied to the first, second and fourth embodiments.
【００８５】更にまた、上述の実施形態では、トレンチ
ゲート構造を有する絶縁ゲート型半導体素子としてＩＥ
ＧＴについて説明したが、トレンチゲート構造を有する
ＩＧＢＴに適用しても良い。Further, in the above-described embodiment, the insulated gate semiconductor device having the trench gate structure is an IE.
Although the GT has been described, the invention may be applied to an IGBT having a trench gate structure.
【００８６】その他、本発明の用紙を逸脱しない範囲で
種々変形して実施できる。In addition, various modifications can be made without departing from the paper of the present invention.
【００８７】[0087]
【発明の効果】以上説明したように本発明の絶縁ゲート
型半導体素子によれば、一本のゲート電極に対し、その
両側壁面にソース層を設け、且つそのゲート電極を挟む
ように２本のエミッタ電極のコンタクト部を形成してい
るので、チャネル密度を低下させることなくゲート容量
を低減できる。また、トレンチ下で発生するアバランシ
ェ電流を分散させることが可能であり、ラッチアップが
起こりにくい。As described above, according to the insulated gate semiconductor device of the present invention, a source layer is provided on both side walls of one gate electrode, and two gate electrodes are sandwiched by the gate electrode. Since the contact portion of the emitter electrode is formed, the gate capacitance can be reduced without lowering the channel density. Further, it is possible to disperse the avalanche current generated under the trench, and it is difficult for latch-up to occur.
【００８８】更に、トレンチ間隔を小さくすることが可
能で、且つエミッタ電極形成時に高精度の位置合わせが
必要のない。Further, the trench interval can be reduced, and high-precision alignment is not required at the time of forming the emitter electrode.
【図１】本発明の第１の実施形態に係わるＩＥＧＴのセ
ル領域の要部を示す断面図。FIG. 1 is a sectional view showing a main part of a cell region of an IEGT according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ’面を上から見た平面図。FIG. 2 is a plan view of the A-A ′ plane of FIG. 1 as viewed from above.
【図３】本発明の第２の実施形態に係わるＩＥＧＴのセ
ル領域の要部を示す断面図。FIG. 3 is a sectional view showing a main part of an IEGT cell region according to a second embodiment of the present invention.
【図４】図３のＡ−Ａ’面を上から見た平面図。FIG. 4 is a plan view of the A-A ′ plane of FIG. 3 as viewed from above.
【図５】本発明の第３の実施形態の変形例に係わるＩＥ
ＧＴのセル領域のトレンチ近傍の拡大断面図。FIG. 5 is an IE according to a modification of the third embodiment of the present invention.
FIG. 4 is an enlarged cross-sectional view of the vicinity of a trench in a GT cell region.
【図６】本発明の第３の実施形態の他の変形例に係わる
ＩＥＧＴのセル領域のトレンチ近傍を示す拡大断面図。FIG. 6 is an enlarged sectional view showing the vicinity of a trench in a cell region of an IEGT according to another modification of the third embodiment of the present invention.
【図７】本発明の第４の実施形態に係わるＩＥＧＴのセ
ル領域の要部を示す断面図。FIG. 7 is a sectional view showing a main part of a cell region of an IEGT according to a fourth embodiment of the present invention.
【図８】本発明の第４の実施形態に係わるＩＥＧＴのセ
ル領域のトレンチ近傍を示す拡大断面図。FIG. 8 is an enlarged sectional view showing the vicinity of a trench in a cell region of an IEGT according to a fourth embodiment of the present invention.
【図９】本発明の第５の実施形態に係わるＩＥＧＴのセ
ル領域のトレンチ近傍を示す拡大断面図。FIG. 9 is an enlarged sectional view showing the vicinity of a trench in a cell region of an IEGT according to a fifth embodiment of the present invention.
【図１０】従来のＩＥＧＴを示す断面図。FIG. 10 is a sectional view showing a conventional IEGT.
１、１００…Ｐ型エミッタ層 ２、１０１…Ｎ型ベース層 ３、１０２…Ｐ型ベース層 ４1、１０３1…トレンチ（トレンチ・ゲート） ４2、１０３2…トレンチ（ダミー・ゲート） ５、１０４…ゲート絶縁膜 ６、１０５…導電体（内部電極） ７、１０６…Ｎ型ソース層 １０、１０７…エミッタ電極 １１、１０８…コレクタ電極 ９、１０９…コンタクトホール ８、１１０…層間絶縁膜 ２０…窪み1,100 ... P-type emitter layer 2,101 ... N-type base layer 3,102 ... P-type base layer 4 1, 103 1 ... trench (trench gate) 4 2, 103 2 ... trench (dummy gate) 5, 104 gate insulating film 6, 105 conductor (internal electrode) 7, 106 N-type source layer 10, 107 emitter electrode 11, 108 collector electrode 9, 109 contact hole 8, 110 interlayer insulating film 20 Depression
フロントページの続き (72)発明者 二宮 英彰 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内Continuing from the front page (72) Inventor Hideaki Ninomiya 1st Toshiba Microelectronics Center, Koyuki, Koyuki-ku, Kawasaki-shi, Kanagawa Prefecture (72) Inventor Tsuneo Kokura 1 Komukai-Toshiba-cho, Kochi-ku, Kawasaki-shi, Kanagawa Street address Toshiba Microelectronics Center
Claims (7)
ス層と、前記第２導電型ベース層の前記第１主面上に形
成された第１導電型エミッタ層と、 前記第１導電型エミッタ層に設けられたコレクタ電極
と、 前記第２導電型ベース層の前記第２主面上に形成された
第１導電型ベース層と、 前記第１導電型ベース層表面から前記第２導電型ベース
層に達する深さに形成され、その内部に絶縁膜を介して
形成され、且つゲート電極に電気的に接続された導電体
が埋め込まれたトレンチ・ゲートと、 前記トレンチ・ゲート両側の前記第１導電型ベース層表
面に選択的に形成され、且つトレンチ・ゲートの両側壁
にそれぞれ接して形成された第２導電型ソース層と、 前記トレンチ・ゲートを挟むようにその両側にそれぞれ
配設され、前記第１導電型ベース層表面から前記第２導
電型ベース層に達する深さに形成され、その内部に絶縁
膜を介して形成され、且つゲート電極に電気的に非接続
の導電体が埋め込まれたダミー・トレンチと、 前記トレンチ・ゲートとその両側のダミー・トレンチと
に挟まれた前記第１導電型ベース層表面に、前記第１導
電型ベース層と前記第２導電型ソース層との両方に接す
るように形成されたエミッタ電極とを具備してなること
を特徴とする絶縁ゲート型半導体素子。A second conductive type base layer having first and second main surfaces; a first conductive type emitter layer formed on the first main surface of the second conductive type base layer; A collector electrode provided on the one conductivity type emitter layer; a first conductivity type base layer formed on the second main surface of the second conductivity type base layer; A trench gate formed to a depth reaching the two-conductivity-type base layer, formed therein with an insulating film interposed therebetween, and buried with a conductor electrically connected to a gate electrode; And a second conductivity type source layer selectively formed on the surface of the first conductivity type base layer and in contact with both side walls of the trench gate, respectively, on both sides thereof so as to sandwich the trench gate. The first conductive type base is provided. A dummy trench formed to a depth reaching the second conductivity type base layer from the surface of the semiconductor layer, formed therein with an insulating film interposed therebetween, and having a gate electrode embedded with an electrically non-conductive body. Forming on the surface of the first conductivity type base layer sandwiched between the trench gate and the dummy trenches on both sides thereof so as to be in contact with both the first conductivity type base layer and the second conductivity type source layer; An insulated gate semiconductor device comprising: an emitter electrode.
てなることを特徴とする請求項1に記載の絶縁ゲート型
半導体素子。2. The insulated gate semiconductor device according to claim 1, wherein said trench gates are arranged at every third trench gate.
ダミー・ゲートとを交互に配設し、前記第２導電型ソー
ス層を前記各トレンチ・ゲートの両側壁面にそれぞれ接
して形成し、且つ前記エミッタ電極を前記各トレンチゲ
ートとこれと隣接する前記ダミー・ゲートとに挟まれた
前記第１導電型ベース層表面に、前記第１導電型ベース
層と前記第２導電型ソース層との両方に接するように形
成してなることを特徴とする請求項1に記載の絶縁ゲー
ト型半導体素子。3. A plurality of said trench gates and a plurality of said dummy gates are alternately arranged, and said second conductivity type source layer is formed in contact with both side walls of each of said trench gates, respectively. The emitter electrode is provided on both surfaces of the first conductivity type base layer and the second conductivity type source layer on the surface of the first conductivity type base layer sandwiched between the trench gates and the dummy gate adjacent thereto. 2. The insulated gate semiconductor device according to claim 1, wherein the insulated gate semiconductor device is formed so as to be in contact with a semiconductor.
レンチ・ゲートとこれに隣接する前記ダミー・ゲート間
の中央部に形成されてなることを特徴とする請求項１乃
至請求項３のいずれか１項に記載の絶縁ゲート型半導体
素子。4. The device according to claim 1, wherein a contact portion of said emitter electrode is formed at a central portion between said trench gate and said dummy gate adjacent thereto. Item 14. An insulated gate semiconductor device according to the above item.
て、このエミッタ電極と前記トレンチ・ゲートとの間隔
が、このエミッタ電極とダミー・ゲートとの間隔より大
きいことを特徴とする請求項１乃至請求項３のいずれか
１項に記載の絶縁ゲート型半導体素子。5. The contact portion of the emitter electrode, wherein a distance between the emitter electrode and the trench gate is larger than a distance between the emitter electrode and the dummy gate. The insulated gate semiconductor device according to any one of the above items.
ミー・ゲートの上部まで跨って形成され、且つダミー・
ゲート内部の導電体と接続されてなることを特徴とする
請求項１、２または請求項３に記載の絶縁ゲート型半導
体素子。6. A contact portion of said emitter electrode is formed to extend over an upper portion of said dummy gate.
4. The insulated gate semiconductor device according to claim 1, wherein the insulated gate semiconductor device is connected to a conductor inside the gate.
ト間の前記第１導電型ベース層に窪みが形成され、且つ
前記窪み内に前記エミッタ電極のコンタクト部が形成さ
れてなることを特徴とする請求項１乃至請求項６のいず
れか１項に記載の絶縁ゲート型半導体素子。7. A dent is formed in the first conductivity type base layer between the trench gate and the dummy gate, and a contact portion of the emitter electrode is formed in the dent. The insulated gate semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192362A JP2002016252A (en) | 2000-06-27 | 2000-06-27 | Insulation gate type semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192362A JP2002016252A (en) | 2000-06-27 | 2000-06-27 | Insulation gate type semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016252A true JP2002016252A (en) | 2002-01-18 |
Family
ID=18691506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000192362A Pending JP2002016252A (en) | 2000-06-27 | 2000-06-27 | Insulation gate type semiconductor element |
Country Status (1)
| Country | Link |
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| JP (1) | JP2002016252A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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