KR101052737B1 - Semiconductor device and manufacturing method therefor - Google Patents

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Abstract

본 발명은 반도체 소자 및 이를 위한 제조 방법에 관한 것으로, 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다. The present invention relates to a semiconductor device and a manufacturing method for the same, by forming a trench barrier in the source region to suppress the high electric field and boundary breakdown between the gate oxide layer and the source junction, thereby completely lowering the amount of charge between the gate and drain, and at the same time thick oxide layer The increase in operating resistance due to the use can be minimized to stabilize the characteristics of the device to maximize the yield and reliability of the semiconductor device.

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Description

반도체 소자 및 이를 위한 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}Semiconductor device and manufacturing method therefor{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}

본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제하기 위한 반도체 소자 및 이를 위한 파워 모오스에프이티(Metal Oxide Silicon Field Effect Transistor, 이하 MOSFET라 함) 제조 방법에 관한 것이다. The present invention manufactures a semiconductor device for suppressing the high electric field and boundary breakdown of the gate oxide layer and the source junction by forming a trench barrier in the source region, and manufacturing a power oxide (Metal Oxide Silicon Field Effect Transistor, hereinafter referred to as MOSFET) It's about how.

주지된 바와 같이, MOSFET는 게이트(gate) 전극, 소오스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조로 이루어져 있다. As is well known, the MOSFET has a structure in which a gate electrode and a source/drain electrode are formed on a silicon substrate with an insulating layer interposed therebetween.

이러한 MOSFET는 반도체 소자의 소형화와 경량화 및 박막화의 추세에 따라 그 크기 또한 축소(scale down)되고 있으며, 응용분야로는 노트북 컴퓨터, 배터리 팩(battery pack), 디지털 카메라, 데스크 컴퓨터, LCD 모니터, B/L 인버터, 그래픽 카드 등의 다양한 분야에 널리 사용되는 중요한 트랜지스터이다. These MOSFETs are also being scaled down in accordance with the trend of miniaturization, weight reduction and thinning of semiconductor devices. Applications include notebook computers, battery packs, digital cameras, desk computers, LCD monitors, B It is an important transistor widely used in various fields such as /L inverters and graphics cards.

도 1은 종래 파워 MOSFET를 도시한 도면으로서, 게이트와 드레인 사이에 형성된 높은 전하량으로 인하여 트랜치 게이트에 고전계가 걸려 고속 동작의 어려움이 있다. 1 is a view showing a conventional power MOSFET, due to the high amount of charge formed between the gate and the drain, a high electric field is applied to the trench gate, which causes difficulty in high-speed operation.

이러한 트랜치 게이트에 걸리는 고전계를 방지하기 위하여 LOCOS(Local Oxidation of Silicon, 이하, LOCOS라 함) 기법을 사용하여 게이트를 형성하면 게이트와 드레인 사이의 높은 전하량을 감소시킬 수 있다. When a gate is formed using a LOCOS (Local Oxidation of Silicon, hereinafter referred to as LOCOS) technique to prevent a high electric field applied to the trench gate, a high amount of charge between the gate and the drain can be reduced.

그러나, 상기한 바와 같이 동작되는 LOCOS 기법을 사용하여 게이트 바닥에 두꺼운 산화막을 구현할 경우에는 그 동작 저항(On resistance)이 높아짐에 따라 배터리 소모가 많아지게 된다. 또한 게이트와 드레인 사이의 높은 전하량이 완벽하게 낮추어지지 않기 때문에 이 역시 고속 동작의 어려움이 있어 반도체 소자의 특성에 악영향을 주게되는 문제점이 있다. However, when a thick oxide film is implemented on the bottom of the gate using the LOCOS technique operated as described above, battery consumption increases as the operating resistance increases. In addition, since the high amount of charge between the gate and the drain is not completely lowered, there is also a problem in that high-speed operation is difficult, which adversely affects the characteristics of the semiconductor device.

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 소자의 리키지 페일(leakage fail)을 최소화할 수 있는 반도체 소자 및 이를 위한 제조 방법을 제공한다. Accordingly, the technical problem of the present invention was devised to solve the problems as described above, and by forming a trench barrier in the source region, suppressing the high electric field and boundary breakdown between the gate oxide layer and the source junction, thereby preventing the device from failing to fail. Provided is a semiconductor device capable of minimizing leakage fail and a manufacturing method therefor.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 기판 내의 게이트 영역에 게이트 트랜치를 형성함과 아울러 소오스 영역에 상기 게이트 트랜치보다 더 얕은 깊이로 기생 트랜치를 형성하는 단계와, 상기 게이트 트랜치와 상기 기생 트랜치를 매립하여 트랜치 게이트 및 트랜치 장벽을 형성하는 단계와, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판 내의 액티브 영역에 바디(body)를 형성하는 단계와, 상기 바디가 형성된 상기 기판 내에 소오스 접합층을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a gate trench in a gate region in a substrate and forming a parasitic trench in a source region at a shallower depth than the gate trench, and the gate trench and the Forming a trench gate and a trench barrier by filling a parasitic trench; forming a body in an active region within the substrate on which the trench gate and the trench barrier are formed; and source bonding in the substrate on which the body is formed And forming a layer.

상기 게이트 트랜치와 상기 기생 트랜치는, 종횡비 식각 방식을 이용하여 형성하는 것을 특징으로 한다. The gate trench and the parasitic trench may be formed using an aspect ratio etching method.

상기 기생 트랜치는, 상기 게이트 트랜치를 기준으로 좌우 대칭 형태로 형성되어 있는 것을 특징으로 한다. The parasitic trench is characterized in that it is formed in a symmetrical shape in the left and right with respect to the gate trench.

또한, 본 발명의 실시예에 따른 반도체 소자는, 기판 내의 게이트 영역에 형성된 트랜치 게이트와, 상기 기판 내의 소오스 영역에 상기 트랜치 게이트보다 더 얕은 깊이로 형성된 트랜치 장벽과, 상기 기판 내의 액티브 영역에 형성된 바디와, 상기 소오스 영역에 형성된 소오스 접합층을 포함한다. In addition, a semiconductor device according to an exemplary embodiment of the present invention includes a trench gate formed in a gate region in a substrate, a trench barrier formed in a source region in the substrate at a shallower depth than the trench gate, and a body formed in an active region in the substrate. And a source bonding layer formed in the source region.

상기 반도체 소자는, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판의 상부에 형성된 평탄화된 산화막을 더 포함하는 것을 특징으로 한다. The semiconductor device may further include a planarized oxide layer formed on the substrate on which the trench gate and the trench barrier are formed.

상기 트랜치 장벽은, 상기 트랜치 게이트를 기준으로 좌우 대칭 형태로 이루어진 것을 특징으로 한다. The trench barrier is characterized in that it is formed in a symmetrical shape left and right based on the trench gate.

본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다. The present invention forms a trench barrier in the source region to suppress the high electric field and boundary breakdown between the gate oxide layer and the source junction, thereby completely lowering the amount of charge between the gate and drain and minimizing the increase in operating resistance due to the use of a thick oxide layer. It can stabilize the characteristics of the device to maximize the yield and reliability of the semiconductor device.

또한, 본 발명은 반도체 소자를 위한 파워 MOSFET를 제조함으로써, 트랜치 게이트에 의해 발생되는 전자 필드(electric field)로 인해 가속된 캐리어(carrier)들의 연쇄적인 충돌로 발생된 보다 높은 에너지를 가진 핫 캐리어(Hot carrier)들의 발생을 감쇄시키고 이를 제어하는 캐리어의 패스 구간을 설정하여 곡률 계면의 항복전압이 발생할 경우 이를 상쇄시킬 수 있으며 고전압을 인가하여 나타나는 전류의 흐름을 제한하여 소자가 파괴되지 않고 정격 이상의 큰 전류를 사용 할 수 있으며 소자의 평균수명을 향상시킬 수 있는 효과가 있다. In addition, the present invention, by manufacturing a power MOSFET for a semiconductor device, a hot carrier with a higher energy generated by the chain collision of carriers accelerated by the electric field (electric field) generated by the trench gate ( By reducing the occurrence of hot carriers and setting the pass section of the carrier that controls it, when a breakdown voltage at the curvature interface occurs, it can be canceled and the flow of the current that appears by applying a high voltage is limited, so that the device is not destroyed and is greater than the rated value. It can use current and has the effect of improving the average life of the device.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. In addition, terms to be described later are terms defined in consideration of functions in the present invention, which may vary according to a user's or operator's intention or practice. Therefore, the definition should be made based on the contents throughout this specification.

도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.2A to 2F are vertical cross-sectional views for each process for explaining a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention.

즉, 반도체 기판으로서 실리콘 기판(201) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2a에 도시된 바와 같이, 기판(201) 상부에 트랜치 게이트 영역을 형성하기 위한 PR 패턴(203)을 형성한다. That is, by selectively removing a portion of the photoresist film (Photo Resist, PR) applied by performing an exposure process and a development process using a reticle designed in an arbitrary pattern targeted to the upper portion of the silicon substrate 201 as a semiconductor substrate, work For example, as illustrated in FIG. 2A, a PR pattern 203 for forming a trench gate region is formed on the substrate 201.

다음으로, PR 패턴(203)을 마스크로 식각 공정, 즉 식각의 종횡비가 커질수록 식각속도가 감소하여 같은 기판내에서 식각할 형상의 폭이 넓은 지역이 식각할 형상의 폭이 좁은 지역보다 식각이 더 잘일어나는 깊이의 차이를 이용하는 종횡비 식각을 실시하여 기판(201)을 선택적으로 제거하여 일 예로, 도 2b에 도시된 바와 같이 게이트 트랜치(205)와 이 게이트 트랜치(205)를 기준으로 좌우 대칭 형태의 기생 트랜치(207)를 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(203)을 제거한다. 여기서, 도면에 나타낸 바와 같이 기생 트랜치(207)는 게이트 트랜치(205)보다 더 얕은 깊이로 형성한다.Next, the etching process using the PR pattern 203 as a mask, that is, as the aspect ratio of the etch increases, the etch rate decreases, so that a wider area of the shape to be etched in the same substrate is etched than the narrower area of the etched shape. As an example, the substrate 201 is selectively removed by performing an aspect ratio etch using a difference in the depth that rises more well, for example, as shown in FIG. 2B, the gate trench 205 and the left and right symmetrical shapes based on the gate trench 205 A parasitic trench 207 is formed and a stripping process is performed to remove the remaining PR pattern 203. Here, as shown in the figure, the parasitic trench 207 is formed to a shallower depth than the gate trench 205.

다음에, 게이트 트랜치(205)와 기생 트랜치(207)가 형성된 기판(201)에 대하여 게이트 산화막(209)을 형성한 다음에, 폴리 실리콘을 전면 성장시킨 후, PR 패턴을 마스크로 폴리 식각 백(poly etch back) 공정을 실시하여 일 예로, 도 2c에 도시된 바와 같이 게이트 트랜치(205)와 기생 트랜치(207)에 리세스(recess)가 발생되도록 폴리 실리콘을 매립하여 트랜치 게이트(211a)를 형성함과 아울러 그 주변의 소오스 영역에 트랜치 게이트(211a)보다 더 얕은 깊이로 트랜치 장벽(211b)을 형성한다. Next, a gate oxide film 209 is formed on the substrate 201 on which the gate trench 205 and the parasitic trench 207 are formed, and then polysilicon is grown over the entire surface, and then the poly pattern is etched using the PR pattern as a mask ( A poly etch back process is performed to form a trench gate 211a by embedding polysilicon so that recesses are generated in the gate trench 205 and the parasitic trench 207, as shown in FIG. 2C, for example. In addition, a trench barrier 211b is formed at a shallower depth than the trench gate 211a in the source region around the same.

다음으로, 트랜치 게이트(211a)와 트랜치 장벽(211b)이 형성된 기판(201) 상부에 화학기상증착법(Chemical Vapor Deposition, 이하, CVD라 함)을 이용하여 산화막을 전면 형성한 다음에, 형성된 산화막에 대하여 일 예로, 도 2d에 도시된 바와 같이 평탄화 공정인 CMP(Chemical Mechanical Polishing)를 실시하여 평탄화된 산화막(213)이 남도록 한다. Next, an oxide film is entirely formed on the substrate 201 on which the trench gate 211a and the trench barrier 211b are formed by using a chemical vapor deposition method (hereinafter referred to as CVD), and then on the formed oxide film. As an example, as shown in FIG. 2D, a planarization process, CMP (Chemical Mechanical Polishing), is performed so that the planarized oxide film 213 remains.

다음으로, 평탄화된 산화막(213) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 액티브(active) 영역을 형성하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 바디(body) 임플란트 공정을 실시하여 일 예로 도 2e에 도시된 바와 같이 액티브(active) 영역내에 불순물(P+)이 주입된 바디(215)를 형성한다. Next, an exposure process and a development process using a reticle designed in an arbitrary pattern targeted on the planarized oxide film 213 are selectively removed to selectively remove a portion of the PR applied to form an active region. A PR pattern is formed, and a body implant process is performed using the formed PR pattern as a mask to form a body 215 in which impurities (P+) are implanted in an active region, as shown in FIG. 2E as an example. do.

다음으로, 평탄화된 산화막(213) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 소오스 영역을 형성하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 소오스 임플란트 공정을 실시하여 일 예로 도 2f에 도시된 바와 같이 고농도의 불순물(N+)이 주입된 소오스 접합층(217)을 형성한다. Next, a PR pattern for forming a source region by selectively removing a portion of the PR applied to the surface by performing an exposure process and a development process using a reticle designed in an arbitrary pattern targeted on the planarized oxide film 213 After forming and performing the source implant process using the formed PR pattern as a mask, as an example, as shown in FIG. 2F, a source bonding layer 217 having a high concentration of impurity (N+) implanted therein is formed.

이상 설명한 바와 같이, 본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다. As described above, the present invention forms a trench barrier in the source region to suppress the high electric field and boundary breakdown between the gate oxide layer and the source junction, thereby completely lowering the amount of charge between the gate and drain and at the same time operating resistance by using a thick oxide layer. Since the increase of can be minimized, the characteristics of the device can be stabilized to maximize the yield and reliability of the semiconductor device.

한편, 도 3은 본 발명의 바람직한 실시 예에 따른 파워 MOSFET 제조를 위한 반도체 소자를 도시한 수직 단면도이다.Meanwhile, FIG. 3 is a vertical cross-sectional view showing a semiconductor device for manufacturing a power MOSFET according to a preferred embodiment of the present invention.

즉, 실리콘 기판(201)내에 트랜치 게이트(211a)와 이 트랜치 게이트(211a)를 기준으로 그 주변의 소오스 영역에 좌우 대칭 형태의 트랜치 장벽(211b)을 형성한다. That is, the trench gate 211a is formed in the silicon substrate 201 and the trench barrier 211b having a symmetrical shape is formed in the source region around the trench gate 211a and the trench gate 211a.

다음으로, 트랜치 게이트(211a)와 트랜치 장벽(211b)이 형성된 기판(201) 상부에 평탄화된 산화막(213)을 형성하고, 이 평탄화된 산화막(213) 상부에 바디(body) 임플란트 공정을 실시하여 액티브(active) 영역내에 불순물(P+)이 주입된 바디(215)를 형성하고, 소오스 임플란트 공정을 실시하여 고농도의 불순물(N+)이 주입된 소오스 접합층(217)을 형성함에 따라 도 4에 도시된 바와 같이 트랜치 게이트(211a)과 트랜치 장벽(211b) 간의 전자 필드 상호 간섭 현상이 발생되고, 이 발생된 상호 간섭 현상에 의해 트랜치 게이트(211a)에서 전자 필드를 제어하여 일 예로 도 5에 도시된 바와 같이 드레인(Drain)으로 플로우(flow)될 수 있다. Next, a planarized oxide film 213 is formed on the substrate 201 on which the trench gate 211a and the trench barrier 211b are formed, and a body implant process is performed on the planarized oxide film 213. As shown in FIG. 4, a body 215 in which impurities (P+) are implanted is formed in an active region, and a source implantation process is performed to form a source junction layer 217 in which a high concentration of impurities (N+) is implanted. As shown, an electron field mutual interference phenomenon between the trench gate 211a and the trench barrier 211b occurs, and the electron field is controlled by the trench gate 211a by the generated mutual interference phenomenon, for example, as illustrated in FIG. 5. As described above, it may flow to a drain.

다시 말하여 소오스에 형성되어있는 트랜치 장벽(211b)에 의하여 전자 필드가 안정적으로 형성되고 산화막의 파괴 현상을 억제시키는 역할을 하기 때문에 소자의 신뢰성향상에 직접적으로 영향을 주며, 이는 경계항복 문제를 최소화하기 위하여 소오스 영역에 형성된 트랜치 장벽(211b)이 결과적으로 활성화 에너지를 억제시켜 캐리어의 이동 구간을 결정하는 장벽 역할을 하는 것이다. In other words, since the electron field is stably formed by the trench barrier 211b formed on the source and serves to suppress the destruction of the oxide film, it directly affects the reliability of the device, which minimizes the boundary yield problem. In order to do so, the trench barrier 211b formed in the source region acts as a barrier for determining the moving section of the carrier by suppressing activation energy as a result.

따라서, 본 발명은 반도체 소자를 위한 파워 MOSFET를 제조함으로써, 트랜치 게이트에 의해 발생되는 전자 필드로 인해 가속된 캐리어들의 연쇄적인 충돌로 발생된 보다 높은 에너지를 가진 핫 캐리어들의 발생을 감쇄시키고 이를 제어하는 캐리어의 패스 구간을 설정하여 곡률 계면의 항복전압이 발생할 경우 이를 상쇄시킬 수 있으며 고전압을 인가하여 나타나는 전류의 흐름을 제한하여 소자가 파괴되지 않고 정격 이상의 큰 전류를 사용 할 수 있으며 소자의 평균수명을 향상시킬 수 있다. Accordingly, the present invention attenuates and controls the generation of hot carriers with higher energy caused by the chain collision of accelerated carriers due to the electron field generated by the trench gate by manufacturing a power MOSFET for the semiconductor device. By setting the pass section of the carrier, if a breakdown voltage at the curvature interface occurs, it can be canceled. By limiting the flow of current that appears by applying a high voltage, the device can not be destroyed, and a larger current than the rating can be used. Can be improved.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. On the other hand, in the detailed description of the present invention, although specific embodiments have been described, various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention is not limited to the described embodiments, and should be defined not only by the scope of the claims to be described later, but also by the equivalents of the scope of the claims.

도 1은 종래 파워 MOSFET를 도시한 도면,1 is a view showing a conventional power MOSFET,

도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도,2A to 2F are vertical cross-sectional views for each process for explaining a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention,

도 3은 본 발명의 바람직한 실시 예에 따른 파워 MOSFET 제조를 위한 반도체 소자를 도시한 수직 단면도,3 is a vertical cross-sectional view showing a semiconductor device for manufacturing a power MOSFET according to a preferred embodiment of the present invention,

도 4는 본 발명에 따른 트랜치 게이트와 트랜치 장벽 간의 전자 필드 상호 간섭 현상을 2차원으로 표현한 도면,FIG. 4 is a two-dimensional representation of an electron field mutual interference phenomenon between a trench gate and a trench barrier according to the present invention;

도 5는 본 발명에 따른 트랜치 게이트에서 전자 필드를 제어하여 드레인으로 플로우되는 현상을 표현한 도면.5 is a diagram illustrating a phenomenon that flows to a drain by controlling an electron field in a trench gate according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Explanation of reference numerals for main parts of drawings>

201 : 실리콘 기판 203 : PR 패턴201: silicon substrate 203: PR pattern

205 : 게이트 트랜치 207 : 기생 트랜치205: gate trench 207: parasitic trench

209 : 게이트 산화막 211a : 트랜치 게이트 209: gate oxide 211a: trench gate

213 : 평탄화된 산화막 215 : 바디213: flattened oxide film 215: body

217 : 소오스 접합층 211b : 트랜치 장벽217: source junction layer 211b: trench barrier

Claims (6)

기판 내의 게이트 영역에 게이트 트랜치를 형성함과 아울러 소오스 영역에 상기 게이트 트랜치보다 더 얕은 깊이로 기생 트랜치를 형성하는 단계와,Forming a gate trench in the gate region in the substrate and forming a parasitic trench in the source region at a shallower depth than the gate trench, 상기 게이트 트랜치와 상기 기생 트랜치를 매립하여 트랜치 게이트를 형성함과 아울러 상기 트랜치 게이트보다 더 얕은 깊이의 트랜치 장벽을 형성하는 단계와, Forming a trench gate by filling the gate trench and the parasitic trench and forming a trench barrier having a shallower depth than the trench gate; 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판 내의 액티브 영역에 바디(body)를 형성하는 단계와, Forming a body in an active region in the substrate on which the trench gate and the trench barrier are formed; 상기 바디가 형성된 상기 기판 내에 소오스 접합층을 형성하는 단계Forming a source bonding layer in the substrate on which the body is formed 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서, According to claim 1, 상기 게이트 트랜치와 상기 기생 트랜치는, 종횡비 식각 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that the gate trench and the parasitic trench are formed using an aspect ratio etching method. 제 1 항에 있어서, According to claim 1, 상기 기생 트랜치는, 상기 게이트 트랜치를 기준으로 좌우 대칭 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The parasitic trench is a semiconductor device manufacturing method characterized in that it is formed in a symmetrical shape in the left and right based on the gate trench. 기판 내의 게이트 영역에 형성된 트랜치 게이트와,A trench gate formed in a gate region in the substrate, 상기 기판 내의 소오스 영역에 상기 트랜치 게이트보다 더 얕은 깊이로 형성된 트랜치 장벽과,A trench barrier formed at a depth shallower than the trench gate in the source region in the substrate, 상기 기판 내의 액티브 영역에 형성된 바디와,A body formed in an active region in the substrate, 상기 소오스 영역에 형성된 소오스 접합층A source bonding layer formed in the source region 을 포함하는 반도체 소자.A semiconductor device comprising a. 제 4 항에 있어서, The method of claim 4, 상기 반도체 소자는, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판의 상부에 형성된 평탄화된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device may further include a flattened oxide film formed on the trench gate and the substrate on which the trench barrier is formed. 제 4 항에 있어서, The method of claim 4, 상기 트랜치 장벽은, 상기 트랜치 게이트를 기준으로 좌우 대칭 형태로 이루어진 것을 특징으로 하는 반도체 소자.The trench barrier, the semiconductor device, characterized in that made of a symmetrical shape in the left and right with respect to the trench gate.
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