JP5725125B2

JP5725125B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP5725125B2
Application number: JP2013214759A
Authority: JP
Inventors: 敬太林; 祐麻利田; 望赤木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-12-04
Filing date: 2013-10-15
Publication date: 2015-05-27
Anticipated expiration: 2033-10-15
Also published as: JP2014132637A

Description

本発明は、スーパージャンクション（以下、ＳＪという）構造を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a super junction (hereinafter referred to as SJ) structure and a method for manufacturing the same.

従来より、縦型構造のＤＭＯＳ（Double-Diffused MOSFET）がセル領域に形成された半導体装置では、セル領域の外周に位置する外周領域の耐圧構造を比較的高濃度のｐ型リサーフ層で構成し、ｐ型リサーフ層にて耐圧を確保している。このため、セル領域に形成されるＤＭＯＳをトレンチゲート型とする場合には、最も外周側のトレンチゲートの端部をｐ型リサーフ層で覆った構造とされる。 Conventionally, in a semiconductor device in which a vertical structure DMOS (Double-Diffused MOSFET) is formed in a cell region, the breakdown voltage structure in the outer peripheral region located at the outer periphery of the cell region is configured by a relatively high concentration p-type RESURF layer. The breakdown voltage is ensured by the p-type RESURF layer. Therefore, when the DMOS formed in the cell region is a trench gate type, the end portion of the outermost trench gate is covered with a p-type RESURF layer.

一方、ＳＪ構造のＭＯＳＦＥＴがセル領域に形成された半導体装置では、ＭＯＳＦＥＴが形成されたセル領域と同様、外周領域の耐圧層もｐ型カラムとｎ型カラムが交互に繰り返されたＰＮカラムで形成されている（例えば、特許文献１参照）。このため、ＳＪ構造が備えられた外周領域では、ＳＪ構造で耐圧を保持できる。したがって、外周領域に備えられるｐ型リサーフ層も高濃度である必要はなく、トレンチゲートも濃いｐ型リサーフ層で覆われていない構造となっている。 On the other hand, in the semiconductor device in which the MOSFET having the SJ structure is formed in the cell region, the breakdown voltage layer in the outer peripheral region is formed by the PN column in which the p-type column and the n-type column are alternately repeated similarly to the cell region in which the MOSFET is formed. (For example, refer to Patent Document 1). For this reason, in the outer peripheral region provided with the SJ structure, the breakdown voltage can be maintained with the SJ structure. Therefore, the p-type RESURF layer provided in the outer peripheral region does not need to be highly concentrated, and the trench gate is not covered with the dense p-type RESURF layer.

特開２００４−１３４５９７号公報JP 2004-134597 A

しかしながら、ＳＪ構造を有するＭＯＳＦＥＴが形成された半導体装置では、リカバリ動作時に注入されたキャリアがソース電極に抜ける過程において、キャリア分布によって静耐圧時とは異なる電位分布を形成する。その結果、外周領域のトレンチゲート端部が瞬間的に高電位に晒され、電界集中が起きてゲート絶縁膜が破壊されるという問題が発生する。 However, in a semiconductor device in which a MOSFET having an SJ structure is formed, a potential distribution different from that at the time of static withstand voltage is formed by the carrier distribution in the process in which the carriers injected during the recovery operation escape to the source electrode. As a result, the trench gate end in the outer peripheral region is instantaneously exposed to a high potential, causing a problem that electric field concentration occurs and the gate insulating film is destroyed.

本発明は上記点に鑑みて、ＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを有する半導体装置において、リカバリ動作時のトレンチゲート端部での電界集中を防止し、ゲート絶縁膜が破壊されることを抑制できるようにすることを目的とする。また、そのような半導体装置の製造方法を提供することも目的とする。 In view of the above points, the present invention can prevent electric field concentration at the trench gate end during a recovery operation and suppress the breakdown of the gate insulating film in a semiconductor device having a trench gate type MOSFET having an SJ structure. The purpose is to do so. Another object of the present invention is to provide a method for manufacturing such a semiconductor device.

上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）の表面側に、第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが半導体基板の表面と平行な一方向に繰り返された繰り返し構造からなるＳＪ構造（４）を有するＭＯＳＦＥＴを備えた半導体装置において、高不純物層（１０）に接し、外周領域（２）に形成される半導体層（５）よりも高不純物濃度とされ、ゲート電極（９）およびゲート絶縁膜（８）を配置するトレンチ（７）の長手方向における先端の少なくともコーナー部を覆い、基板法線方向から見て、該トレンチの先端よりも外周側に突き出した第２導電型のディープ層（１８）を備え、ディープ層のうち最も内周側の端部は、表面電極における高不純物層との接触部位のうちの最も外周側の第１端部（Ｐ１）よりもセル領域の内側に位置しており、基板法線方向から見て、第１端部から内周方向において、表面電極における高不純物層との接触部位とディープ層とが所定幅オーバラップさせられていることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the first conductivity type column (4b) and the second conductivity type column (4a) are provided on the surface side of the semiconductor substrate (3). In a semiconductor device including a MOSFET having an SJ structure (4) having a repeated structure repeated in one parallel direction, a semiconductor layer (5) formed in the outer peripheral region (2) in contact with the high impurity layer (10) The impurity concentration is higher than that of the trench (7) in which the gate electrode (9) and the gate insulating film (8) are arranged, and covers at least the corner portion of the trench in the longitudinal direction. A deep layer (18) of the second conductivity type protruding to the outer peripheral side than the tip is provided , and the innermost peripheral end of the deep layer is the outermost peripheral side of the contact portion with the high impurity layer in the surface electrode The first Positioned on the inner side of the cell region from the end (P1), the contact portion with the high impurity layer in the surface electrode and the deep layer are formed in the inner peripheral direction from the first end as seen from the substrate normal direction. It is characterized by being overlapped by a predetermined width .

このようなディープ層を備えることで、リカバリ動作時に注入キャリアが引き抜かれる際にディープ層が高不純物層を介してほぼ表面電極と同じソース電位とされる。このため、ディープ層に沿って等電位線が広がるようにできる。これにより、ディープ層にて覆われたトレンチゲート先端のゲート絶縁膜内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜が破壊されることを抑制することが可能になる。 By providing such a deep layer, when the injected carriers are extracted during the recovery operation, the deep layer is brought to substantially the same source potential as the surface electrode through the high impurity layer. For this reason, equipotential lines can be extended along the deep layer. As a result, the potential applied in the gate insulating film at the tip of the trench gate covered with the deep layer can be reduced, the electric field concentration can be relaxed, and the gate insulating film can be prevented from being destroyed. .

請求項７に記載の発明では、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、ＳＪ構造の表層部に不純物注入層（２３）を形成する工程と、不純物注入層を形成したＳＪ構造の表面に半導体層をエピタキシャル成長させると共に、熱処理により不純物注入層内の不純物を熱拡散させてディープ層を形成する工程と、を含んでいることを特徴としている。 According to the seventh aspect of the present invention, the step of forming the SJ structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate and the mask in which the region where the deep layer is to be formed is opened are used. By ion-implanting the second conductivity type impurity, a step of forming an impurity implantation layer (23) in the surface layer portion of the SJ structure, a semiconductor layer is epitaxially grown on the surface of the SJ structure where the impurity implantation layer is formed, and heat treatment is performed. And a step of thermally diffusing impurities in the impurity implantation layer to form a deep layer.

このように、ＳＪ構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。 In this manner, when the impurity implantation layer is formed in the surface layer portion of the SJ structure, high acceleration ion implantation is not required, so that throughput can be improved and a manufacturing process can be simplified.

請求項８に記載の発明では、半導体基板を用意する工程と、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ＳＪ構造の表面に半導体層を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型層の上から第２導電型不純物を高加速イオン注入することによりディープ層を形成する工程と、を含んでいることを特徴としている。 In the invention according to claim 8 , a step of preparing a semiconductor substrate, a step of forming an SJ structure having a first conductivity type column and a second conductivity type column on the surface side of the semiconductor substrate, and a surface of the SJ structure A step of forming a semiconductor layer, a step of forming a deep layer by high-acceleration ion implantation of a second conductivity type impurity from above the second conductivity type layer using a mask in which a region where a deep layer is to be formed is opened, It is characterized by containing.

このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、請求項８のようにイオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。 As described above, the second conductivity type impurity can also be ion-implanted with high acceleration from the second conductivity type layer. In this case, since the epitaxial growth does not occur on the surface where the crystal defects are generated by the ion implantation as in the eighth aspect, a semiconductor element with better crystallinity can be obtained.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。1 is a top layout view of a semiconductor device including an SJ-structure MOSFET according to a first embodiment of the present invention; 図１に示す半導体装置のII−II’断面図である。It is II-II 'sectional drawing of the semiconductor device shown in FIG. 図１に示す半導体装置のIII−III’断面図である。FIG. 3 is a sectional view of the semiconductor device shown in FIG. 1 taken along the line III-III ′. 図１に示す半導体装置のIV−IV’断面図である。FIG. 4 is a IV-IV ′ cross-sectional view of the semiconductor device shown in FIG. 1. ｐ型ディープ層１８を備えていない場合の半導体装置の電位分布を示した断面図である。3 is a cross-sectional view showing a potential distribution of a semiconductor device when a p-type deep layer 18 is not provided. FIG. ｐ型ディープ層１８を備えた場合の半導体装置の電位分布を示した断面図である。3 is a cross-sectional view showing a potential distribution of a semiconductor device when a p-type deep layer 18 is provided. FIG. 図２に示す断面においてトレンチ７の先端からｐ型ディープ層１８の外周側の端部までの距離で表される突き出し幅Ｗ１を示した図である。FIG. 3 is a view showing a protrusion width W1 expressed by a distance from the tip of a trench 7 to an outer peripheral end of a p-type deep layer 18 in the cross section shown in FIG. 突き出し幅Ｗ１を変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。It is a graph which shows the result of having investigated change of potential difference ΔV when changing projection width W1. 図２に示す断面においてトレンチ７の先端からのｐ型ディープ層１８の内周側の端部の後退量Ｘを示した図である。FIG. 3 is a view showing a retraction amount X of an end portion on the inner peripheral side of the p-type deep layer 18 from the tip of the trench 7 in the cross section shown in FIG. 2. 後退量Ｘを変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。It is a graph which shows the result of having investigated change of potential difference ΔV when retreating amount X is changed. 後退量Ｘに対するリカバリ耐量［Ａ／μｓ］を実験により調べた結果を示すグラフである。It is a graph which shows the result of having investigated the recovery tolerance [A / microsecond] with respect to retraction amount X by experiment. 第１実施形態にかかる半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device concerning 1st Embodiment. 本発明の第２実施形態にかかる半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかる半導体装置の上面レイアウトの一部を示した図である。It is the figure which showed a part of upper surface layout of the semiconductor device concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。It is a top surface layout figure of a semiconductor device provided with MOSFET of SJ structure concerning a 4th embodiment of the present invention. 図１５に示す半導体装置のXVI−XVI’断面図である。FIG. 16 is a cross-sectional view of the semiconductor device shown in FIG. 15 taken along the line XVI-XVI ′. 図１５に示す半導体装置のXVII−XVII’断面図である。FIG. 16 is a cross-sectional view of the semiconductor device shown in FIG. 15 taken along the line XVII-XVII ′.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照して説明する。図１〜図４に示す半導体装置は、四角形状のセル領域１に縦型半導体素子としてＳＪ構造の多数のトレンチゲート型のＭＯＳＦＥＴが形成されると共に、セル領域１を囲むように外周領域２が配置された構造とされている。 (First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. In the semiconductor device shown in FIGS. 1 to 4, a large number of trench gate type MOSFETs having an SJ structure are formed as vertical semiconductor elements in a rectangular cell region 1, and an outer peripheral region 2 is formed so as to surround the cell region 1. It is an arranged structure.

図２〜図４に示すように、半導体装置は、例えばシリコンからなるｎ⁺型基板３の表面にｐ型カラム４ａおよびｎ型カラム４ｂを有するＳＪ構造４を備え、ＳＪ構造４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム４ａおよびｎ型カラム４ｂはｎ⁺型基板３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ⁺型基板３の表面全面、つまりセル領域１に加えて外周領域２にも形成されている。これらｐ型カラム４ａおよびｎ型カラム４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０¹⁵〜１×１０¹⁶ｃｍ^-3に設定されている。 As shown in FIGS. 2 to 4, the semiconductor device includes an SJ structure 4 having a p-type column 4 a and an n-type column 4 b on the surface of an n ⁺ type substrate 3 made of, for example, silicon, and a MOSFET on the SJ structure 4. Etc., each part is formed. p-type column 4a and the n-type column 4b is a repeating structure is repeated at a predetermined pitch and predetermined width on the surface and parallel to one direction of the n ⁺ -type substrate 3, the entire surface of the n ⁺ -type substrate 3, i.e. the cell In addition to the region 1, it is also formed in the outer peripheral region 2. The p-type column 4a and the n-type column 4b have the impurity concentration, width and pitch set in consideration of the charge balance. When the same impurity concentration is used, the p-type column 4a and the n-type column 4b are formed with the same width and the same pitch. . The impurity concentration of the p-type column 4a and the n-type column 4b is set to 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ , for example.

また、ＳＪ構造４の上にエピタキシャル成長により形成されたｐ型層５が設けられている。このｐ型層５は、セル領域１から外周領域２にわたって形成されており、外周領域２においてリサーフ層として機能する。例えば、ｐ型層５の不純物濃度は、１×１０¹⁵〜５×１０¹⁵ｃｍ^-3に設定され、本実施形態では３×１０¹⁵ｃｍ^-3に設定している。 A p-type layer 5 formed by epitaxial growth is provided on the SJ structure 4. The p-type layer 5 is formed from the cell region 1 to the outer peripheral region 2 and functions as a RESURF layer in the outer peripheral region 2. For example, the impurity concentration of the p-type layer 5 is set to ^{^{1 × 10 15 ~5 × 10 15}} cm -3, in the present embodiment is set to 3 × 10 ¹⁵ cm ^-3.

セル領域１においては、ＳＪ構造４を有するトレンチゲート型のＭＯＳＦＥＴを多数セル形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図３に示すように、セル領域１におけるｐ型層５の表層部に、ｎ⁺型ソース領域６が形成されている。このｎ⁺型ソース領域６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ⁺型ソース領域６および後述するｐ型高不純物層１０を貫通してＳＪ構造４に達するように、ｎ⁺型ソース領域６と同方向を長手方向とするトレンチ７が形成されている。このトレンチ７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面においてトレンチ７を埋め込むようにゲート電極９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極９にゲート電圧が印加されたときには、ｐ型高不純物層１０のうちトレンチゲートを構成するトレンチ７の側面に接する部分であって、ｎ⁺型ソース領域６とｎ型カラム４ｂとの間に挟まれた部分にチャネルを形成するようになっている。 In the cell region 1, a large number of trench gate type MOSFETs having the SJ structure 4 are formed. Each part of this trench gate type MOSFET is configured as follows. That is, as shown in FIG. 3, the n ⁺ type source region 6 is formed in the surface layer portion of the p type layer 5 in the cell region 1. The n ⁺ -type source region 6 is extended with one direction parallel to the substrate surface as a longitudinal direction. Further, a trench 7 having the same direction as that of the n ⁺ type source region 6 as a longitudinal direction is formed so as to penetrate the n ⁺ type source region 6 and a p type high impurity layer 10 described later to reach the SJ structure 4. . A gate insulating film 8 is formed on the inner wall surface of the trench 7 by an oxide film, an ONO film, or the like, and a gate electrode 9 is formed so as to fill the trench 7 on the surface of the gate insulating film 8. Such a structure constitutes a trench gate. When a gate voltage is applied to the gate electrode 9, the portion of the p-type high impurity layer 10 that is in contact with the side surface of the trench 7 constituting the trench gate, the n ⁺ -type source region 6, the n-type column 4 b, A channel is formed in a portion sandwiched between the two.

なお、ｐ型高不純物層１０のうちチャネルが形成される領域の濃度は、閾値調整のために、ｐ型不純物のイオン注入によって調整されることもあり、ｐ型高不純物層１０のうちの他の部分とｐ型不純物濃度が異なる値とされる場合もある。 Note that the concentration of the region where the channel is formed in the p-type high impurity layer 10 may be adjusted by ion implantation of the p-type impurity in order to adjust the threshold. In some cases, the p-type impurity concentration is different from that of the portion.

図１に示すようにトレンチ７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図２〜図４から分かるように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と垂直に並べたレイアウトとしている。 As shown in FIG. 1, the trench 7 has a configuration in which a plurality of trenches 7 are arranged in parallel at an equal pitch with one direction as a longitudinal direction. As can be seen from FIG. 2 to FIG. 4, in this embodiment, the trenches 7 are arranged so as to be perpendicular to the longitudinal direction of the p-type column 4 a and the n-type column 4 b in the SJ structure 4.

また、セル領域１においては、ｐ型層５の表面から所定深さの位置まで、ｐ型層５に対してｐ型不純物がイオン注入されることで、ｐ型層５が高濃度化されたｐ型高不純物層１０が形成されている。ｐ型高不純物層１０は、ＳＪ構造４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１０の不純物濃度は、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3に設定され、本実施形態では４×１０¹⁷ｃｍ^-3に設定している。 In the cell region 1, the p-type layer 5 is highly concentrated by ion implantation of p-type impurities into the p-type layer 5 from the surface of the p-type layer 5 to a predetermined depth. A p-type high impurity layer 10 is formed. The p-type high impurity layer 10 has a higher impurity concentration than each column constituting the SJ structure 4. For example, the impurity concentration of the p-type high impurity layer 10 is set to 1 × 10 ¹⁷ to 1 × 10 ¹⁸ cm ^−3, and is set to 4 × 10 ¹⁷ cm ⁻³ in this embodiment.

ｐ型高不純物層１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。 The p-type high impurity layer 10 functions as a p-type body layer and also functions as a p-type channel layer that forms a channel of the MOSFET. The p-type body layer and the p-type channel layer may be formed by the same ion implantation process, but may be formed by separate ion implantation processes. That is, in order to adjust the threshold value, a portion of the p-type high impurity layer 10 to be a p-type channel layer in which a channel is formed is formed by an ion implantation process different from that of the p-type body layer, and these p-type channel layers are formed. And the p-type body layer may have different p-type impurity concentrations.

具体的には、ｐ型高不純物層１０は、トレンチ７やｎ⁺型ソース領域６の長手方向と同方向を長手方向として延設されていると共にｎ⁺型ソース領域６に沿って形成され、外周領域２で終端させられている。そして、本実施形態では、トレンチ７およびｐ型高不純物層１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図２参照）、ｎ⁺型ソース領域６についてはセル領域１内にのみ形成されるようにしてある（図３および図４参照）。これにより、セル領域１内でのみＭＯＳＦＥＴが構成されるようにしてある。 Specifically, the p-type high impurity layer 10 extends along the same direction as the longitudinal direction of the trench 7 and the n ⁺ -type source region 6 and is formed along the n ⁺ -type source region 6. It is terminated at the outer peripheral region 2. In the present embodiment, the trench 7 and the p-type high impurity layer 10 are formed so that both end positions in the longitudinal direction extend to the outer peripheral region (see FIG. 2), and the n ⁺ -type source region 6 is a cell. It is formed only in the region 1 (see FIGS. 3 and 4). Thereby, a MOSFET is configured only in the cell region 1.

また、ゲート電極９上には、当該ゲート電極９を覆うと共にｎ⁺型ソース領域６およびｐ型高不純物層１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１が形成されている。そして、ソース電極に相当する表面電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してｎ⁺型ソース領域６やｐ型高不純物層１０と接するように形成されている。表面電極１２は、セル領域１から外周領域２に入り込むように形成されており、図１に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１２の外縁部は、後述する保護膜１９によって覆われているが、外縁部よりも内側の領域は保護膜１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。 On the gate electrode 9, an interlayer insulating film 11 is formed that covers the gate electrode 9 and is provided with contact holes that expose the surfaces of the n ⁺ -type source region 6 and the p-type high impurity layer 10. A surface electrode 12 corresponding to the source electrode covers the interlayer insulating film 11 and is formed so as to be in contact with the n ⁺ -type source region 6 and the p-type high impurity layer 10 through the contact hole of the interlayer insulating film 11. Yes. The surface electrode 12 is formed so as to enter the outer peripheral region 2 from the cell region 1, and is laid out in a substantially rectangular shape as shown in FIG. 1, and has a shape partially recessed on one side of the rectangle. The outer edge portion of the surface electrode 12 is covered with a protective film 19 which will be described later, but a region inside the outer edge portion is exposed from the protective film 19, and the exposed region is used for external connection. The source pad.

さらに、ｎ⁺型基板３の裏面側、つまりＳＪ構造４とは反対側の面には、ドレイン電極に相当する裏面電極１３が形成されている。このような構造により、セル領域１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極９に対して所定の電圧を印加すると、トレンチ７の側面に位置するｐ型層５にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。そして、ｐ型層５の下部をＳＪ構造４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。 Further, a back surface electrode 13 corresponding to a drain electrode is formed on the back surface side of the n ⁺ type substrate 3, that is, the surface opposite to the SJ structure 4. With such a structure, the MOSFET in the cell region 1 is configured. When a predetermined voltage is applied to the gate electrode 9, the MOSFET having such a structure forms a channel in the p-type layer 5 located on the side surface of the trench 7 and performs an operation of flowing a current between the source and the drain. . Since the lower portion of the p-type layer 5 has the SJ structure 4, it is possible to obtain a withstand voltage while reducing the on-resistance.

一方、外周領域２では、外周領域２のうちのセル領域１側の位置において絶縁膜１４を介してゲート配線層１５が形成されており、このゲート配線層１５がセル領域１に形成された各ＭＯＳＦＥＴのゲート電極９と電気的に接続されている。また、外周領域２における表面電極１２よりも外周側において、ｐ型層５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１６が形成されており、絶縁膜１４およびゲート配線層１５は、外周側では絶縁膜１６の上まで延設されている。 On the other hand, in the outer peripheral region 2, a gate wiring layer 15 is formed via an insulating film 14 at a position on the cell region 1 side in the outer peripheral region 2, and each gate wiring layer 15 is formed in the cell region 1. It is electrically connected to the gate electrode 9 of the MOSFET. In addition, an insulating film 16 made of a LOCOS oxide film or the like is formed on the p-type layer 5 on the outer peripheral side of the surface electrode 12 in the outer peripheral region 2, and the insulating film 14 and the gate wiring layer 15 are On the outer peripheral side, it extends over the insulating film 16.

また、ゲート配線層１５は層間絶縁膜１１で覆われており、図２とは別断面において、層間絶縁膜１１に形成されたコンタクトホールを介して層間絶縁膜１１の上に形成されたゲートパッド１７（図１参照）に接続されている。このゲートパッド１７は、略四角形状で構成された表面電極１２の部分的に凹まされた部分に配置され、表面電極１２との間が所定距離離間するように配置されている。 The gate wiring layer 15 is covered with an interlayer insulating film 11, and a gate pad formed on the interlayer insulating film 11 through a contact hole formed in the interlayer insulating film 11 in a cross section different from FIG. 17 (see FIG. 1). The gate pad 17 is disposed in a partially recessed portion of the surface electrode 12 configured in a substantially square shape, and is disposed so as to be separated from the surface electrode 12 by a predetermined distance.

そして、ゲートパッド１７の外縁部や層間絶縁膜１１を覆うように保護膜１９が形成されることで、半導体装置の表面保護が成されている。 Then, a protective film 19 is formed so as to cover the outer edge portion of the gate pad 17 and the interlayer insulating film 11, thereby protecting the surface of the semiconductor device.

このような構造により、外周領域２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらにトレンチゲートにおけるゲート絶縁膜８に掛かる電界集中を緩和し、ゲート絶縁膜８が破壊されることを抑制するためのｐ型ディープ層１８を備えている。 With such a structure, the basic structure of the outer peripheral region 2 is configured. In the present embodiment, in addition to such a basic structure, a p-type deep layer for further reducing electric field concentration applied to the gate insulating film 8 in the trench gate and suppressing the gate insulating film 8 from being destroyed. 18 is provided.

ｐ型ディープ層１８は、図１に示すように、表面電極１２の外縁部まで突き出した各トレンチ７の先端の少なくともコーナー部を覆うように形成されており、半導体装置の上方（基板法線方向）から見て、トレンチ７毎にドット状に備えられている。より詳しくは、図２に示すように、ｐ型ディープ層１８は、ｐ型高不純物層１０とＳＪ構造４におけるｐ型カラム４ａとの間において、これらに接するように形成され、トレンチ７よりも深い位置まで形成されている。そして、本実施形態では、ｐ型ディープ層１８は、ｐ型層５の表面より所定距離深い位置から形成されている。また、ｐ型ディープ層１８の内周側の端部は、表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１よりセル領域１側に配置されている。このため、半導体装置の上方から見て、端部Ｐ１から内周方向に所定幅（例えば１０μｍの幅）、表面電極１２におけるｐ型高不純物層１０との接触部位とｐ型ディープ層１８とがオーバラップさせられている。また、ｐ型ディープ層１８は、半導体装置の上方から見て、トレンチ７の先端から外周方向へ所定量突き出すように形成されている。 As shown in FIG. 1, the p-type deep layer 18 is formed so as to cover at least the corner portion of the tip of each trench 7 protruding to the outer edge portion of the surface electrode 12, and is formed above the semiconductor device (in the substrate normal direction). ), Each trench 7 is provided in a dot shape. More specifically, as shown in FIG. 2, the p-type deep layer 18 is formed between the p-type high impurity layer 10 and the p-type column 4 a in the SJ structure 4 so as to be in contact therewith, and more than the trench 7. It is formed to a deep position. In the present embodiment, the p-type deep layer 18 is formed from a position deeper than the surface of the p-type layer 5 by a predetermined distance. Further, the end portion on the inner peripheral side of the p-type deep layer 18 is arranged closer to the cell region 1 than the end portion P1 on the outermost peripheral side of the surface electrode 12 in contact with the p-type high impurity layer 10. . Therefore, when viewed from above the semiconductor device, a predetermined width (for example, a width of 10 μm) from the end P1 in the inner circumferential direction, a contact portion of the surface electrode 12 with the p-type high impurity layer 10 and the p-type deep layer 18 are formed. It is overlapped. The p-type deep layer 18 is formed so as to protrude a predetermined amount from the tip of the trench 7 in the outer peripheral direction when viewed from above the semiconductor device.

ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともＳＪ構造４を構成する各カラムやｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。また、ｐ型ディープ層１８は、ｐ型不純物濃度がｐ型高不純物層１０より薄くても良いが濃くされていても良い。 The p-type deep layer 18 has a p-type impurity concentration of at least each column constituting the SJ structure 4 and the p-type layer 5 (more specifically, a part functioning as a RESURF layer located in the outer peripheral region 2 of the p-type layer 5). ) Is set darker than. In addition, the p-type deep layer 18 may have a p-type impurity concentration lower than that of the p-type high impurity layer 10, but may be thicker.

このように、トレンチゲートを構成するトレンチ７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１８を備えるようにしている。これにより、リカバリ動作時におけるトレンチゲート端部での電界集中を緩和でき、ゲート絶縁膜８の破壊を抑制することを可能としている。この効果が得られる理由について以下に説明する。 Thus, the p-type deep layer 18 is provided so as to cover at least the corner portion of the tip of the trench 7 constituting the trench gate. Thereby, the electric field concentration at the end of the trench gate during the recovery operation can be alleviated, and the breakdown of the gate insulating film 8 can be suppressed. The reason why this effect is obtained will be described below.

リカバリ動作時には、ＭＯＳＦＥＴの動作時に注入されていたキャリアが表面電極１２から引き抜かれる。このとき、従来のようにｐ型ディープ層１８が無い構造であると、図５に示すように、ゲート電位とされるゲート電極９に沿って等電位線が広がり、ゲート絶縁膜８内やその近傍、特にトレンチゲート先端におけるトレンチ７のコーナー部で電界集中が発生する。図５では記載していないが、特に、ゲート絶縁膜８内においては電界集中が発生している。このため、ゲート絶縁膜８が破壊されるという問題を発生させることになる。 During the recovery operation, the carriers injected during the operation of the MOSFET are extracted from the surface electrode 12. At this time, if the structure does not have the p-type deep layer 18 as in the prior art, as shown in FIG. 5, the equipotential lines spread along the gate electrode 9 to be the gate potential, and the gate insulating film 8 and its Electric field concentration occurs in the vicinity, particularly at the corner of the trench 7 at the tip of the trench gate. Although not shown in FIG. 5, electric field concentration occurs particularly in the gate insulating film 8. This causes a problem that the gate insulating film 8 is destroyed.

これに対して、本実施形態のようにｐ型ディープ層１８を形成すると、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１８がｐ型高不純物層１０を介してほぼ表面電極１２と同じソース電位とされる。このため、図６に示すように、ｐ型ディープ層１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１８にて覆われたトレンチゲート先端のゲート絶縁膜８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜８が破壊されることを抑制することが可能になる。 On the other hand, when the p-type deep layer 18 is formed as in the present embodiment, the p-type deep layer 18 is substantially connected to the surface electrode 12 via the p-type high impurity layer 10 when the injected carriers are extracted during the recovery operation. The same source potential is used. For this reason, as shown in FIG. 6, equipotential lines can be extended along the p-type deep layer 18. As a result, the potential applied in the gate insulating film 8 at the tip of the trench gate covered with the p-type deep layer 18 can be reduced to alleviate electric field concentration, and the gate insulating film 8 can be prevented from being destroyed. It becomes possible.

このように、リカバリ動作時にｐ型ディープ層１８がほぼソース電位に固定されることにより、ゲート絶縁膜８が破壊されることを抑制できるようにしている。この場合、ｐ型高不純物層１０は、ｐ型不純物濃度が高いほどｐ型高不純物層１０を介してほぼ表面電極１２と同電位に維持し易くなるため望ましい。 As described above, the p-type deep layer 18 is substantially fixed at the source potential during the recovery operation, so that the gate insulating film 8 can be prevented from being destroyed. In this case, the p-type high impurity layer 10 is desirable because the higher the p-type impurity concentration, the easier it is to maintain the same potential as the surface electrode 12 through the p-type high impurity layer 10.

なお、上記したようにｐ型ディープ層１８のｐ型不純物濃度を少なくともｐ型層５よりも大きくするようにしているが、リカバリ動作時に注入キャリアが引き抜かれる際にほぼソース電位とされ、それが維持できる程度に設定している。すなわち、リカバリ動作時に注入キャリアがｐ型ディープ層１８に取り込まれても、ｐ型ディープ層１８が空乏化してしまわないようにｐ型ディープ層１８のｐ型不純物濃度の下限値を設定している。また、ｐ型ディープ層１８のｐ型不純物濃度の上限値については制限はなく、リカバリ動作時により確実にほぼソース電位に維持できる濃度であれば良く、ｐ型高不純物層１０よりも濃くても良い。 As described above, the p-type impurity concentration of the p-type deep layer 18 is set to be at least larger than that of the p-type layer 5. However, when the injected carriers are extracted during the recovery operation, the p-type deep layer 18 is almost at the source potential. It is set to a level that can be maintained. That is, the lower limit value of the p-type impurity concentration of the p-type deep layer 18 is set so that the p-type deep layer 18 is not depleted even if injected carriers are taken into the p-type deep layer 18 during the recovery operation. . Further, the upper limit value of the p-type impurity concentration of the p-type deep layer 18 is not limited, and may be any concentration that can be reliably maintained at almost the source potential during the recovery operation, and may be higher than the p-type high impurity layer 10. good.

上記した効果は、ｐ型ディープ層１８を、ｐ型高不純物層１０に接触させつつ、トレンチ７の先端の少なくともコーナー部を覆い、かつ、トレンチ７よりも深い位置まで形成することにより得られる。ただし、ｐ型ディープ層１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１８の内外周それぞれの端部の位置を設定するのが好ましい。 The above-described effects can be obtained by forming the p-type deep layer 18 in contact with the p-type high impurity layer 10 while covering at least the corner portion of the tip of the trench 7 and deeper than the trench 7. However, the height of the effect varies depending on the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18. For this reason, it is preferable to set the positions of the end portions of the inner and outer peripheries of the p-type deep layer 18 based on experimental results to be described later.

まず、図７および図８を参照して、ｐ型ディープ層１８の外周側の端部の位置とトレンチ７の先端位置でのゲート絶縁膜８の両面間の電位差ΔＶとの関係について説明する。なお、ゲート絶縁膜８の両面とは、ゲート絶縁膜８のうちゲート電極９との界面とｐ型ディープ層１８もしくはｐ型層５との界面を意味しており、電位差ΔＶがゲート絶縁膜８に掛かる電位を表すことになる。 First, with reference to FIG. 7 and FIG. 8, the relationship between the position of the end portion on the outer peripheral side of the p-type deep layer 18 and the potential difference ΔV between both surfaces of the gate insulating film 8 at the tip position of the trench 7 will be described. Note that both surfaces of the gate insulating film 8 mean the interface between the gate electrode 9 and the p-type deep layer 18 or the p-type layer 5 in the gate insulating film 8, and the potential difference ΔV is the gate insulating film 8. It represents the potential applied to.

ｐ型ディープ層１８の外周側の端部がトレンチ７の先端から外周側へ突き出すほど、電界が掛かる場所からトレンチ７の先端を遠ざけることができるため好ましい。このため、図７に示すように、トレンチ７の先端を基準として、トレンチ７の先端からｐ型ディープ層１８の外周側の端部までの距離を突き出し幅Ｗ１と定義し、突き出し幅Ｗ１に対する電位差ΔＶの変化を調べた。上記したように、電位差ΔＶは、ゲート絶縁膜８に掛かる電位であるため、電位差ΔＶが小さいほどゲート絶縁膜８内での電界集中を緩和でき、ゲート絶縁膜８が破壊され難くなってリカバリ破壊耐量を向上できていることを表している。 It is preferable that the end of the p-type deep layer 18 on the outer peripheral side protrudes from the tip of the trench 7 to the outer peripheral side because the tip of the trench 7 can be moved away from the place where the electric field is applied. Therefore, as shown in FIG. 7, the distance from the tip of the trench 7 to the outer peripheral side end of the p-type deep layer 18 is defined as a protruding width W1 with the tip of the trench 7 as a reference, and a potential difference with respect to the protruding width W1. Changes in ΔV were examined. As described above, since the potential difference ΔV is a potential applied to the gate insulating film 8, the smaller the potential difference ΔV, the more the electric field concentration in the gate insulating film 8 can be reduced. This means that the tolerance can be improved.

具体的には、本実施形態の半導体装置を上下アームに備えたインバータ回路をモデルとして、例えば下アーム側の半導体装置のＭＯＳＦＥＴをスイッチングし、そのときの上アーム側の半導体装置の電位差ΔＶを調べた。この場合において、上アームについてはＭＯＳＦＥＴがオフされている状態を想定して各部の電位を設定している。つまり、ソース電位とゲート電位を共に０Ｖ、ドレイン電位（裏面電極１３や図示しないＥＱＲ（等電位リング電極）を通じてアップドレイン構造とされる場合のＥＱＲの電位）をインバータ回路に印加される高電圧（例えば１００Ｖ）に設定している。また、実験に用いた試料では端部Ｐ１からトレンチ７の先端までの距離を９μｍとしているが、ｐ型ディープ層１８をできるだけソース電位に近づけるために、ｐ型ディープ層１８の内周側の端部をトレンチ７の先端位置よりも１９μｍ内周側に位置させた。つまり、半導体装置の上方から見て、表面電極１２におけるｐ型高不純物層１０との接触部位とｐ型ディープ層１８とのオーバラップ幅が１０μｍとなるようにした。 Specifically, using the inverter circuit having the semiconductor device of this embodiment in the upper and lower arms as a model, for example, switching the MOSFET of the semiconductor device on the lower arm side, and examining the potential difference ΔV of the semiconductor device on the upper arm side at that time It was. In this case, regarding the upper arm, the potential of each part is set assuming that the MOSFET is turned off. That is, the source potential and the gate potential are both 0 V, and the drain potential (the potential of EQR when the back drain electrode 13 or an EQR (equal potential ring electrode) not shown is used as an up drain structure) is applied to the inverter circuit. For example, it is set to 100V). In the sample used in the experiment, the distance from the end P1 to the tip of the trench 7 is 9 μm. In order to make the p-type deep layer 18 as close to the source potential as possible, the end on the inner peripheral side of the p-type deep layer 18 is used. The part was positioned on the inner peripheral side of 19 μm from the tip position of the trench 7. That is, as viewed from above the semiconductor device, the overlap width between the contact portion of the surface electrode 12 with the p-type high impurity layer 10 and the p-type deep layer 18 is set to 10 μm.

図８は、その結果を示したグラフである。なお、ｐ型ディープ層１８の外周側の端部の方がトレンチ７の先端よりも外周側に突き出している場合を正、内周側に位置している場合を負として表してある。また、リカバリ動作時には、ｐ型ディープ層１８がほぼソース電位に固定されるため、ｐ型ディープ層１８とゲート電極９との電位差が０Ｖになるのが理想的であるが、実際には内部抵抗が存在するため、これらの間の電位差は０Ｖにはならない。このため、ｐ型ディープ層１８がトレンチ７の先端よりも突き出して配置されていたとしても電位差ΔＶが発生する。 FIG. 8 is a graph showing the results. In addition, the case where the edge part of the outer peripheral side of the p-type deep layer 18 protrudes to the outer peripheral side rather than the front-end | tip of the trench 7 is represented as positive, and the case where it is located in the inner peripheral side is represented as negative. Further, during the recovery operation, the p-type deep layer 18 is almost fixed at the source potential, so that the potential difference between the p-type deep layer 18 and the gate electrode 9 is ideally 0V. Therefore, the potential difference between them does not become 0V. For this reason, even if the p-type deep layer 18 is disposed so as to protrude beyond the tip of the trench 7, a potential difference ΔV is generated.

図８に示すように、突き出し幅Ｗ１に応じて電位差ΔＶが変化しており、突き出し幅Ｗ１が０μｍ以上、つまりトレンチ７の先端に対してｐ型ディープ層１８の外周側の端部が同じ位置もしくは突き出した状態になると、電位差ΔＶが十分に低下していた。特に、突き出し幅Ｗ１が１μｍを超えると、電位差ΔＶが２０Ｖ以下となり、ゲート絶縁膜８に掛かる電位を小さくできていることが判る。 As shown in FIG. 8, the potential difference ΔV changes according to the protrusion width W1, and the protrusion width W1 is 0 μm or more, that is, the outer peripheral end of the p-type deep layer 18 is at the same position with respect to the tip of the trench 7 Or when it came out, the potential difference ΔV was sufficiently reduced. In particular, when the protrusion width W1 exceeds 1 μm, the potential difference ΔV becomes 20 V or less, and it can be seen that the potential applied to the gate insulating film 8 can be reduced.

このように、ｐ型ディープ層１８の外周側の端部をトレンチ７の先端よりも突き出させ、突き出し幅Ｗ１を大きくするほど、よりトレンチゲート先端においてゲート絶縁膜８に掛かる電位を低減することが可能となる。これにより、より確実にゲート絶縁膜８が破壊されることを抑制することが可能になる。 As described above, the potential applied to the gate insulating film 8 at the front end of the trench gate can be reduced as the end on the outer peripheral side of the p-type deep layer 18 protrudes from the front end of the trench 7 and the protruding width W1 is increased. It becomes possible. Thereby, it becomes possible to more reliably prevent the gate insulating film 8 from being broken.

次に、図９、図１０および図１１を参照して、ｐ型ディープ層１８の内周側の端部の位置と電位差ΔＶやリカバリ耐量との関係について説明する。なお、図１０はシミュレーションにて求めた結果を示しており、図１１は実測によって求めた結果を示している。 Next, with reference to FIG. 9, FIG. 10, and FIG. 11, the relationship between the position of the end portion on the inner peripheral side of the p-type deep layer 18, the potential difference ΔV, and the recovery tolerance will be described. FIG. 10 shows the result obtained by simulation, and FIG. 11 shows the result obtained by actual measurement.

リカバリ動作時に、ｐ型ディープ層１８をよりソース電位に近い電位に維持するには、ｐ型ディープ層１８が表面電極１２に近い方が良い。そして、ｐ型ディープ層１８をソース電位にするための表面電極１２とｐ型ディープ層１８との間の経路中でのｐ型高不純物層１０の内部抵抗が小さい方が好ましいため、ｐ型ディープ層１８の内周側の端部がより内側に位置している方が良い。そこで、図９に示すように、トレンチ７の先端からのｐ型ディープ層１８の内周側の端部の後退量Ｘを変化させ、電位差ΔＶの変化を調べた。実験の条件については、上記したｐ型ディープ層１８の外周側の端部の位置とトレンチ７の先端位置でのゲート絶縁膜８の両面間の電位差ΔＶとの関係を調べたときと基本的には同じとしている。ただし、ゲート絶縁膜８を確実に保護できるように、ｐ型ディープ層１８の外周側の端部の突き出し幅Ｗ１を５μｍに固定して電位差ΔＶを調べた。図１０は、その結果を示したグラフである。なお、トレンチ７の先端位置を０として、後退量Ｘを負で表してある。 In order to maintain the p-type deep layer 18 at a potential closer to the source potential during the recovery operation, the p-type deep layer 18 is preferably closer to the surface electrode 12. Since it is preferable that the internal resistance of the p-type high impurity layer 10 in the path between the surface electrode 12 and the p-type deep layer 18 for setting the p-type deep layer 18 to be a source potential is small, the p-type deep It is better that the inner peripheral end of the layer 18 is located more inside. Therefore, as shown in FIG. 9, the amount of receding X at the inner peripheral end of the p-type deep layer 18 from the tip of the trench 7 was changed to examine the change in the potential difference ΔV. The experimental conditions are basically the same as when the relationship between the position of the outer peripheral end of the p-type deep layer 18 and the potential difference ΔV between both surfaces of the gate insulating film 8 at the tip of the trench 7 is examined. Are the same. However, in order to reliably protect the gate insulating film 8, the protruding width W1 of the end portion on the outer peripheral side of the p-type deep layer 18 was fixed to 5 μm, and the potential difference ΔV was examined. FIG. 10 is a graph showing the results. Note that the tip position of the trench 7 is 0, and the retraction amount X is expressed as negative.

図１０に示すように、後退量Ｘに応じて電位差ΔＶが変化しており、後退量Ｘが大きくなるほど電位差ΔＶが低下している。特に、後退量Ｘが１２μｍ以上になると電位差ΔＶが２０Ｖ以下となり、後退量Ｘが２２μｍ以上になると電位差ΔＶが１０Ｖ程度まで低下していた。ここで、後退量Ｘに応じて電位差ΔＶが変化したのは、表面電極１２とｐ型ディープ層１８との間の経路中でのｐ型高不純物層１０の内部抵抗が小さくなったためと考えられる。この内部抵抗は、ｐ型ディープ層１８が表面電極１２に近づくほど小さくなり、半導体装置の上方から見たときの表面電極１２とｐ型ディープ層１８との後退量Ｘが大きくなるほど小さくなる。実験結果によれば、後退量Ｘが１２μｍ以上になると当該内部抵抗をある程度小さくでき、１３μｍ以上になると十分に小さくできていることが判る。そして、実験に用いた試料では、端部Ｐ１からトレンチ７の先端までの距離を９μｍとしており、後退量Ｘから９μｍを引いた値がオーバラップ幅Ｗ２となるため、オーバラップ幅Ｗ２を３μｍ以上、好ましくは４μｍ以上とすることで、内部抵抗を十分低減できる。 As shown in FIG. 10, the potential difference ΔV changes according to the retraction amount X, and the potential difference ΔV decreases as the retraction amount X increases. In particular, the potential difference ΔV is 20 V or less when the retraction amount X is 12 μm or more, and the potential difference ΔV is reduced to about 10 V when the retraction amount X is 22 μm or more. Here, the reason why the potential difference ΔV changes in accordance with the retreat amount X is considered to be that the internal resistance of the p-type high impurity layer 10 in the path between the surface electrode 12 and the p-type deep layer 18 is reduced. . The internal resistance decreases as the p-type deep layer 18 approaches the surface electrode 12, and decreases as the retraction amount X between the surface electrode 12 and the p-type deep layer 18 when viewed from above the semiconductor device increases. According to the experimental results, it can be seen that the internal resistance can be reduced to some extent when the retraction amount X is 12 μm or more, and can be sufficiently reduced when the retraction amount X is 13 μm or more. In the sample used in the experiment, the distance from the end P1 to the tip of the trench 7 is 9 μm, and the value obtained by subtracting 9 μm from the retraction amount X is the overlap width W2, so the overlap width W2 is 3 μm or more. Preferably, the internal resistance can be sufficiently reduced by setting the thickness to 4 μm or more.

このように、ｐ型ディープ層１８の内周側の端部を端部Ｐ１よりも内周側に後退させ、オーバラップ幅Ｗ２を大きくすることで、よりリカバリ動作時にｐ型ディープ層１８をソース電位に近い電位に維持することが可能となる。したがって、より確実にゲート絶縁膜８が破壊されることを抑制することが可能になる。なお、ｐ型高不純物層１０にｐ型ディープ層１８を接触させるようにすることで、ゲート絶縁膜８の保護が可能となるが、より十分に保護できるようにオーバラップ幅Ｗ２を大きく取るのが好ましい。特に、オーバラップ幅Ｗ２を４μｍ以上、より好ましくは１０μｍ以上にすると、電位差ΔＶがほぼ１０Ｖとなるため、より十分にゲート絶縁膜８を保護することが可能となる。 As described above, the end of the p-type deep layer 18 on the inner peripheral side is retracted to the inner peripheral side of the end P1, and the overlap width W2 is increased, so that the p-type deep layer 18 is sourced more during the recovery operation. It becomes possible to maintain the potential close to the potential. Therefore, it is possible to more reliably prevent the gate insulating film 8 from being broken. Note that the gate insulating film 8 can be protected by bringing the p-type deep impurity layer 10 into contact with the p-type high impurity layer 10, but the overlap width W2 is made large so that the gate insulating film 8 can be more fully protected. Is preferred. In particular, when the overlap width W2 is set to 4 μm or more, more preferably 10 μm or more, the potential difference ΔV becomes approximately 10 V, so that the gate insulating film 8 can be more sufficiently protected.

参考として、ｐ型ディープ層１８の幅とリカバリ耐量との関係について調べた。具体的には、図９に示したように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０との後退量Ｘとリカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図１１は、その結果を示したグラフである。 As a reference, the relationship between the width of the p-type deep layer 18 and the recovery tolerance was examined. Specifically, as shown in FIG. 9, the retraction amount X and the recovery between the p-type deep layer 18 and the p-type high impurity layer 10 from the end on the inner peripheral side to the end P <b> 1 of the p-type deep layer 18. The relationship with the tolerance [A / μs] was determined by experiments. FIG. 11 is a graph showing the results.

この図に示すように、後退量Ｘに応じてリカバリ耐量が変化している。後退量Ｘが小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１８がｐ型高不純物層１０との接続が小さくなり、表面電極１２の電位から浮いたフローティング状態となって注入キャリアの引き抜きの際のトレンチ７のコーナー部での電界集中緩和効果が弱まったためと考えられる。つまり、後退量Ｘが小さく、表面電極１２の電位から浮いたフローティング状態になると、注入キャリアがｐ型ディープ層１８に入らずに直接ｐ型高不純物層１０から排出され、リカバリ耐量が低下する。一方、後退量Ｘが１６〜２２μｍのときに最もリカバリ耐量が大きくなり、後退量Ｘが更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このように後退量Ｘには最適条件がある。この実験は、ｐ型ディープ層１８のドーズ量を１×１０¹⁴ｃｍ^-2として行ったが、他の濃度についても後退量Ｘとリカバリ耐量の変化の関係は上記と同様になる。そして、後退量Ｘが所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、後退量Ｘを１３〜２２μｍの範囲に設定すればよい。 As shown in this figure, the recovery tolerance varies according to the reverse amount X. When the retraction amount X is small, the recovery tolerance is small. This is because the connection of the p-type deep layer 18 with the p-type high impurity layer 10 is reduced, and the floating state floats from the potential of the surface electrode 12, and the electric field concentration at the corner of the trench 7 when the injected carriers are extracted. This is thought to be due to the weakening of the relaxation effect. That is, when the receding amount X is small and the floating state floats from the potential of the surface electrode 12, the injected carriers do not enter the p-type deep layer 18 but are directly discharged from the p-type high impurity layer 10, and the recovery tolerance decreases. On the other hand, the recovery tolerance is greatest when the receding amount X is 16 to 22 μm, and when the receding amount X is further increased, the resistance component is decreased, so that the recovery tolerance is lowered again. Thus, the reverse amount X has an optimum condition. In this experiment, the dose amount of the p-type deep layer 18 was set to 1 × 10 ¹⁴ cm ⁻² , but the relationship between the receding amount X and the change in the recovery tolerance is the same as described above for other concentrations. It can be seen that a high recovery tolerance can be obtained when the retraction amount X falls within a predetermined range. For example, if the recovery tolerance is 600 A / μs or more, the retraction amount X may be set in the range of 13 to 22 μm.

このように、後退量Ｘを所定範囲、例えば１３〜２２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図１１に示した結果は、ｐ型ディープ層１８が表面電極１２に直接接触する構造であるとリカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１８についてはｐ型高不純物層１０を介して表面電極１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。 Thus, by setting the retreat amount X to a predetermined range, for example, 13 to 22 μm, it is possible to obtain a high recovery tolerance. The results shown in FIG. 11 suggest that the recovery tolerance is reduced when the p-type deep layer 18 has a structure in direct contact with the surface electrode 12. For this reason, the p-type deep layer 18 is connected to the surface electrode 12 via the p-type high impurity layer 10, thereby suppressing a reduction in recovery tolerance.

続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図１２を参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム４ａやｎ型カラム４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。 Next, a method for manufacturing the semiconductor device of the present embodiment configured as described above will be described with reference to FIG. In the semiconductor device of this embodiment, the longitudinal direction of the p-type column 4a and the n-type column 4b and the longitudinal direction of the trench gate are perpendicular to each other. They are shown in parallel.

まず、図１２（ａ）に示すように、表面および裏面を有するｎ⁺型基板３を用意したのち、ｎ⁺型基板３の表面にｎ型エピタキシャル層２０を形成する。続いて、図示しないｐ型カラム４ａの形成予定位置が開口するエッチング用のマスクを用いてｎ型エピタキシャル層２０をエッチングする。これにより、図１２（ｂ）に示すようにｎ型エピタキシャル層２０のうちのｎ型カラム４ｂの形成位置のみが残され、ｐ型カラム４ａの形成予定位置にトレンチ２１が形成される。このとき、トレンチ２１の深さがｎ型エピタキシャル層２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層２０が所望厚さ残るようにトレンチ２１の深さを設定しても良い。 First, as shown in FIG. 12A, after preparing an n ⁺ type substrate 3 having a front surface and a back surface, an n type epitaxial layer 20 is formed on the surface of the n ⁺ type substrate 3. Subsequently, the n-type epitaxial layer 20 is etched using an etching mask (not shown) in which the formation position of the p-type column 4a is opened. Thereby, as shown in FIG. 12B, only the formation position of the n-type column 4b in the n-type epitaxial layer 20 is left, and the trench 21 is formed at the formation position of the p-type column 4a. At this time, etching may be performed so that the depth of the trench 21 is equal to the thickness of the n-type epitaxial layer 20, but the depth of the trench 21 may be set so that the n-type epitaxial layer 20 remains at a desired thickness. good.

次に、図１２（ｃ）に示すように、トレンチ２１内を埋め込むようにｎ型エピタキシャル層２０の上にｐ型エピタキシャル層２２を形成する。そして、図１２（ｄ）に示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層２０およびｐ型エピタキシャル層２２を所定量除去する。これにより、ｎ型エピタキシャル層２０によってｎ型カラム４ｂが構成され、ｐ型エピタキシャル層２２によってｐ型カラム４ａが構成されて、ＳＪ構造４が完成する。 Next, as shown in FIG. 12C, a p-type epitaxial layer 22 is formed on the n-type epitaxial layer 20 so as to fill the trench 21. Then, as shown in FIG. 12D, the n-type epitaxial layer 20 and the p-type epitaxial layer 22 are removed by a predetermined amount by performing planarization polishing. Thus, the n-type epitaxial layer 20 constitutes the n-type column 4b, and the p-type epitaxial layer 22 constitutes the p-type column 4a, thereby completing the SJ structure 4.

さらに、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図１２（ｅ）に示すように、ｐ型カラム４ａおよびｎ型カラム４ｂの表面にｐ型ディープ層１８を形成する為の不純物注入層２３が形成される。そして、図１２（ｆ）に示すように、ｐ型層５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層２３内のｐ型不純物を熱拡散させ、ｐ型カラム４ａおよびｎ型カラム４ｂの表層部からｐ型層５内に至るｐ型ディープ層１８を形成する。 Furthermore, after arranging a mask (not shown) in which the formation position of the p-type deep layer 18 is opened by a photo process, p-type impurities are ion-implanted using the mask. Thereby, as shown in FIG. 12E, an impurity implantation layer 23 for forming the p-type deep layer 18 is formed on the surfaces of the p-type column 4a and the n-type column 4b. Then, as shown in FIG. 12F, after the p-type layer 5 is epitaxially grown, p-type impurities in the impurity-implanted layer 23 are thermally diffused by performing heat treatment, so that the p-type column 4a and the n-type column 4b. A p-type deep layer 18 extending from the surface layer portion into the p-type layer 5 is formed.

その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１２（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。 Thereafter, through the same MOSFET manufacturing process as in the prior art, a semiconductor device including a trench gate type MOSFET having an SJ structure as shown in FIG. 12G is completed.

以上説明したように、ｐ型高不純物層１０に接触し、かつ、表面電極１２の外縁部まで突き出した各トレンチ７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１８を形成している。そして、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く設定している。このため、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１８がｐ型高不純物層１０を介してほぼ表面電極１２と同じソース電位とされる。このため、ｐ型ディープ層１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１８にて覆われたトレンチゲート先端のゲート絶縁膜８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜８が破壊されることを抑制することが可能になる。 As described above, the p-type deep layer 18 is formed so as to be in contact with the p-type high impurity layer 10 and to cover at least the corner portion of the tip of each trench 7 protruding to the outer edge of the surface electrode 12. . The p-type impurity concentration of the p-type deep layer 18 is set higher than that of the p-type layer 5. For this reason, the p-type deep layer 18 is brought to substantially the same source potential as the surface electrode 12 through the p-type high impurity layer 10 when the injected carriers are extracted during the recovery operation. For this reason, equipotential lines can be extended along the p-type deep layer 18. As a result, the potential applied in the gate insulating film 8 at the tip of the trench gate covered with the p-type deep layer 18 can be reduced to alleviate electric field concentration, and the gate insulating film 8 can be prevented from being destroyed. It becomes possible.

なお、上記した特許文献１に記載の発明では、ｐ型カラムの表層部にのみｐ⁺型層を備えた構造としている。このような構造の場合、ｐ型カラムとｎ型カラムで繰り返されるＳＪ構造において、ｐ型カラムの表層部がｎ型カラムよりも不純物濃度が高くなってしまい、チャージバランスが崩れてしまって、耐圧低下を招いてしまう。つまり、ｐ⁺型層に挟まれたｎ型カラム側に空乏層が広がってｐ⁺型層側へ空乏層が広がらず、全域空乏化が行えなくなって、耐圧を低下させてしまう。 In the invention described in Patent Document 1 described above, a p ⁺ type layer is provided only in the surface layer portion of the p type column. In such a structure, in the SJ structure repeated in the p-type column and the n-type column, the surface layer portion of the p-type column has a higher impurity concentration than the n-type column, the charge balance is disrupted, It will cause a decline. In other words, spread the depletion layer in the n-type column side sandwiched p ⁺ -type layer without spreading the depletion layer to the p ⁺ -type layer side, no longer perform the entire depletion, thus reducing the breakdown voltage.

これに対して、本実施形態のように、ｐ型カラム４ａのみでなくｎ型カラム４ｂの表層部にもｐ型ディープ層１８を備えた構造にすれば、その領域については、ＳＪ構造４を構成するのではなくなり、ＳＪ構造４の上にｐ型ディープ層１８が形成された構造となる。このため、ｐ型ディープ層１８が形成された位置においてＳＪ構造４が部分的に浅くなっただけとなり、耐圧に影響する領域にはならない。したがって、本実施形態のように、ｐ型カラム４ａおよびｎ型カラム４ｂの上にわたってｐ型ディープ層１８が形成されるようにすることで耐圧向上を図ることが可能となる。 On the other hand, as in the present embodiment, if the p-type deep layer 18 is provided not only in the p-type column 4a but also in the surface layer portion of the n-type column 4b, the SJ structure 4 is used for the region. The p-type deep layer 18 is formed on the SJ structure 4 instead of being configured. For this reason, the SJ structure 4 is only partially shallow at the position where the p-type deep layer 18 is formed, and does not become a region that affects the breakdown voltage. Therefore, the breakdown voltage can be improved by forming the p-type deep layer 18 over the p-type column 4a and the n-type column 4b as in this embodiment.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

本実施形態にかかる半導体装置の製造方法について、図１３を参照して説明する。まず、図１３（ａ）〜（ｄ）に示す工程において、第１実施形態で説明した図１２（ａ）〜（ｄ）と同様の工程を行う。そして、図１３（ｅ）に示す工程では、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造４の上にｐ型層５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図１３（ｆ）に示すようにｐ型ディープ層１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１３（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。 A method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIG. First, in the steps shown in FIGS. 13A to 13D, the same steps as those in FIGS. 12A to 12D described in the first embodiment are performed. In the step shown in FIG. 13E, the p-type layer 5 is epitaxially grown on the SJ structure 4 before the ion implantation of the p-type impurity for forming the p-type deep layer 18. Then, after arranging a mask (not shown) in which the formation position of the p-type deep layer 18 is opened by a photo process, a p-type impurity is implanted from above the p-type layer 5 by high acceleration ion implantation using the mask. Thereby, the p-type deep layer 18 is formed as shown in FIG. Thereafter, through a MOSFET manufacturing process similar to the conventional one, a semiconductor device including a trench gate type MOSFET having an SJ structure as shown in FIG. 13G is completed.

以上説明したように、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層５をエピタキシャル成長させ、その後、ｐ型ディープ層１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第１実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第１実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第１実施形態のようにインプラによって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。 As described above, the p-type layer 5 is epitaxially grown before the ion implantation of the p-type impurity for forming the p-type deep layer 18, and then the p-type deep layer 18 is formed by high acceleration ion implantation. You can also. In the case of such a manufacturing method, an apparatus capable of performing high-acceleration ion implantation is required as compared with the first embodiment. Therefore, the manufacturing process is simplified due to the absence of high-acceleration ion implantation as in the first embodiment. Can not be planned. However, unlike the first embodiment, since the epitaxial growth does not occur on the surface where the crystal defects are caused by the implantation, a RESURF layer with better crystallinity can be obtained.

なお、この製造方法の場合、ｐ型ディープ層１８をｐ型層５の表面から形成することもできる。このようにｐ型ディープ層１８をｐ型層５の表面から形成すれば、ｐ型ディープ層１８によってトレンチ７の先端の全域を覆うことができるため、よりゲート絶縁膜８の保護が図れる。 In the case of this manufacturing method, the p-type deep layer 18 can also be formed from the surface of the p-type layer 5. If the p-type deep layer 18 is formed from the surface of the p-type layer 5 in this way, the entire region at the tip of the trench 7 can be covered with the p-type deep layer 18, so that the gate insulating film 8 can be further protected.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層１８の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the top surface layout of the p-type deep layer 18 is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described. To do.

本実施形態にかかる半導体装置の構成について、図１４を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成している。つまり、複数本のトレンチ７の先端が表面電極１２の外縁に沿って配置されていることから、各トレンチ７の先端に配置されるｐ型ディープ層１８を連結し、表面電極１２の外縁部を１周囲むようにレイアウトしている。このように、ｐ型ディープ層１８を各トレンチゲート先端のみにドット状に備えるのではなく、表面電極１２の外縁部を１周囲むように形成しても良い。また、このようにｐ型ディープ層１８を表面電極１２の外周部を１周囲むように形成すれば、セル領域１内におけるＭＯＳＦＥＴが構成される領域と外周領域２との境界部の全域にｐ型ディープ層１８を配置できる。このため、セル領域１内におけるＭＯＳＦＥＴが構成される領域の全域において外縁部の電位をほぼソース電位に維持することが可能となる。 The configuration of the semiconductor device according to the present embodiment will be described with reference to FIG. As shown in this figure, in this embodiment, the p-type deep layer 18 is formed so as to surround the outer edge portion of the surface electrode 12 by one. That is, since the tips of the plurality of trenches 7 are arranged along the outer edge of the surface electrode 12, the p-type deep layer 18 arranged at the tip of each trench 7 is connected, and the outer edge of the surface electrode 12 is connected. It is laid out so as to surround one circumference. As described above, the p-type deep layer 18 may be formed so as to surround the outer edge portion of the surface electrode 12 not only in a dot shape only at the tip of each trench gate. Further, if the p-type deep layer 18 is formed so as to surround the outer periphery of the surface electrode 12 as described above, the p-type deep layer is formed over the entire boundary portion between the region where the MOSFET is formed in the cell region 1 and the outer periphery region 2. Layer 18 can be disposed. For this reason, the potential of the outer edge portion can be maintained substantially at the source potential in the entire region where the MOSFET is formed in the cell region 1.

また、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１７の外縁部も囲うようにｐ型ディープ層１８を形成している。このようにすれば、セル領域１のうちＭＯＳＦＥＴが構成される領域のみでなく、ゲートパッド１７が構成される部分の外縁部についても、外縁部の電位をほぼソース電位に維持することが可能となる。 In the present embodiment, the p-type deep layer 18 is formed so as to surround the outer edge of the surface electrode 12 by one circumference, and the outer edge of the side of the gate pad 17 not facing the surface electrode 12 is formed. Has also formed. That is, the p-type deep layer 18 is formed so as to surround the outer edge portion of the gate pad 17 when viewed from above the semiconductor device. In this way, not only the region where the MOSFET is formed in the cell region 1 but also the outer edge portion of the portion where the gate pad 17 is formed, the potential of the outer edge portion can be maintained substantially at the source potential. Become.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してＳＪ構造４のレイアウトとＭＯＳＦＥＴのレイアウトの関係を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, the relationship between the layout of the SJ structure 4 and the layout of the MOSFET is changed with respect to the first to third embodiments, and the rest is the same as the first to third embodiments. Only parts different from the first to third embodiments will be described.

本実施形態にかかる半導体装置について、図１５〜図１７を参照して説明する。これらの図に示すように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と平行に並べたレイアウトとしている。具体的には、トレンチ７がｎ型カラム４ｂと対応する位置に配置されるようにしており、ＭＯＳＦＥＴをオンする際にｐ型層５に形成されるチャネルがｎ型カラム４ｂに繋がるように構成してある。 The semiconductor device according to the present embodiment will be described with reference to FIGS. As shown in these drawings, in the present embodiment, the trenches 7 are arranged in parallel with the longitudinal direction of the p-type column 4a and the n-type column 4b in the SJ structure 4. Specifically, the trench 7 is arranged at a position corresponding to the n-type column 4b, and the channel formed in the p-type layer 5 is connected to the n-type column 4b when the MOSFET is turned on. It is.

このように、トレンチゲートの長手方向とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。このような構成としても、ｐ型ディープ層１８を少なくともトレンチゲート先端に形成することで、第１〜第３実施形態と同様の効果を得ることができる。 In this way, the longitudinal direction of the trench gate and the longitudinal direction of the p-type column 4a and the n-type column 4b may be the same. Even in such a configuration, the same effect as in the first to third embodiments can be obtained by forming the p-type deep layer 18 at least at the tip of the trench gate.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記第１実施形態において、ソース電極となる表面電極１２やゲートパッド１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１７を表面電極１２の中央位置に配置し、表面電極１２の外周側からゲートパッド１７に向けて延設された引出配線が設けられる構造とされていても良い。 For example, in the first embodiment, an example of the layout of the surface electrode 12 and the gate pad 17 serving as the source electrode is shown, but other layouts may be used. For example, the gate pad 17 may be disposed at the center position of the surface electrode 12, and a lead wiring extending from the outer peripheral side of the surface electrode 12 toward the gate pad 17 may be provided.

また、上記各実施形態では、ｐ型層５を外周領域２だけでなくセル領域１にも形成し、ｐ型層５によって外周領域２のリサーフ層だけでなくセル領域１のベース層も構成するようにした。しかしながら、必ずしもｐ型層５のみでリサーフ層やベース層を構成する必要はないし、ＳＪ構造４の上をすべてｐ型層５とする必要もない。例えば、ＳＪ構造４の上にｎ型層を形成しておき、このｎ型層に対してｐ型不純物をイオン注入することでリサーフ層やベース層を構成しても良い。 In each of the above embodiments, the p-type layer 5 is formed not only in the outer peripheral region 2 but also in the cell region 1, and the p-type layer 5 constitutes not only the RESURF layer in the outer peripheral region 2 but also the base layer in the cell region 1. I did it. However, it is not always necessary to form the RESURF layer or the base layer only by the p-type layer 5, and it is not necessary to make the p-type layer 5 all over the SJ structure 4. For example, a RESURF layer or a base layer may be formed by forming an n-type layer on the SJ structure 4 and ion-implanting p-type impurities into the n-type layer.

また、上記第１〜第３実施形態では、ＳＪ構造４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。 In the first to third embodiments, the SJ structure 4 is formed by the trench epi method. However, the SJ structure 4 may be formed by a stacked epi method. For example, the PN column may be formed by repeating a process of forming a part of the p-type column 4a by ion implantation of p-type impurities after forming a part of the n-type epitaxial layer 22.

また、上記第１実施形態では、図１２に示したように、不純物注入層２３を形成してからｐ型層５をエピタキシャル成長させ、熱処理によって不純物注入層２３内のｐ型不純物層を熱拡散させてｐ型ディープ層１８を形成した。ここでは、ｐ型ディープ層１８がｐ型層５の表面からｐ型ディープ層１８が離間する程度となるように熱処理を行うことを前提としているが、熱処理の温度や時間を制御することで、ｐ型ディープ層１８がｐ型層５の表面から形成された構造にすることもできる。 In the first embodiment, as shown in FIG. 12, the p-type layer 5 is epitaxially grown after the impurity implantation layer 23 is formed, and the p-type impurity layer in the impurity implantation layer 23 is thermally diffused by heat treatment. Thus, the p-type deep layer 18 was formed. Here, it is assumed that the heat treatment is performed so that the p-type deep layer 18 is separated from the surface of the p-type layer 5, but by controlling the temperature and time of the heat treatment, A structure in which the p-type deep layer 18 is formed from the surface of the p-type layer 5 may be employed.

また、リサーフ層を構成するｐ型層５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造４の上に半導体層としてｐ型層５を形成したが、リサーフ層は必須ではないため、ｐ型層５ではなく、半導体層としてｎ型層を形成することもできる。 Further, although the p-type layer 5 constituting the RESURF layer is formed by epitaxial growth, it may be formed by ion implantation and diffusion. Furthermore, in order to form the RESURF layer, the p-type layer 5 is formed on the SJ structure 4 as a semiconductor layer. However, since the RESURF layer is not essential, an n-type layer is used as the semiconductor layer instead of the p-type layer 5. It can also be formed.

また、上記各実施形態において、ＰＮカラムは半導体基板３の表面と平行にｐ型カラム４ａとｎ型カラム４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム４ａをｎ型カラム４ｂ中にドット状に形成してた構造としても良い。 In each of the above embodiments, the PN column may have a repeated structure in which the p-type column 4a and the n-type column 4b are repeated in parallel with the surface of the semiconductor substrate 3, and the p-type column 4a is placed in the n-type column 4b. Alternatively, a structure formed in a dot shape may be used.

また、上記第１〜第３実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを備える半導体装置を例に挙げて説明した。しかしながら、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴを備える半導体装置に対しても本発明を適用することができる。 In the first to third embodiments, the semiconductor device including the n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the present invention can also be applied to a semiconductor device including a p-channel type MOSFET in which the conductivity type of each component is inverted.

１セル領域
２外周領域
３ｎ⁺型基板（半導体基板）
４ＳＪ構造
５ｐ型層
９ゲート電極
１０ｐ型高不純物層
１２表面電極
１３裏面電極
１８ｐ型ディープ層 1 cell region 2 outer peripheral region 3 n ⁺ type substrate (semiconductor substrate)
4 SJ structure 5 p-type layer 9 gate electrode 10 p-type high impurity layer 12 surface electrode 13 back electrode 18 p-type deep layer

Claims

A first conductivity type semiconductor substrate (3) having a front surface and a back surface;
On the surface side of the semiconductor substrate, a super junction structure (4) having a repeating structure in which a first conductivity type column (4b) and a second conductivity type column (4a) are repeated in one direction parallel to the surface of the semiconductor substrate. )When,
Formed on the super junction structure in the cell region and the outer peripheral region, with the outer peripheral side of the semiconductor substrate being the outer peripheral region (2) and the inner side of the outer peripheral region being a cell region (1) where a vertical semiconductor element is formed A semiconductor layer (5),
A first conductivity type source region (6) formed in a surface layer portion of the semiconductor layer in the cell region;
In the surface of the trench (7) extending through the source region and the semiconductor layer to the first conductivity type column (4b) and extending from the cell region toward the outer peripheral region with one direction as a longitudinal direction. A formed gate insulating film (8);
A gate electrode (9) formed on the surface of the gate insulating film in the trench;
A second conductivity type high impurity layer (10) formed in the semiconductor layer in the cell region and having a higher impurity concentration than the super junction structure;
A surface electrode (12) that forms a source electrode formed in contact with the high impurity layer and the source region, and is formed to enter the outer peripheral region from the cell region;
A back electrode (13) constituting a drain electrode electrically connected to the back side of the semiconductor substrate;
It is in contact with the high impurity layer, has a higher impurity concentration than the super junction structure, covers at least the corner portion of the tip in the longitudinal direction of the trench, and is on the outer peripheral side from the tip of the trench when viewed from the substrate normal direction. A deep layer (18) of the second conductivity type protruding ,
An innermost end portion of the deep layer is located inside the cell region with respect to an outermost first end portion (P1) of contact portions with the high impurity layer in the surface electrode. The contact portion of the surface electrode with the high impurity layer and the deep layer are overlapped by a predetermined width in the inner circumferential direction from the first end portion when viewed from the substrate normal direction. A semiconductor device characterized by the above.

A plurality of the trenches are arranged in the cell region, the tips of the plurality of trenches are arranged along the outer edge of the surface electrode, and the deep layer forms the outer edge of the surface electrode. The semiconductor device according to claim 1 , wherein the semiconductor device has a layout around one .

Wherein the cell region are formed are arranged the trench plurality, according to claim 1, characterized in that said deep layer is formed in a dot shape to the tip of each of the plurality several trenches Semiconductor device.

The deep layer is a semiconductor device according to any one of claims 1 to 3, characterized in being formed from a predetermined distance deeper than the surface of the semiconductor layer.

The deep layer is a semiconductor device according to any one of claims 1 to 3, characterized in that it is formed from the surface of the semiconductor layer.

The semiconductor layer is
A second conductivity type RESURF layer formed on the super junction structure in the outer peripheral region;
The semiconductor device according to any one of claims 1 to 5, characterized in that it is constituted and a second conductivity type base layer formed on the superjunction structure in the cell region.

A method of manufacturing a semiconductor device according to any one of claims 1 to 6 ,
Preparing the semiconductor substrate;
Forming a super junction structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate;
Forming an impurity implantation layer (23) in a surface layer portion of the super junction structure by ion-implanting a second conductivity type impurity using a mask in which a region where the deep layer is to be formed is opened;
And a step of epitaxially growing the semiconductor layer on the surface of the super junction structure on which the impurity implanted layer is formed and thermally diffusing impurities in the impurity implanted layer by heat treatment to form the deep layer. A method of manufacturing a semiconductor device.

A method of manufacturing a semiconductor device according to any one of claims 1 to 6 ,
Preparing the semiconductor substrate;
Forming a super junction structure having the first conductivity type column and the second conductivity type column on the surface side of the semiconductor substrate;
Forming the semiconductor layer on the surface of the super junction structure;
Forming the deep layer by high-acceleration ion implantation of a second conductivity type impurity from above the second conductivity type layer using a mask in which the region where the deep layer is to be formed is opened. A method of manufacturing a semiconductor device.