JP2002016220A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002016220A JP2002016220A JP2000198470A JP2000198470A JP2002016220A JP 2002016220 A JP2002016220 A JP 2002016220A JP 2000198470 A JP2000198470 A JP 2000198470A JP 2000198470 A JP2000198470 A JP 2000198470A JP 2002016220 A JP2002016220 A JP 2002016220A
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Abstract
(57)【要約】
【課題】微細なＭＩＭキャパシタのキャパシタ絶縁の容
量特性を安定化させること。 【解決手段】Ａｌ−Ｃｕ膜３（下部電極）とＡｌ−Ｃｕ
膜７（上部電極）との間に電位差を与え、シリコン窒化
膜（キャパシタ絶縁膜）５に電荷を注入することによ
り、シリコン窒化膜（キャパシタ絶縁膜）５中の不純物
準位や欠陥準位等の欠陥を上記電荷により埋める。
量特性を安定化させること。 【解決手段】Ａｌ−Ｃｕ膜３（下部電極）とＡｌ−Ｃｕ
膜７（上部電極）との間に電位差を与え、シリコン窒化
膜（キャパシタ絶縁膜）５に電荷を注入することによ
り、シリコン窒化膜（キャパシタ絶縁膜）５中の不純物
準位や欠陥準位等の欠陥を上記電荷により埋める。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ絶縁、
層間絶縁膜等の絶縁膜の容量特性を改善する工程を有す
る半導体装置の製造方法に関する。
層間絶縁膜等の絶縁膜の容量特性を改善する工程を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子に用いられる、ゲート酸化膜
以外の絶縁膜に関しては、従来、電気的特性としては、
その絶縁性が最も重要な特性であり、その他の電気的特
性に関しては特に問題とならないため、関心が払われて
いなかった。
以外の絶縁膜に関しては、従来、電気的特性としては、
その絶縁性が最も重要な特性であり、その他の電気的特
性に関しては特に問題とならないため、関心が払われて
いなかった。
【０００３】しかしながら、配線が微細化され、信号が
高速化されると、絶縁膜の持つ高周波に対する特性に関
しても注意する必要が生じてきた。例えば、層間絶縁膜
の高周波に対する容量特性に関しては、微細化された配
線の容量が素子全体を律速するようになり、さらに容量
特性が単にｋで表される誘電率だけではなく、素子が高
速化がされたために、周波数特性や膜中のチャージによ
る影響等も考慮することも必要となる。
高速化されると、絶縁膜の持つ高周波に対する特性に関
しても注意する必要が生じてきた。例えば、層間絶縁膜
の高周波に対する容量特性に関しては、微細化された配
線の容量が素子全体を律速するようになり、さらに容量
特性が単にｋで表される誘電率だけではなく、素子が高
速化がされたために、周波数特性や膜中のチャージによ
る影響等も考慮することも必要となる。
【０００４】以下、埋め込み型のＣｕ配線（Ｃｕダマシ
ン配線）に用いられている層間絶縁膜の一つであるシリ
コン窒化膜について説明する。シリコン窒化膜はＣｕ配
線上に形成される。そのため、この種のシリコン窒化膜
は、成膜低温を低くできるプラズマエンハストＣＶＤ
（ＰＥＣＶＤ）法を用いて形成される。ＰＥＣＶＤ法で
形成されたシリコン窒化膜はＨやＯの含有量が多く、ま
たＳｉ3 Ｎ4 の化学量論比にはなっていない。
ン配線）に用いられている層間絶縁膜の一つであるシリ
コン窒化膜について説明する。シリコン窒化膜はＣｕ配
線上に形成される。そのため、この種のシリコン窒化膜
は、成膜低温を低くできるプラズマエンハストＣＶＤ
（ＰＥＣＶＤ）法を用いて形成される。ＰＥＣＶＤ法で
形成されたシリコン窒化膜はＨやＯの含有量が多く、ま
たＳｉ3 Ｎ4 の化学量論比にはなっていない。
【０００５】これに対して、Ｃｕ配線下のゲート側壁絶
縁膜（スペーサ）やバリア膜として用いられるシリコン
窒化膜は、通常、ＬＰＣＶＤ法を用いて形成される。Ｌ
ＰＣＶＤ法では純水に成膜ガスの熱分解により成膜する
ため、ＰＥＣＶＤ法よりもＳｉ3 Ｎ4 の化学量論比に近
いシリコン窒化膜が得られる。しかしながら、成膜ガス
中にＣｌが含まれているために、ＨやＣｌを含んだシリ
コン窒化膜が形成されてしまう。
縁膜（スペーサ）やバリア膜として用いられるシリコン
窒化膜は、通常、ＬＰＣＶＤ法を用いて形成される。Ｌ
ＰＣＶＤ法では純水に成膜ガスの熱分解により成膜する
ため、ＰＥＣＶＤ法よりもＳｉ3 Ｎ4 の化学量論比に近
いシリコン窒化膜が得られる。しかしながら、成膜ガス
中にＣｌが含まれているために、ＨやＣｌを含んだシリ
コン窒化膜が形成されてしまう。
【０００６】以上述べたように、ＣＶＤ法（ＰＥＣＶＤ
法、ＬＰＣＶＤ法）を用いて形成したシリコン窒化膜
は、不純物の含有量が多く、また化学量論比からずれて
いるため膜中の欠陥も多く、例えば不純物準位や欠陥準
位が必ず存在する。これは電気的にも明らかで、Ｃｕ／
ＳｉＮ／ＳｉのＭＯＳ構造の試料を用意し、Ｃ−Ｖ（容
量−電圧）測定を行うと、必ず、図６に示すように、ト
ラップの準位が埋まることによるフラットバンド電圧
（Ｖｆｂ）のシフトが観察される。このシフトは、ＭＯ
Ｓ構造に電圧を印加すると、ＭＯＳ構造のシリコン窒化
膜中に電流が注入され、同シリコン窒化膜中の不純物準
位や欠陥準位に電荷がトラップされことで生じる現象で
ある。
法、ＬＰＣＶＤ法）を用いて形成したシリコン窒化膜
は、不純物の含有量が多く、また化学量論比からずれて
いるため膜中の欠陥も多く、例えば不純物準位や欠陥準
位が必ず存在する。これは電気的にも明らかで、Ｃｕ／
ＳｉＮ／ＳｉのＭＯＳ構造の試料を用意し、Ｃ−Ｖ（容
量−電圧）測定を行うと、必ず、図６に示すように、ト
ラップの準位が埋まることによるフラットバンド電圧
（Ｖｆｂ）のシフトが観察される。このシフトは、ＭＯ
Ｓ構造に電圧を印加すると、ＭＯＳ構造のシリコン窒化
膜中に電流が注入され、同シリコン窒化膜中の不純物準
位や欠陥準位に電荷がトラップされことで生じる現象で
ある。
【０００７】このような状態では、注入チャージにより
容量が変化するため、容量特性は不安定なものとなる。
このような不安定な容量特性は、素子の動作速度を不安
定にする、揺らぎあるいはばらつきの原因となる。ま
た、最上層に設けるＭＩＭ（Metal／Insulator／Meta
l）キャパシタにシリコン窒化膜を採用する場合、素子
特性の観点から容量の安定性が非常に重要となるため、
上記の如きの不安定な容量特性を持つシリコン窒化膜を
用いることはできない。
容量が変化するため、容量特性は不安定なものとなる。
このような不安定な容量特性は、素子の動作速度を不安
定にする、揺らぎあるいはばらつきの原因となる。ま
た、最上層に設けるＭＩＭ（Metal／Insulator／Meta
l）キャパシタにシリコン窒化膜を採用する場合、素子
特性の観点から容量の安定性が非常に重要となるため、
上記の如きの不安定な容量特性を持つシリコン窒化膜を
用いることはできない。
【０００８】
【発明が解決しようとする課題】上述の如く、配線が微
細化され、信号が高速化された半導体装置においては、
これまで大きな関心が払われなかった層間絶縁膜等の絶
縁膜中に存在する不純物準位等による、絶縁膜の容量特
性の不安定性が大きな影響を持つようになるという問題
があった。
細化され、信号が高速化された半導体装置においては、
これまで大きな関心が払われなかった層間絶縁膜等の絶
縁膜中に存在する不純物準位等による、絶縁膜の容量特
性の不安定性が大きな影響を持つようになるという問題
があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、層間絶縁膜等に使用さ
れる絶縁膜の容量特性の安定化を図れる半導体装置の製
造方法を提供することにある。
ので、その目的とするところは、層間絶縁膜等に使用さ
れる絶縁膜の容量特性の安定化を図れる半導体装置の製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
と、この半導体基板上に設けられ、第１および第２の導
電性領域により絶縁性領域が挟まれてなる導電性・絶縁
性領域とを含む半導体構造を備えた半導体装置の製造方
法において、前記第１の導電性領域と第２の導電性領域
との間に電位差を与え、前記絶縁性領域に電荷を注入す
るというものである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。すなわち、上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
と、この半導体基板上に設けられ、第１および第２の導
電性領域により絶縁性領域が挟まれてなる導電性・絶縁
性領域とを含む半導体構造を備えた半導体装置の製造方
法において、前記第１の導電性領域と第２の導電性領域
との間に電位差を与え、前記絶縁性領域に電荷を注入す
るというものである。
【００１１】このような構成であれば、不純物準位や欠
陥準位等の欠陥にあらかじめ電荷をトラップさせること
で、装置を実際に使用するときに流れる電荷（電流の電
子）が上記欠陥にトラップされることを未然に防止で
き、その結果として絶縁膜の容量特性の安定化を図れる
ようになる。
陥準位等の欠陥にあらかじめ電荷をトラップさせること
で、装置を実際に使用するときに流れる電荷（電流の電
子）が上記欠陥にトラップされることを未然に防止で
き、その結果として絶縁膜の容量特性の安定化を図れる
ようになる。
【００１２】本発明の上記記ならびにその他の目的と新
規な特徴は、本明細書の記載および添付図面によって明
らかになるであろう。
規な特徴は、本明細書の記載および添付図面によって明
らかになるであろう。
【００１３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００１４】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＭＩＭキャパシタの製造方法を示す工
程断面図である。
の実施形態に係るＭＩＭキャパシタの製造方法を示す工
程断面図である。
【００１５】まず、図１（ａ）に示すように、シリコン
基板１上に層間絶縁膜２、Ｔｉ／ＴｉＮ膜３、Ａｌ−Ｃ
ｕ膜４を順次形成する。Ａｌ−Ｃｕ膜４中のＣｕの含有
量は０．５wt％である。
基板１上に層間絶縁膜２、Ｔｉ／ＴｉＮ膜３、Ａｌ−Ｃ
ｕ膜４を順次形成する。Ａｌ−Ｃｕ膜４中のＣｕの含有
量は０．５wt％である。
【００１６】次に図１（ｂ）に示すように、Ｔｉ／Ｔｉ
Ｎ膜３、Ａｌ−Ｃｕ膜４をパターニングした後、ＰＥＣ
ＶＤ法を用いて厚さ３０ｎｍのシリコン窒化膜５を全面
に堆積する。なお、全ての実施形態において、シリコン
窒化膜は、Ｓｉ3 Ｎ4 を主成分とするＳｉ−Ｎ結合を有
するものを意味する。
Ｎ膜３、Ａｌ−Ｃｕ膜４をパターニングした後、ＰＥＣ
ＶＤ法を用いて厚さ３０ｎｍのシリコン窒化膜５を全面
に堆積する。なお、全ての実施形態において、シリコン
窒化膜は、Ｓｉ3 Ｎ4 を主成分とするＳｉ−Ｎ結合を有
するものを意味する。
【００１７】シリコン窒化膜５の成膜方法の具体例は例
えば以下の通りである。平行平板型のＰＥＣＶＤ装置を
用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印加
し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１を
加熱するサセプタの温度を４００℃に設定し、ガスはＳ
ｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃｍ
の条件で流し、基板・電極間の距離を１０．１６ｍｍに
設定する。
えば以下の通りである。平行平板型のＰＥＣＶＤ装置を
用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印加
し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１を
加熱するサセプタの温度を４００℃に設定し、ガスはＳ
ｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃｍ
の条件で流し、基板・電極間の距離を１０．１６ｍｍに
設定する。
【００１８】次に図１（ｃ）に示すように、シリコン窒
化膜５上にＴｉ／ＴｉＮ膜６、Ａｌ−Ｃｕ膜７をスパッ
タリング法により順次堆積する。Ｔｉ／ＴｉＮ膜６のＴ
ｉ膜の膜厚は２０ｎｍ、ＴｉＮ膜の膜厚は７０ｎｍであ
る。Ａｌ−Ｃｕ膜７の膜厚は８００ｎｍである。
化膜５上にＴｉ／ＴｉＮ膜６、Ａｌ−Ｃｕ膜７をスパッ
タリング法により順次堆積する。Ｔｉ／ＴｉＮ膜６のＴ
ｉ膜の膜厚は２０ｎｍ、ＴｉＮ膜の膜厚は７０ｎｍであ
る。Ａｌ−Ｃｕ膜７の膜厚は８００ｎｍである。
【００１９】次に図１（ｄ）に示すように、Ａｌ−Ｃｕ
膜７上にフォトレジストパターン８を形成し、これをマ
スクにしてＡｌ−Ｃｕ膜７およびＴｉ／ＴｉＮ膜６をＲ
ＩＥ法によりパターニングし、Ａｌ配線６，７を形成す
る。その後、フォトレジストパターン８をアッシングに
より剥離し、残渣をウエット処理により除去する。
膜７上にフォトレジストパターン８を形成し、これをマ
スクにしてＡｌ−Ｃｕ膜７およびＴｉ／ＴｉＮ膜６をＲ
ＩＥ法によりパターニングし、Ａｌ配線６，７を形成す
る。その後、フォトレジストパターン８をアッシングに
より剥離し、残渣をウエット処理により除去する。
【００２０】次に図１（ｅ）に示すように、層間絶縁膜
９を全面に堆積した後、層間絶縁膜９に接続孔１０を開
口する。この後、配線上下の引出し電極（パッド）に針
を当ててシリコン窒化膜に電圧を印加する。この電圧の
大きさは、シリコン窒化膜に使用電圧を印加した時にシ
リコン窒化膜中に発生する電界Ｅ１よりも大きな電界Ｅ
２をシリコン窒化膜中に発生させることができる程度の
ものである。例えば、２ＭＶ／ｃｍ以上の電界Ｅ２を発
生させる場合、６Ｖ以上である。また、電圧の印加時間
は数秒でも良いが、それ以下でも良い。
９を全面に堆積した後、層間絶縁膜９に接続孔１０を開
口する。この後、配線上下の引出し電極（パッド）に針
を当ててシリコン窒化膜に電圧を印加する。この電圧の
大きさは、シリコン窒化膜に使用電圧を印加した時にシ
リコン窒化膜中に発生する電界Ｅ１よりも大きな電界Ｅ
２をシリコン窒化膜中に発生させることができる程度の
ものである。例えば、２ＭＶ／ｃｍ以上の電界Ｅ２を発
生させる場合、６Ｖ以上である。また、電圧の印加時間
は数秒でも良いが、それ以下でも良い。
【００２１】このようにして製造したＭＩＭキャパシタ
のＣ−Ｖ特性を調べたところ、図２に示すように、Ｖｆ
ｂシフトは見れらず、容量特性の安定化を図れることが
分かる。
のＣ−Ｖ特性を調べたところ、図２に示すように、Ｖｆ
ｂシフトは見れらず、容量特性の安定化を図れることが
分かる。
【００２２】なお、２ＭＶ／ｃｍ以上の電界Ｅを発生さ
せた理由は以下の通りである。
せた理由は以下の通りである。
【００２３】Ｖｆｂシフトに関し、どの程度の電界でト
ラップが安定化するかどうかを確認するために、はじめ
にＣ−Ｖ測定を行った後、かける電界を０から３ＭＶ／
ｃｍまでふり、電界をかけた後にもう一度Ｃ−Ｖ測定を
行い、Ｖｆｂシフトが発生するかどうかを調べた。その
結果を表１に示す。
ラップが安定化するかどうかを確認するために、はじめ
にＣ−Ｖ測定を行った後、かける電界を０から３ＭＶ／
ｃｍまでふり、電界をかけた後にもう一度Ｃ−Ｖ測定を
行い、Ｖｆｂシフトが発生するかどうかを調べた。その
結果を表１に示す。
【００２４】
【表１】
【００２５】表１から、２ＭＶ／ｃｍ程度からＶｆｂシ
フトが無くなることが分かる。したがって、電界Ｅ２は
２ＭＶ／ｃｍ以上かけることが望ましい。ただし、この
実験では、電界は瞬間的にかけており、長時間電界をか
ける場合にはさらに小さい電界Ｅ２でもＶｆｂシフトを
無くすことが可能である。
フトが無くなることが分かる。したがって、電界Ｅ２は
２ＭＶ／ｃｍ以上かけることが望ましい。ただし、この
実験では、電界は瞬間的にかけており、長時間電界をか
ける場合にはさらに小さい電界Ｅ２でもＶｆｂシフトを
無くすことが可能である。
【００２６】本実施形態では、Ａｌ配線を用いたが、Ｍ
ＩＭキャパシタの電極は配線のような低抵抗は要求され
ず、したがって、ＴｉＮやＴｉ等の遷移金属、さらには
その化合物を電極材料に使用することも可能である。好
ましくはＲＩＥ加工の容易な材料を使用する。
ＩＭキャパシタの電極は配線のような低抵抗は要求され
ず、したがって、ＴｉＮやＴｉ等の遷移金属、さらには
その化合物を電極材料に使用することも可能である。好
ましくはＲＩＥ加工の容易な材料を使用する。
【００２７】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。図中、各図の左側はＭＩＭキャパシタ、右側
はデュアルダマシンＣｕ配線の製造プロセスを示してい
る。
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。図中、各図の左側はＭＩＭキャパシタ、右側
はデュアルダマシンＣｕ配線の製造プロセスを示してい
る。
【００２８】図３（ａ）は、シリコン基板（不図示）上
に形成された層間絶縁膜２１内に下層配線としてのＣｕ
配線２２がダマシンプロセスにより形成された構造を示
している。
に形成された層間絶縁膜２１内に下層配線としてのＣｕ
配線２２がダマシンプロセスにより形成された構造を示
している。
【００２９】この構造の形成方法は以下の通りである。
まず、層間絶縁膜２１の表面に配線溝を形成し、次に全
面にＴａＮ膜、メッキのシード層としてのＣｕ膜をスパ
ッタリング法で順次堆積し、次にメッキ法により配線本
体としてのＣｕ膜を全面に堆積し、そしてＣＭＰ法によ
り配線溝外部の不要なＣｕ膜、ＴａＮ膜を除去して、Ｃ
ｕ配線２２が完成する。したがって、図示に示したＣｕ
配線２２は、配線溝の内壁（底面、側面）を被覆するＴ
ａＮ膜と、このＴａＮ膜を介して配線溝を埋め込むＣｕ
膜とをまとめて示したものである。
まず、層間絶縁膜２１の表面に配線溝を形成し、次に全
面にＴａＮ膜、メッキのシード層としてのＣｕ膜をスパ
ッタリング法で順次堆積し、次にメッキ法により配線本
体としてのＣｕ膜を全面に堆積し、そしてＣＭＰ法によ
り配線溝外部の不要なＣｕ膜、ＴａＮ膜を除去して、Ｃ
ｕ配線２２が完成する。したがって、図示に示したＣｕ
配線２２は、配線溝の内壁（底面、側面）を被覆するＴ
ａＮ膜と、このＴａＮ膜を介して配線溝を埋め込むＣｕ
膜とをまとめて示したものである。
【００３０】次に図３（ｂ）に示すように、ＰＥＣＶＤ
法を用いて厚さ７０ｎｍのシリコン窒化膜２３を全面に
堆積した後、スパッタリング法を用いてシリコン窒化膜
２３上にＭＩＭキャパシタの上部電極となる厚さ１００
ｎｍのＴｉＮ膜２４を堆積する。
法を用いて厚さ７０ｎｍのシリコン窒化膜２３を全面に
堆積した後、スパッタリング法を用いてシリコン窒化膜
２３上にＭＩＭキャパシタの上部電極となる厚さ１００
ｎｍのＴｉＮ膜２４を堆積する。
【００３１】シリコン窒化膜２３の成膜方法の具体例は
例えば以下の通りである。平行平板型のＰＥＣＶＤ装置
を用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印
加し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１
を加熱するサセプタの温度を４００℃に設定し、ガスは
ＳｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃ
ｍの条件で流し、基板・電極間の距離を１０．１６ｍｍ
に設定する。
例えば以下の通りである。平行平板型のＰＥＣＶＤ装置
を用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印
加し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１
を加熱するサセプタの温度を４００℃に設定し、ガスは
ＳｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃ
ｍの条件で流し、基板・電極間の距離を１０．１６ｍｍ
に設定する。
【００３２】なお、ＰＥＣＶＤによるシリコン窒化膜２
３の成膜工程で、Ｃｕ配線２２のシリサイデーションが
起こらないように、シリコン窒化膜２３の成膜前に、Ｃ
ｕ配線２２上にシリコン窒化膜をあらかじめ設けておい
ても良い。シリコン窒化膜は例えばスパッタリング法で
形成する次に図３（ｃ）に示すように、ＭＩＳキャパシ
タ形成領域のＴｉＮ膜２４上にレジストパターン２５を
形成した後、これをマスクにしてＴｉＮ膜２４をＲＩＥ
法により上部電極状にパターニングする。その後、フォ
トレジストパターン２５をアッシングにより剥離し、残
渣をウエット処理により除去する。
３の成膜工程で、Ｃｕ配線２２のシリサイデーションが
起こらないように、シリコン窒化膜２３の成膜前に、Ｃ
ｕ配線２２上にシリコン窒化膜をあらかじめ設けておい
ても良い。シリコン窒化膜は例えばスパッタリング法で
形成する次に図３（ｃ）に示すように、ＭＩＳキャパシ
タ形成領域のＴｉＮ膜２４上にレジストパターン２５を
形成した後、これをマスクにしてＴｉＮ膜２４をＲＩＥ
法により上部電極状にパターニングする。その後、フォ
トレジストパターン２５をアッシングにより剥離し、残
渣をウエット処理により除去する。
【００３３】次に図３（ｄ）に示すように、ＰＥＣＶＤ
法により厚さ３０ｎｍのシリコン窒化膜２６を全面に堆
積した後、ＭＩＭキャパシタの上部電極となる厚さ１０
０ｎｍのＴｉＮ膜２７をスパッタリング法によりシリコ
ン窒化膜２６上に堆積する。シリコン窒化膜２６の成膜
方法は、シリコン窒化膜２３のそれと同様である。
法により厚さ３０ｎｍのシリコン窒化膜２６を全面に堆
積した後、ＭＩＭキャパシタの上部電極となる厚さ１０
０ｎｍのＴｉＮ膜２７をスパッタリング法によりシリコ
ン窒化膜２６上に堆積する。シリコン窒化膜２６の成膜
方法は、シリコン窒化膜２３のそれと同様である。
【００３４】次に図３（ｅ）に示すように、ＭＩＳキャ
パシタ形成領域のＴｉＮ膜２７上にレジストパターン２
８を形成した後、これをマスクにしてＴｉＮ膜２７をＲ
ＩＥ法により上部電極状にパターニングする。その後、
フォトレジストパターン２８をアッシングにより剥離
し、残渣をウエット処理により除去する。
パシタ形成領域のＴｉＮ膜２７上にレジストパターン２
８を形成した後、これをマスクにしてＴｉＮ膜２７をＲ
ＩＥ法により上部電極状にパターニングする。その後、
フォトレジストパターン２８をアッシングにより剥離
し、残渣をウエット処理により除去する。
【００３５】次に図３（ｆ）に示すように、層間絶縁膜
２９を全面に堆積した後、上部および下部電極ならびに
Ｃｕ配線に対しての配線溝および接続孔３０を同時に層
間絶縁膜２９に開口する。
２９を全面に堆積した後、上部および下部電極ならびに
Ｃｕ配線に対しての配線溝および接続孔３０を同時に層
間絶縁膜２９に開口する。
【００３６】次に全面にＴａＮ膜、メッキのシード層と
してのＣｕ膜を順次スパッタリング法で堆積し、次にメ
ッキ法により配線本体およびプラグ本体としてのＣｕ膜
を全面に堆積し、そしてＣＭＰ法により配線溝および接
続孔３０の外部の不要なＣｕ膜、ＴａＮ膜を除去して、
図３（ｇ）に示すように、Ｃｕ配線およびＣｕプラグ３
１を同時に完成させる。
してのＣｕ膜を順次スパッタリング法で堆積し、次にメ
ッキ法により配線本体およびプラグ本体としてのＣｕ膜
を全面に堆積し、そしてＣＭＰ法により配線溝および接
続孔３０の外部の不要なＣｕ膜、ＴａＮ膜を除去して、
図３（ｇ）に示すように、Ｃｕ配線およびＣｕプラグ３
１を同時に完成させる。
【００３７】図示に示したＣｕ配線３１は、配線溝およ
び接続孔３０の内壁（底面、側面）を被覆するＴａＮ膜
と、このＴａＮ膜を介して配線溝および接続孔３０を埋
め込むＣｕ膜とをまとめて示したものである。
び接続孔３０の内壁（底面、側面）を被覆するＴａＮ膜
と、このＴａＮ膜を介して配線溝および接続孔３０を埋
め込むＣｕ膜とをまとめて示したものである。
【００３８】この後、第１の実施形態と同様に、ＭＩＭ
キャパシタの上下の引出し電極（パッド）に針を当てて
シリコン窒化膜に電圧を印加する。この電圧の大きさ
は、第１の実施形態と同様に、電界Ｅ１よりも大きな電
界Ｅ２をシリコン窒化膜中に発生させることができる程
度、例えば２ＭＶ／ｃｍ以上のＥ１を発生させる場合、
６Ｖ以上である。電圧の印加時間も第１の実施形態と同
様に数秒でも良いが、それ以下でも良い。このようにし
て製造したＭＩＭキャパシタをＣ−Ｖ特性を調べたとこ
ろ、Ｖｆｂシフトは見れらず、容量特性の安定化を図れ
ることが分かる。
キャパシタの上下の引出し電極（パッド）に針を当てて
シリコン窒化膜に電圧を印加する。この電圧の大きさ
は、第１の実施形態と同様に、電界Ｅ１よりも大きな電
界Ｅ２をシリコン窒化膜中に発生させることができる程
度、例えば２ＭＶ／ｃｍ以上のＥ１を発生させる場合、
６Ｖ以上である。電圧の印加時間も第１の実施形態と同
様に数秒でも良いが、それ以下でも良い。このようにし
て製造したＭＩＭキャパシタをＣ−Ｖ特性を調べたとこ
ろ、Ｖｆｂシフトは見れらず、容量特性の安定化を図れ
ることが分かる。
【００３９】（第３の実施形態）図４は、本発明の第３
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。
【００４０】図４（ａ）は、シリコン基板（不図示）上
に形成された層間絶縁膜４１内に下層配線としてのＣｕ
配線４２がダマシンプロセスにより形成された構造を示
している。
に形成された層間絶縁膜４１内に下層配線としてのＣｕ
配線４２がダマシンプロセスにより形成された構造を示
している。
【００４１】この構造の形成方法は以下の通りである。
まず、層間絶縁膜４１の表面に配線溝を形成し、次に全
面にＴａＮ膜、メッキのシード層としてのＣｕ膜をスパ
ッタリング法で順次堆積し、次にメッキ法により配線本
体としてのＣｕ膜を全面に堆積し、そしてＣＭＰ法によ
り配線溝外部の不要なＣｕ膜、ＴａＮ膜を除去して、Ｃ
ｕ配線４２が完成する。このとき、Ｃｕ配線４２のディ
ッシングがなるべく少なくなる条件でＣＭＰを行う。図
示に示したＣｕ配線４２は、配線溝の内壁（底面、側
面）を被覆するＴａＮ膜と、このＴａＮ膜を介して配線
溝を埋め込むＣｕ膜とをまとめて示したものである。
まず、層間絶縁膜４１の表面に配線溝を形成し、次に全
面にＴａＮ膜、メッキのシード層としてのＣｕ膜をスパ
ッタリング法で順次堆積し、次にメッキ法により配線本
体としてのＣｕ膜を全面に堆積し、そしてＣＭＰ法によ
り配線溝外部の不要なＣｕ膜、ＴａＮ膜を除去して、Ｃ
ｕ配線４２が完成する。このとき、Ｃｕ配線４２のディ
ッシングがなるべく少なくなる条件でＣＭＰを行う。図
示に示したＣｕ配線４２は、配線溝の内壁（底面、側
面）を被覆するＴａＮ膜と、このＴａＮ膜を介して配線
溝を埋め込むＣｕ膜とをまとめて示したものである。
【００４２】次に図４（ｂ）に示すように、ＰＥＣＶＤ
法を用いて厚さ３０ｎｍのシリコン窒化膜４３を全面に
堆積した後、スパッタリング法を用いてシリコン窒化膜
４３上にＭＩＭキャパシタの上部電極となる厚さ１００
ｎｍのＴｉＮ膜４４を堆積する。
法を用いて厚さ３０ｎｍのシリコン窒化膜４３を全面に
堆積した後、スパッタリング法を用いてシリコン窒化膜
４３上にＭＩＭキャパシタの上部電極となる厚さ１００
ｎｍのＴｉＮ膜４４を堆積する。
【００４３】シリコン窒化膜４３の成膜方法の具体例は
例えば以下の通りである。平行平板型のＰＥＣＶＤ装置
を用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印
加し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１
を加熱するサセプタの温度を４００℃に設定し、ガスは
ＳｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃ
ｍの条件で流し、基板・電極間の距離を１０．１６ｍｍ
に設定する。
例えば以下の通りである。平行平板型のＰＥＣＶＤ装置
を用い、電極に１３．５６ＭＨｚの高周波を２９０Ｗ印
加し、圧力を４．４Ｔｏｒｒに設定し、シリコン基板１
を加熱するサセプタの温度を４００℃に設定し、ガスは
ＳｉＮ4 ／ＨＮ3 ／Ｎ2 ＝５０／２５／２８００ｓｃｃ
ｍの条件で流し、基板・電極間の距離を１０．１６ｍｍ
に設定する。
【００４４】なお、ＰＥＣＶＤによるシリコン窒化膜４
３の成膜工程で、Ｃｕ配線４２のシリサイデーションが
起こらないように、シリコン窒化膜４３の成膜前に、Ｃ
ｕ配線４２上にあらかじめシリコン窒化膜を例えばスパ
ッタリング法で形成しておいても良い。
３の成膜工程で、Ｃｕ配線４２のシリサイデーションが
起こらないように、シリコン窒化膜４３の成膜前に、Ｃ
ｕ配線４２上にあらかじめシリコン窒化膜を例えばスパ
ッタリング法で形成しておいても良い。
【００４５】次に図４（ｃ）に示すように、ＴｉＮ膜４
４上にレジストパターン４５を形成した後、これをマス
クにしてＴｉＮ膜４４をＲＩＥ法により上部電極状にパ
ターニングする。その後、フォトレジストパターン２５
をアッシングにより剥離し、残渣をウエット処理により
除去する。
４上にレジストパターン４５を形成した後、これをマス
クにしてＴｉＮ膜４４をＲＩＥ法により上部電極状にパ
ターニングする。その後、フォトレジストパターン２５
をアッシングにより剥離し、残渣をウエット処理により
除去する。
【００４６】次に図４（ｄ）に示すように、層間絶縁膜
４６を全面に堆積した後、層間絶縁膜４６に配線溝およ
び接続孔４７を同時に開口する。
４６を全面に堆積した後、層間絶縁膜４６に配線溝およ
び接続孔４７を同時に開口する。
【００４７】次に全面にＴａＮ膜、メッキのシード層と
してのＣｕ膜を順次スパッタリング法で堆積し、次にメ
ッキ法により配線本体およびプラグ本体としてのＣｕ膜
を全面に堆積し、そしてＣＭＰ法により配線溝および接
続孔４７の外部の不要なＣｕ膜、ＴａＮ膜を除去して、
図４（ｅ）に示すように、Ｃｕ配線およびＣｕプラグ４
８を同時に完成させる。
してのＣｕ膜を順次スパッタリング法で堆積し、次にメ
ッキ法により配線本体およびプラグ本体としてのＣｕ膜
を全面に堆積し、そしてＣＭＰ法により配線溝および接
続孔４７の外部の不要なＣｕ膜、ＴａＮ膜を除去して、
図４（ｅ）に示すように、Ｃｕ配線およびＣｕプラグ４
８を同時に完成させる。
【００４８】図示に示したＣｕ配線４８は、配線溝およ
び接続孔４７の内壁（底面、側面）を被覆するＴａＮ膜
と、このＴａＮ膜を介して配線溝および接続孔４７を埋
め込むＣｕ膜とをまとめて示したものである。
び接続孔４７の内壁（底面、側面）を被覆するＴａＮ膜
と、このＴａＮ膜を介して配線溝および接続孔４７を埋
め込むＣｕ膜とをまとめて示したものである。
【００４９】この後、第１の実施形態と同様に、ＭＩＭ
キャパシタの上下の引出し電極（パッド）に針を当てて
シリコン窒化膜に電圧を印加する。この電圧の大きさ
は、第１の実施形態と同様に、電界Ｅ１よりも大きな電
界Ｅ２をシリコン窒化膜中に発生させることができる程
度、例えば２ＭＶ／ｃｍ以上のＥ１を発生させる場合、
６Ｖ以上である。電圧の印加時間も第１の実施形態と同
様に数秒でも良いが、それ以下でも良い。このようにし
て製造したＭＩＭキャパシタをＣ−Ｖ特性を調べたとこ
ろ、Ｖｆｂシフトは見れらず、容量特性の安定化を図れ
ることが分かる。
キャパシタの上下の引出し電極（パッド）に針を当てて
シリコン窒化膜に電圧を印加する。この電圧の大きさ
は、第１の実施形態と同様に、電界Ｅ１よりも大きな電
界Ｅ２をシリコン窒化膜中に発生させることができる程
度、例えば２ＭＶ／ｃｍ以上のＥ１を発生させる場合、
６Ｖ以上である。電圧の印加時間も第１の実施形態と同
様に数秒でも良いが、それ以下でも良い。このようにし
て製造したＭＩＭキャパシタをＣ−Ｖ特性を調べたとこ
ろ、Ｖｆｂシフトは見れらず、容量特性の安定化を図れ
ることが分かる。
【００５０】（第４の実施形態）図５は、本発明の第４
の実施形態に係る半導体装置を示す断面図である。図に
おいて、５１は第１の層間絶縁膜、５２、５３は第１の
層間絶縁膜５１に形成されたダマシン配線またはＲＩＥ
配線等の配線、５４は第２の層間絶縁膜、５５は第３の
層間絶縁膜、５６は第３の層間絶縁膜５５に形成された
ダマシン配線またはＲＩＥ配線等の配線をそれぞれ示し
ている。ＲＩＥ配線の場合、第１および第３の層間絶縁
膜５１，５３は２層構造の絶縁膜で構成されることにな
る。
の実施形態に係る半導体装置を示す断面図である。図に
おいて、５１は第１の層間絶縁膜、５２、５３は第１の
層間絶縁膜５１に形成されたダマシン配線またはＲＩＥ
配線等の配線、５４は第２の層間絶縁膜、５５は第３の
層間絶縁膜、５６は第３の層間絶縁膜５５に形成された
ダマシン配線またはＲＩＥ配線等の配線をそれぞれ示し
ている。ＲＩＥ配線の場合、第１および第３の層間絶縁
膜５１，５３は２層構造の絶縁膜で構成されることにな
る。
【００５１】配線５２と配線５３とは層間絶縁膜５１
（隣接間絶縁膜）を介して横方向に隣接し、配線５２と
配線５６とは層間絶縁膜５４、５５を介して上下方向に
隣接している。
（隣接間絶縁膜）を介して横方向に隣接し、配線５２と
配線５６とは層間絶縁膜５４、５５を介して上下方向に
隣接している。
【００５２】このように上下または左右に層間絶縁膜を
介して隣接した配線部分では、高速化に影響を与えるＲ
Ｃ遅延、クロストークなどが発生し易い。そこで、本実
施形態では、配線５２と配線５３との間、配線５２と配
線５６との間にそれぞれ例えば２ＭＶ以上の高電圧を印
加し、層間絶縁膜５１，５４，５５中に高電界を発生さ
せ、層間絶縁膜５１，５４，５５中にチャージを注入
し、このチャージで層間絶縁膜５１，５４，５５中の不
純物準位や欠陥準位を埋め、層間絶縁膜５１，５４，５
５の電気的特性を安定化させる。これにより、ＲＣ遅
延、クロストークなどの発生を防止でき、動作速度が速
くなっても動作速度のばらつき等の問題を招かずに済む
ようになる。
介して隣接した配線部分では、高速化に影響を与えるＲ
Ｃ遅延、クロストークなどが発生し易い。そこで、本実
施形態では、配線５２と配線５３との間、配線５２と配
線５６との間にそれぞれ例えば２ＭＶ以上の高電圧を印
加し、層間絶縁膜５１，５４，５５中に高電界を発生さ
せ、層間絶縁膜５１，５４，５５中にチャージを注入
し、このチャージで層間絶縁膜５１，５４，５５中の不
純物準位や欠陥準位を埋め、層間絶縁膜５１，５４，５
５の電気的特性を安定化させる。これにより、ＲＣ遅
延、クロストークなどの発生を防止でき、動作速度が速
くなっても動作速度のばらつき等の問題を招かずに済む
ようになる。
【００５３】なお、上記実施形態には種々の段階の発明
が含まれており、開示される複数の構成要件における適
宜な組み合わせにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明の効果の欄で述べられている効
果が得られる場合には、この構成要件が削除された構成
が発明として抽出され得る。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
が含まれており、開示される複数の構成要件における適
宜な組み合わせにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明の効果の欄で述べられている効
果が得られる場合には、この構成要件が削除された構成
が発明として抽出され得る。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
【００５４】
【発明の効果】以上詳説したように本発明によれば、絶
縁膜中の不純物準位や欠陥準位等の欠陥にあらかじめ電
荷をトラップさせ、装置を実際に使用するときに流れる
電荷（電流の電子）が上記欠陥にトラップされることを
未然に防止することで、絶縁膜の容量特性の安定化を図
れるようになる。
縁膜中の不純物準位や欠陥準位等の欠陥にあらかじめ電
荷をトラップさせ、装置を実際に使用するときに流れる
電荷（電流の電子）が上記欠陥にトラップされることを
未然に防止することで、絶縁膜の容量特性の安定化を図
れるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＭキャパシ
タの製造方法を示す工程断面図
タの製造方法を示す工程断面図
【図２】本発明によるＭＩＭキャパシタのＣ−Ｖ特性を
示す図
示す図
【図３】本発明の第２の実施形態に係る半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図４】本発明の第３の実施形態に係る半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図５】本発明の第４の実施形態に係る半導体装置を示
す断面図
す断面図
【図６】従来法によるＭＯＳ構造のＣ−Ｖ特性を示す図
１…シリコン基板 ２…層間絶縁膜 ３…Ｔｉ／ＴｉＮ膜（下部電極） ４…Ａｌ−Ｃｕ膜（下部電極） ５…シリコン窒化膜（キャパシタ絶縁） ６…Ｔｉ／ＴｉＮ膜（上部電極） ７…Ａｌ−Ｃｕ膜（上部電極） ８…フォトレジストパターン ９…層間絶縁膜 １０…接続孔 ２１…層間絶縁膜 ２２…Ｃｕ配線 ２３…シリコン窒化膜 ２４…ＴｉＮ膜 ２５…レジストパターン ２６…シリコン窒化膜 ２７…ＴｉＮ膜 ２８…レジストパターン ２９…層間絶縁膜 ３０…接続孔 ３１…Ｃｕ配線およびプラグ ４１…層間絶縁膜 ４２…Ｃｕ配線 ４３…シリコン窒化膜 ４４…ＴｉＮ膜 ４５…レジストパターン ４６…層間絶縁膜 ４７…配線溝および接続孔 ４８…Ｃｕ配線およびＣｕプラグ ５１…第１の層間絶縁膜 ５２，５３…配線 ５４…第２の層間絶縁膜 ５５…第３の層間絶縁膜 ５６…配線
Claims (8)
- 【請求項１】半導体基板と、この半導体基板上に設けら
れ、第１および第２の導電性領域により絶縁性領域が挟
まれてなる導電性・絶縁性領域とを含む半導体構造を備
えた半導体装置の製造方法であって、前記第１の導電性
領域と第２の導電性領域との間に電位差を与え、前記絶
縁性領域に電荷を注入することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記第１および第２の導電領域はそれぞれ
キャパシタの上部および下部電極、前記絶縁性領域は前
記上部および下部電極によって挟まれたキャパシタ絶縁
であることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】前記第１および第２の導電性領域は同一レ
イヤーの絶縁膜に埋め込み形成された第１および第２の
配線、前記絶縁性領域は前記第１および第２の配線で挟
まれた領域の前記絶縁膜であることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項４】前記第１および第２の導電性領域は互いに
異なるレイヤーの第１および第２の絶縁膜にそれぞれ埋
め込み形成された第１および第２の配線、前記絶縁性領
域は前記第１および第２の配線で挟まれた領域の前記第
１および第２の絶縁膜であることを特徴とする請求項１
に記載の半導体装置の製造方法。。 - 【請求項５】前記第１の導電性領域と第２の導電性領域
との間に前記電位差を与え、前記半導体装置を使用する
ときに前記半導体構造に発生する電界よりも大きな電界
が前記半導体構造に発生させることを特徴とする請求項
１または４のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】前記電位差は２ＭＶ／ｃｍ以上であること
を特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記電荷の注入量は、前記半導体構造の容
量測定においてフラットバンド電圧シフトが無くなる量
であることを特徴とする請求項１または４のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項８】前記絶縁膜はシリコン窒化膜であることを
特徴とする請求項１ないし７のいずれか１項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198470A JP2002016220A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198470A JP2002016220A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016220A true JP2002016220A (ja) | 2002-01-18 |
Family
ID=18696631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198470A Pending JP2002016220A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
-
2000
- 2000-06-30 JP JP2000198470A patent/JP2002016220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
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