JP2002016209A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 ベッドで発生する渦電流を減少させて、コイ
ルのインダクタンス低下を抑制した半導体装置を提供す
る。 【解決手段】 半導体チップと、前記半導体チップの表
面上に形成された平面構造を有するインダクタンス素子
とを有し、前記半導体チップが導体フレーム上に固定さ
れてパッケージングされた半導体装置において、前記導
体フレームは、前記半導体チップの裏面に対向する部分
を磁性体で構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、インダクタンス素
子を有する半導体装置に関する。
【０００２】
【従来の技術】従来のインダクタンス素子は、内鉄型や
外鉄型などコイルと磁性材料を複合させたものを用いて
きた。これは、回路からの要求インダクタンスが大き
かったためにインダクタンス素子が大きくなり、ＩＣ上
にモノリシック形成するのに適さなかったこと、磁性
材料を用いたプロセスがＩＣプロセスに適さなかったこ
と、などに起因する。
【０００３】また、磁性材料を用いてきたのは、磁性材
料を用いることでコイル通電時に発生する磁束を有効活
用し、インダクタンスを増大することができたためであ
る。
【０００４】しかし、近年、回路での使用周波数が大き
くなるに従って、回路からの要求インダクタンスが小さ
くなり、高速ＩＣなどで、ＩＣ上にインダクタンス素子
を搭載する要求が出てきている。さらに、デバイスの小
型化のために、ＩＣ上への一体化や、マルチチップモジ
ュールなどによるモジュール化などの要求が出てきてい
る。
【０００５】ＩＣ上にインダクタンス素子を形成するに
は、ミアンダコイル（図１２（ａ）参照）やスパイラル
コイル（図１２（ｂ）参照）などの平面構造を有するコ
イルが適している。これは、多層コイルを使用する場合
に比べ、接触抵抗やＶＩＡ抵抗などを無視でき、デザイ
ンが容易であるためである。
【０００６】図１３は、インダクタンス素子を搭載した
従来の樹脂封止型半導体装置の一例を示す断面図であ
る。
【０００７】この半導体装置は、ベッド１０１の上面に
マウント材１０２によって固着された半導体チップ１０
３を備えている。この半導体チップ１０３の主面には、
スパイラルコイルから成るインダクタンス素子１０４が
形成されている。その拡大図を図１４に示す。そして、
この半導体チップ１０３の電極とリード１０６とがボン
ディングワイヤ１０５を介して接合され、前記リード１
０６の一部を外部に引き出す形で前記半導体チップ１０
３、前記リード１０６及び前記ボンディングワイヤ１０
５を含む全体が樹脂１０７でモールドされている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、次のような問題点があった。
【０００９】図１４に示すように、半導体チップ１０３
上にスパイラルコイル１０４を形成すると、コイルに電
流を流したときに発生する等ベクトルポテンシャル線を
表した図１５に示すように、磁束は、コイル形成面に対
し垂直方向に形成される。該コイルを高周波で用いる場
合では、コイルに流れる電流が高周波電流となるため発
生する磁界方向も電流と同じ周波数で変化する。この
為、コイル１０４の近くに導体３０１を配置すると、該
導体３０１内に渦電流が発生し、その結果、コイル１０
４のインダクタンスは低下する。
【００１０】図１３に示すように、通常の半導体パッケ
ージにおいては、ベッド１０１に半導体チップ１０３を
マウントする。これによって、Ｓｉ表面に形成されたコ
イル１０４とベッド１０１間の距離は、チップ厚さと同
程度になる。この為、インダクタンス素子に対し、チッ
プ厚さのところに導体が隣接していることになる。
【００１１】図１６は、Ｃｕ導体とインダクタンス素子
間の距離の関係を示すグラフである。使用周波数は１０
ＭＨｚである。ここでコイルは、外径：４０００μｍ、
コイル幅：８０μｍ，コイル間スペース：８０μｍ，巻
数：１０ターン、コイル厚さ：１９μｍのものを用い
た。導体としては厚さ０．１５ｍｍのＣｕ板を用いた。
図１６に示すように、距離が近くなるほどインダクタン
スは低下し、特に０．６ｍｍ以下では略距離の１乗で減
少することが分かる。
【００１２】図１３の従来構造の半導体装置では、前述
したようにインダクタンス素子１０４に対し、チップ厚
さのところに導体であるベッド１０１が隣接している構
造であり、これは、図１６のグラフから明らかなよう
に、インダクタンスが十分低下してしまう厚さになる。
例えば、基板厚さ０．２９ｍｍの場合では、インダクタ
ンスは設計値に対し、６９％に低下する。
【００１３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ベッドで発生
する渦電流を減少させて、コイルのインダクタンス低下
を抑制した半導体装置を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体装置では、半導体
チップと、前記半導体チップの表面上に形成された平面
構造を有するインダクタンス素子とを有し、前記半導体
チップが導体フレーム上に固定されてパッケージングさ
れた半導体装置において、前記導体フレームは、前記半
導体チップの裏面に対向する部分を磁性体で構成したこ
とを特徴とする。
【００１５】請求項２記載の発明に係る半導体装置で
は、請求項１記載の半導体装置において、前記導体フレ
ームと前記半導体チップとの間を、磁性体を材料に含む
接着材料により接着したことを特徴とする。
【００１６】請求項３記載の発明に係る半導体装置で
は、半導体チップと、前記半導体チップの表面上に形成
された平面構造を有するインダクタンス素子とを有し、
前記半導体チップが導体フレーム上に固定されてパッケ
ージングされた半導体装置において、前記導体フレーム
と前記半導体チップとの間に磁性体層を設けたことを特
徴とする。
【００１７】請求項４記載の発明に係る半導体装置で
は、請求項３記載の半導体装置において、前記導体フレ
ームと前記磁性体層との間を、磁性体を材料に含む接着
材料により接着したことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００１９】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体装置の構成を示す断面図であり、平
面構造のコイルを有する半導体チップをパッケージに実
装した断面を表している。
【００２０】コイルを形成した面をチップ表面と称した
場合、チップ裏面をパッケージのベッド（導体フレー
ム）に固着させるが、本実施形態においては該ベッドに
磁性体を用いた点が特徴となっている。
【００２１】具体的には、この半導体装置は、磁性体で
構成されたベッド１１の上面にマウント材１２によって
固着された半導体チップ１３を備えている。本実施形態
の磁性体１１の緒言を図２に示す。磁性体で構成するベ
ッド１１は、例えば急冷薄帯作成法によって作成され
た、５０μｍの（Ｃｏ０．８８Ｆｅ０．０６Ｎｉ０．０
４Ｎｂ０．０２）７５Ｓｉ１０Ｂ１５のアモルファスリ
ボンを、打ち抜き加工して作製する。この時用いる磁性
体は、パーマロイに代表される結晶性のメタル系軟磁性
体、フェライト等の結晶性の酸化物系軟磁性体、Ｃｏ−
Ｚｒ−Ｎｂ等のアモルファス系軟磁性膜、あるいはナノ
クリスタル、ヘテロアモルファスなどの軟磁性膜を用い
る。上述したもの以外でも軟磁性を示す磁性膜であれば
よい。
【００２２】この半導体チップ１３の主面には、スパイ
ラルコイルから成るインダクタンス素子１４が形成され
ている。本実施形態のインダクタンス素子１４の緒言を
図３に示す。
【００２３】そして、この半導体チップ１３の電極とリ
ード１６とがボンディングワイヤ１５を介して接合さ
れ、前記リード１６の一部を外部に引き出す形で前記半
導体チップ１３、前記リード１６及び前記ボンディング
ワイヤ１５を含む全体が樹脂１７でモールドされている
（例えばトランスファーモールド法による）。
【００２４】図４（ａ），（ｂ）は、本実施形態と従来
例における磁路の概念的な模式図を示し、同図（ａ）は
本実施形態の磁路であり、同図（ｂ）は従来例の磁路を
表している。
【００２５】ベッド１１を磁性体で構成した本実施形態
では、インダクタンス素子１４により発生しベッド１１
を通過する磁束のうち、ベッド１１形成面と平行な成分
が増大し垂直成分が減少するため、ベッド１１の形成面
内の渦電流が減少していることが分かる。
【００２６】これにより、渦電流損失が低減し、インダ
クタンス素子１４のインダクタンス低下を抑制すること
ができる。
【００２７】図５は、本実施形態に係る効果を示す図で
あり、１０ＭＨｚにおいて、実装方式の違いによるイン
ダクタンスの変化を表している。
【００２８】同図に示すように、本実施形態による場合
の実装時のインダクタンスと、従来の非磁性材によるベ
ッドを用いた場合のインダクタンスとを比較した場合
に、本実施形態の方が従来実装に比べてインダクタンス
が３７％向上している。また、実装前に比ベインダクタ
ンスが減少しているが、これは磁性体内部での渦電流損
失による減少である。また、ＤＣ（あるいは十分低周波
数）ではベッドに磁性体を用いることでインダクタンス
は７％向上する。
【００２９】また、本実施形態と従来例でのインダクタ
ンスの周波数特性を図６に示す。同図に示すように、低
周波帯域では磁気回路の磁気抵抗減少によりインダクタ
ンスが増大している。
【００３０】前述したように、高周波で使用するコイル
を内蔵した半導体チップを通常の実装方法で実装した場
合、コイルに発生する磁束により半導体チップをマウン
トするベッド内に渦電流が発生し、実質的なインダクタ
ンスが低下してしまう。このことを避けるために、本実
施形態では、パッケージのベッド１１として磁性材料を
用いるようにしたので、十分大きなインダクタンスを有
する半導体チップを実装して使用することができる。
【００３１】なお、磁性体であるベッド１１と半導体チ
ップ１３との間を固着する上記マウント材１２として、
磁性体を材料に含む接着材料を用いてもよい。これによ
り、マウント材１２として、非磁性の接着材料を用いる
場合に比べ、マウント材層における渦電流損失を低減す
ることができるので、インダクタンス低下をより一層抑
制することができる。
【００３２】［第２実施形態］図７は、本発明の第２実
施形態に係る半導体装置の構成を示す断面図であり、平
面構造のコイルを有する半導体チップをパッケージに実
装した断面を表している。
【００３３】本実施形態に係る半導体装置の構造は、上
記第１実施形態に構造において、ベッド１１を非磁性体
の導体フレームで構成したベッド１１Ａに置き換え、こ
のベッド１１Ａと前記半導体チップ１３との間に磁性体
層２１を設けたものである。
【００３４】このような構造を実現するには、チップを
表面に形成したウエハの裏面に、スパッタや蒸着等の気
相成長法、あるいはメッキ法などのウェット法によって
磁性体層２１を形成し、個々のチップにダイシングした
後に、マウント材１２でベッド１１Ａにマウントする。
磁性体層２１として本実施形態においては、１．５μｍ
×４層のＦｅＣｏＢＣ膜を用いている。この時用いる磁
性体は、パーマロイに代表される結晶性のメタル系軟磁
性体、フェライト等の結晶性の酸化物系軟磁性体、Ｃｏ
−Ｚｒ−Ｎｂ等のアモルファス系軟磁性膜、あるいはナ
ノクリスタル、ヘテロアモルファスなどの軟磁性膜を用
いる。上述したもの以外でも軟磁性を示す磁性膜であれ
ばよい。本実施形態の磁性体層２１の緒言を図８に示
す。
【００３５】図９（ａ），（ｂ）は、本実施形態と従来
例における磁路の概念的な模式図を示し、同図（ａ）は
本実施形態の磁路であり、同図（ｂ）は従来例の磁路を
表している。
【００３６】同図より明らかなように、ベッド１１Ａと
半導体チップ１３との間に磁性体層２１を設けた本実施
形態では、インダクタンス素子１４により発生した磁束
のほとんどは軟磁性層２１内部を通過する際に磁性層形
成面と平行な成分が大きくなる為、磁性体内部で発生す
る渦電流が減少し、また、上記磁束成分の変化により、
ベッド１１Ａ内の磁束の絶対値が減少し、ベッド１１Ａ
を通過する磁束のうち、ベッド１１Ａ形成面と平行な成
分が増大し垂直成分が減少するため、ベッド１１Ａの形
成面内の渦電流が減少する。
【００３７】これにより、渦電流損失が低減し、インダ
クタンス素子１４のインダクタンス低下を抑制すること
ができる。
【００３８】図１０は、本実施形態に係る効果を示す図
であり、１０ＭＨｚにおいて、実装方式の違いによるイ
ンダクタンスの変化を表している。
【００３９】同図に示すように、本実施形態の方が従来
実装に比べてインダクタンスが３５％向上している。ま
た、実装前に比ベインダクタンスが減少しているが、こ
れは磁性体内部での渦電流損失及び磁性体の裏面に漏洩
した磁束によりベッド１１Ａ導体内に発生した渦電流損
失による減少である。また、ＤＣ（あるいは十分低周波
数）ではチップ裏面に磁性体を設けることでインダクタ
ンスは７％向上する。
【００４０】ここで、本実施形態と従来例でのインダク
タンスの周波数特性を図１１に示す。同図に示すよう
に、低周波帯域では磁気回路の磁気抵抗減少によりイン
ダクタンスが増大している。
【００４１】なお、本実施形態では、チップを表面に形
成したウエハの裏面に、スパッタや蒸着等の気相成長法
などによって磁性体層２１を形成したが、急冷薄帯作成
法等によって作成した薄膜状磁性膜を挿入することで磁
性体層２１を形成するようにしてもよい。さらに、これ
らの方法の代わりに、ベッド１１Ａをチップ１３に接着
するマウント材に磁性体を有するものを用いることで磁
性体層２１を形成してもよい。
【００４２】また、ベッド１１Ａと磁性体層２１との間
を固着する上記マウント材１２として、磁性体を材料に
含む接着材料を用いてもよい。これにより、マウント材
１２として、非磁性の接着材料を用いる場合に比べ、マ
ウント材層における渦電流損失を低減することができる
ので、インダクタンス低下をより一層抑制することがで
きる。
【００４３】
【発明の効果】以上詳細に説明したように、請求項１記
載の発明に係る半導体装置によれば、半導体チップが固
定される導体フレームは、半導体チップの裏面に対向す
る部分を磁性体で構成したので、インダクタンス素子に
より発生し導体フレームを通過する磁束のうち、導体フ
レーム形成面の平行成分が増大し垂直成分が減少するた
め、導体フレームの形成面内の渦電流が減少する結果、
渦電流損失が低減し、インダクタンス素子のインダクタ
ンス低下を抑制することができる。また、低周波策域で
は磁気回路の磁気抵抗減少によりインダクタンスが増大
する。
【００４４】請求項２記載の発明に係る半導体装置によ
れば、請求項１記載の半導体装置において、前記導体フ
レームと前記半導体チップとの間を、磁性体を材料に含
む接着材料により接着したので、マウント材層における
渦電流損失を低減し、上記請求項１の発明の効果をより
顕著にすることができる。
【００４５】請求項３記載の発明に係る半導体装置によ
れば、半導体チップが固定される導体フレームと半導体
チップとの間に磁性体層を設けたので、上記請求項１の
発明と同等の効果を奏する。
【００４６】請求項４記載の発明に係る半導体装置によ
れば、請求項３記載の半導体装置において、前記導体フ
レームと前記磁性体層との間を、磁性体を材料に含む接
着材料により接着したので、非磁性の接着材料を用いる
場合に比べ、マウント材層における渦電流損失を低減
し、上記請求項３の発明の効果をより顕著にすることが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成
を示す断面図である。
【図２】第１実施形態の磁性体１１の緒言を示す図であ
る。
【図３】第１実施形態のインダクタンス素子１４の緒言
を示す図である。
【図４】第１本実施形態と従来例における磁路の概念的
な模式図である。
【図５】第１実施形態に係る効果を示す図である。
【図６】第１実施形態と従来例でのインダクタンスの周
波数特性を示す図である。
【図７】本発明の第２実施形態に係る半導体装置の構成
を示す断面図である。
【図８】第２実施形態の磁性体層２１の緒言を示す図で
ある。
【図９】第２実施形態と従来例における磁路の概念的な
模式図である。
【図１０】第２実施形態に係る効果を示す図である。
【図１１】第２実施形態と従来例でのインダクタンスの
周波数特性を示す図である。
【図１２】平面構造を有するコイルの平面図である。
【図１３】インダクタンス素子を搭載した従来の樹脂封
止型半導体装置の一例を示す断面図である。
【図１４】図１３中のインダクタンス素子を有する半導
体チップの拡大図である。
【図１５】従来の等ベクトルポテンシャル線を示す図で
ある。
【図１６】Ｃｕ導体とインダクタンス素子間の距離の関
係を示すグラフである。
【符号の説明】
１１ 磁性体ベッド １１Ａ ベッド １２ マウント材 １３ 半導体チップ １４ インダクタンス素子 １５ ボンディングワイヤ １６ リード １７ 樹脂 ２１ 磁性体層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F047 AA01 AA02 BA21 BA51 BA52 CB00

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、前記半導体チップの表
    面上に形成された平面構造を有するインダクタンス素子
    とを有し、前記半導体チップが導体フレーム上に固定さ
    れてパッケージングされた半導体装置において、 前記導体フレームは、前記半導体チップの裏面に対向す
    る部分を磁性体で構成したことを特徴とする半導体装
    置。
  2. 【請求項２】 前記導体フレームと前記半導体チップと
    の間を、磁性体を材料に含む接着材料により接着したこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体チップと、前記半導体チップの表
    面上に形成された平面構造を有するインダクタンス素子
    とを有し、前記半導体チップが導体フレーム上に固定さ
    れてパッケージングされた半導体装置において、 前記導体フレームと前記半導体チップとの間に磁性体層
    を設けたことを特徴とする半導体装置。
  4. 【請求項４】 前記導体フレームと前記磁性体層との間
    を、磁性体を材料に含む接着材料により接着したことを
    特徴とする請求項３記載の半導体装置。
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