JP3781610B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3781610B2 JP3781610B2 JP2000194570A JP2000194570A JP3781610B2 JP 3781610 B2 JP3781610 B2 JP 3781610B2 JP 2000194570 A JP2000194570 A JP 2000194570A JP 2000194570 A JP2000194570 A JP 2000194570A JP 3781610 B2 JP3781610 B2 JP 3781610B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- inductance
- semiconductor chip
- semiconductor device
- bed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 77
- 239000000696 magnetic material Substances 0.000 claims description 35
- 239000004020 conductor Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 25
- 239000000853 adhesive Substances 0.000 claims description 11
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 230000007423 decrease Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000004907 flux Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 230000005389 magnetism Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 229910000889 permalloy Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Die Bonding (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、インダクタンス素子を有する半導体装置に関する。
【0002】
【従来の技術】
従来のインダクタンス素子は、内鉄型や外鉄型などコイルと磁性材料を複合させたものを用いてきた。これは、▲1▼回路からの要求インダクタンスが大きかったためにインダクタンス素子が大きくなり、IC上にモノリシック形成するのに適さなかったこと、▲2▼磁性材料を用いたプロセスがICプロセスに適さなかったこと、などに起因する。
【0003】
また、磁性材料を用いてきたのは、磁性材料を用いることでコイル通電時に発生する磁束を有効活用し、インダクタンスを増大することができたためである。
【0004】
しかし、近年、回路での使用周波数が大きくなるに従って、回路からの要求インダクタンスが小さくなり、高速ICなどで、IC上にインダクタンス素子を搭載する要求が出てきている。さらに、デバイスの小型化のために、IC上への一体化や、マルチチップモジュールなどによるモジュール化などの要求が出てきている。
【0005】
IC上にインダクタンス素子を形成するには、ミアンダコイル(図12(a)参照)やスパイラルコイル(図12(b)参照)などの平面構造を有するコイルが適している。これは、多層コイルを使用する場合に比べ、接触抵抗やVIA抵抗などを無視でき、デザインが容易であるためである。
【0006】
図13は、インダクタンス素子を搭載した従来の樹脂封止型半導体装置の一例を示す断面図である。
【0007】
この半導体装置は、ベッド101の上面にマウント材102によって固着された半導体チップ103を備えている。この半導体チップ103の主面には、スパイラルコイルから成るインダクタンス素子104が形成されている。その拡大図を図14に示す。そして、この半導体チップ103の電極とリード106とがボンディングワイヤ105を介して接合され、前記リード106の一部を外部に引き出す形で前記半導体チップ103、前記リード106及び前記ボンディングワイヤ105を含む全体が樹脂107でモールドされている。
【0008】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置では、次のような問題点があった。
【0009】
図14に示すように、半導体チップ103上にスパイラルコイル104を形成すると、コイルに電流を流したときに発生する等ベクトルポテンシャル線を表した図15に示すように、磁束は、コイル形成面に対し垂直方向に形成される。該コイルを高周波で用いる場合では、コイルに流れる電流が高周波電流となるため発生する磁界方向も電流と同じ周波数で変化する。この為、コイル104の近くに導体301を配置すると、該導体301内に渦電流が発生し、その結果、コイル104のインダクタンスは低下する。
【0010】
図13に示すように、通常の半導体パッケージにおいては、ベッド101に半導体チップ103をマウントする。これによって、Si表面に形成されたコイル104とベッド101間の距離は、チップ厚さと同程度になる。この為、インダクタンス素子に対し、チップ厚さのところに導体が隣接していることになる。
【0011】
図16は、Cu導体とインダクタンス素子間の距離の関係を示すグラフである。使用周波数は10MHzである。ここでコイルは、外径:4000μm、コイル幅:80μm,コイル間スペース:80μm,巻数:10ターン、コイル厚さ:19μmのものを用いた。導体としては厚さ0.15mmのCu板を用いた。図16に示すように、距離が近くなるほどインダクタンスは低下し、特に0.6mm以下では略距離の1乗で減少することが分かる。
【0012】
図13の従来構造の半導体装置では、前述したようにインダクタンス素子104に対し、チップ厚さのところに導体であるベッド101が隣接している構造であり、これは、図16のグラフから明らかなように、インダクタンスが十分低下してしまう厚さになる。例えば、基板厚さ0.29mmの場合では、インダクタンスは設計値に対し、69%に低下する。
【0013】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、ベッドで発生する渦電流を減少させて、コイルのインダクタンス低下を抑制した半導体装置を提供することである。
【0014】
【課題を解決するための手段】
上記目的を達成するために、請求項1記載の発明に係る半導体装置では、半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、前記導体フレームは、前記半導体チップの裏面に対向する部分を磁性体で構成したことを特徴とする。
【0015】
請求項2記載の発明に係る半導体装置では、請求項1記載の半導体装置において、前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したことを特徴とする。
【0016】
請求項3記載の発明に係る半導体装置では、半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、前記導体フレームと前記半導体チップとの間に磁性体層を設けたことを特徴とする。
【0017】
請求項4記載の発明に係る半導体装置では、請求項3記載の半導体装置において、前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したことを特徴とする。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0019】
[第1実施形態]
図1は、本発明の第1実施形態に係る半導体装置の構成を示す断面図であり、平面構造のコイルを有する半導体チップをパッケージに実装した断面を表している。
【0020】
コイルを形成した面をチップ表面と称した場合、チップ裏面をパッケージのベッド(導体フレーム)に固着させるが、本実施形態においては該ベッドに磁性体を用いた点が特徴となっている。
【0021】
具体的には、この半導体装置は、磁性体で構成されたベッド11の上面にマウント材12によって固着された半導体チップ13を備えている。本実施形態の磁性体11の緒言を図2に示す。磁性体で構成するベッド11は、例えば急冷薄帯作成法によって作成された、50μmの(Co0.88Fe0.06Ni0.04Nb0.02)75Si10B15のアモルファスリボンを、打ち抜き加工して作製する。この時用いる磁性体は、パーマロイに代表される結晶性のメタル系軟磁性体、フェライト等の結晶性の酸化物系軟磁性体、Co−Zr−Nb等のアモルファス系軟磁性膜、あるいはナノクリスタル、ヘテロアモルファスなどの軟磁性膜を用いる。上述したもの以外でも軟磁性を示す磁性膜であればよい。
【0022】
この半導体チップ13の主面には、スパイラルコイルから成るインダクタンス素子14が形成されている。本実施形態のインダクタンス素子14の緒言を図3に示す。
【0023】
そして、この半導体チップ13の電極とリード16とがボンディングワイヤ15を介して接合され、前記リード16の一部を外部に引き出す形で前記半導体チップ13、前記リード16及び前記ボンディングワイヤ15を含む全体が樹脂17でモールドされている(例えばトランスファーモールド法による)。
【0024】
図4(a),(b)は、本実施形態と従来例における磁路の概念的な模式図を示し、同図(a)は本実施形態の磁路であり、同図(b)は従来例の磁路を表している。
【0025】
ベッド11を磁性体で構成した本実施形態では、インダクタンス素子14により発生しベッド11を通過する磁束のうち、ベッド11形成面と平行な成分が増大し垂直成分が減少するため、ベッド11の形成面内の渦電流が減少していることが分かる。
【0026】
これにより、渦電流損失が低減し、インダクタンス素子14のインダクタンス低下を抑制することができる。
【0027】
図5は、本実施形態に係る効果を示す図であり、10MHzにおいて、実装方式の違いによるインダクタンスの変化を表している。
【0028】
同図に示すように、本実施形態による場合の実装時のインダクタンスと、従来の非磁性材によるベッドを用いた場合のインダクタンスとを比較した場合に、本実施形態の方が従来実装に比べてインダクタンスが37%向上している。また、実装前に比ベインダクタンスが減少しているが、これは磁性体内部での渦電流損失による減少である。また、DC(あるいは十分低周波数)ではベッドに磁性体を用いることでインダクタンスは7%向上する。
【0029】
また、本実施形態と従来例でのインダクタンスの周波数特性を図6に示す。同図に示すように、低周波帯域では磁気回路の磁気抵抗減少によりインダクタンスが増大している。
【0030】
前述したように、高周波で使用するコイルを内蔵した半導体チップを通常の実装方法で実装した場合、コイルに発生する磁束により半導体チップをマウントするベッド内に渦電流が発生し、実質的なインダクタンスが低下してしまう。このことを避けるために、本実施形態では、パッケージのベッド11として磁性材料を用いるようにしたので、十分大きなインダクタンスを有する半導体チップを実装して使用することができる。
【0031】
なお、磁性体であるベッド11と半導体チップ13との間を固着する上記マウント材12として、磁性体を材料に含む接着材料を用いてもよい。これにより、マウント材12として、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減することができるので、インダクタンス低下をより一層抑制することができる。
【0032】
[第2実施形態]
図7は、本発明の第2実施形態に係る半導体装置の構成を示す断面図であり、平面構造のコイルを有する半導体チップをパッケージに実装した断面を表している。
【0033】
本実施形態に係る半導体装置の構造は、上記第1実施形態に構造において、ベッド11を非磁性体の導体フレームで構成したベッド11Aに置き換え、このベッド11Aと前記半導体チップ13との間に磁性体層21を設けたものである。
【0034】
このような構造を実現するには、チップを表面に形成したウエハの裏面に、スパッタや蒸着等の気相成長法、あるいはメッキ法などのウェット法によって磁性体層21を形成し、個々のチップにダイシングした後に、マウント材12でベッド11Aにマウントする。磁性体層21として本実施形態においては、1.5μm×4層のFeCoBC膜を用いている。この時用いる磁性体は、パーマロイに代表される結晶性のメタル系軟磁性体、フェライト等の結晶性の酸化物系軟磁性体、Co−Zr−Nb等のアモルファス系軟磁性膜、あるいはナノクリスタル、ヘテロアモルファスなどの軟磁性膜を用いる。上述したもの以外でも軟磁性を示す磁性膜であればよい。本実施形態の磁性体層21の緒言を図8に示す。
【0035】
図9(a),(b)は、本実施形態と従来例における磁路の概念的な模式図を示し、同図(a)は本実施形態の磁路であり、同図(b)は従来例の磁路を表している。
【0036】
同図より明らかなように、ベッド11Aと半導体チップ13との間に磁性体層21を設けた本実施形態では、インダクタンス素子14により発生した磁束のほとんどは軟磁性層21内部を通過する際に磁性層形成面と平行な成分が大きくなる為、磁性体内部で発生する渦電流が減少し、また、上記磁束成分の変化により、ベッド11A内の磁束の絶対値が減少し、ベッド11Aを通過する磁束のうち、ベッド11A形成面と平行な成分が増大し垂直成分が減少するため、ベッド11Aの形成面内の渦電流が減少する。
【0037】
これにより、渦電流損失が低減し、インダクタンス素子14のインダクタンス低下を抑制することができる。
【0038】
図10は、本実施形態に係る効果を示す図であり、10MHzにおいて、実装方式の違いによるインダクタンスの変化を表している。
【0039】
同図に示すように、本実施形態の方が従来実装に比べてインダクタンスが35%向上している。また、実装前に比ベインダクタンスが減少しているが、これは磁性体内部での渦電流損失及び磁性体の裏面に漏洩した磁束によりベッド11A導体内に発生した渦電流損失による減少である。また、DC(あるいは十分低周波数)ではチップ裏面に磁性体を設けることでインダクタンスは7%向上する。
【0040】
ここで、本実施形態と従来例でのインダクタンスの周波数特性を図11に示す。同図に示すように、低周波帯域では磁気回路の磁気抵抗減少によりインダクタンスが増大している。
【0041】
なお、本実施形態では、チップを表面に形成したウエハの裏面に、スパッタや蒸着等の気相成長法などによって磁性体層21を形成したが、急冷薄帯作成法等によって作成した薄膜状磁性膜を挿入することで磁性体層21を形成するようにしてもよい。さらに、これらの方法の代わりに、ベッド11Aをチップ13に接着するマウント材に磁性体を有するものを用いることで磁性体層21を形成してもよい。
【0042】
また、ベッド11Aと磁性体層21との間を固着する上記マウント材12として、磁性体を材料に含む接着材料を用いてもよい。これにより、マウント材12として、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減することができるので、インダクタンス低下をより一層抑制することができる。
【0043】
【発明の効果】
以上詳細に説明したように、請求項1記載の発明に係る半導体装置によれば、半導体チップが固定される導体フレームは、半導体チップの裏面に対向する部分を磁性体で構成したので、インダクタンス素子により発生し導体フレームを通過する磁束のうち、導体フレーム形成面の平行成分が増大し垂直成分が減少するため、導体フレームの形成面内の渦電流が減少する結果、渦電流損失が低減し、インダクタンス素子のインダクタンス低下を抑制することができる。また、低周波策域では磁気回路の磁気抵抗減少によりインダクタンスが増大する。
【0044】
請求項2記載の発明に係る半導体装置によれば、請求項1記載の半導体装置において、前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したので、マウント材層における渦電流損失を低減し、上記請求項1の発明の効果をより顕著にすることができる。
【0045】
請求項3記載の発明に係る半導体装置によれば、半導体チップが固定される導体フレームと半導体チップとの間に磁性体層を設けたので、上記請求項1の発明と同等の効果を奏する。
【0046】
請求項4記載の発明に係る半導体装置によれば、請求項3記載の半導体装置において、前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したので、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減し、上記請求項3の発明の効果をより顕著にすることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体装置の構成を示す断面図である。
【図2】第1実施形態の磁性体11の緒言を示す図である。
【図3】第1実施形態のインダクタンス素子14の緒言を示す図である。
【図4】第1本実施形態と従来例における磁路の概念的な模式図である。
【図5】 第1実施形態に係る効果を示す図である。
【図6】第1実施形態と従来例でのインダクタンスの周波数特性を示す図である。
【図7】本発明の第2実施形態に係る半導体装置の構成を示す断面図である。
【図8】第2実施形態の磁性体層21の緒言を示す図である。
【図9】第2実施形態と従来例における磁路の概念的な模式図である。
【図10】第2実施形態に係る効果を示す図である。
【図11】第2実施形態と従来例でのインダクタンスの周波数特性を示す図である。
【図12】平面構造を有するコイルの平面図である。
【図13】インダクタンス素子を搭載した従来の樹脂封止型半導体装置の一例を示す断面図である。
【図14】図13中のインダクタンス素子を有する半導体チップの拡大図である。
【図15】従来の等ベクトルポテンシャル線を示す図である。
【図16】Cu導体とインダクタンス素子間の距離の関係を示すグラフである。
【符号の説明】
11 磁性体ベッド
11A ベッド
12 マウント材
13 半導体チップ
14 インダクタンス素子
15 ボンディングワイヤ
16 リード
17 樹脂
21 磁性体層
Claims (4)
- 半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、
前記導体フレームは、前記半導体チップの裏面に対向する部分を磁性体で構成したことを特徴とする半導体装置。 - 前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したことを特徴とする請求項1記載の半導体装置。
- 半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、
前記導体フレームと前記半導体チップとの間に磁性体層を設けたことを特徴とする半導体装置。 - 前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したことを特徴とする請求項3記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000194570A JP3781610B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体装置 |
US09/891,270 US6525385B2 (en) | 2000-06-28 | 2001-06-27 | Semiconductor device with inductance element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000194570A JP3781610B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002016209A JP2002016209A (ja) | 2002-01-18 |
JP3781610B2 true JP3781610B2 (ja) | 2006-05-31 |
Family
ID=18693372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000194570A Expired - Fee Related JP3781610B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6525385B2 (ja) |
JP (1) | JP3781610B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10229542B4 (de) * | 2002-07-01 | 2004-05-19 | Infineon Technologies Ag | Elektronisches Bauteil mit mehrschichtiger Umverdrahtungsplatte und Verfahren zur Herstellung desselben |
DE10231194A1 (de) * | 2002-07-10 | 2004-02-05 | Infineon Technologies Ag | Anschlussleitrahmen für eine in einem Halbleiterchip ausgeführte Sonde und Magnetfeldsensor |
JP3983199B2 (ja) * | 2003-05-26 | 2007-09-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP2005353911A (ja) * | 2004-06-11 | 2005-12-22 | Toshiba Corp | 半導体装置 |
US7795708B2 (en) * | 2006-06-02 | 2010-09-14 | Honeywell International Inc. | Multilayer structures for magnetic shielding |
CN105990323B (zh) * | 2015-02-06 | 2019-01-22 | 展讯通信(上海)有限公司 | 一种半导体器件及其调整方法 |
JP7183699B2 (ja) * | 2018-10-29 | 2022-12-06 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5068714A (en) * | 1989-04-05 | 1991-11-26 | Robert Bosch Gmbh | Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made |
US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
DE69727373T2 (de) * | 1996-04-24 | 2004-12-09 | Okamura, Susumu | Halbleitervorrichtung |
US5939772A (en) * | 1997-10-31 | 1999-08-17 | Honeywell Inc. | Shielded package for magnetic devices |
-
2000
- 2000-06-28 JP JP2000194570A patent/JP3781610B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-27 US US09/891,270 patent/US6525385B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6525385B2 (en) | 2003-02-25 |
US20020000639A1 (en) | 2002-01-03 |
JP2002016209A (ja) | 2002-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7351593B1 (en) | Method of improving on-chip power inductor performance in DC-DC regulators | |
US6136458A (en) | Ferrite magnetic film structure having magnetic anisotropy | |
US20090079529A1 (en) | Integrated circuit including inductive device and ferromagnetic material | |
US20090072388A1 (en) | Semiconductor device with inductor | |
US7772841B2 (en) | Magnetic device | |
KR20070094576A (ko) | 인덕터 소자 및 그 제조 방법과, 인덕터 소자를 구비한반도체 모듈 | |
KR20070033253A (ko) | 칩 인덕터 | |
TWI774013B (zh) | 具有磁屏蔽層的裝置及方法 | |
US20100289608A1 (en) | Semiconductor device | |
JP3737927B2 (ja) | 複合磁気ヘッド | |
JP3781610B2 (ja) | 半導体装置 | |
JPH1140438A (ja) | 平面型磁気素子 | |
JP4009142B2 (ja) | 磁心型積層インダクタ | |
JP2002184945A (ja) | 磁気素子一体型半導体デバイス | |
US8884438B2 (en) | Magnetic microinductors for integrated circuit packaging | |
US20220173035A1 (en) | Magnetic core with hard ferromagnetic biasing layers and structures containing same | |
JP7087587B2 (ja) | 磁気抵抗効果デバイス | |
JP2002050520A (ja) | マイクロインダクタあるいはマイクロトランスタイプのマイクロ要素 | |
JP3195106B2 (ja) | 平面型磁気素子の製造方法 | |
JP2000182850A (ja) | 薄膜トランス | |
JPH05242429A (ja) | 薄膜磁気ヘッド | |
KR20160139965A (ko) | 코일 전자부품 | |
KR100261615B1 (ko) | 복합형 박막 자기헤드 | |
JP2522318B2 (ja) | 変圧器 | |
CN117783967A (zh) | 磁传感器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060307 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |