JP2002016110A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002016110A
JP2002016110A JP2000196202A JP2000196202A JP2002016110A JP 2002016110 A JP2002016110 A JP 2002016110A JP 2000196202 A JP2000196202 A JP 2000196202A JP 2000196202 A JP2000196202 A JP 2000196202A JP 2002016110 A JP2002016110 A JP 2002016110A
Authority
JP
Japan
Prior art keywords
wiring
insulating base
semiconductor chip
tape
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2000196202A
Other languages
English (en)
Inventor
Masanobu Hanawa
昌信 花輪
Nobuaki Oya
宣昭 大家
Kazuyuki Sawaguchi
一之 澤口
Takeshi Odajima
健 小田島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Japan Semiconductor Corp
Original Assignee
Toshiba Corp
Iwate Toshiba Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Iwate Toshiba Electronics Co Ltd filed Critical Toshiba Corp
Priority to JP2000196202A priority Critical patent/JP2002016110A/ja
Publication of JP2002016110A publication Critical patent/JP2002016110A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 配線パターンの接続部位と半導体チップのバ
ンプとの複数の接合部分での加圧接合状態のばらつきを
低減させて良好な接合状態を得、信頼性の高い実装が行
えるようにした半導体装置を提供する。 【解決手段】 フィルム状絶縁基材12の両主面に設け
た錫メッキされた銅箔をそれぞれパターニングしてアウ
ター配線部13a及びインナー配線部13bを形成する
と共に、インナー配線部13bに設けたインナーリード
16の接続部位に対応するバンプを加圧接合して半導体
チップを絶縁基材12に実装するようにしたもので、絶
縁基材12の両主面にそれぞれ設けたアウター配線部1
3aのアウター配線17と、インナー配線部13bのイ
ンナーリード16とが、加圧接合部分で絶縁基材12を
間に介在させて互いに対向する位置に、同一幅寸法、同
一ピッチで配列されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばテープ状キ
ャリアに半導体チップを自動的に接着接続する方式で製
造される半導体装置に関する。
【0002】
【従来の技術】従来から知られているように、半導体装
置には、長尺のフィルム状絶縁基材の表面に張り合わさ
れた錫メッキが施された銅箔をパターニングして絶縁基
材の長尺方向に繰り返しの所定パターンを有するテープ
状キャリアを形成し、さらにテープ状キャリアに設けら
れた各パターンの配線部の接続部位に、対応するバンプ
の加圧接合を行い半導体チップを実装するようにして形
成したものがある。
【0003】そして、このようにして製造する半導体装
置で用いるテープ状キャリアには、絶縁基材の両面に銅
箔を張り合わせ、銅箔の表面に錫メッキを施したものが
ある。このようなものでは、両面の錫メッキを施した銅
箔を各々所定パターンとなるようパターニングして、例
えば下面側に半導体チップを接続するインナー配線パタ
ーンのインナーリード等を形成し、上面側にアウター配
線パターンのアウターリードや配線等を形成する。
【0004】以下、上記の下面側にインナー配線パター
ンを設け、上面側にアウター配線パターンを設けるよう
構成したテープ状キャリアについて、図8及び図9を参
照して説明する。図8はテープ状キャリアの要部におけ
る配線部の配線パターンの配置状態を示す平面図であ
り、図9は図8のX−X矢方向視部分におけるレジスト
が塗布された状態の断面図である。
【0005】図8及び図9において、1はテープ状キャ
リアで、ポリイミド樹脂で形成した長尺のフィルム状絶
縁基材2の上下両面に銅箔を張り合わせ、さらに各銅箔
表面に錫メッキを施した後に所定パターンとなるように
パターニングして形成したアウター配線部3aとインナ
ー配線部3bが設けられている。インナー配線部3bに
は、対応する金でなるバンプを加圧接合し、図示しない
半導体チップを接続するインナー配線パターンのインナ
ーリード4等が形成されており、アウター配線部3aに
は、アウター配線パターンのアウター配線5やバイア6
等が形成されている。
【0006】また、下面側のインナー配線部3bに設け
られているインナーリード4は、隣り合うものとの間に
所要の絶縁距離を設けるようにして互いに平行である先
端部分が半導体チップ取着領域7内に配列されており、
その先端部に半導体チップの接続部位が設けられてい
る。また、半導体チップ取着領域7外のインナー配線部
3bは、インナーリード4の厚さより厚い膜厚となるよ
うにレジストを塗布して形成したインナー側レジスト膜
8によって覆われている。
【0007】一方、上面側のアウター配線部3aに設け
られているアウター配線5は、同じく隣り合うものとの
間に所要の絶縁距離を有するようにして設けられてい
る。そして、半導体チップ取着領域7内に配列されたイ
ンナーリード4の先端部分と絶縁基材2を介して腹背の
関係となる位置に設けられているアウター配線5の一部
が、下面の腹背関係となっているインナーリード4と同
方向に、互いに平行となるように配列されている。また
アウター配線部3aには、アウター配線5やバイア6等
の厚さより厚い膜厚となるようにレジストを塗布して形
成したアウター側レジスト膜9が設けられている。
【0008】そして、テープ状キャリア1への半導体チ
ップの実装に際しては、バンプが上側となるように半導
体チップを図示しないボンディング装置のチップステー
ジに載置する。また半導体チップの上方にテープ状キャ
リア1を、インナー配線部3bのインナーリード4の先
端部が対応する半導体チップのバンプの直上に位置する
ように保持する。
【0009】その後、チップステージを上昇させてバン
プとインナーリード4の先端部の接続部位を当接させる
と共に、ボンディングツールによりテープ状キャリア1
の上面側に塗布されたアウター配線部3aを保護するア
ウター側レジスト膜9の部分を押圧し、インナー配線部
3bを半導体チップの上面に押し当てる。同時にボンデ
ィングツールに内蔵された加熱源により、アウター側レ
ジスト膜9、アウター配線部3a、絶縁基材2を介して
加熱し、またチップステージも加熱することによって、
インナーリード4の接続部位とバンプを加圧接合する。
これにより、半導体チップはテープ状キャリア1のイン
ナー配線部3bに実装される。
【0010】しかしながら上記の従来技術においては、
半導体チップのテープ状キャリア1への実装の際、ボン
ディングツールによってアウター側レジスト膜9を押圧
し、インナーリード4の接続部位をバンプに押し当てる
が、インナーリード4の接続部位とバンプの加圧接合状
態が部位によってばらつき、十分な接合状態になってい
ない場合があり、また、場合によっては接合されずオー
プン状態になってしまう虞があった。このため、加圧接
合状態のばらつきの原因を調べたところ、部位によって
ボンディングツールの押圧力の伝わり方に差があるため
であることが判明した。
【0011】すなわち、インナーリード4に伝えられる
ボンディングツールの押圧力は、アウター側レジスト膜
9を圧縮変形させながらアウター配線5に、そしてアウ
ター配線5の下方にインナーリード4がある場合には、
絶縁基材2を圧縮変形させるようにしてインナーリード
4に略押圧力に等しい力が伝えられることになる。ま
た、アウター配線5の下方にインナーリード4がない場
合には、アウター配線5に加わった力は絶縁基材2を撓
ませると共に圧縮変形させるようにして近傍のインナー
リード4に押圧力よりも小さい力が伝えられることにな
る。このように、インナーリード4の上方にアウター配
線5があるか、否かによってインナーリード4に伝えら
れる力に差が生じる。
【0012】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
加圧接合する際に、配線部の配線パターンに導通する接
続部位と半導体チップのバンプとの複数の接合部分に加
圧力が均一に加わるようにし、加圧接合状態にばらつき
がないようにして、接合されずオープン状態になってし
まうといった虞のない、良好な接合状態が得られる信頼
性の高い実装が行える半導体装置を提供することにあ
る。
【0013】
【課題を解決するための手段】本発明の半導体装置は、
フィルム状絶縁基材と、この絶縁基材の両主面に設けた
導電薄板をそれぞれパターニングして形成した配線部
と、この配線部の配線パターンに導通する接続部位に対
応するバンプを加圧接合して絶縁基材に実装した半導体
チップとを備えてなる半導体装置において、絶縁基材の
両主面にそれぞれ設けられた配線部の配線パターンが、
絶縁基材を間に介在させて互いに対向する位置に設けら
れていることを特徴とするものであり、さらに、両主面
の配線パターンが、同一幅寸法を有し、かつ同一ピッチ
で配列されていることを特徴とするものであり、さら
に、一主面の一つの配線パターンに対し、他主面の複数
の配線パターンが絶縁基材を間に介在させて対向してい
ることを特徴とするものであり、さらに、一主面の配線
パターンが、平板状に形成されていることを特徴とする
ものである。
【0014】
【発明の実施の形態】以下本発明の実施の形態を、図面
を参照して説明する。
【0015】先ず第1の実施形態を図1乃至図3により
説明する。図1はテープ状キャリアの要部における配線
部の配線パターンの配置状態を示す平面図であり、図2
は図1のA−A矢方向視部分におけるレジストが塗布さ
れた状態の断面図であり、図3は加圧接合工程を説明す
るために示す断面図である。
【0016】図1乃至図3において、11は半導体装置
の実装基板を構成するテープ状キャリアで、例えば厚さ
50μmのポリイミド樹脂で形成した長尺のフィルム状
絶縁基材12の上下両面に、厚さ18μmの銅箔を張り
合わせ、さらに各銅箔表面に0.15μm程度の厚さに
錫メッキを施した後に、所定パターンとなるようにパタ
ーニングして形成したアウター配線部13aとインナー
配線部13bが設けられている。インナー配線部13b
には、半導体チップ14の対応する金でなるバンプ15
を加圧接合によって接続するインナー配線パターンのイ
ンナーリード16等が形成されており、アウター配線部
13aには、アウター配線パターンのアウター配線17
やバイア18、図示しないアウターリード等が形成され
ている。
【0017】下面側のインナー配線部13bに設けられ
ているインナーリード16は、例えば幅が20μmで、
隣り合うものとの間に所要の絶縁距離を設けるようにパ
ターニングされている。またインナーリード16は、そ
の先端部分16aがインナー配線部13b中央の半導体
チップ取着領域19内に、例えば50μmのピッチで配
列され、先端部が半導体チップ14のバンプ15の接続
部位となっている。そして、半導体チップ取着領域19
外のインナー配線部13bは、インナーリード16の厚
さより厚い膜厚となるようにレジストを塗布して形成し
たインナーリード16を保護するインナー側レジスト膜
20によって覆われている。
【0018】一方、上面側のアウター配線部13aに設
けられているアウター配線17は、例えば幅が20μm
で、隣り合うものとの間に所要の絶縁距離を設けるよう
にパターニングされている。そして、半導体チップ取着
領域19内に配列された全てのインナーリード16の先
端部分16aに対し、アウター配線17の中間部が、絶
縁基材12を介して対向する位置、すなわち、インナー
リード16の真裏となる位置に同じ50μmのピッチ
で、1つのアウター配線17に対し1つのインナーリー
ド16が対応するように配列されている。
【0019】またアウター配線部13aには、アウター
配線17やバイア18等の厚さより厚い膜厚となるよう
にレジストを塗布して形成したアウター配線17等を保
護するアウター側レジスト膜21が設けられている。
【0020】そして、テープ状キャリア11への半導体
チップ14の実装に際しては、バンプ15が上側となる
ように半導体チップ14をボンディング装置22の昇降
可能に設けられたチップステージ23に載置する。また
半導体チップ14の上方に所定の半導体チップ取付領域
19が位置するようにテープ状キャリア11を、半導体
チップ取付領域19外の部分を上下方から、クランプ板
24と押えガイド25により挟むようにして保持する。
この時、インナー配線部13bのインナーリード16の
先端部が対応する半導体チップ14のバンプ15の直上
に位置するようにする。
【0021】その後、チップステージ23を上昇させて
バンプ15とインナーリード16の先端部分16aの接
続部位を当接させると共に、チップステージ23の上方
に昇降可能に設けられたボンディングツール26を矢印
で示すように下降させる。そして、ボンディングツール
26によってテープ状キャリア11の上面側に塗布され
たアウター側レジスト膜21の部分を押圧し、インナー
配線部13bを半導体チップ14の上面に押し当てる。
同時にボンディングツール26とチップステージ23に
内蔵された加熱源により、アウター側レジスト膜21、
アウター配線部13a、絶縁基材12を介して加熱する
ことによって、インナーリード16の接続部位とバンプ
15を加圧接合する。
【0022】これにより、半導体チップ14はテープ状
キャリア11のインナー配線部13bに取り付けられ
る。その後、例えば図示しないが封止用のエポキシ樹脂
等を注入して半導体チップ14やインナーリード16、
その接続部位とバンプ15との加圧接合部分などを樹脂
封止することでテープ状キャリア11への実装を終了す
る。このようにしてテープ状キャリア11に半導体チッ
プ14を実装して形成され、TAB(Tape Aut
omated Bonding)用のTCP(Tape
Carrier Package)となった半導体装
置は、さらに、図示しないがテープ状キャリア11から
切り出し、アウター配線部13aに設けたアウターリー
ドを所定部位にボンディングすることで回路基板への実
装が行われる。
【0023】そして、上記のように構成することで、半
導体チップ14のテープ状キャリア11への実装の際、
ボンディングツール26によってアウター側レジスト膜
21を押圧し、インナーリード16の接続部位をバンプ
15に押し当て加圧接合するが、この時、ボンディング
ツール26による押圧力は、アウター側レジスト膜21
を圧縮変形させながらアウター配線17に、そしてさら
に、絶縁基材12を圧縮変形させるようにして全てのイ
ンナーリード16に略等しい力が伝えられる。このよう
に全てのインナーリード16、さらに接続部位に加わる
力が均等なものとなるため、半導体チップ14のバンプ
15との全ての加圧接合部分での加圧力が均一となり、
接合されずにオープン状態となってしまといった虞がな
くなり、全ての加圧接合部分で良好な接合状態が得ら
れ、信頼性の高い実装が行える。
【0024】次に、第2の実施形態を図4及び図5によ
り説明する。図4はテープ状キャリアの要部における配
線部の配線パターンの配置状態を示す平面図であり、図
5は図4のB−B矢方向視部分におけるレジストが塗布
された状態の断面図である。なお、第1の実施形態と同
一部分には同一符号を付して説明を省略し、第1の実施
形態と異なる本実施形態の構成について説明する。
【0025】図4及び図5において、27は半導体装置
の実装基板を構成するテープ状キャリアで、ポリイミド
樹脂で形成した長尺のフィルム状絶縁基材12の上下両
面に、厚さ18μmの銅箔を張り合わせ、さらに各銅箔
表面に0.15μm程度の厚さに錫メッキを施した後
に、所定パターンとなるようにパターニングして形成し
たインナー配線部13bとアウター配線部13cが設け
られている。インナー配線部13bには、図示しない半
導体チップの対応する金でなるバンプを加圧接合によっ
て接続するインナー配線パターンのインナーリード16
等が形成されており、アウター配線部13cには、アウ
ター配線パターンのバイア18やアウター配線28、図
示しないアウターリード等が形成されている。
【0026】上面側のアウター配線部13cに設けられ
ているアウター配線28は、例えば幅が60μm、10
0μmとインナーリード16よりも広幅に形成されてお
り、また隣り合うものとの間に所要の絶縁距離を設ける
ようにパターニングされている。そして、半導体チップ
取着領域19内に配列された全てのインナーリード16
の先端部分16aに対し、インナーリード16よりも広
幅に形成されたアウター配線28の中間部が、絶縁基材
12を介して対向する位置、すなわち、インナーリード
16の真裏となる位置に、1つのアウター配線28に対
し少なくとも1つのインナーリード16が対応するよう
に配列されている。
【0027】またアウター配線部13cには、バイア1
8やアウター配線28等の厚さより厚い膜厚となるよう
にレジストを塗布して形成したアウター配線28等を保
護するアウター側レジスト膜21が設けられている。
【0028】そして、テープ状キャリア27への半導体
チップの実装は、第1の実施形態と同様に、図示しない
ボンディング装置を用い、インナーリード16の先端部
分16aの接続部位と半導体チップのバンプを加圧接合
することにより行われる。
【0029】また、上記のように構成することで、半導
体チップのテープ状キャリア27への実装の際、アウタ
ー側レジスト膜21を押圧するボンディング装置のボン
ディングツールによる押圧力は、絶縁基材12を介して
アウター配線28から対向する1つ、あるいは複数のイ
ンナーリード16に伝えられ、インナーリード16の接
続部位と半導体チップのバンプとの全ての加圧接合部分
での加圧力が均一となり、第1の実施形態と同様の効果
を得ることができる。
【0030】次に、第3の実施形態を図6及び図7によ
り説明する。図6はテープ状キャリアの要部における配
線部の配線パターンの配置状態を示す平面図であり、図
7は図6のC−C矢方向視部分におけるレジストが塗布
された状態の断面図である。なお、第1の実施形態と同
一部分には同一符号を付して説明を省略し、第1の実施
形態と異なる本実施形態の構成について説明する。
【0031】図6及び図7において、29は半導体装置
の実装基板を構成するテープ状キャリアで、ポリイミド
樹脂で形成した長尺のフィルム状絶縁基材12の上下両
面に、厚さ18μmの銅箔を張り合わせ、さらに各銅箔
表面に0.15μm程度の厚さに錫メッキを施した後
に、所定パターンとなるようにパターニングして形成し
たアウター配線部13dとインナー配線部13eが設け
られている。インナー配線部13eには、図示しない半
導体チップの対応する金でなるバンプを加圧接合によっ
て接続するインナー配線パターンのインナーリード16
やバイア30等が形成されており、アウター配線部13
dには、アウター配線パターンのグランド配線31や図
示しないアウターリード等が形成されている。
【0032】下面側のインナー配線部13eに設けられ
ているインナーリード16は、上記の第1及び第2の実
施形態と同様に、例えば幅が20μmで、隣り合うもの
との間に所要の絶縁距離を設けるようにパターニングさ
れている。またインナーリード16は、その先端部分1
6aがインナー配線部13e中央の半導体チップ取着領
域19内に、例えば50μmのピッチで配列され、先端
部が半導体チップのバンプの接続部位となっている。そ
して、半導体チップ取着領域19外のインナー配線部1
3eは、インナーリード16の厚さより厚い膜厚となる
ようにレジストを塗布して形成したインナーリード16
等を保護するインナー側レジスト膜20によって覆われ
ている。
【0033】また、上面側のアウター配線部13dに設
けられているグランド配線31は、半導体チップ取着領
域19に対し腹背関係となる領域及びその近傍を含む領
域全体に平板状に設けられている。そして、アウター配
線部13dには、グランド配線31等の厚さより厚い膜
厚となるようにレジストを塗布して形成したグランド配
線31やアウターリード等を保護するアウター側レジス
ト膜21が設けられている。
【0034】そして、テープ状キャリア27への半導体
チップの実装は、第1の実施形態と同様に、図示しない
ボンディング装置を用い、インナーリード16の先端部
分16aの接続部位と半導体チップのバンプを加圧接合
することにより行われる。
【0035】また、上記のように構成することで、半導
体チップのテープ状キャリア29への実装の際、アウタ
ー側レジスト膜21を押圧するボンディング装置のボン
ディングツールによる押圧力は、絶縁基材12を介して
グランド配線31に対し腹背関係の位置となるその真裏
に配列されたインナーリード16に伝えられ、インナー
リード16の接続部位と半導体チップのバンプとの全て
の加圧接合部分での加圧力が均一となる。この結果、第
1の実施形態と同様の効果を得ることができると共に、
グランド配線31をグランドに接続することによって、
電気的特性性能を向上させることができる。
【0036】なお、上記の第1の実施形態では、インナ
ーリード16に対しアウター配線部13bのアウター配
線17が同幅、同ピッチの1対1の対応となっており、
第2の実施形態では、アウター配線部13cのアウター
配線28を広幅に形成することで1つあるいは複数のイ
ンナーリード16に対応するものとなっており、また第
3の実施形態では、アウター配線部13dの平板状とし
たグランド配線31によって複数のインナーリード16
に対応するものとなっているが、これらの形態を装置内
に複数含む構造であっても同様の効果を得ることができ
る。
【0037】
【発明の効果】以上の説明から明らかなように、本発明
によれば、配線部の配線パターンに導通する接続部位と
半導体チップのバンプとの複数の接合部分に加圧力が均
一に加わることになり、加圧接合状態がばらつかず、接
合されずにオープン状態になってしまうといった虞がな
くなり、良好な接合状態が得られると共に信頼性の高い
実装が行える等の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るテープ状キャリ
アの要部における配線部の配線パターンの配置状態を示
す平面図である。
【図2】図1のA−A矢方向視部分におけるレジストが
塗布された状態の断面図である。
【図3】本発明の第1の実施形態に係る加圧接合工程を
説明するために示す断面図である。
【図4】本発明の第2の実施形態に係るテープ状キャリ
アの要部における配線部の配線パターンの配置状態を示
す平面図である。
【図5】図4のB−B矢方向視部分におけるレジストが
塗布された状態の断面図である。
【図6】本発明の第3の実施形態に係るテープ状キャリ
アの要部における配線部の配線パターンの配置状態を示
す平面図である。
【図7】図6のC−C矢方向視部分におけるレジストが
塗布された状態の断面図である。
【図8】従来例に係るテープ状キャリアの要部における
配線部の配線パターンの配置状態を示す平面図である。
【図9】図8のX−X矢方向視部分におけるレジストが
塗布された状態の断面図である。
【符号の説明】
11,27,29…テープ状キャリア 12…絶縁基材 13a,13c,13d…アウター配線部 13b,13e…インナー配線部 14…半導体チップ 15…バンプ 16…インナーリード 17,28…アウター配線 21…アウター側レジスト膜 31…グランド配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大家 宣昭 岩手県北上市北工業団地6番6号 岩手東 芝エレクトロニクス株式会社内 (72)発明者 澤口 一之 岩手県北上市北工業団地6番6号 岩手東 芝エレクトロニクス株式会社内 (72)発明者 小田島 健 岩手県北上市北工業団地6番6号 岩手東 芝エレクトロニクス株式会社内 Fターム(参考) 5F044 MM04 MM23 MM25 MM26 MM28 MM48 NN04 NN09 PP02 PP06

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 フィルム状絶縁基材と、この絶縁基材の
    両主面に設けた導電薄板をそれぞれパターニングして形
    成した配線部と、この配線部の配線パターンに導通する
    接続部位に対応するバンプを加圧接合して前記絶縁基材
    に実装した半導体チップとを備えてなる半導体装置にお
    いて、前記絶縁基材の両主面にそれぞれ設けられた前記
    配線部の配線パターンが、前記絶縁基材を間に介在させ
    て互いに対向する位置に設けられていることを特徴とす
    る半導体装置。
  2. 【請求項2】 両主面の配線パターンが、同一幅寸法を
    有し、かつ同一ピッチで配列されていることを特徴とす
    る請求項1記載の半導体装置。
  3. 【請求項3】 一主面の一つの配線パターンに対し、他
    主面の複数の配線パターンが絶縁基材を間に介在させて
    対向していることを特徴とする請求項1記載の半導体装
    置。
  4. 【請求項4】 一主面の配線パターンが、平板状に形成
    されていることを特徴とする請求項3記載の半導体装
    置。
JP2000196202A 2000-06-29 2000-06-29 半導体装置 Abandoned JP2002016110A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000196202A JP2002016110A (ja) 2000-06-29 2000-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000196202A JP2002016110A (ja) 2000-06-29 2000-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2002016110A true JP2002016110A (ja) 2002-01-18

Family

ID=18694747

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000196202A Abandoned JP2002016110A (ja) 2000-06-29 2000-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2002016110A (ja)

Similar Documents

Publication Publication Date Title
US6664645B2 (en) Method of mounting a semiconductor chip, circuit board for flip-chip connection and method of manufacturing the same, electromagnetic wave readable data carrier and method of manufacturing the same, and electronic component module for an electromagnetic wave readable data carrier
KR100272156B1 (ko) 배선기판 조립체와 그 전기적 접합부 형성방법
JP2500462B2 (ja) 検査用コネクタおよびその製造方法
JPH1084014A (ja) 半導体装置の製造方法
JPH07240496A (ja) 半導体装置、その製造方法、半導体素子のテスト方法、そのテスト基板およびそのテスト基板の製造方法
US6446335B1 (en) Direct thermal compression bonding through a multiconductor base layer
JP4675178B2 (ja) 圧着方法
JP2000277649A (ja) 半導体装置及びその製造方法
JP2553491B2 (ja) 電子部品の接合方法
JP3743716B2 (ja) フレキシブル配線基板及び半導体素子の実装方法
JP3227778B2 (ja) 導電接続構造
JP2000022329A (ja) 配線基板および電子ユニットおよび電子部品実装方法
JP2002016110A (ja) 半導体装置
JPS5930555Y2 (ja) プリント基板
JPH11112150A (ja) 多層基板とその製造方法
JPH0878599A (ja) 集積回路パッケージ及びその製造方法
JP2008016690A (ja) 基板の電極の接続構造体及び接続方法
JP3578011B2 (ja) 半導体装置の実装構造
JP2954559B2 (ja) 配線基板の電極構造
JP3457547B2 (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
JP2664440B2 (ja) 混成集積回路
JP2503711B2 (ja) フィルムキャリアテ―プ
JPH05283473A (ja) フィルムキャリア半導体装置とその製造方法
JP3239004B2 (ja) 半導体装置及びその製造方法
JPH1145905A (ja) Icチップの接点変換構造と該接点変換構造の形成法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040831

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050517

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20050701