JP2002015592A - メモリ回路のワード線に対するシフト冗長スキーム回路 - Google Patents

メモリ回路のワード線に対するシフト冗長スキーム回路

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Abstract

(57)【要約】 （修正有） 【課題】 メモリ回路の性能を低下させず、かつ多数の
ヒューズを必要としない制御回路を実現するワード線冗
長スキームを提供すること。 【解決手段】 ワード線行冗長スキーム回路は行シフト
回路および行デコーダ回路からなる。行シフト冗長が必
要ない場合には、行シフト回路は、行シフト制御ライン
に第一の行シフト制御信号を供給し、必要な場合には、
行シフト制御ラインに第二の行シフト制御信号を供給す
る。行シフト制御ラインに供給された信号は、第一およ
び第二の電子スイッチのうちの一方を作動させる。第一
の電子スイッチおよびいくつかの電子スイッチが作動し
た場合、第一のワード線選択ラインとワード線ドライバ
・ラインとの間に導電性の通路が形成される。第二の電
子スイッチおよびいくつかの電子スイッチが作動した場
合、第二のワード線選択ラインとワード線ドライバ・ラ
インとの間に導電性の通路が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ回路用の回
路に係り、特に欠陥メモリ・セルが及ぼす悪影響を克服
するための行冗長機能を実行するメモリ回路用の制御回
路に関する。
【０００２】
【従来の技術】読出し／書込みメモリ回路は、書込みと
いうプロセスによりデータを記憶し、読出しというプロ
セスによりそのデータの以降の検索を可能にする。従来
のメモリ回路の場合には、メモリ・セル・アレイの形に
配列された、複数の記憶場所にデータが記憶される。各
記憶場所は、行識別子および列識別子の両方を含むアド
レスにより識別される。メモリ回路のセル内に記憶する
ことができるデータの量は、その回路の記憶容量と呼ば
れる。各セルは、デコーダ回路によりアクセスされる。
列デコーダおよび行デコーダを、メモリ回路のセルにア
クセスするために使用することができる。従来のメモリ
回路の場合には、データ・ラインが、書込みサイクル中
にデータを記憶場所に転送し、読出しサイクル中にデー
タを記憶場所から転送する。
【０００３】ある特定のタイプのメモリ回路は、ランダ
ム・アクセス・メモリ回路（「ＲＡＭ」）と呼ばれる。
ランダム・アクセス・メモリ回路を使用した場合には、
記憶場所にランダムにアクセスすることができるし、さ
らにデータをメモリ回路の記憶場所から読み出すことも
できるし、記憶場所に書き込むこともできる。ＲＡＭ回
路は、通常、二つのタイプに分類される。第一のタイプ
のＲＡＭは、スタティックＲＡＭ回路（「ＳＲＡＭ」）
と呼ばれる。ＳＲＡＭ回路の主な特徴は、回路に電力を
供給されている限り、回路の記憶場所が、その内部に記
憶しているデータをいつまでも保持するようにラッチを
使用していることである。第二のタイプのＲＡＭは、ダ
イナミックＲＡＭ回路（「ＤＲＡＭ」）と呼ばれる。Ｄ
ＲＡＭ回路の主な特徴は、この回路が、記憶場所内に記
憶したデータを保持するために、コンデンサのような電
荷記憶素子を使用していることであり、この回路の場
合、データを保持するために、データを周期的に再充電
（すなわち、リフレッシュ）してやらなければならない
ことである。
【０００４】
【発明が解決しようとする課題】当業者であれば理解で
きると思うが、ときどき、メモリ回路内のメモリ・セル
および／またはメモリ・アレイが、一つまたはそれ以上
の欠陥を持っている場合がある。このような欠陥は、種
々の原因により発生する。ある種の欠陥は、製造プロセ
ス中の変異により発生する。他の欠陥は、メモリ回路の
動作中に発生した問題が原因で発生する。
【０００５】一つのセルの欠陥が分離して、メモリ・ア
レイ全体に広がる場合がある。また、一つのグループの
欠陥セルが相互に関連している場合もある。複数のセル
に欠陥が発生した場合には、これらのセルのうちのいく
つかのセルの欠陥は、これらの欠陥セルが共通のワード
線（行）アドレスを共有している場合には、ワード線
（すなわち、行）欠陥として特徴づけられる。複数のセ
ルの欠陥は、これらの欠陥セルが共通のビット・ライン
（列）アドレスを共有している場合には、ビット・ライ
ン（すなわち、列）欠陥として特徴づけられる。このよ
うな複数のセルの欠陥はまた、両方に特徴づけられる場
合がある。
【０００６】多くの場合、メモリ回路は欠陥セルを持っ
ている場合でも、正常に機能することができる。欠陥セ
ルを検出した場合には、予備のセルがアレイ内に含まれ
ている場合には、これらの欠陥セルを予備セルに交換す
ることができる。セルの欠陥を修復するためのオンチッ
プ予備セルを含んでいることを、当業者はオンチップ冗
長と呼ぶ。通常の冗長スキーム技術は、一つまたはそれ
以上の予備の行（行冗長）、および／または一つまたは
それ以上の予備の列（列冗長）を有する。これらの予備
の行および／または列は、欠陥のある行または列の、ワ
ード線（行）アドレスまたはビット・ライン（列）アド
レスに反応するヒューズとプログラム可能な制御回路を
有する。上記制御回路は、また、欠陥セルの選択を禁止
する。電気的には、冗長スキームにより修復されたメモ
リ回路は、欠陥のあるセルを全然含まないメモリ回路と
同じものである。
【０００７】従来技術のワード線冗長スキームは、ある
種の用途には有用であったが、このようなスキームは、
それらに関連して少なくとも三つの重要な問題を抱えて
いる。第一の問題は、従来技術のワード線冗長スキーム
を実行する制御回路を使用すると、メモリ回路の性能が
低下するという問題である。この点に関して、主素子の
代わりに予備の素子を使用するメモリ回路は、通常、欠
陥セルを全然含んでいないメモリ回路と比較して相対的
に速度が遅い。特に、ワード線（行）選択ラインの場
合、予備の素子に対する速度は、主素子に対する速度よ
り遅い。通常、その原因は、修復されたアドレスは、ヒ
ューズまたは追加の制御回路に迂回されるためである。
【０００８】第二の問題は、従来技術のワード線冗長ス
キームを実行する制御回路を使用すると、エリア・ペナ
ルティが発生するという問題である。特に、従来技術の
ワード線冗長スキーム下では、欠陥メモリ・セルを有す
るワード線の行アドレスをデコードし、これらの行アド
レスを無効にするために、通常、行デコーダ・ピッチ上
にヒューズを必要とする。望ましくは、行アドレスを選
択的に無効にするために、各ワード線ドライバは、通
常、少なくとも一つのヒューズを必要とする。これらの
ヒューズは、通常、比較的広いスペースを必要とするた
め、メモリ・アレイは比較的広い面積を必要とする。
【０００９】第二の問題に関連する従来技術のワード線
冗長スキームの第三の問題は、従来技術のワード線冗長
スキームを実行する制御回路を使用すると、通常、比較
的多数のヒューズが必要になるという問題である。さら
に、その場所およびその対応するメモリ・アドレスを含
む各ヒューズに関連する情報を示す比較的大量のデータ
を記憶しなければならない。ギガビット単位の記憶容量
を有する現代のＤＲＡＭを使用した場合、行デコーダ・
ピッチに対して比較的多数のヒューズが必要であり、比
較的大量のデータを記憶し、そのデータに容易にアクセ
スできなければならない。
【００１０】本発明の好適な実施形態の一つの目的は、
従来技術のワード線冗長スキームの上記問題を解決する
ことである。本発明の好適な実施形態のもう一つの目的
は、欠陥メモリ・セルが及ぼす悪影響を克服するため
に、新しい、改良されたワード線冗長スキームを提供す
ることである。本発明の好適な実施形態のさらにもう一
つの目的は、欠陥または不良メモリ・セル周囲のワード
線アドレス指定をシフトするワード線冗長スキームを提
供することである。
【００１１】本発明の好適な実施形態の上記およびその
他の目的は、以下の説明を読めば明らかになるだろう。
しかし、以下の詳細な説明から手に入れることができる
ものを含めて、これらの各目的および全目的を達成しな
くても、ある装置は、本明細書に記載する発明に該当す
ることを理解されたい。本発明の主題を定義しているの
は、本発明の目的の部分ではなく、特許請求の範囲であ
る。任意の目的およびすべての目的は、必ずしも本発明
全体を使用しなくても、本発明の好適な実施形態により
達成することができる。
【００１２】
【課題を解決するための手段】本発明は、行シフト回路
および行シフト制御ラインにより行シフト回路に電気的
に接続している行デコーダ回路からなるワード線行冗長
スキーム回路に関する。特定のワード線に対して、行シ
フト冗長が必要ない場合には、行シフト回路は、行シフ
ト制御ラインに第一の行シフト制御信号を供給する。そ
のワード線に対して行シフト冗長が必要な場合には、行
シフト回路は、行シフト制御ラインに第二の行シフト制
御信号を供給する。第一の行シフト制御信号、および第
二の行シフト制御信号は識別特性を持つ。行シフト制御
ラインに供給された信号は、選択的に第一の電子スイッ
チおよび第二の電子スイッチのうちの一方を作動させ
る。少なくとも一方の電子スイッチは、第一の電子スイ
ッチおよび第二の電子スイッチに直列に接続している。
第一の電子スイッチも、第一のワード線選択ラインに電
気的に直列に接続している。第二の電子スイッチも、第
一のワード線選択ラインに対応するワード線に隣接する
ワード線に対応する第二のワード線選択ラインに、電気
的に直列に接続している。行アドレス・ラインは、少な
くとも一方の電子スイッチを選択的に作動させる行アド
レス選択制御信号を搬送するために、少なくとも一方の
電子スイッチに、電気的に接続している。ワード線ドラ
イバ・ラインも、アドレス制御信号が少なくとも一方の
電子スイッチを作動させた場合、少なくとも一方の電子
スイッチを通過するワード線選択信号を搬送するため
に、少なくとも一方の電子スイッチに電気的に接続して
いる。第一の電子スイッチおよび少なくとも一方の電子
スイッチが作動した場合には、第一のワード線選択ライ
ンとワード線ドライバ・ラインとの間に導電性の通路が
形成される。第二の電子スイッチおよび少なくとも一方
の電子スイッチが作動した場合には、第二のワード線選
択ラインとワード線ドライバ・ラインとの間に導電性の
通路が形成される。
【００１３】本発明はまた、メモリ回路用のワード線冗
長スキームを提供するための方法に関する。上記方法に
従えば、ワード線内に含まれている欠陥のあるメモリ・
セルが検出される。欠陥のあるメモリ・セルの検出に反
応する行シフト制御信号が発生して、制御回路を作動さ
せ、制御回路は、ワード線ドライバ・ラインと隣接する
ワード線選択ラインとの間に導電性通路を形成すること
により、ワード線選択信号を隣接するワード線選択ライ
ンにシフトさせる。
【００１４】
【発明の実施の形態】添付の図面を参照しながら、本発
明の例示としての実施形態を以下に説明するが、類似の
部品には類似の番号がつけてある。図１は、メモリ回路
の一部として、またはメモリ回路に関連して内蔵されて
いる、全体を参照番号１０で示す制御回路である。制御
回路１０は、メモリ回路の欠陥のあるメモリ素子または
セルを迂回して、ワード線のアドレス指定をシフトする
ことによって、メモリ回路用の一意のワード線冗長スキ
ームを実行する。
【００１５】制御回路１０は、メモリ回路の各ワード線
選択回路１１に関連する回路構成部材からなる。各ワー
ド線選択回路１１は、第一のワード線選択回路に対す
る、図１に示す、行シフト回路１２および行デコーダ回
路１３の両方からなる。各行シフト回路１２は、好適に
は、メモリ回路に対する予備のアドレス、または修復ア
ドレスを示す信号を搬送することができる入力ライン１
５を有するＮＡＮＤゲート１４を含むことが好ましい。
各ワード線選択回路１１用の入力ライン１５は、好適に
は、入力ライン１５により搬送される予備のアドレスま
たは修復アドレス制御信号を設定するために、ヒューズ
・バンクおよび関連制御回路（図示せず）に電気的に接
続していることが好ましい。
【００１６】二入力ＡＮＤゲート１６も、好適には、各
行シフト回路１２に内蔵されていることが好ましい。Ａ
ＮＤゲート１６の一方の入力は、好適には、ＮＡＮＤゲ
ート１４の出力に電気的に接続していることが好まし
い。ＡＮＤゲート１６の他の入力は、（最初のまたは最
後の）最終ワード線選択回路の場合を除いて、好適に
は、隣接するワード線選択回路１１の行シフト回路１２
に関連するＡＮＤゲート１６の出力に、電気的に接続し
ていることが好ましい。図に示すように、最終ワード線
選択回路１１の場合には、そのＡＮＤゲート１６の第二
の入力は、好適には、当業者が、通常、Ｖｃｃで示す標
準高電位レベルを有する電源に、電気的に接続している
ことが好ましい。その入力を、ＮＡＮＤゲート１４の出
力およびＶｃｃにそれぞれ接続した場合には、この最終
ワード線選択回路１１の行シフト回路１２に内蔵されて
いるＡＮＤゲート１６の出力上に存在する信号は、ＮＡ
ＮＤゲート１４の出力上に存在する信号に「追随」し、
そのため、上記出力上に存在する信号に対応する。
【００１７】図１に示すように、各ワード線選択回路１
１について、シフト制御ライン１７は、行デコーダ回路
１３を有する行シフト回路１２に電気的に接続してい
る。各ワード線選択回路１１の行デコーダ回路１３は、
好適には、ＮＭＯＳデバイスとして図示するトランジス
タ１８を含むことが好ましい。各ワード線選択回路１１
について、トランジスタ１８の制御電極（すなわち、そ
のゲート端子）は、好適には、シフト制御ライン１７に
より、ＡＮＤゲート１６の出力に電気的に接続してい
て、すでに説明したように、同様に、隣接するワード線
選択回路１１に関連するＡＮＤゲート１６への入力に電
気的に接続していることが好ましい。各ワード線選択回
路１１はさらに、好適には、図にトランジスタ２０、２
２で示す、一つまたはそれ以上の別の直列接続トランジ
スタを含むことが好ましい。説明上の都合で、図のトラ
ンジスタ２０、２２は、ＮＭＯＳデバイスとする。ワー
ド線アドレス・ビット・ライン２４は、好適には、トラ
ンジスタ２０の制御電極に電気的に接続していることが
好ましい。同様に、ワード線アドレス・ビット・ライン
２６は、好適には、トランジスタ２２の制御電極に電気
的に接続していることが好ましい。
【００１８】図１には、一方の電極がトランジスタ１８
に直列に接続し、他方の電極がトランジスタ２２に直列
に接続しているトランジスタ２０が示されている。図に
示すように、トランジスタ２２は、基準電圧（すなわ
ち、アースまたはＶｓｓ）に接続している。各ワード線
選択回路１１用の行デコーダ回路１３も、好適には、図
にＰＭＯＳデバイスとして示すトランジスタ２８を含む
ことが好ましい。トランジスタ２８は、好適には、その
制御電極のところで、プレチャージ制御ライン３０に接
続していることが好ましい。その他の二つの電極のとこ
ろで、トランジスタ２８は、好適には、それぞれ、Ｖｃ
ｃおよびトランジスタ１８に直列接続していることが好
ましい。出力ノード３２は、トランジスタ２８および１
８間の接合部に形成される。ワード線選択ライン３４
は、好適には、一つまたはそれ以上の直列接続インバー
タ３６を通して出力ノード３２に接続していることが好
ましい。インバータ３６は、ワード線選択ライン３４上
の電圧をその必要な電圧レベルに至らせるために、電圧
レベルシフティング機能を実行する。
【００１９】各ワード線選択回路１１用の行デコーダ回
路１３も、好適には、図にＮＭＯＳデバイスとして示す
トランジスタ３８を内蔵することが好ましい。トランジ
スタ３８の制御電極は、好適には、インバータ４０を通
して、ＡＮＤゲート１６の出力およびシフト制御ライン
１７に電気的に接続していることが好ましい。その他の
電極のうちの一方は、好適には、トランジスタ１８とト
ランジスタ２０との間の接合部に電気的に接続している
ことが好ましい。一方、その他の電極のうちの他方は、
好適には、隣接するワード線選択回路１１に関連する出
力ノード３２に電気的に接続していることが好ましい。
【００２０】動作中、制御回路１０は、ワード線のアド
レス指定を、メモリ回路の欠陥のあるメモリ素子または
セルを迂回してシフトさせる。プレチャージ段階では、
各ワード線選択ライン３４は、プレチャージ状態を示す
信号を搬送するためにプレチャージされる。図１の制御
回路１０の場合には、各ワード線選択ライン３４は、電
位がＶｓｓにほぼ近い相対的に低い電圧信号を搬送する
ためにプレチャージされる。
【００２１】特定のワード線に関連するメモリ素子が機
能的である場合には、それに関連するアドレスは、デー
タを記憶し、および／または検索するためにそのワード
線にアクセスすることができる。ワード線アドレスをシ
フトする必要がないので、行シフト回路１２が内蔵して
いる入力ライン１５のうちの少なくとも一つは、Ｖｓｓ
電位にほぼ近い相対的に低い電圧信号を搬送する。この
入力ライン１５および他の入力ライン１５に搬送される
信号は、ヒューズ・バンクまたは他の制御回路（図示せ
ず）により設定されることを理解することができるだろ
う。さらに、ヒューズ・バンクを使用するにもかかわら
ず、この電流ワード線冗長スキーム回路１０は、従来技
術のワード線冗長スキーム回路より、実質的に少ないヒ
ューズしか必要としないことも理解することができるだ
ろう。
【００２２】特定のワード線用の入力ライン１５のうち
の少なくとも一つが、相対的に低い電圧信号を搬送する
上記条件下では、そのワード線に対するＡＮＤゲート１
６の入力に電気的に接続している、そのワード線に対す
るＮＡＮＤゲート１４の出力は、相対的に高い電圧レベ
ルに設定される。さしあたって、ＡＮＤゲート１６用の
他の入力も、相対的に高い電圧信号を搬送すると仮定し
た場合、ＡＮＤゲート１６の出力に電気的に接続してい
るシフト制御ライン１７は、Ｖｃｃ電位にほぼ近い相対
的に高い電圧信号を搬送する。その結果、隣接するワー
ド線用の、ワード線選択回路１１の行シフト回路１２に
内蔵されているＡＮＤゲート１６の一つの入力は、相対
的に高い電圧レベルに至る。さらに、トランジスタ１８
が動作可能になり（すなわち、オンになり）、トランジ
スタ３８が動作不能になる（すなわち、オフになる）。
【００２３】この状況の下では、各ワード線に対するワ
ード線アドレス・ビット・ライン２４、２６が、相対的
に高い電圧信号を搬送し、トランジスタ２０、２２をオ
ンにする場合には、特定のワード線に対するワード線選
択ライン３４は、プレチャージされた低い状態から、Ｖ
ｃｃ電位にほぼ近い高い電圧レベルに遷移する。その後
で、ワード線選択ライン３４は、そのワード線から読み
出すために、および／またはそのワード線に書き込むた
めに、そのワード線を選択する目的で使用され、または
上記選択を行うために、他の制御回路（図示せず）に電
気的に接続される。特定のワード線に対するワード線ア
ドレス・ビット・ライン２４、２６は、読出し動作また
は書込み動作のために、そのワード線を選択したい場合
には、相対的に高い電圧信号を搬送することが理解でき
るだろう。さらに、上記信号は、図１に示していない他
の行選択制御回路により供給されることも理解すること
ができるだろう。
【００２４】特定のワード線に関連するメモリ素子に欠
陥がある場合、そうしたい場合には、そのワード線に対
応するアドレスを、次に使用可能なワード線を選択的に
動作できるようにするためにシフトすることができる。
このような状況の下では、欠陥のある素子を含む不良ワ
ード線に関連するすべての入力ライン１５は、Ｖｃｃ電
位にほぼ近い相対的に高い電圧信号を搬送する。これら
入力ライン１５は、その行アドレスに関連するワード線
が、一つまたはそれ以上の欠陥のある素子を含むことを
示す。ここでもまた、この入力ライン１５および他の入
力ライン１５に搬送される信号は、ヒューズ・バンクお
よび他の制御回路（図示せず）により設定される。
【００２５】このような状況下では、欠陥のあるワード
線用の行シフト回路１２が内蔵しているＮＡＮＤゲート
１４の出力は、相対的に低い電圧信号を搬送し、その関
連するシフト制御ライン１７上の信号を相対的に低い電
圧レベルに保持する。各シフト制御ライン１７は、好適
には、次のワード線用の選択回路に関連するＡＮＤゲー
ト１６の入力に電気的に接続していることが好ましいの
で、後続の各シフト制御ライン１７も相対的に低い電圧
レベルに保持される。
【００２６】相対的に低い電圧信号に保持された、その
関連するシフト制御ライン１７を有する上記各ワード線
の場合には、その関連するトランジスタ１８はオフにな
り、一方、その関連するトランジスタ３８はオンにな
る。その結果、欠陥のあるワード線は、もはや選択され
ないで、後続のすべてのワード線は、その先行するワー
ド線に対する行アドレスにより制御され、選択される。
このことは、先行するワード線用の選択回路に関連する
ワード線アドレス・ビット・ライン２４、２６へ、相対
的に高い電圧信号を供給することにより達成される。こ
れにより、今度は、隣接する選択したワード線に対する
ワード線選択ライン３４が、そのプレチャージされた低
い電圧レベルから、読出し動作または書込み動作を同時
に発生させる目的で、対応するワード線にアクセスしな
ければならない高い電圧レベルに遷移する。
【００２７】図２は、全体を参照番号１１０で示す制御
回路の第二の実施形態である。図２の制御回路１１０の
構造および機能は、図１の制御回路１０の構造および機
能とほとんど同じである。各ワード線選択回路について
の、注意すべき相違点は下記の通りである。（１）図２
の場合には、図１のＡＮＤゲート１６の代わりに、ＮＡ
ＮＤゲート１１６が使用されている；（２）上記変更が
行われたために、図２の場合には、図１のインバータ４
０が除去されている；（３）同様に、インバータ１４０
が、ＮＡＮＤゲート１１６の出力とトランジスタ１８の
制御電極との間に直列に挿入されている；（４）好適に
は、追加のシフト制御ライン１１７により、ＮＡＮＤゲ
ート１１６の出力をトランジスタ３８の制御電極に接続
した方が好ましい；（５）レベルシフティング・インバ
ータ３６が除去されているが、好適には、行デコーダ回
路の後続の段（図示せず）に設置できれば好ましい；
（６）追加の予備アドレス・ライン１１５に加えて、追
加のワード線アドレス・ビット・ライン１２４、および
トランジスタ１２０が内蔵されている。しかし、ワード
線アドレス・ビット・ラインおよび予備アドレス・ビッ
ト・ラインの数が、メモリ回路用に使用する特定のアド
レス指定スキーム、および前置デコーダ回路の形の追加
の制御回路が、その用途に使用されているかどうかに依
存することが理解できるだろう。
【００２８】例示としての２つの実施形態を参照しなが
ら、本発明を説明してきたが、この説明は、本発明を制
限するものでないことを理解されたい。それどころか、
下記の特許請求の範囲に記載する、本発明の精神および
範囲から逸脱することなしに、例示としての実施形態を
種々に変更および修正することができる。さらに、当業
者であれば、上記のすべての変更および修正は、下記特
許請求の範囲の一つまたはそれ以上の素子と等しいもの
であることを認めることができ、法律により許可された
最も広い範囲で、上記特許請求の範囲に含まれることを
理解することができるだろう。
【図面の簡単な説明】
【図１】メモリ回路に対して一意のワード線冗長スキー
ムを実行するメモリ回路用の制御回路の第一の実施形態
を説明する回路の概略図である。
【図２】メモリ回路に対して一意のワード線冗長スキー
ムを実行するメモリ回路用の制御回路の第二の実施形態
を説明する回路の概略図である。
【符号の説明】
１０：制御回路 １１：ワード線選択回路 １２：行シフト回路 １３：行デコーダ回路 １４：ＮＡＮＤゲート １５：入力ライン １６：ＡＮＤゲート １７：シフト制御ライン １８：トランジスタ ２０：トランジスタ ２２：トランジスタ ２４：ワード線アドレス・ビット・ライン ２６：ワード線アドレス・ビット・ライン ２８：トランジスタ ３０：プレチャージ制御ライン ３２：出力ノード ３４：ワード線選択ライン ３６：直列接続インバータ ３８：トランジスタ ４０：インバータ １１０：制御回路 １１５：予備アドレス・ライン １１６：ＮＡＮＤゲート １１７：シフト制御ライン １２０：トランジスタ １２４：ワード線アドレス・ビット・ライン １４０：インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル シー パリス アメリカ合衆国 コロラド州 コロラドス プリングス デルトリーレーン 5715 (72)発明者 キム カーバー ハーディー アメリカ合衆国 コロラド州 コロラドス プリングス キットカルソンレーン 9760 Ｆターム(参考） 5B015 HH01 HH03 JJ21 JJ37 KA28 KB44 NN09 5B024 AA07 AA15 BA13 CA07 CA17 5L106 AA01 AA02 CC04 CC13 CC17

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 ワード線行冗長スキーム回路であって、 行シフト回路と、 行シフト制御ラインにより前記行シフト回路に電気的に
    接続している行デコーダ回路とを備え、 前記行シフト回路が、行シフト冗長が必要ない場合に
    は、前記行シフト制御ラインに第一の行シフト制御信号
    レベルを供給するように構成され、 前記行シフト回路が、行シフト冗長が必要な場合には、
    前記行シフト制御ラインに第二の行シフト制御信号レベ
    ルを供給するように構成され、前記第一の行シフト制御
    信号レベル、および前記第二の行シフト制御信号レベル
    が識別特性を有し、さらに、 アドレス選択電子スイッチと第一のワード線選択ライン
    との間に直列に電気的に接続し、前記第一の行シフト制
    御信号レベルに反応する第一の電子スイッチと、 前記アドレス選択電子スイッチと第二のワード線選択ラ
    インとの間に直列に電気的に接続し、前記第二の行シフ
    ト制御信号レベルに反応する第二の電子スイッチとを備
    えることを特徴とするワード線行冗長スキーム回路。
  2. 【請求項２】 請求項１に記載のワード線行冗長スキー
    ム回路において、 前記第一のワード線選択ラインが第一のワード線アドレ
    スと対応し、前記第二のワード線選択ラインが第二のワ
    ード線アドレスに対応し、前記第一のワード線アドレス
    が前記第二のワード線アドレスに隣接することを特徴と
    するワード線行冗長スキーム回路。
  3. 【請求項３】 請求項１に記載のワード線行冗長スキー
    ム回路において、 さらに、前記アドレス選択電子スイッチに直列に電気的
    に接続している追加のアドレス選択電子スイッチを備え
    ることを特徴とするワード線行冗長スキーム回路。
  4. 【請求項４】 請求項１に記載のワード線行冗長スキー
    ム回路において、 前記行シフト回路が、予備行アドレスに対応する制御信
    号に反応することを特徴とするワード線行冗長スキーム
    回路。
  5. 【請求項５】 請求項１に記載のワード線行冗長スキー
    ム回路において、 前記行デコーダ回路が、プレチャージ回路からなること
    を特徴とするワード線行冗長スキーム回路。
  6. 【請求項６】 請求項５に記載のワード線行冗長スキー
    ム回路において、 前記プレチャージ回路が、プレチャージ電子スイッチを
    含むことを特徴とするワード線行冗長スキーム回路。
  7. 【請求項７】 請求項６に記載のワード線行冗長スキー
    ム回路において、 前記プレチャージ電子スイッチが、トランジスタを備え
    ることを特徴とするワード線行冗長スキーム回路。
  8. 【請求項８】 請求項１に記載のワード線行冗長スキー
    ム回路において、 前記行デコーダ回路が、複数のレベルシフティング・イ
    ンバータを備えることを特徴とするワード線行冗長スキ
    ーム回路。
  9. 【請求項９】 請求項１に記載のワード線行冗長スキー
    ム回路において、 前記第一の電子スイッチが、トランジスタを備えること
    を特徴とするワード線行冗長行スキーム回路。
  10. 【請求項１０】 請求項１に記載のワード線行冗長スキ
    ーム回路において、 前記第二の電子スイッチが、トランジスタを備えること
    を特徴とするワード線行冗長スキーム回路。
  11. 【請求項１１】 請求項１に記載のワード線行冗長スキ
    ーム回路において、 前記アドレス選択スイッチが、トランジスタを備えるこ
    とを特徴とするワード線行冗長スキーム回路。
  12. 【請求項１２】 ワード線行冗長スキーム回路であっ
    て、 行シフト回路入力ラインと、行シフト回路制御回路と、
    行シフト制御ラインに対応する行シフト回路出力ライン
    とを有する行シフト回路を備え、 前記行シフト回路入力ラインが、予備のワード線アドレ
    スを示す電気信号を搬送するように適合され、さらに、 前記行シフト制御ラインにより前記行シフト回路に電気
    的に接続している行デコーダ回路を備え、前記行シフト
    回路は、行シフト冗長が必要ない場合には、前記行シフ
    ト制御ラインに、第一の行シフト制御信号レベルを供給
    するように構成され、行シフト冗長が必要な場合には、
    前記行シフト制御ラインに第二の行シフト制御信号レベ
    ルを供給するように構成され、前記第一の行シフト制御
    信号レベルおよび前記第二の行シフト制御信号レベルが
    識別特性を有し、さらに、 前記行シフト制御ラインに電気的に接続している第一の
    トランジスタ制御電極を有し、前記第一の行シフト制御
    信号レベルに反応する第一のトランジスタを備え、前記
    第一のトランジスタがさらに、アドレス選択トランジス
    タと第一のワード線選択ラインとの間に電気的に直列に
    接続し、さらに、 前記行シフト制御ラインに電気的に接続している第二の
    トランジスタ制御電極を有し、前記第二の行シフト制御
    信号レベルに反応する第二のトランジスタを備え、前記
    第二のトランジスタがさらに、前記アドレス選択トラン
    ジスタと第二のワード線選択ラインとの間に電気的に直
    列に接続していることを特徴とするワード線行冗長スキ
    ーム回路。
  13. 【請求項１３】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記第一のワード線選択ラインが、第一のワード線アド
    レスと対応し、前記第二のワード線選択ラインが、第二
    のワード線アドレスに対応し、前記第一のワード線アド
    レスが、前記第二のワード線アドレスに隣接することを
    特徴とするワード線行冗長スキーム回路。
  14. 【請求項１４】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 さらに、前記アドレス選択トランジスタに直列に電気的
    に接続する追加のアドレス選択トランジスタを備えるこ
    とを特徴とするワード線行冗長スキーム回路。
  15. 【請求項１５】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記行デコーダ回路が、プレチャージ回路を含むことを
    特徴とするワード線行冗長スキーム回路。
  16. 【請求項１６】 請求項１５に記載のワード線行冗長ス
    キーム回路において、 前記プレチャージ回路が、プレチャージ・トランジスタ
    を備えることを特徴とするワード線行冗長スキーム回
    路。
  17. 【請求項１７】 請求項１６に記載のワード線行冗長ス
    キーム回路において、 前記プレチャージ電子スイッチが、電界効果トランジス
    タを備えることを特徴とするワード線行冗長スキーム回
    路。
  18. 【請求項１８】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記行デコーダ回路が、複数のレベルシフティング・イ
    ンバータを含むことを特徴とするワード線行冗長スキー
    ム回路。
  19. 【請求項１９】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記第一のトランジスタが、電界効果トランジスタから
    なることを特徴とするワード線行冗長スキーム回路。
  20. 【請求項２０】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記電界効果トランジスタが、ＮＭＯＳデバイスからな
    ることを特徴とするワード線行冗長スキーム回路。
  21. 【請求項２１】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記第二のトランジスタが、電界効果トランジスタから
    なることを特徴とするワード線行冗長スキーム回路。
  22. 【請求項２２】 請求項１２に記載のワード線行冗長ス
    キーム回路において、 前記アドレス選択トランジスタが、電界効果トランジス
    タからなることを特徴とするワード線行冗長スキーム回
    路。
  23. 【請求項２３】 メモリ回路のために、シフト行冗長ス
    キームを実行する方法であって、 （ａ）前記メモリ回路のワード線内に含まれている、欠
    陥のあるメモリ・セルを検出するステップと、 （ｂ）前記欠陥メモリ・セルの検出に反応して、前記欠
    陥メモリ・セルを含む前記ワード線に関連するワード線
    アドレス選択制御回路用の行シフト制御信号を発生させ
    るステップと、 （ｃ）前記行シフト制御信号の発生に基づいて、前記欠
    陥メモリ・セルを含む前記ワード線に関連する制御回路
    を作動させるステップと、 （ｄ）前記ワード線に対する前記ワード線選択信号を、
    隣接するワード線に関連するワード線ドライバ・ライン
    へ、前記ワード線ラインに関連するワード線ラインドラ
    イバと前記隣接するワード線に関連する前記ワード線選
    択ラインとの間に導電性通路を形成することによりシフ
    トするステップとからなることを特徴とする方法。
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