JP2002009151A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、層間絶縁膜として
低誘電率材料膜を用いた半導体装置及びその製造方法に
関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device using a low dielectric constant material film as an interlayer insulating film and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】以下、従来の半導体装置の製造方法につ
いて説明する。絶縁膜上にＡｌ合金配線パターンを形成
し、Ａｌ配線パターン及び絶縁膜の上に層間絶縁膜とな
る低誘電率材料膜を成膜する。この際、下地となるＡｌ
配線パターンの疎密によって低誘電率材料膜の膜厚に差
ができる。具体的には、密なＡｌ配線パターンの領域で
は低誘電率材料膜の膜厚が厚くなり、疎なＡｌ配線パタ
ーンの領域では低誘電率材料膜の膜厚が薄くなる。2. Description of the Related Art A conventional method for manufacturing a semiconductor device will be described below. An Al alloy wiring pattern is formed on the insulating film, and a low dielectric constant material film serving as an interlayer insulating film is formed on the Al wiring pattern and the insulating film. At this time, the underlying Al
The thickness of the low dielectric constant material film varies depending on the density of the wiring pattern. Specifically, the film thickness of the low dielectric constant material film becomes thicker in the region of the dense Al wiring pattern, and becomes thinner in the region of the sparse Al wiring pattern.
【０００３】このような段差を無くすために、低誘電率
材料膜上にシリコン酸化膜などを堆積し、このシリコン
酸化膜などにＣＭＰ（Chemical Mechanical Polishin
g）研磨を施すことにより、シリコン酸化膜の表面が平
坦化され、ウエハの平坦性を確保している。その後は、
シリコン酸化膜などの上に配線を形成する等の通常の半
導体プロセスが施される。ＣＭＰ研磨では加工前に発生
した段差のためにディッシングなどの加工形状不良が発
生する場合がある。なお、ディッシングとは段差などの
加工前の形状がＣＭＰ研磨を施すことにより強調される
ことである。In order to eliminate such a step, a silicon oxide film or the like is deposited on a low dielectric constant material film, and a CMP (Chemical Mechanical Polishing)
g) By polishing, the surface of the silicon oxide film is flattened, and the flatness of the wafer is secured. After that,
A normal semiconductor process such as forming a wiring on a silicon oxide film or the like is performed. In CMP polishing, a processing shape defect such as dishing may occur due to a step generated before processing. The dishing means that a shape before processing such as a step is emphasized by performing CMP polishing.
【０００４】[0004]
【発明が解決しようとする課題】上記従来の半導体装置
において、低誘電率材料膜を層間絶縁膜として用いてい
るのは、配線パターンの配線間容量（寄生容量）を低減
して半導体素子の動作速度の高速化を図るためである。
その点では、低誘電率材料膜上に堆積したシリコン酸化
膜などは半導体素子の動作速度を高速化する妨げとなる
ので、シリコン酸化膜などを堆積せずに、低誘電率材料
膜自体にＣＭＰ研磨を施すことが望ましい。In the above conventional semiconductor device, the low dielectric constant material film is used as the interlayer insulating film because the capacitance between wirings (parasitic capacitance) of the wiring pattern is reduced and the operation of the semiconductor element is reduced. This is to increase the speed.
At that point, the silicon oxide film deposited on the low dielectric constant material film hinders an increase in the operating speed of the semiconductor device. Therefore, without depositing the silicon oxide film, the CMP on the low dielectric constant material film itself is performed. It is desirable to perform polishing.
【０００５】低誘電率材料膜層を配線パターン上に形成
した場合、下地となるＡｌ配線パターンの疎密によって
低誘電率材料膜の膜厚に差が出る。具体的には、密なＡ
ｌ配線パターンの領域では、低誘電率材料膜の膜厚が厚
くなり、疎なＡｌ配線パターンの領域では低誘電率材料
膜の膜厚が薄くなる。When a low dielectric constant material film layer is formed on a wiring pattern, the thickness of the low dielectric constant material film varies depending on the density of the underlying Al wiring pattern. Specifically, the dense A
In the region of the l wiring pattern, the thickness of the low dielectric constant material film becomes large, and in the region of the sparse Al wiring pattern, the thickness of the low dielectric constant material film becomes small.
【０００６】低誘電率材料膜に直接ＣＭＰ研磨を施す場
合、このパターンの疎密によって生じる段差のために従
来と同様にディッシングなどの加工形状不良が発生する
が、膜厚の薄い部分のＣＭＰ研磨速度を膜厚の厚い部分
のＣＭＰ研磨速度に対して相対的に遅くすることによっ
て、この加工形状不良は緩和することが出来る。In the case where the low dielectric constant material film is directly subjected to CMP polishing, a processing shape defect such as dishing occurs as in the prior art due to a step caused by the density of the pattern. Is relatively slow with respect to the CMP polishing rate of the portion having a large film thickness, the processing shape defect can be alleviated.
【０００７】ところで、配線間に生じる配線間容量（寄
生容量）の大小は配線間の距離に依存し、具体的には配
線間距離と配線間容量は反比例の関係にある。すなわ
ち、配線間の距離が十分に離れている場合には発生する
寄生容量は十分に小さく、半導体素子の動作速度に及ぼ
す影響が少ない。[0007] The magnitude of the inter-wiring capacitance (parasitic capacitance) generated between the wirings depends on the distance between the wirings. Specifically, the inter-wiring distance and the inter-wiring capacitance have an inverse relationship. That is, when the distance between the wirings is sufficiently large, the generated parasitic capacitance is sufficiently small, and the influence on the operation speed of the semiconductor element is small.
【０００８】以上のような点に着目し、ＣＭＰ研磨時の
平坦性の向上を図る目的で、配線間距離が十分に大きい
領域、すなわち疎な領域を選択的に改質する。改質され
た領域のＣＭＰ研磨速度は改質を行わなかった領域と比
較して相対的に遅くなり、その結果ＣＭＰ研磨を施した
際の加工形状不良を抑制することが出来、平坦性が向上
する。Focusing on the above points, a region having a sufficiently large distance between wirings, that is, a sparse region is selectively modified for the purpose of improving flatness during CMP polishing. The CMP polishing rate of the modified area is relatively slower than that of the area where the modification was not performed. As a result, it is possible to suppress the processing shape defect when the CMP polishing is performed, and to improve the flatness. I do.
【０００９】一方、改質に伴い低誘電率材料膜の物理的
・化学的な特性が失われ比誘電率が上昇するが、前述の
通りＡｌ配線パターンが疎な領域に発生する寄生容量が
半導体素子の動作速度に及ぼす影響は小さいために、こ
れを許容する。On the other hand, the physical and chemical characteristics of the low dielectric constant material film are lost due to the modification, and the relative dielectric constant is increased. This is allowed because the effect on the operation speed of the element is small.
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、低誘電率材料からなる層
間絶縁膜を直接ＣＭＰ研磨しても寄生容量の増加を抑制
しながら平坦性の向上を図ることができる半導体装置及
びその製造方法を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to suppress the increase in parasitic capacitance even when the interlayer insulating film made of a low dielectric constant material is directly polished by CMP. It is an object of the present invention to provide a semiconductor device capable of improving the performance and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁膜上に配線パターンを形成する工程
と、この配線パターン上に低誘電率材料膜を形成する工
程と、上記配線パターンのうち隣接する２つの配線パタ
ーンの間隔が２μｍ以下である密パターン領域以外の領
域上の低誘電率材料膜を表面改質する工程と、低誘電率
材料膜をＣＭＰ研磨することにより、低誘電率材料膜を
平坦化する工程と、を具備し、上記表面改質は、表面改
質されていない低誘電率材料膜に比べて研磨速度が遅く
なるように低誘電率材料膜を改質するものであることを
特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a wiring pattern on an insulating film; forming a low dielectric constant material film on the wiring pattern; The step of modifying the surface of the low dielectric constant material film on a region other than the dense pattern region where the distance between two adjacent wiring patterns in the pattern is 2 μm or less, and the low dielectric constant material film are polished by CMP Flattening the dielectric constant material film, wherein the surface modification modifies the low dielectric constant material film so that the polishing rate is lower than that of the low dielectric constant material film whose surface has not been modified. It is characterized by that.
【００１２】上記半導体装置の製造方法によれば、配線
パターンのうち密パターン領域以外の領域上の低誘電率
材料膜を表面改質することにより、その部分のＣＭＰ研
磨速度を表面改質されていない部分の研磨速度より遅く
する。これにより、低誘電率材料膜をＣＭＰ研磨した
際、低誘電率材料膜表面の段差が強調されるといったデ
ィッシングなどの加工形状不良の発生を抑制することが
できる。従って、低誘電率材料からなる層間絶縁膜を直
接ＣＭＰ研磨した場合の平坦性の悪化を抑制できる。According to the method of manufacturing a semiconductor device, the surface of the low-dielectric-constant material film on a region other than the dense pattern region in the wiring pattern is surface-modified, so that the CMP polishing rate of that portion is surface-modified. Make the polishing speed slower than the polishing rate of the missing part. Thus, when the low dielectric constant material film is subjected to the CMP polishing, it is possible to suppress the occurrence of a processing shape defect such as dishing in which a step on the surface of the low dielectric constant material film is emphasized. Therefore, it is possible to suppress deterioration in flatness when the interlayer insulating film made of a low dielectric constant material is directly polished by CMP.
【００１３】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜に波長が３６５ｎｍ以
下の紫外線を照射することにより行うものであることも
可能である。In the method of manufacturing a semiconductor device according to the present invention, the step of modifying the surface may include irradiating a low dielectric constant material film on an area other than the dense pattern area with ultraviolet light having a wavelength of 365 nm or less. It is also possible to do.
【００１４】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜にプラズマ処理を施す
ことにより行うものであることも可能である。In the method of manufacturing a semiconductor device according to the present invention, the step of modifying the surface is performed by performing a plasma treatment on a low dielectric constant material film on a region other than the dense pattern region. Is also possible.
【００１５】本発明に係る半導体装置の製造方法は、絶
縁膜上に配線パターンを形成する工程と、この配線パタ
ーン上に低誘電率材料膜を形成する工程と、上記配線パ
ターンが形成された領域以外の領域上の低誘電率材料膜
を表面改質する工程と、低誘電率材料膜をＣＭＰ研磨す
ることにより、低誘電率材料膜を平坦化する工程と、を
具備し、上記表面改質は、表面改質されていない低誘電
率材料膜に比べて研磨速度が遅くなるように低誘電率材
料膜を改質するものであることを特徴とする。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a wiring pattern on an insulating film, a step of forming a low dielectric constant material film on the wiring pattern, and a region where the wiring pattern is formed A step of surface-modifying the low-dielectric-constant material film on a region other than the region, and a step of flattening the low-dielectric-constant material film by CMP-polishing the low-dielectric-constant material film. Is characterized in that the low-dielectric-constant material film is modified so that the polishing rate is lower than that of the low-dielectric-constant material film whose surface has not been modified.
【００１６】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜に波長
が３６５ｎｍ以下の紫外線を照射することにより行うも
のであることも可能である。Further, in the method of manufacturing a semiconductor device according to the present invention, the step of modifying the surface includes applying ultraviolet light having a wavelength of 365 nm or less to the low dielectric constant material film on a region other than the region where the wiring pattern is formed. Irradiation can also be performed.
【００１７】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜にプラ
ズマ処理を施すことにより行うものであることも可能で
ある。In the method of manufacturing a semiconductor device according to the present invention, the step of modifying the surface is performed by subjecting a low dielectric constant material film on a region other than the region where the wiring pattern is formed to plasma treatment. It is also possible that
【００１８】また、本発明に係る半導体装置の製造方法
において、上記低誘電率材料膜は、比誘電率が３．２以
下の膜であることが好ましい。In the method of manufacturing a semiconductor device according to the present invention, the low dielectric constant material film is preferably a film having a relative dielectric constant of 3.2 or less.
【００１９】本発明に係る半導体装置は、絶縁膜上に形
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンのうち隣接する２つの配線パター
ンの間隔が２μｍ以下である密パターン領域以外の領域
上の低誘電率材料膜は、密パターン領域上の低誘電率材
料膜に比べて研磨速度が遅くなるように表面改質されて
いることを特徴とする。A semiconductor device according to the present invention comprises a lower wiring pattern formed on an insulating film, a low dielectric constant material film formed on the wiring pattern and flattened, and a low dielectric constant material film formed on the low dielectric constant material film. And a formed upper layer wiring pattern,
The polishing rate of the low dielectric constant material film on the region other than the dense pattern region where the distance between two adjacent wiring patterns in the lower wiring pattern is 2 μm or less is lower than that of the low dielectric constant material film on the dense pattern region. It is characterized in that the surface is modified so as to be slow.
【００２０】本発明に係る半導体装置は、絶縁膜上に形
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンが形成された領域以外の領域上の
低誘電率材料膜は、下層配線パターンが形成された領域
上の低誘電率材料膜に比べて研磨速度が遅くなるように
表面改質されていることを特徴とする。A semiconductor device according to the present invention comprises a lower wiring pattern formed on an insulating film, a low dielectric constant material film formed on the wiring pattern and flattened, and a low dielectric constant material film formed on the low dielectric constant material film. And a formed upper layer wiring pattern,
The surface of the low dielectric constant material film on the region other than the region where the lower wiring pattern is formed is surface-modified such that the polishing rate is lower than that of the low dielectric constant material film on the region where the lower wiring pattern is formed. It is characterized by having.
【００２１】また、本発明に係る半導体装置において、
上記低誘電率材料膜は、比誘電率が３．２以下の膜であ
ることが好ましい。Further, in the semiconductor device according to the present invention,
The low dielectric constant material film is preferably a film having a relative dielectric constant of 3.2 or less.
【００２２】[0022]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）〜（ｃ）は、本
発明の第１の実施の形態による半導体装置の製造方法を
示す断面図である。Embodiments of the present invention will be described below with reference to the drawings. 1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【００２３】まず、図１（ａ）に示すように、シリコン
基板（図示せず）の上方に絶縁膜１を形成し、この絶縁
膜１上にＡｌ合金膜をスパッタ法により堆積する。次
に、このＡｌ合金膜をパターニングすることにより、絶
縁膜１上にはＡｌ合金配線２が形成される。Ａｌ合金配
線２のパターンは、場所によって疎のパターン領域と密
のパターン領域がある。密パターン領域とは、隣接する
２つの配線パターンの間隔が２μｍ以下であるパターン
領域をいう。疎パターン領域とは、密パターン領域以外
のパターン領域をいう。First, as shown in FIG. 1A, an insulating film 1 is formed above a silicon substrate (not shown), and an Al alloy film is deposited on the insulating film 1 by a sputtering method. Next, by patterning the Al alloy film, an Al alloy wiring 2 is formed on the insulating film 1. The pattern of the Al alloy wiring 2 has a sparse pattern area and a dense pattern area depending on the location. The dense pattern region refers to a pattern region in which the distance between two adjacent wiring patterns is 2 μm or less. The sparse pattern area refers to a pattern area other than the dense pattern area.
【００２４】この後、Ａｌ合金配線２及び絶縁膜１の上
に低誘電率材料膜３を成膜する。低誘電率材料膜３と
は、比誘電率が３．２以下の膜をいい、例えば、シリコ
ン酸化膜中に多くのＳｉ−Ｈ結合を持つことを特徴とす
る絶縁材料、シリコン酸化膜中に多くのＳｉ−ＣＨ3結
合を持つことを特徴とする絶縁材料、有機ポリマー等が
挙げられる。Thereafter, a low dielectric constant material film 3 is formed on the Al alloy wiring 2 and the insulating film 1. The low-dielectric-constant material film 3 refers to a film having a relative dielectric constant of 3.2 or less, for example, an insulating material characterized by having many Si-H bonds in a silicon oxide film. Examples of the material include an insulating material and an organic polymer having many Si—CH 3 bonds.
【００２５】次に、図１（ｂ）に示すように、紫外線を
遮光するパターン５ａを備えたマスク５を準備し、この
マスク５をマスクとして低誘電率材料膜３に波長が３６
５ｎｍ以下の紫外線６を照射する。ここで、マスク５の
遮光パターン５ａは、Ａｌ合金配線２において密パター
ン領域を遮光するように構成されている。このように紫
外線を照射することにより、照射された部分である低誘
電率材料膜３の表面の浅い領域に熱処理が施され、図１
（ｂ）に示す部分３ａの表面が改質される。この表面改
質とは、表面改質されていない低誘電率材料膜に比べて
後述するＣＭＰの研磨速度が遅くなるように低誘電率材
料膜を改質することである。Next, as shown in FIG. 1B, a mask 5 having a pattern 5a for shielding ultraviolet rays is prepared, and a wavelength of 36 is applied to the low dielectric constant material film 3 using the mask 5 as a mask.
Irradiate ultraviolet rays 6 of 5 nm or less. Here, the light shielding pattern 5a of the mask 5 is configured to shield the dense pattern area in the Al alloy wiring 2 from light. By irradiating the ultraviolet rays in this manner, a heat treatment is performed on a shallow region of the surface of the low dielectric constant material film 3 which is the irradiated portion, and FIG.
The surface of the portion 3a shown in FIG. The surface modification is to modify the low dielectric constant material film so that the polishing rate of the later-described CMP becomes lower than that of the low dielectric constant material film that is not surface modified.
【００２６】この後、図１（ｃ）に示すように、低誘電
率材料膜３の表面をＣＭＰ研磨することにより、低誘電
率材料膜３の表面が平坦化される。次に、低誘電率材料
膜３上に配線（図示せず）を形成する。Thereafter, as shown in FIG. 1C, the surface of the low dielectric constant material film 3 is flattened by CMP polishing the surface of the low dielectric constant material film 3. Next, a wiring (not shown) is formed on the low dielectric constant material film 3.
【００２７】上記第１の実施の形態によれば、Ａｌ合金
配線２における密パターン領域以外の領域上の低誘電率
材料膜３を表面改質することにより、その部分のＣＭＰ
研磨速度を表面改質されていない部分の研磨速度より遅
くすることができる。このため、低誘電率材料膜３をＣ
ＭＰ研磨した際、Ａｌ合金配線２のパターンが疎のパタ
ーン領域であっても、低誘電率材料膜表面の段差が強調
されるといったディッシングなどの加工形状不良の発生
を抑制することができる。従って、低誘電率材料膜の平
坦性を向上させることができる。According to the first embodiment, the surface of the low dielectric constant material film 3 on the area other than the dense pattern area in the Al alloy wiring 2 is modified, so that the
The polishing rate can be made lower than the polishing rate of the portion whose surface is not modified. For this reason, the low dielectric constant material film 3 is
When the MP polishing is performed, even if the pattern of the Al alloy wiring 2 is a sparse pattern region, it is possible to suppress the occurrence of a processing shape defect such as dishing in which a step on the surface of the low dielectric constant material film is enhanced. Therefore, the flatness of the low dielectric constant material film can be improved.
【００２８】また、低誘電率材料膜３を表面改質する
と、その部分の比誘電率は一般的に上昇する。しかし、
層間絶縁膜として低誘電率材料膜を用いる目的は、配線
間の寄生容量を低減することであるため、配線密度が疎
な領域では必ずしも比誘電率を下げる必要がない。従っ
て、上述したように低誘電率材料膜の表面改質を行って
も、寄生容量の低減に対しては問題がない。When the surface of the low dielectric constant material film 3 is modified, the relative dielectric constant of that portion generally increases. But,
Since the purpose of using a low dielectric constant material film as an interlayer insulating film is to reduce the parasitic capacitance between wirings, it is not always necessary to lower the relative dielectric constant in a region where the wiring density is low. Therefore, even if the surface modification of the low dielectric constant material film is performed as described above, there is no problem in reducing the parasitic capacitance.
【００２９】また、本実施の形態では、従来の半導体装
置のように低誘電率材料膜上にシリコン酸化膜などを形
成した層間絶縁膜ではなく、低誘電率材料膜のみからな
る層間絶縁膜を用いている。したがって、低誘電率材料
膜のみを層間絶縁膜として用いることにより、配線パタ
ーンの配線間容量（寄生容量）を従来のそれより低減す
ることができ、その結果、半導体素子の動作速度をより
高速化することができる。In this embodiment, an interlayer insulating film made of only a low dielectric constant material film is used instead of an interlayer insulating film in which a silicon oxide film or the like is formed on a low dielectric constant material film as in a conventional semiconductor device. Used. Therefore, by using only the low dielectric constant material film as the interlayer insulating film, the inter-wiring capacitance (parasitic capacitance) of the wiring pattern can be reduced as compared with the conventional one, and as a result, the operation speed of the semiconductor element is further increased can do.
【００３０】図２（ａ）〜（ｄ）は、本発明の第２の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。FIGS. 2A to 2D are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. The same parts as those in FIG. Only the parts will be described.
【００３１】図２（ａ）に示すように、低誘電率材料膜
３の上にレジスト膜１１を塗布する。次に、図２（ｂ）
に示すように、露光光１２を遮光するパターン１５ａを
備えたマスク１５を準備し、このマスク１５をマスクと
してレジスト膜１１を露光する。ここで、マスク１５の
遮光パターン１５ａは、第１の実施の形態による遮光パ
ターン５ａと同様のパターンである。As shown in FIG. 2A, a resist film 11 is applied on the low dielectric constant material film 3. Next, FIG.
As shown in (1), a mask 15 having a pattern 15a for shielding the exposure light 12 is prepared, and the resist film 11 is exposed using the mask 15 as a mask. Here, the light shielding pattern 15a of the mask 15 is the same pattern as the light shielding pattern 5a according to the first embodiment.
【００３２】この後、図１（ｃ）に示すように、レジス
ト膜１１を現像することにより、低誘電率材料膜３上に
は表面改質を施す部分の開口部を有するレジストパター
ン１１ａが形成される。次に、このレジストパターン１
１ａをマスクとして酸素プラズマ又はアンモニアプラズ
マなどのプラズマ処理１６を施す。これにより、低誘電
率材料膜３の表面の浅い領域が表面改質される。この表
面改質とは、表面改質されていない低誘電率材料膜に比
べて後述するＣＭＰの研磨速度が遅くなるように低誘電
率材料膜を改質することである。Thereafter, as shown in FIG. 1C, the resist film 11 is developed to form a resist pattern 11a having an opening at a portion to be surface-modified on the low dielectric constant material film 3. Is done. Next, this resist pattern 1
Plasma treatment 16 such as oxygen plasma or ammonia plasma is performed using 1a as a mask. Thereby, the shallow region of the surface of the low dielectric constant material film 3 is surface-modified. The surface modification is to modify the low dielectric constant material film so that the polishing rate of the later-described CMP becomes lower than that of the low dielectric constant material film that is not surface modified.
【００３３】この後、レジストパターン１１ａを剥離し
た後、図２（ｄ）に示すように、低誘電率材料膜３の表
面をＣＭＰ研磨することにより、低誘電率材料膜３の表
面が平坦化される。Thereafter, after the resist pattern 11a is peeled off, the surface of the low dielectric constant material film 3 is planarized by CMP polishing the surface of the low dielectric constant material film 3 as shown in FIG. Is done.
【００３４】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
低誘電率材料膜３をＣＭＰ研磨した際、低誘電率材料膜
表面の段差が強調されるといったディッシングなどの加
工形状不良の発生を抑制することができる。In the second embodiment, the same effects as those in the first embodiment can be obtained. That is,
When the low-dielectric-constant material film 3 is polished by CMP, it is possible to suppress occurrence of a processing shape defect such as dishing in which a step on the surface of the low-dielectric-constant material film is emphasized.
【００３５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。The present invention is not limited to the above embodiment, but can be implemented with various modifications.
【００３６】また、上記第１及び第２の実施の形態で
は、Ａｌ合金配線２における密パターン領域以外の領域
上の低誘電率材料膜３の表面を改質しているが、Ａｌ合
金配線２が形成されたパターン領域以外の領域上の低誘
電率材料膜の表面を改質することも可能である。In the first and second embodiments, the surface of the low dielectric constant material film 3 on the area other than the dense pattern area in the Al alloy wiring 2 is modified. It is also possible to modify the surface of the low dielectric constant material film on a region other than the pattern region in which is formed.
【００３７】[0037]
【発明の効果】以上説明したように本発明によれば、配
線パターンのうち密パターン領域以外の領域上の低誘電
率材料膜を表面改質する。したがって、寄生容量を低減
するという低誘電率材料膜の導入効果を失わずに、低誘
電率材料からなる層間絶縁膜を直接ＣＭＰ研磨する場合
の平坦性の悪化を抑制できる半導体装置及びその製造方
法を提供することができる。As described above, according to the present invention, the surface of a low dielectric constant material film on a region other than a dense pattern region in a wiring pattern is modified. Therefore, without losing the effect of introducing the low dielectric constant material film to reduce the parasitic capacitance, a semiconductor device and a method for manufacturing the same can suppress deterioration in flatness when directly polishing an interlayer insulating film made of a low dielectric constant material by CMP. Can be provided.
【図１】（ａ）〜（ｃ）は、本発明の第１の実施の形態
による半導体装置の製造方法を示す断面図である。FIGS. 1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ）〜（ｄ）は、本発明の第２の実施の形態
による半導体装置の製造方法を示す断面図である。FIGS. 2A to 2D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
１ 絶縁膜 ２ Ａｌ合金配線 ３ 低誘電率材料膜 ３ａ 表面改質部分 ５，１５ マスク ５ａ，１５ａ 遮光パターン ６ 紫外線 １１ レジスト膜 １１ａ レジストパターン １２ 露光光 １６ プラズマ処理 DESCRIPTION OF SYMBOLS 1 Insulating film 2 Al alloy wiring 3 Low dielectric constant material film 3a Surface modification part 5,15 Mask 5a, 15a Light shielding pattern 6 Ultraviolet 11 Resist film 11a Resist pattern 12 Exposure light 16 Plasma treatment
Claims (10)
と、 この配線パターン上に低誘電率材料膜を形成する工程
と、 上記配線パターンのうち隣接する２つの配線パターンの
間隔が２μｍ以下である密パターン領域以外の領域上の
低誘電率材料膜を表面改質する工程と、 低誘電率材料膜をＣＭＰ研磨することにより、低誘電率
材料膜を平坦化する工程と、 を具備し、 上記表面改質は、表面改質されていない低誘電率材料膜
に比べて研磨速度が遅くなるように低誘電率材料膜を改
質するものであることを特徴とする半導体装置の製造方
法。A step of forming a wiring pattern on the insulating film; a step of forming a low-dielectric-constant material film on the wiring pattern; A step of surface-modifying the low dielectric constant material film on a region other than a certain dense pattern region, and a step of flattening the low dielectric constant material film by CMP polishing the low dielectric constant material film, The method of manufacturing a semiconductor device, wherein the surface modification is to modify the low-dielectric-constant material film so that the polishing rate is lower than that of a low-dielectric-constant material film that is not surface-modified.
ン領域以外の領域上の低誘電率材料膜に波長が３６５ｎ
ｍ以下の紫外線を照射することにより行うものであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the step of modifying the surface includes the step of applying a wavelength of 365 nm to the low dielectric constant material film on an area other than the dense pattern area.
2. The method according to claim 1, wherein the method is performed by irradiating ultraviolet rays of m or less.
ン領域以外の領域上の低誘電率材料膜にプラズマ処理を
施すことにより行うものであることを特徴とする請求項
１記載の半導体装置の製造方法。3. The semiconductor device according to claim 1, wherein the step of modifying the surface is performed by subjecting a low dielectric constant material film on a region other than the dense pattern region to a plasma treatment. Manufacturing method.
と、 この配線パターン上に低誘電率材料膜を形成する工程
と、 上記配線パターンが形成された領域以外の領域上の低誘
電率材料膜を表面改質する工程と、 低誘電率材料膜をＣＭＰ研磨することにより、低誘電率
材料膜を平坦化する工程と、 を具備し、 上記表面改質は、表面改質されていない低誘電率材料膜
に比べて研磨速度が遅くなるように低誘電率材料膜を改
質するものであることを特徴とする半導体装置の製造方
法。4. A step of forming a wiring pattern on an insulating film, a step of forming a low dielectric constant material film on the wiring pattern, and a step of forming a low dielectric constant material on a region other than the region where the wiring pattern is formed. A step of surface-modifying the film, and a step of flattening the low-dielectric-constant material film by subjecting the low-dielectric-constant material film to CMP polishing. A method for manufacturing a semiconductor device, comprising modifying a low-dielectric-constant material film so that the polishing rate is lower than that of the dielectric-constant material film.
ーンが形成された領域以外の領域上の低誘電率材料膜に
波長が３６５ｎｍ以下の紫外線を照射することにより行
うものであることを特徴とする請求項４記載の半導体装
置の製造方法。5. The method according to claim 1, wherein the step of modifying the surface is performed by irradiating the low dielectric constant material film on an area other than the area where the wiring pattern is formed with ultraviolet light having a wavelength of 365 nm or less. 5. The method for manufacturing a semiconductor device according to claim 4, wherein
ーンが形成された領域以外の領域上の低誘電率材料膜に
プラズマ処理を施すことにより行うものであることを特
徴とする請求項４記載の半導体装置の製造方法。6. The method according to claim 4, wherein the step of modifying the surface is performed by subjecting the low dielectric constant material film on a region other than the region where the wiring pattern is formed to plasma treatment. The manufacturing method of the semiconductor device described in the above.
２以下の膜であることを特徴とする請求項１〜６のうち
いずれか１項記載の半導体装置の製造方法。7. The low dielectric constant material film has a relative dielectric constant of 3.
7. The method for manufacturing a semiconductor device according to claim 1, wherein the number of films is two or less.
と、 この配線パターン上に形成され、平坦化された低誘電率
材料膜と、 この低誘電率材料膜上に形成された上層配線パターン
と、 を具備し、 上記下層配線パターンのうち隣接する２つの配線パター
ンの間隔が２μｍ以下である密パターン領域以外の領域
上の低誘電率材料膜は、密パターン領域上の低誘電率材
料膜に比べて研磨速度が遅くなるように表面改質されて
いることを特徴とする半導体装置。8. A lower wiring pattern formed on the insulating film, a low dielectric constant material film formed on the wiring pattern and flattened, and an upper wiring pattern formed on the low dielectric material film And a low dielectric constant material film on a region other than the dense pattern region in which an interval between two adjacent wiring patterns of the lower wiring pattern is 2 μm or less is a low dielectric constant material film on the dense pattern region. A semiconductor device characterized in that the surface is modified so that the polishing rate is lower than that of the semiconductor device.
と、 この配線パターン上に形成され、平坦化された低誘電率
材料膜と、 この低誘電率材料膜上に形成された上層配線パターン
と、 を具備し、 上記下層配線パターンが形成された領域以外の領域上の
低誘電率材料膜は、下層配線パターンが形成された領域
上の低誘電率材料膜に比べて研磨速度が遅くなるように
表面改質されていることを特徴とする半導体装置。9. A lower wiring pattern formed on an insulating film, a low dielectric constant material film formed on the wiring pattern and flattened, and an upper wiring pattern formed on the low dielectric constant material film And the polishing rate of the low dielectric constant material film on the region other than the region where the lower wiring pattern is formed is lower than that of the low dielectric constant material film on the region where the lower wiring pattern is formed. A semiconductor device characterized in that the surface is modified as described above.
３．２以下の膜であることを特徴とする請求項８又は９
記載の半導体装置。10. The low dielectric constant material film is a film having a relative dielectric constant of 3.2 or less.
13. The semiconductor device according to claim 1.
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