KR100468688B1 - Manufacturing method of inter dielectric layer by using spin on glass layer for semiconductor device - Google Patents
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Abstract
스핀 온 글래스(Spin On Glass;SOG)층을 이용한 층간 절연층 형성 방법을 개시한다. 본 발명은, 제1절연층 상에 도전 패턴을 형성한다. 이후에, 제1절연층 상에 도전 패턴을 뒤덮는 제2SOG층을 형성한다. 이후에, 제2SOG층을 전자 빔(electron beam)으로 큐어링(curing)한다. 이어서, 큐어링된 제2SOG층 상에 제1SOG층을 형성한다. 다음에, 제1SOG층을 전자 빔으로 큐어링한다. 또는 큐어링된 제2SOG층 상에 제3절연층을 형성한다. 이후에, 큐어링된 제2SOG층 및 제1SOG층 또는 제2SOG층 및 제3절연층을 평탄화한다. 이때, 평탄화하는 단계는, 화학적 기계적 연마 방법으로 큐어링된 제2SOG층 및 제1SOG층 또는 제2SOG층 및 제3절연층을 연마하여 수행된다. 또한, 평탄화하는 단계 이후에 평탄화된 제1SOG층 및 제2SOG층 또는 제3절연층 및 제2SOG층 상에 제2절연층을 더 형성한다. A method of forming an interlayer insulating layer using a spin on glass (SOG) layer is disclosed. The present invention forms a conductive pattern on the first insulating layer. Thereafter, a second SOG layer covering the conductive pattern is formed on the first insulating layer. Thereafter, the second SOG layer is cured with an electron beam. Subsequently, a first SOG layer is formed on the cured second SOG layer. Next, the first SOG layer is cured with an electron beam. Alternatively, a third insulating layer is formed on the cured second SOG layer. Thereafter, the cured second SOG layer and the first SOG layer or the second SOG layer and the third insulating layer are planarized. In this case, the planarization may be performed by polishing the second SOG layer and the first SOG layer or the second SOG layer and the third insulating layer which are cured by a chemical mechanical polishing method. Further, after the planarizing step, a second insulating layer is further formed on the planarized first SOG layer and the second SOG layer or the third insulating layer and the second SOG layer.
Description
본 발명은 반도체 장치의 층간 절연층 형성 방법에 관한 것으로, 특히 스핀 온 글래스(Spin On Glass;이하 "SOG"라 한다)층을 이용하는 층간 절연층 형성 방법에 관한 것이다.The present invention relates to a method for forming an interlayer insulating layer of a semiconductor device, and more particularly, to a method for forming an interlayer insulating layer using a spin on glass (hereinafter referred to as "SOG") layer.
반도체 장치가 고집적화됨에 따라, 배선에 있어서 다층의 금속 배선 구조가 요구되고 있다. 이러한 다층의 금속 배선 구조에 의한 단차의 증가에 따라 글로벌(global) 평탄화가 요구되며, 이러한 글로벌 평탄화의 방법으로 화학적 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다) 방법의 이용이 요구되고 있다. 이에 따라 상기 CMP 방법을 적용하기가 용이한 층간 절연층 형성 방법이 요구되고 있다. 또한, 상기 반도체 장치의 고집적화에 따라 금속 배선간의 간격이 좁아지고 있다. 이러한 좁은 간격을 효과적으로 채울 수 있는 층간 절연층 형성 방법이 요구되고 있다. 더하여, 반도체 장치의 동작 속도의 증대가 요구됨에 따라 다층 금속 배선의 사이에서 발생되는 기생 커패시턴스(capacitance)를 발생을 억제하거나, 그 크기를 감소시킬 수 있는 층간 절연층이 요구되고 있다. As semiconductor devices have been highly integrated, there has been a demand for multilayer metal wiring structures in wiring. As the level difference increases due to the multilayer metal wiring structure, global planarization is required, and the use of chemical mechanical polishing (hereinafter referred to as "CMP") is required as a method of global planarization. . Accordingly, there is a need for a method for forming an interlayer insulating layer that is easy to apply the CMP method. In addition, as the integration of the semiconductor device is increased, the distance between metal wirings is narrowing. There is a need for a method for forming an interlayer insulating layer that can effectively fill such a narrow gap. In addition, as the operation speed of the semiconductor device is required to increase, an interlayer insulating layer capable of suppressing or reducing the size of parasitic capacitance generated between the multilayer metal wirings is required.
상기한 바와 같은 요구를 충족시키는 층간 절연층 형성 방법으로 SOG(Spin On Glass)층을 이용하는 층간 절연층 형성 방법이 제안되고 있다. 이러한 SOG층들 중에는 저유전 특성을 나타내는 저유전 무기 SOG층 및 유기 SOG층은, 금속 배선간에서 발생하는 기생 커패시턴스의 감소를 구현할 수 있다. 또한, 상기 SOG층은, 스핀 코팅(spin coating) 방법에 의해서 형성되므로, 좁은 금속 배선간을 채우는 갭-필링(gap-filling) 능력이 뛰어나다. 따라서, 좁은 금속 배선간을 용이하게 채울 수 있는 장점이 있다. 그러나, 상기 SOG층은, 건식 식각 또는 습식 식각 공정의 적용 시, 식각율이 매우 높은 특성을 가진다. 따라서, 식각 공정 시, 식각 공정의 조절이 어려운 단점이 있다. 또한, SOG층의 특성상 그 재질 자체가 견고하지 못하다. 따라서, CMP 방법을 적용할 경우에는, 상기 SOG층에 미세한 흠(micro-scratch)과 같은 결함이 발생할 수 있다. 더하여, CMP 방법을 적용한 이후 세정할 때, 습식 화학물, 즉, 세정액에 의한 침해를 심하게 받아, 상기 SOG층이 식각되는 결함이 발생할 수 있다. 더하여, 비아 콘택(via contact) 형성 시 상기 SOG층이 휘는 바우잉(bowing)이 발생할 수 있다. An interlayer insulating layer forming method using a spin on glass (SOG) layer has been proposed as an interlayer insulating layer forming method that satisfies the above requirements. Among these SOG layers, the low dielectric inorganic SOG layer and the organic SOG layer, which exhibit low dielectric properties, can implement a reduction in parasitic capacitance occurring between metal wirings. In addition, since the SOG layer is formed by a spin coating method, the SOG layer is excellent in gap-filling ability to fill a narrow metal interconnect. Therefore, there is an advantage that can easily fill the narrow metal wiring. However, the SOG layer has a very high etching rate when the dry etching process or the wet etching process is applied. Therefore, in the etching process, it is difficult to control the etching process. In addition, the material itself is not robust due to the characteristics of the SOG layer. Therefore, when the CMP method is applied, defects such as micro-scratch may occur in the SOG layer. In addition, when the cleaning is performed after applying the CMP method, a defect in which the SOG layer is etched may be caused by severe chemicals, that is, being severely invaded by the cleaning liquid. In addition, bowing of the SOG layer may occur when via contact is formed.
본 발명이 이루고자 하는 기술적 과제는, 상기한 문제점의 발생을 방지하며, CMP 방법을 이용한 평탄화를 구현할 수 있는, SOG층을 이용하는 반도체 장치의 층간 절연층을 형성하는 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming an interlayer insulating layer of a semiconductor device using an SOG layer, which prevents the above-mentioned problem from occurring and realizes planarization using a CMP method.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 제1절연층 상에 도전 패턴을 형성한다. 이후에, 상기 제1절연층 상에 도전 패턴을 뒤덮는 제1SOG층을 형성한다. 이때, 상기 제1SOG층을 형성하는 단계 이전에, 상기 도전 패턴을 뒤덮는 제2SOG층을 더 형성하고, 상기 제2SOG층을 전자 빔으로 큐어링하는 단계를 더 수행한다. 더하여, 상기 제1SOG층 및 제2SOG층은 유기 SOG층 또는 무기 SOG층으로 형성된다. 다음에, 상기 제1SOG층을 전자 빔으로 큐어링한다. 이후에, 상기 큐어링된 제1SOG층을 평탄화한다. 이때, 상기 큐어링된 제1SOG층의 하부의 큐어링된 제2SOG층 또한 평탄화된다. 더하여, 상기 평탄화하는 단계는 화학적 기계적 연마 방법으로 상기 큐어링된 제1SOG층 또는 큐어링된 제1SOG층 및 큐어링된 제2SOG층을 연마하여 수행된다. 또한, 상기 평탄화하는 단계 이후에 상기 평탄화된 제1SOG층 상에 제2절연층을 더 형성하는 단계를 더 수행한다. 이때, 상기 제2절연층은 실리콘 옥사이드층, 실리콘 옥시나이트라이드층, 실리콘 나이트라이드층 및 그 조합층으로 형성된다.In order to achieve the above technical problem, the present invention forms a conductive pattern on the first insulating layer. Thereafter, a first SOG layer covering the conductive pattern is formed on the first insulating layer. In this case, before the forming of the first SOG layer, a second SOG layer covering the conductive pattern is further formed, and the second SOG layer is further cured with an electron beam. In addition, the first SOG layer and the second SOG layer are formed of an organic SOG layer or an inorganic SOG layer. Next, the first SOG layer is cured with an electron beam. Thereafter, the cured first SOG layer is planarized. At this time, the cured second SOG layer below the cured first SOG layer is also planarized. In addition, the planarization step is performed by polishing the cured first SOG layer or the cured first SOG layer and the cured second SOG layer by a chemical mechanical polishing method. Further, after the planarizing, the method may further include forming a second insulating layer on the planarized first SOG layer. In this case, the second insulating layer is formed of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a combination thereof.
또한, 상기한 기술적 과제를 달성하기 위하여 본 발명은 제1절연층 상에 도전 패턴을 형성한다. 이어서, 상기 제1절연층 상에 도전 패턴을 뒤덮는 제2SOG층을 형성한다. 이때, 상기 제2SOG층은 유기 SOG층 또는 무기 SOG층으로 형성된다. 다음에, 상기 제2SOG층을 전자 빔으로 큐어링한다. 이후에, 상기 제2SOG층 상에 제3절연층을 형성한다. 연이어, 상기 제3절연층 및 상기 큐어링된 제2SOG층을 평탄화한다. 이때, 상기 제3절연층 및 상기 제2SOG층을 평탄화하는 단계는 화학적 기계적 연마 방법으로 상기 제3절연층 및 제2SOG층을 연마하여 수행된다. 또한, 상기 제3절연층은 실리콘 옥사이드층, 실리콘 옥시나이트라이드층, 실리콘 나이트라이드층 및 그 조합층으로 형성된다. 더하여, 상기 제3절연층을 평탄화하는 단계 이후에, 상기 평탄화된 제3절연층 및 제2SOG층 상에 제2절연층을 더 형성한다. 또한, 상기 제2절연층은 실리콘 옥사이드층, 실리콘 옥시나이트라이드층, 실리콘 나이트라이드층 및 그 조합층으로 형성된다.In addition, in order to achieve the above technical problem, the present invention forms a conductive pattern on the first insulating layer. Subsequently, a second SOG layer covering the conductive pattern is formed on the first insulating layer. In this case, the second SOG layer is formed of an organic SOG layer or an inorganic SOG layer. Next, the second SOG layer is cured with an electron beam. Thereafter, a third insulating layer is formed on the second SOG layer. Subsequently, the third insulating layer and the cured second SOG layer are planarized. In this case, the planarizing of the third insulating layer and the second SOG layer may be performed by polishing the third insulating layer and the second SOG layer by a chemical mechanical polishing method. The third insulating layer may be formed of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a combination thereof. In addition, after the planarizing of the third insulating layer, a second insulating layer is further formed on the planarized third insulating layer and the second SOG layer. The second insulating layer may be formed of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a combination thereof.
상술한 본 발명에 따르면, 제1SOG층 및 제2SOG층과 같은 SOG층을 형성한 후, 상기 SOG층을 전자 빔으로 큐어링한다. 이와 같이 큐어링된 SOG층을 도입함으로써, 상기 큐어링된 SOG층에 미세한 흠 및 침해와 같은 결함의 발생을 방지하며, 상기 SOG층을 CMP 방법으로 평탄화할 수 있다. 또한, 상기 CMP 방법의 적용에 뒤따르는 세정 단계에서, 상기 평탄화된 SOG층에서의 침해 발생을 방지할 수 있다. According to the present invention described above, after forming the SOG layer, such as the first SOG layer and the second SOG layer, the SOG layer is cured with an electron beam. By introducing the cured SOG layer as described above, it is possible to prevent the occurrence of defects such as minute scratches and intrusion in the cured SOG layer, and to planarize the SOG layer by the CMP method. In addition, in the cleaning step following the application of the CMP method, it is possible to prevent the occurrence of intrusion in the planarized SOG layer.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 7은 본 발명의 제1실시예에 의한 층간 절연층 형성 방법을 설명하기 위하여 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming an interlayer insulating layer according to a first embodiment of the present invention.
도 1은 제1절연층(200) 상에 도전 패턴(300)을 형성하는 단계를 나타낸다.1 illustrates a step of forming a
구체적으로, 반도체 기판(100) 상에 제1절연층(200)을 형성하고, 상기 제1절연층(200) 상에 도전막을 형성한다. 이후에, 상기 도전막을 패터닝하여 도전 패턴(300)을 형성한다. 이때, 상기 도전 패턴(300)은, 반도체 장치의 배선 구조로 이용되는 금속층 패턴이다. 예컨대, 알루미늄(Al)층, 구리(Cu)층 및 텅스텐(W)층 등으로 이루어진 금속층 패턴이다. 이러한 도전 패턴(300)은 상기 제1절연층(200)에 형성되는 콘택홀(contact hole;도시되지 않음)을 통해, 상기 반도체 기판(100)에 전기적으로 연결된다. 또는 상기 반도체 기판(100) 상에 형성되는 소자들, 예컨대 커패시터(capacitor;도시되지 않음) 또는 트랜지스터(transistor;도시되지 않음) 등에 전기적으로 연결된다.Specifically, a first
도 2는 도전 패턴(300)을 뒤덮는 제2SOG층(400)을 형성하는 단계를 나타낸다. 2 illustrates a step of forming a
구체적으로, 도전 패턴(300) 상에 스핀 코팅 방법 등을 이용하여 유전율이 낮은 유기 SOG층 또는 무기 SOG층을 형성한다. 이와 같이 하여 도전 패턴(300)을 뒤덮는 제2SOG층(400)을 형성한다. 더하여, 상기 제2SOG층(400)의 하부층으로 절연층(도시되지 않음)을 대략 500Å이하의 두께로 더 형성할 수 있다. 또한, 상기 제2SOG층(400)은, 이후의 글로벌 평탄화에 요구되는 두께까지 한번에 형성될 수 있으나, 본 실시예에서는 두차례에 걸친 SOG층 형성에 의해 요구되는 두께를 구현한 경우를 예로 들어 설명한다.Specifically, an organic SOG layer or an inorganic SOG layer having a low dielectric constant is formed on the
도 3은 제2SOG층(400)을 큐어링(curing)하는 단계를 나타낸다. 3 illustrates a step of curing the
구체적으로, 제2SOG층(400)의 표면에, 플라즈마(plasma) 방식에 의한 전자 빔(electron beam)을 다중 조사(multiple exposure)하여, 제2SOG층(400)을 큐어링시킨다. 이때, 상기 전자 빔의 에너지를 조절하여, 상기 전자 빔이 도전 패턴(300) 위에 형성된 제2SOG층(400)의 일부분만이 큐어링되도록 한다. 즉, 상기 도전 패턴(300) 사이를 채우는 제2SOG층(400)의 일부분은 큐어링되지 않게 한다. 이와 같이 상기 제2SOG층(400)의 표면 또는 표면에서의 일부 두께까지만 큐어링함으로써, 상기 도전 패턴(300) 사이를 채우는 상기 제2SOG층(400)의 일부는 저유전 특성을 계속 유지할 수 있다. 따라서, 도전 패턴(300), 즉, 금속 배선 사이에서의 종래의 기생 커패시턴스의 발생 및 그 양의 증가를 보다 더 억제할 수 있다. Specifically, the
이와 같이 하여, 상기 제2SOG층(400)은, 상기 전자 빔에 의해서 큐어링되어 그 막질이 개질된다. 이와 같은 전자 빔에 의한 큐어링 방법은, 열처리에 의한 큐어링 방법인 베이킹(baking)이나 앨로이(alloy) 방법에 비해서, 상기 제2SOG층(400)의 막질을 보다 더 단단하게 개질시킬 수 있다. 이와 같은 막질의 개질에 의해서, 식각율, 특히 습식 식각율이 낮아지고 비아 콘택 형성 시 휨의 발생을 방지할 수 있다. 이에 따라, 이후의 식각 공정에 있어서의 공정 조절이 용이해진다. 또한, 이후에 CMP 방법에 의한 평탄화 단계에서의 미세 흠과 같은 결함의 발생을 방지할 수 있다. 따라서, CMP 방법에 의한 평탄화를 적용할 수 있으므로, 평탄화에의 공정 시간의 감소를 구현할 수 있다. 또한, 상기 제2SOG층(400)의 식각율의 감소를 구현할 수 있으므로, 상기 CMP 방법에 의한 평탄화 단계 이후에 따르는 세정 단계에서의 화학적 침해에 의한 결함의 발생을 방지할 수 있다. In this way, the
도 4는 제2SOG층(400) 상에 제1SOG층(500)을 형성하는 단계를 나타낸다. 4 illustrates forming a
구체적으로, 상기 제2SOG층(400) 상에 제1SOG층(500)을 형성한다. 이때, 상기 제1SOG층(500)은 스핀 코팅 방법 등으로 형성된다. 이와 같이 하여 상기 제1SOG층(500) 및 제2SOG층(400)은 상기 도전 패턴(300)의 단차를 보상, 극복할 수 있을 정도의 두께를 가지게 된다. 본 실시예에서는 상기 제1SOG층(500) 및 제2SOG층(400)과 같이 두차례에 걸친 SOG층을 형성하는 경우를 고려하였으나, 경우에 따라서는 상기 제1SOG층(500)을 형성하는 한 차례의 공정만을 도입하여, 상기 도전 패턴(300)의 단차를 극복할 수 있다. 또는 두차례 이상의 다수의 SOG층 형성 공정을 도입하는 방법도 가능하다. Specifically, the
도 5는 제1SOG층(500)을 큐어링하는 단계를 나타낸다. 5 illustrates a step of curing the
구체적으로, 제2SOG층(400) 상에 형성된 제1SOG층(500)의 표면에, 전자 빔을 조사하여, 상기 제1SOG층(500)을 큐어링한다. 이때, 상기 전자 빔은 상기 제1SOG층(500)의 두께마큼 상기 제1SOG층(500)의 내부에 다다른다. 따라서, 상기 제1SOG층(500)의 전체는 상기 전자 빔에 의해서 전체가 큐어링된다. 이와 같이, 상기 제1SOG층(500)은 상기 전자 빔에 의해서 그 막질 전체가 큐어링되어, 그 막질이 보다 더 단단하게 개질된다. 이와 같은 막질의 개질에 의해서, 식각율, 특히 습식 식각율이 낮아지고 비아 콘택 형성 시 휨의 발생을 방지할 수 있다. 따라서, 이후의 식각 공정의 공정 조절이 보다 용이해진다. 또한, 이후에 CMP 방법에 의한 평탄화 단계에서의 미세 흠과 같은 결함의 발생을 방지할 수 있다. 즉, CMP 방법에 의한 상기 제1SOG층(500)의 연마 시 침해의 발생을 방지하며, CMP 방법에 의한 평탄화 공정을 적용할 수 있다. 따라서, 평탄화에의 공정 시간의 감소를 구현할 수 있다. 또한, 상기 제1SOG층(500)의 식각율의 감소를 구현할 수 있으므로, 상기 CMP 방법에 의한 평탄화 단계 이후에 따르는 세정 단계에서의 화학적 침해의 발생을 방지할 수 있다. 이와 같이 하여, 높은 평탄도를 가지는 SOG막의 형성을 구현할 수 있다. Specifically, the surface of the
도 6은 제1SOG층(500)을 평탄화하는 단계를 나타낸다.6 illustrates a step of planarizing the
구체적으로, CMP 방법을 적용하여, 상기 제1SOG층(500)의 표면에서부터 연마를 시작한다. 이때, 상기 제1SOG층(500)의 하부의 제2SOG층(400)까지 연마가 진행될 수 있다. 이와 같이 CMP 방법을 이용하여 상기 제1SOG층(500)을 연마함으로써, 상기 도전 패턴(300)의 단차에 의한 상기 제1SOG층(500) 및 제2SOG층(400)의 굴곡된 표면을 평탄화시킨다. 이와 같은 방법으로, 높은 평탄도를 가지는 SOG층, 즉, 평탄화된 제1SOG층(500) 및 제2SOG층(400)의 형성을 구현한다. Specifically, by applying the CMP method, polishing is started from the surface of the
이때, 상기 제1SOG층(500) 및 제2SOG층(400)은 전자 빔에 의해서 큐어링되어 있어, CMP 방법에 의한 평탄화를 적용할 때, 종래의 경우에서와는 달리 미세한 흠과 같은 결함의 발생이 보다 억제된다. 즉, CMP 방법에 의한 연마에 의해서, 상기 제1SOG층(500) 및 제2SOG층(400)에 침해(damage)가 발생되지 않는다. 이와 같이 CMP 방법으로 평타화를 수행할 수 있어, 평탄화 공정 시간의 감소를 구현할 수 있으며, 보다 높은 평탄도를 가지는 글로벌 평탄화를 구현할 수 있다.At this time, since the
도 7은 평탄화된 제1SOG층(500) 및 제2SOG층(400) 상에 제2절연층(600)을 형성하는 단계를 나타낸다.7 illustrates forming a second insulating
구체적으로, CMP 방법에 의해서 글로벌 평탄화가 구현된 제1SOG층(500) 및 제2SOG층(400) 상에 실리콘 옥사이드(SiO2)층, 실리콘 옥시나이트라이드(SiON)층, 실리콘 나이트라이드(SiN)층 및 그 조합층 등과 같은 절연층을 형성하여 제2절연층(600)으로 이용한다. 이와 같이 하여 제1SOG층(500), 제2SOG(400) 및 제2절연층(600)을 포함하는 층간 절연층을 형성한다.Specifically, a silicon oxide (SiO 2 ) layer, a silicon oxynitride (SiON) layer, and silicon nitride (SiN) on the
상술한 바와 같이 저유전율의 특성을 가지는 SOG층, 즉, 제1SOG층(500) 및 제2SOG층(400)을 이용함으로써, 도전 패턴(300), 즉, 배선간의 기생 커패시턴스의 발생을 방지할 수 있다. 또한, 상기 SOG층, 즉, 제1SOG층(500) 및 제2SOG층(400)을 각각 전자빔을 조사하여 큐어링시킴으로써, 상기 제1SOG층(500) 및 제2SOG층(400)의 막질을 단단하게 개질시킬 수 있다. 이와 같이 그 막질이 개질되어, CMP 방법에 의해서 상기 제1SOG층(500) 및 제2SOG층(400)을 평탄화하는 공정을 수행할 때, 미세한 흠 및 침해와 같은 결함의 발생을 방지할 수 있다. 또한, 식각율, 특히, 습식 식각율을 감소시킬 수 있어, 상기 CMP 방법의 적용에 뒤따르는 세정 단계에서의 화학물, 즉, 세정액에 의한 침해의 발생을 방지할 수 있다. 이와 같이 침해 및 결함의 발생을 억제하며, CMP 방법에 의한 글로벌 평탄화를 구현할 수 있어, 그 공정 시간의 감소를 구현할 수 있다. 또한, 우수한 평탄도를 구현할 수 있다. As described above, by using the SOG layer having the low dielectric constant characteristic, that is, the
도 8 내지 도 10은 본 발명의 제2실시예에 의한 층간 절연층 형성 방법을 설명하기 위하여 도시한 단면도들이다.8 to 10 are cross-sectional views illustrating a method of forming an interlayer insulating layer according to a second embodiment of the present invention.
본 발명의 제2실시예에서, 상술한 제1실시예에서 인용되는 참조 부호와 동일한 참조 부호는 동일한 부재를 나타낸다. 또한, 제2실시예에 의한 층간 절연층 형성 방법은, SOG층을 형성하고 전자 빔을 이용하여 큐어링하는 단계를 포함하는 점에서는 상술한 제1실시예에 의한 층간 절연층 형성 방법과 개념 상 동일하다. 그러나, 큐어링된 SOG층 상에 CMP 방법의 적용이 가능한 절연층을 도입하고, 상기 절연층에서부터 평탄화를 시작하는 점이 다르다.In the second embodiment of the present invention, the same reference numerals as those in the above-mentioned first embodiment denote the same members. In addition, the method of forming the interlayer insulating layer according to the second embodiment is conceptually similar to the method of forming the interlayer insulating layer according to the first embodiment described above in that it includes forming an SOG layer and curing using an electron beam. same. However, the difference is that the CMP method can be applied to the cured SOG layer, and the planarization starts from the insulating layer.
구체적으로, 본 발명의 제2실시예에 의한 층간 절연층 형성 방법은, 도 1을 참조하여 설명한 바와 같은 방법으로, 제1절연층(200) 상에 도전 패턴(300)을 형성한다. 이후에, 도 2를 참조하여 설명한 바와 같은 방법으로, 상기 도전 패턴(300)을 뒤덮는 제2SOG층(400)을 형성한다. 다음에, 도 3을 참조하여 설명한 바와 같은 방법으로, 상기 제2SOG층(400)을 전자 빔을 이용하여 큐어링한다. 이와 같은 큐어링에 의해서 상기 제2SOG층(400)의 막질은 개질된다. Specifically, in the method for forming the interlayer insulating layer according to the second embodiment of the present invention, the
도 8은 큐어링된 제2SOG층(400) 상에 제3절연층(700)을 형성하는 단계를 나타낸다.8 illustrates forming a third
구체적으로, 상기 큐어링된 제2SOG층(400) 상에, CMP 방법에 의한 연마의 적용이 가능한 막질의 특성, 즉, CMP 방법에 의한 연마가 가능할 정도로 단단한 막질을 가지는 절연층을 형성하여 제3절연층(700)으로 이용한다. 예컨대, 화학 기상 증착(Chemical Vapour Deposition;이하 "CVD"라 한다) 방법으로 형성되는 절연층을 상기 제3절연층(700)으로 이용한다. 상기 CVD 방법으로 형성되는 절연층, 즉, CVD층은, CVD 방법으로 형성되는 실리콘 옥사이드층, 실리콘 옥시나이트라이드층, 실리콘 나이트라이드층 및 그 조합층 등과 같은 절연층을 예로 들 수 있다. 이때, 상기 제3절연층(700)은 상기 도전 패턴(300)의 단차를 보상, 극복할 수 있을 정도의 두께를 가지게 된다.Specifically, on the cured
도 9는 제3절연층(700) 및 큐어링된 제2SOG층(400)을 평탄화하는 단계를 나타낸다.9 illustrates a planarization of the third insulating
구체적으로, CMP 방법을 적용하여, 상기 제3절연층(700)의 표면에서부터 연마를 시작한다. 이때, 상기 제3절연층(700)의 하부층인 상기 큐어링된 제2SOG층(400) 또한 연마된다. 이와 같이 CMP 방법을 이용하여 상기 제3절연층(700) 및 제2SOG층(400)을 연마함으로써, 상기 도전 패턴(300)의 단차에 의한 상기 제3절연층(700) 및 제2SOG층(400)의 굴곡된 표면을 평탄화시킨다. 이와 같은 방법으로, 높은 평탄도를 가지는 제3절연층(700) 및 제2SOG층(400)을 구현한다. Specifically, polishing is started from the surface of the third insulating
이때, 상기 CMP 방법에 의한 연마가 상기 큐어링된 제2SOG층(400)에까지 미칠 때, 종래의 경우에서와는 달리 미세한 흠과 같은 상기 제2SOG층(400)의 결함 발생이 보다 억제된다. 즉, 상기 제2SOG층(400)은 전자 빔의 다중 조사에 의해서 큐어링된 상태이므로, CMP 방법에 의한 연마에 의한, 상기 제2SOG층(400)의 침해가 발생하지 않는다. 이와 같이 미세한 흠 및 침해와 같은 결함의 발생을 방지하며 CMP 방법을 적용할 수 있어, 평탄화 공정의 시간의 감소를 구현할 수 있으며, 보다 높은 평탄도를 가지는 글로벌 평탄화를 구현할 수 있다. At this time, when polishing by the CMP method extends to the cured
도 10은 평탄화된 제3절연층(700) 및 제2SOG층(400) 상에 제2절연층(600)을 형성하는 단계를 나타낸다. FIG. 10 illustrates forming a second insulating
구체적으로, CMP 방법에 의해서 글로벌 평탄화가 구현된 제3절연층(700) 및 제2SOG층(400) 상에, 실리콘 옥사이드층, 실리콘 옥시나이트라이드층, 실리콘 나이트라이드층 및 그 조합층 등과 같은 절연층을 형성한다. 이와 같이 형성된 절연층을 제2절연층(600)으로 이용한다. 이와 같이 상기 평탄화된 제2SOG층(400), 평탄화된 제3절연층(700) 및 제2절연층(600)으로 구비되는 층간 절연층을 형성한다. Specifically, insulation such as a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a combination thereof, on the third insulating
상술한 바와 같이, 저유전율의 특성을 가지는 제2SOG층(400)을 이용함으로써, 도전 패턴(300), 즉, 배선간의 기생 커패시턴스의 발생을 방지할 수 있다. 또한, 상기 제2SOG층(400)을 전자 빔을 조사하여 큐어링시킴으로써, 상기 제2SOG층(400)의 막질을 단단하게 개질시킬 수 있다. 또한, 상기 큐어링된 제2SOG층(400) 상에, 단단한 막질의 제3절연층(700)을 형성함으로써, CMP 방법에 의한 평탄화 공정을 수행할 때, 미세한 흠 및 침해와 같은 결함의 발생을 방지할 수 있다. 또한, 상기 제2SOG층(400)의 식각율, 특히, 습식 식각율을 감소시킬 수 있어, 상기 CMP 방법의 적용에 뒤따르는 세정 단계에서, 상기 평탄화된 제2SOG층(400)에서의 침해 발생을 방지할 수 있다. 이와 같이 침해 및 결함의 발생을 억제하며, CMP 방법에 의한 글로벌 평탄화를 구현할 수 있어, 그 공정 시간의 감소를 구현할 수 있다. 또한, 우수한 평탄도를 구현할 수 있다. As described above, by using the
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 상술한 바와 같이 저유전율의 특성을 가지는 SOG층을 이용함으로써, 도전 패턴, 즉, 배선간의 기생 커패시턴스의 발생을 방지할 수 있다. 또한, 상기 SOG층을 전자빔을 조사하여 큐어링시킴으로써, 그 막질을 단단하게 개질시킬 수 있다. 이와 같이 그 막질이 개질되어, 비아 콘택을 형성할 때 SOG층의 휨의 발생을 감소시킬 수 있다. According to the present invention described above, by using the SOG layer having the low dielectric constant as described above, it is possible to prevent the generation of the conductive pattern, that is, the parasitic capacitance between the wirings. In addition, the film quality can be hardly modified by irradiating and curing the SOG layer with an electron beam. As such, the film quality can be modified to reduce the occurrence of warping of the SOG layer when forming the via contact.
따라서, 상기 큐어링된 SOG층 또는 상기 큐어링된 SOG층 상에 형성되는 절연층을 CMP 방법으로 평탄화할 수 있다. 즉, 상기 CMP 방법으로 평탄화할 때, 상기 큐어링된 SOG층에서의 미세한 흠 및 침해와 같은 결함의 발생을 방지할 수 있다. 또한, 이용되는 SOG층의 식각율, 특히, 습식 식각율을 감소시킬 수 있어, 상기 CMP 방법의 적용에 뒤따르는 세정 단계에서, 상기 평탄화된 SOG층에서의 침해 발생을 방지할 수 있다. 즉, 결함의 발생을 억제하며, SOG층을 CMP 방법으로 연마할 수 있다. 더하여, 이와 같이 침해 및 결함의 발생을 억제하며, CMP 방법에 의한 글로벌 평탄화를 구현할 수 있어, 그 공정 시간의 감소를 구현할 수 있다. 더하여, 보다 우수한 평탄도를 구현할 수 있다. Accordingly, the cured SOG layer or the insulating layer formed on the cured SOG layer may be planarized by the CMP method. That is, when planarized by the CMP method, it is possible to prevent the occurrence of defects such as minute scratches and intrusions in the treated SOG layer. In addition, the etch rate of the SOG layer used, in particular, the wet etch rate, can be reduced, thereby preventing the occurrence of intrusion in the planarized SOG layer in the cleaning step following the application of the CMP method. That is, the generation of defects can be suppressed, and the SOG layer can be polished by the CMP method. In addition, the occurrence of infringement and defects can be suppressed as described above, and global flattening by the CMP method can be implemented, thereby reducing the processing time. In addition, better flatness can be achieved.
도 1 내지 도 7은 본 발명의 제1실시예에 의한 층간 절연층 형성 방법을 설명하기 위하여 도시한 단면도들이다.1 to 7 are cross-sectional views illustrating a method of forming an interlayer insulating layer according to a first embodiment of the present invention.
도 8 내지 도 10은 본 발명의 제2실시예에 의한 층간 절연층 형성 방법을 설명하기 위하여 도시한 단면도들이다.8 to 10 are cross-sectional views illustrating a method of forming an interlayer insulating layer according to a second embodiment of the present invention.
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GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |