JP2001519092A

JP2001519092A - 高効率小型磁気集積回路の構造

Info

Publication number: JP2001519092A
Application number: JP54293098A
Authority: JP
Inventors: マックドウェル，ジョゼフ; ハリス，ジェームズ; モニコ，ジュアン; ヴォーグリ，オットー
Original assignee: マグネティックセミコンダクターズ，インコーポレーテッド
Priority date: 1997-04-04
Filing date: 1998-04-06
Publication date: 2001-10-16
Also published as: DE69806133D1; EP0972287B1; EP0972287A1; DE69806133T2; EP0972287A4; US5926414A; WO1998045846A1

Abstract

(57)【要約】磁気集積回路構造は、磁気半導体メモリを実現する目的のために望ましい特徴を示している。キャリア偏向型の磁界センサ（１００）と協同して、種々の磁気構造の各々は、磁界が感度電流のキャリアの移動方向と実質的に直交する状態を実現し、これにより、最大限の感度を達成している。概して、前記磁気構造（１００）は、高効率であり、かつ、高い次元の磁界制御を達成する。磁気メモリセルを単一の最小サイズのＭＯＳデバイスに基づかせることにより、従来のＤＲＡＭまたはフラッシュメモリと比較して勝るとも劣らない小さなセルを実現することができる。前記磁気構造により与えられる、より高い次元の、磁界に対する制御は、記憶すべきメモリアレイ内のセル間における交差対を最小限にすることを可能にする。

Description

【発明の詳細な説明】高効率小型磁気集積回路の構造発明の背景本発明は、磁気半導体メモリにおける使用に適した磁気集積回路の構造に関する。従来の技術コンピュータメモリ技術は、この２０年間で絶大な進歩を遂げてきた。初期の可能なコンピュータメモリ技術は、磁気コアメモリの技術であった。磁気コアメモリを形成するために、トロイド形状の、見かけ上無数の小型フェライトコアが、（３本以上のワイヤが各々のコアの中心を通過するような）細密なワイヤのマトリクス内に丹念に織り合わされていた。磁化電流を印加することにより、各々のコアを、ロジック１およびロジック０を表す２つの異なる磁性状態のうちの一方に、それぞれ配することができた。電流一致（coincident current）技術が、データの読み出しおよび書き込みのための特定のコアを選択するために用いられていた。コアメモリは不揮発性であり、これは、電源サイクルに関してデータが変更されないままであることを意味する。つまり、電源については、メモリから除去することができ、かつ後で、メモリの内容を変更せずに再印加することができる。さらに、コアメモリは、“耐放射線”特性があり、γ線のような電離放射線により動作に影響を受けない。それでもなお、概して、コアメモリは、その製造に大きな労力が必要なこととそのサイズとのために、半導体メモリの方が選ばれて、長い間避けられてきた。現在、最も一般的なメモリ技術は、ＭＯＳＤＲＡＭ（Metal-Oxide-Semicondu ctor Dynamic Random Access Memory）技術である。ＭＯＳＤＲＡＭにおいて、データビットは、単一のトランジスタを介して単一の容量性記憶装置に電荷を注入または該装置から電荷を除去することにより記憶される。２５６ＭＢまでの非常に高密度のＭＯＳＤＲＡＭチップが達成されてきた。ＤＲＡＭは、概してＭＯＳデバイスのように電力消費が小さい。しかしながら、容量性記憶装置から漏れが生じるので、ＤＲＡＭを、頻繁にリフレッシュする（各々の容量性記憶装置における正確な電荷を復帰させる）必要がある。さらに、不揮発性でありかつ“ 耐放射線”特性があるコアメモリと比較すると、ＤＲＡＭはいずれの特性も有していない。したがって、不揮発性メモリと急速にアクセスできるメモリとに対する必要性は、多数の異なるタイプのメモリ（すなわち、（フラッシュ、ＥＥＰＲＯＭ、強誘電性メモリ、ＥＰＲＯＭディスク、テープ等のような）不揮発性メモリおよび（ＤＲＡＭ、ＳＲＡＭ等のような）揮発性メモリの両方）を含むメモリ階層の利用を求めている。フラッシュ、ＥＥＰＲＯＭ、および強誘電性メモリのタイプは、不揮発性であるが、消耗前において有限回の書き込みサイクルを有しており、かつ、この書き込みサイクルは、読み出しサイクルよりも実質的に遅い。その結果、メモリ階層は、種々の精巧さの程度のメモリＩ／Ｏアーキテクチャを必要とする。パーソナルコンピュータの場合には、コンピュータのスタートアップまたは“立ち上げ”には、不揮発性メモリから揮発性メモリへ情報を伝送する必要性の結果として、かなりの時間がかかることがある。明らかに、密度、電力消費、書き込みサイクルの速度という点に関して、ＤＲＡＭと比較可能な不揮発性の半導体メモリがはるかに望ましい。この目的に対して、とりわけ、米国特許第５，３２９，４８０号明細書、米国特許第５，２９５，０９７号明細書、米国特許第５，０６８，８２６号明細書、米国特許第４，８８７，２３６号明細書、米国特許第４，８０３，６５８号明細書、および米国特許第３，７２７，１９９号明細書により例示されるような幾つかのメモリ構造が提案されてきた。不運にも、このような磁気半導体メモリを完全なものにする努力は、大抵が不成功に終わってきた。１つの障害は、従来技術の磁界感知デバイスの感度の低さであり、小さな内蔵可能の永久磁石を構成することができないことであった。公知の感知機構は、例えば、“ｍａｇＦＥＴ”として知られるデバイスを用いたキャリア偏向のものである。ｍａｇＦＥＴは、単一のソースと２つ以上のドレーンとを有する電界効果トランジスタ（ＦＥＴ）である。磁界は、デバイスのチャンネル領域に存在するときには、磁界の強さおよび方向に応じて、一方のドレーンから他方のドレーンへキャリアを偏向させることができる。より詳細には、磁界を通過する電荷キャリアは、ローレンツ力として知られる力を受ける。このローレンツ力は、磁界の変更に応じてキャリアを偏向させる傾向がある。電荷キャリアが受けるローレンツ力（Ｆ）は、ベクトル方程式Ｆ＝ｑｖ×Ｂにより与えられる。ここで、ｑはキャリアの電荷であり、ｖはキャリアの速度であり、Ｂはキャリアが通過する磁界である（ｖ，Ｂはテンソル量である）。（例えば、C.S.Roumenin，Handbook of Sensors and Actuators，Volume 2，S ection 1.3を参照。）ローレンツ力は、つまりキャリア偏向は、磁界がキャリアの移動方向と実質的に直交しているときに最大となる。一般に、従来技術は、組み込まれたセンサに検出可能な信号を発生させることを可能にするのに十分な大きさの直交磁界を達成するはるか手前のレベルにしか達していなかった。提案された従来の磁気半導体メモリについては、他の短所も現れている。ＤＲＡＭに首尾よく匹敵させるために、（磁気構造においてさらなる巻きにより供給されるゲインを実施した後の）磁気半導体メモリビットセルは、その数回巻きの永久磁石構造を通る磁化電流を、単一かつ小型のＭＯＳデバイスから利用可能である電流（通常はおよそ３ｍＡ以下である）よりも多く必要とすべきではない。さらに、このようなセルの磁性材料は、メモリアレイ内で隣接するセルに悪影響を及ぼさないように十分に良質である必要がある。概して、従来技術は、全ての商業上の要件を満足させる磁気半導体素子を提供できなかった。発明の概要本発明は、概して述べれば、記載されるタイプの磁気半導体メモリを実現する目的のために望ましい特徴を示す磁気集積回路構造を提供する。種々の永久磁石構造が開示されており、これらの永久磁石構造の各々は、キャリア偏向型またはホール効果（Hall effect）の磁界センサと協同して前記磁界が感度電流（sense current）のキャリアの移動方向と実質的に直交する状態を実現しており、これにより、最大限の感度を達成している。概して、前記磁気構造は、高効率であり、かつ、前記磁界に対して高い次元の制御を行う。結果として、ＭＯＳデバイスのような小型のデバイスは、磁化電流を供給する目的を満足させる。磁気メモリセルを最小サイズのＭＯＳデバイスに基づかせることにより、従来のＤＲＡＭセルと比較して勝るとも劣らない範囲の、小さなセルを実現することができる。前記磁気構造により与えられる、磁界に対する高い次元の制御は、メモリアレイ内のセル間における干渉を最小限にする。プログラミング電圧や、ＥＥＰＲＯＭまたはＥＰＲＯＭにおいて用いられるタネリング（tunneling）や、または疲労傾向のある（fatigue-prone）強誘電性の薄いフィルムよりも磁性材料を用いる主な利点は、磁性材料は、公知の消耗の仕組みを有しておらず、かつ、明らかに極限的な回数の反転または書き込みサイクルが有効であるということである。このことは、他の技術には当てはまらない。図面の簡潔な説明本発明については、添付図面と協同した以下の説明によってさらに理解することができる。図１は、磁気半導体メモリにおける使用に適した１つの磁気集積回路構造の斜視図である。図２は、図１の磁気集積回路構造の平面図である。図３は、図２の磁気集積回路構造の断面III−IIIに沿って切断した断面図である。図４は、図２の磁気集積回路構造の断面ＩＶ−ＩＶに沿って切断した断面図である。図５は、磁気半導体メモリにおける使用に適した他の磁気集積回路構造の斜視図である。図６は、ソレノイドのコアが破線で示されているという点で、図５と異なる図である。図７は、ソレノイドのコイルのみが示されているという点で、図６と異なる図である。図８は、磁気半導体メモリにおける使用に適したさらなる磁気集積回路構造の分解図である。図９は、図８の磁気集積回路構造の等軸図（isometric view）である。図１０は、図８の磁気集積回路構造を回転させた分解図である。図１１は、図８の磁気集積回路構造を回転させた等軸図である。図１２は、図８の磁気集積回路構造の平面図である。図１３Ａ〜図１３Ｃは、磁気半導体メモリセルの概略的な図である。これらの図において、図５または図８の磁気集積回路構造は、ある従来の磁界センサの配列と組み合わされているか、または組み合わされ得る。図１４は、ある磁気半導体メモリセルの概略的なブロック図である。この図において、図５または図８の磁気集積回路構造は、他の従来の磁界センサの配列と組み合わされているか、または組み合わされ得る。図１５は、図１の磁気集積回路構造を用いた磁気半導体メモリセルアレイの斜視図である。図１６は、図１５の磁気半導体メモリセルアレイの平面図である。図１７は、図１６の磁気半導体メモリセルアレイの断面XVII−XVIIに沿って切断した断面図である。図１８は、図１６の磁気半導体メモリセルアレイの断面XVIII−XVIIIに沿って切断した断面図である。図１９は、図５の磁気集積回路構造を用いた磁気半導体メモリセルアレイの斜視図である。図２０は、図１９の磁気半導体メモリセルアレイのセルの等価回路の図である。図２１は、ある方法に従って、図１のような磁気集積回路構造を形成するための処理の流れのステップのリストである。図２２は、図１のような磁気集積回路構造に関する図２１の処理の流れに対応する断面図である。図２３は、ある方法に従って、図５のような磁気集積回路構造を形成するための処理の流れのステップのリストである。図２４は、図５のような磁気集積回路構造に関する図２３の処理の流れに対応する断面図である。図２５は、図２４の断面図に対応する平面図である。図２６は、本発明のメモリセルに連結されたバッファ回路の概略的な図である。好ましい実施形態の詳細な説明以下に、図１を参照すると、磁気半導体メモリにおける使用に適した磁気集積回路構造の斜視図が示されている。磁気集積回路構造１００は、半導体（例えば、シリコン）基板１０１上に形成されており、かつ、ｍａｇＦＥＴを、すなわち、ソース接触子１０２により接触された単一のソース領域と、ゲート電極１０３と、それぞれのドレーン接触子１０５，１０６により接触された多数のドレーン（２つが示されている）とを有するＦＥＴを組み込んでいる。ソース接触子は、ソース線１１２に接合されている。それぞれのドレーン接触子１０５，１０６は、ドレーン線１０４，１０８にそれぞれ接合されている。磁気集積回路構造１００は、従来のｍａｇＦＥＴと異なっていてもよいが、それは幾つかの重要な点においてである。従来のｍａｇＦＥＴとは違い、磁気集積回路構造１００のゲート電極１０３は、強磁性体から形成されている。ゲート電極、すなわち、“強磁性体ゲート”１０３は、数十オングストロームのみの厚さを有するゲート酸化物層１０７により、横置されたデバイスチャンネルから隔離されている。強磁性体ゲートは、デバイスチャンネルと物理的に非常に近接しているので、強磁性体ゲートがさらなる協同強磁性体部材に磁気的に連結されている際に、僅かな磁束を失うだけで、デバイスチャンネルを通して磁界を方向づけることができる。とりわけ、磁気集積回路構造１００は、協同する強磁性体部材が垂直方向磁界発生器として機能するという点において、米国特許第４，８０３，６５８号明細書のような従来技術とは異なっている。米国特許第４，８０３，６５８号明細書は、ローレンツ力の結果であるホール効果に依存しているのに対し、本発明の構造においては、ローレンツ力自体が偏向のために用いられている。本明細書においては、従来の２または３ドレーンのｍａｇＦＥＴとともに、または２次元の電子ガスインタフェースとともに機能することができる種々の協同する強磁性体部材が記載されている。２次元電子ガスインタフェースは、現在知られている最も薄い（通常の１００オングストロームの逆転層よりもはるかに薄い）電荷シートである。２次元電子ガスインタフェースは、磁界に対して非常に鋭敏であると考えられている。本発明の磁気構造は、２つの異なる物質のインタフェース（すなわち、ヘテロ接合）において形成されたいわゆる電子ガス内の粒子を強く偏向させると予想され得る。このｍａｇＦＥＴは、強磁性体ゲートを有していてもいなくてもよい。協同する強磁性体部材１０９は、強磁性体ゲート１０３に接合されて、Ｃ形状の部材１１０を形成している。Ｃ形状部材１１０は、前記構造１００内に組み込まれたｍａｇＦＥＴのキャリアチャンネルを包囲し、かつ、“締めつけて”いる。Ｃ形状部材の対向する端部間のギャップ１１１は、非常に狭い磁束ギャップを形成している。デバイスソースは、磁束ギャップの長さの範囲内を中心としている。前記ギャップに対するＣ形状磁束パスの長さの比率については大きくすることができ、かつ、フリンジフィールドは小さいので、前記構造１００の磁気的効率は高い。図２には、図１の前記構造１００の平面図が示されている。図３および図４には、図２の平面図におけるIII−IIIおよびＩＶ−ＩＶで切断した断面図がそれぞれ示されている。図３をより詳細に参照すると、強磁性体ゲート１０３と協同強磁性体部材１０９とから形成されたＣ型クランプ部材１１０が明確に見える。協同する強磁性体ゲート１０９は、本明細書中で後程詳述する技術を用いて、半導体基板１０１内に形成されている。ソース拡散領域３１２は、半導体基板１０１内に形成されている。強磁性体ゲート１０３は、厚い方の酸化物層３１５の一部である薄い酸化物層１０７の上方に形成されている。ソース拡散領域３１２に対する接触子１０２は、酸化物層３１５内に形成されている。２つのドレーン線１０４，１０８のうち、ドレーン線１０８は図３に見られ、酸化物層３１５の上方に形成されている。ドレーンの側面が参照用に示されているが、図３において、いずれのドレーンも実際には見ることはできない。図４において、前記２つのドレーン接触子のうちの１つが見える。ドレーン接触子１０５は、前記ドレーン線から下方に、かつ、強磁性体ゲート１０３の”ノッチ”を通って延び、これにより、ソース／ドレーン拡散領域４０６に接触している。図３に示された断面図が強磁性体ゲート１０３を端部にして取られているので、協同する強磁性体部材はもはや見えなくなっている。酸化物層３１５内には、ソース線１１２が見える。さらに、ゲート線４１０が結合され得る強磁性体ゲートの一部が見える。幾つかの構成においては、第３のドレーンを用いてもよい。中央のドレーンについては、電流ソースまたは幾何学的レイアウトを用いることにより、２つの外側ドレーンよりも多くの電流を引き込むように設計してもよい。これにより、２つの外側ドレーンの感度が増大し、かつ、感度増幅器の入力の、必要とされるダイナミックレンジが減少する。図１の前記構造１００の前記協同する強磁性体部材１０９については、幾つかの代替方法のうち任意のものにより形成してもよい。１つの方法（単一のデバイスのみの製造について説明している）においては、Ｃ型クランプの底部部材を収容するために、凹所が半導体内に形成され、これにより、前記Ｃ型クランプが蒸着される。表面は平面状にされ（planarized）、かつ、酸化物層が、ウェーハの表面上で増大する。次に、ソース領域およびドレーン領域は、パターン化され、かつ、酸化物を通してシリコンへ解放される。次に、エピタキシャルシリコンが、例えば、J.A.Friedrich等によるJl.Applied Phys ics ， 65(4),(15 Feb．1989)，1713に記載された技術のような、絶縁体上のシリコン（Silicon-On-Insulator：ＳＯＩ）を用いて、シリコンの底部部材の上に置かれるように増大する。いったん、Ｃ型クランプの底部部材がシリコン内に埋め込められると、残りの製造段階については、従来技術を用いた簡単な方法で行ってもよい。最終的に、強磁性体ゲートは、これもまた従来技術を用いて、協同する強磁性体部材と接触して形成される。図２２および図２３には、前述した方法に従って辿られた処理の流れが、より詳細に示されている。図１の実施形態において、前記協同する強磁性体部材は、前記構造を形成するために用いられる処理段階の順序の初期に形成される。後続の種々の処理段階は、高温にて行われることを必要としてもよい。必要とされる特定の処理段階および特定の温度に応じて、協同する強磁性体部材の強磁性体特性は、容易に制御できない方法で影響を受けてもよい。したがって、図１のＣ型クランプ部材は、非常に望ましい磁気特性を示すが、処理が複雑である。他の種々の協同する強磁性体構造も用いることができる。図１の協同強磁性体構造を備える種々の協同強磁性体部材は、磁気特性と処理の必要性とに関して様々な交換条件を提示する。図５を参照すると、協同する強磁性体構造として、図１の協同強磁性体構造の代わりに用いることができるソレノイド５００が示されている。このソレノイドのが相関図が図６および図７に示されており、図６には、ソレノイドのコア５０１が破線で示されており、かつ、図７には、ソレノイドのコイル５０３のみが示されている。ソレノイドの平行パイプ形状の（parallelpiped-shaped）コアは、強磁性体材料から形成されており、かつ、電気的に伝導性があるべきである（例えば、パーマロイ（PERMALLOY））。ソレノイドのコイルは、導電性材料から形成されており、かつ、強磁性体でもあるべきである。例えば、コアおよびコイルの両方は、パーマロイから形成されてもよい。絶縁層は、従来の技術を用いてコアとコイルとの間に形成されている。前記コアおよび前記コイルは、従来の半導体処理技術を用いて、層単位で（la yer-by-layer）形成されている。図５の例において、ソレノイドは、層構造Ｍ₁ Ｉ₁Ｖ₁Ｍ₂Ｉ₂Ｖ₂Ｍ₄Ｉ₃Ｖ₃を用いて形成されている。ここで、Ｍは金属（磁気）層を表し、Ｉは絶縁層を表し、かつ、Ｖは、同様に（磁性）金属のビア（via）層を表している。必ずしもそうではないが、通常は、ビア層は金属層よりもかなり厚い。例えば、第１金属層Ｍ１において、この金属層については、コアと周囲のトレースとの層を画定するようにパターン化してもよい。次に、ビアについては、Ｖ１層に形成してもよく、ビアのうち、１つは相対的に大きな寸法であって、コアの層をさらに形成し、かつ、相対的に小さな寸法の他のビアは、Ｍ１トレースに接続されている。ビアは絶縁層内に形成されることを特筆しておく。したがって、絶縁材料は、コア層と金属トレースとの間の隙間のギャップを満たす。次に、当業者にはよく知られているように、同様の段階がＭ２，Ｖ２層に対して行われる。Ｍ３層については、Ｍ１層およびＭ２層と同様の方法で処理してもよい。しかしながら、Ｖ３層の場合には、単一のビアのみが、ソレノイドの一部をして形成される。後者のビアは、コアの最終層、すなわち、“冠石（capstone）”である。図２４〜図２６には、前述した方法に従って辿られた処理の流れが、より詳細に示されている。コイルのトレースおよびコア層の両方を画定するために、共通のマスキング作業が用いられることを特筆しておく。図５のソレノイドの磁性材料について考慮すると、コイルは、コアの周囲を約２．５回巻かれているので、磁性状態を切り換えるために必要な電流は、１回のみ巻かれた構造において必要な電流よりも低く、または非常に難しいが部分巻き（partial turn）の構造において必要な電流よりも低い。しかしながら、図５のソレノイドは、幾つかの構造において有効な電流よりも高いスイッチング電流を必要とする。図８を参照すると、他のソレノイド構造の分解図が示されている。図９は、前記ソレノイドの等軸図（isometric view）を示している。図１０および図１１は、回転させた分解図および等軸図をそれぞれ示している。図５のソレノイドと比較すると、図８のソレノイドは、より少ない巻き数−−２．５回巻きではなく１．２５回巻き--となっている。しかしながら、図８のソレノイドによって、結果的に、漂遊磁束（stray magnetic flux）が殆どなくなる。図８のソレノイドは、多数のソレノイドを、交互嵌合の形で一緒に堅く束ねることを可能にするという点で、さらに好都合である。無論、高密度は、あらゆるメモリ技術において、最も必要とされることである。図５のソレノイドと同様に、図８のソレノイドは、従来の半導体処理を用いて層の形で形成されている。しかしながら、図８のソレノイドは、“貴族の上に金属を重ねる（metal-on-metal）”−−ビアは用いられていない--層構造を示している。コイルをポストから絶縁することが望ましい場合には薄い絶縁層を介して、または示されるような連続的な接続によってのいずれかで、コイルの最上段のトレースをコアに磁気的に連結することにより、実質的に閉じた磁気パスが供給されている。図１２は、図８のソレノイドの平面図を、破線で示したｍａｇＦＥＴの平面図上に重ね合わせて示している。ソレノイドのコアは、ｍａｇＦＥＴのゲート上を中心としている。ソレノイドのコイルの外側端部については、ソースおよびドレーン領域の中心とそれぞれ概略的に整列させてもよい。ある磁性状態において、例えば、磁束は、コアと、強磁性体ゲートと、横置されたデバイスチャンネルとを通って下方に移動し、ゲートの外を取り囲み、コイルを通って上方へ移動し、さらに、コアを通って下方に戻る。磁化電流については、コイルを介して、あるいはまた、コイルとポストとを介して方向づけることができ、これにより、素子のスイッチングを補助するためにポストが用いられる。コイルおよびポストの寸法が１μｍ以下であれば、磁性領域は、多くの構造において望ましい単一の領域として機能することができる。図８の例において、前記ソレノイドは、６つの金属層を用いて形成されている。金属層Ｍ１〜Ｍ５の各々において、コア層が、１／４プラス巻きトレース（各々のトレースの“プラス”部分は、１つ以上の他のトレースの同様の部分と重複している）とともに形成されている。各々の連続するレベルにおいて、１／４巻きトレースが、前のトレースに対し、１／４回転だけ（例えば、時計方向に）回転する。したがって、金属層Ｍ１〜Ｍ５の５つの１／４巻きトレースは、ともに１．２５回巻きを形成する。金属層Ｍ６において、コイルおよびポストの電気的絶縁が望ましい場合には、“キーパー”部材を形成することができ、この部材は、コアの最上部に載置され、薄い絶縁層によりコアから隔離されている。Ｍ５トレースは、電気的接続性を供給しており、これにより、例えば、隣接するインタリーブソレノイドにより共有される共通の復帰パスへの接続が許容される。Ｍ１トレースは、各々のコイルに対して別個の電気的接続性を供給する。前述した種々の協同強磁性体構造については、図１のｍａｇＦＥＴの強磁性体ゲートに、または、２つ以上のドレーンと１つ以上のゲートとを備え、場合によっては強磁性体ゲートを備える従来のｍａｇＦＥＴに連結することができる。前述した種々の協同強磁性体構造は、通常は、２つの異なる安定した磁性状態を示す。しかしながら、構造毎に多数ビットの記憶装置を供給すべく前記構造が１つ以上の主要なまたは副次的なヒステリシス軸により操作されるように、前記構造を設計することが可能である。前記構造の効率という理由により、安定した磁性状態間において切り換わるのに必要なスイッチング電流は、単一の小さな寸法のＭＯＳデバイスにより供給されるのに十分小さい。さらに、前述した種々の協同強磁性体構造は、各々が、ｍａｇＦＥＴ内を流れる感度電流に実質的に直交している磁界を確立させ、これにより、キャリアの偏向とｍａｇＦＥＴの感度とを最大にする。これらの特性は、永久磁石構造を、他の分野における使用の他に、磁気集積回路メモリにおける使用のためにも理想的に適したものにしている。前述した磁気集積回路構造の種々の要素については、ｍａｇＦＥＴのような電流偏向型（current-deflection-type）の磁界センサとは別に用いてもよい。詳細には、前述の構造は、種々の垂直方向の磁界を発生器と考えられるものを組み込んでいる。ここで、“垂直方向”とは、“水平方向”の半導体基板に対して指定された語である。したがって、前述した磁気集積回路構造の各々は、特に、前記構造が垂直方向の磁界を発生させる方法または垂直方向の成分を有するベクトル場に対して考慮される。Ｃ型クランプ前述したように、１９５０年代および１９６０年代の磁気メモリは、幾つかの、または全てのコイルに対して、ドーナツ形状（トロイド）の強磁性体材料の要素を用いていた。ワイヤは、コアの中心を通って張られていた。電流は、時計方向または反時計方向にコイルを磁化するように、ワイヤを通って２つの可能な方向のうちのいずれか一方に流されていた。コア内の磁界は、コア自体の範囲内に制限されており、かつ、他の機能に影響を及ぼすのに有効な磁界が殆ど存在しなかった。磁気要素において、ギャップを構造内に導入することは通常のことである。ギャップが、強磁性体材料の長さと比較して小さければ、磁束は、ギャップを通って続き、かつ、回路をこのギャップ内に配することを可能にし、したがって、磁界の存在する場所に存在することになる。ギャップは、空気または他の非磁性材料、またはシリコンのような常磁性材料であってもよい。図１のＣ型クランプ磁気集積回路構造は、強磁性体材料から構成されている。ＭＯＳトランジスタは、実際には、Ｃ型クランプの磁性ギャップ内に設けられている。Ｃ型クランプもまた、ＭＯＳトランジスタのゲートとして機能しかつトランジスタ構造の下部で続いているので、ギャップは小さくなっている。ＭＯＳトランジスタは、チャンネルを反転させるべく作業機能を供給するために金属を必要とする。この作業機能については、様々なタイプの金属により供給することができ、通常は、アルミニウムおよびポリシリコンが用いられる。しかしながら、ニッケル鉄のような強磁性体材料を用いることができない理由はない。前記Ｃ型クランプ構造をゲートとして用いることによって、磁界をＭＯＳデバイスのチャンネルに全く垂直にすることができる。チャンネルを下方に貫通する磁界は、２つのドレーンの一方を幾らか偏向させ、かつ、Ｃ型クランプが反対方向に磁化されれば、チャンネルを上方に貫通する磁束は、他方のドレーンを幾らか偏向させる。前記Ｃ型クランプを初期化して、その構造とギャップとを通して時計方向または反時計方向に電流を流すために、前記構造上の２つのドレーンが、ＭＯＳゲートとして電気的に機能するＣ型クランプと協同して用いられる。言い換えれば、ドレーン−ゲート−ドレーン・トランジスタは、コアを通るワイヤとして用いられ、かつ、ＭＯＳデバイスの両方向性によって、電流は、どちらのドレーンがより高いポテンシャルにあるのかに応じて２方向のうちの一方に流れることができる。例えば、図１の要素１１０を通して時計方向における電流を書き込むために、要素１０６を７ボルトに上昇させ、かつ、要素１０５を接地することができる。反対方向に書き込むために、要素１０６を接地し、かつ、要素１０５を７ボルトに維持することができる。いずれの場合においても、チャンネルがソースとドレーンとの間に形成されるように、ゲート１１０をアクティブ状態にすることが必要である。ソレノイドソレノイドは、その中心に比較的一定の磁界を生成する周知の要素である。ソレノイドは、通常は、ボビンにおける裁縫糸のように、適切なスプールに堅く巻かれたワイヤのグループからなっている。磁界を強めるために、強磁性体金属がワイヤのスプールの中央に挿入されてもよく、またはボビンとして機能してもよい。さらに、コイルとポートとの自己絶縁をもたらすために、（二酸化クロムのような）電気的に絶縁物であるがなおも強磁性体である材料を用いることが可能である。前記磁界は、コア強磁性体要素により集中している。この磁界は、矩形要素の長さに沿って方向づけられている。磁束線は、磁界の極性に応じて、矩形コアの最上部を出て底部へ入るか、または逆方向に移行する。前述した図５、図６、および図７は、ソレノイドの集積回路の実施手段（impl ementation）を示す。図７は、ワイヤのコイルを示しており、各々の巻きが、垂直方向において異なる層の上に形成されており、かつ、図５および図６は、強磁性体コアを示している。ソレノイドは、水平方向に多数の部分的なループを構成することにより実施され、集積回路の金属の異なる層上の各々のループは、導体により満たされているビアホールにより実施されるループ間における垂直方向の接続を各々配線しかつ有している。底部から最上部への電流の流れは、１つの磁気化方向を生じさせる。ワイヤの最上部入力端子へ入り、かつ、ワイヤの底部から出る電流の流れは、逆の磁気化方向を生じさせる。閉じた磁界線は強磁性体金属の底部を出ており、かつ、要素がＭＯＳデバイスのゲート上に直接的に配置されているので、磁界は本質的にそのゲートに直交している。ＤＮＡまたは交互嵌合ソレノイド図８〜図１２に示した、いわゆるＤＮＡ構造は、上述したソレノイドの変形例である。ＤＮＡ構造の目的は、低減した集積回路領域内に永久磁石構造を構成することを可能にすることである。このことは、１つの永久磁石のコイル巻きをインタリーブさせかつその隣のコイル巻きの間に割り込ませることにより達成され、これにより、多数の永久磁石が、ある共通の集積回路のスペースを共有することが可能になる。しかし、これらの永久磁石の独立性、さらに、必要であれば、電気的な独立性は維持される。ソレノイドのように、コイルは、強磁性体コアの周囲に巻きついている。ソレノイドとは違い、コイルは、“Ｌ”字形状の断片のグループから構成されており、この“Ｌ”字形状の断片については、ある断片が、異なる集積回路の層にある他の断片の上部に取りつけられる。図１０に示した構造は、１．２５回巻きのソレノイドのように機能し、その一方で、図７のソレノイドは、３回巻きとなっている。磁石を磁化させる起磁力は巻き数に比例するので、ＤＮＡは、巻き数を減らすが、集積回路領域の必要性を減らした。ＤＮＡは、ソレノイドのように、そのコアまたはポスト要素の端から端まで垂直方向の磁界を生成しており、このことは、コアの端から端まで電流を磁化する方向に依存している。強磁性体については、材料の選択に応じて、導電性であっても絶縁性であってもよい。ソレノイドとは違い、ＤＮＡは、有用なバリエーションを有している。ケース１．最も簡単な場合であって、ポストは、コイルから電気的かつ磁気的に絶縁されている。次に、ポストは、領域の必要性を低減させかつ１．２５回巻き対３回巻きで、先述したソレノイドのように機能する。ケース２．この例においては、コイルは、最上片を、例えば、二酸化シリコンのような絶縁物の小さな薄い層上に配置させ、次にポスト上に置くことにより、ポストから電気的に絶縁されている。この構造は、絶縁層が磁気構造におけるギャップとして機能するように設計される。このギャップは、電気的絶縁をもたらすために十分であるが磁気的連続性をもたらすために十分薄いように設計される。この特徴は、メモリのような回路のデコード・スキームが、ワード線が永久磁石の記憶装置から絶縁されることを必要とするときに望ましい。ケース３．さらに、ポストおよびコイルを、連続した磁性材料片にすることも可能である。強磁性体金属が導電性であれば、ポストおよびコイルの端から端まで電気的伝導性をもたらすことができ、これにより、これらのポストおよびコイルは、単一の電磁要素として機能する。例えば、ポストおよびコイルが、矩形の１つの連続した要素に伸ばされ、これにより、棒状の磁石が形成されるのを視覚化することができる。例えば、サブミクロンの磁性材料のような、適切な幾何学的形状において、この構造は、単一の磁性領域として機能する。この構造への接続については、２つの方法のうちの１つで行ってもよい。コイルには、該コイルの底部と最上部とにおいて、接触子を介して接触することができる。あるいはまた、２つの接触子を、一方をコイルに、他方をポストに対して、前記構造の底部に構成してもよい。この場合に、導電性の強磁性体ポストに電流を通すことは、永久磁石構造を切り換えるために必要とされる電流量を著しく低減させる。これは、磁化力が磁化ソースからの距離に比例するためである。ポスト磁化電流は、実際には、ポストそれ自体において作用し、かつ、該ポストにおいて作用しているコイルの磁化力よりも短い距離にある。ＤＮＡ永久磁石は、スイッチング動作を補助すべく、コイルの巻きがポスト自体におけるポスト磁化力を補強するように設計される。好ましい実施形態において、前述の協同する強磁性体構造は、ニッケル−鉄の混合物であるパーマロイから形成されている。材料の保磁力は、前記構造の安定性の尺度であり、かつ、前記構造を切り換えるために必要とされる磁化電流量の示度である。この構造は、通常は、２０〜１００エルステッド用に設計されており、かつ、チャンネル周辺の磁界は、５０〜１００ガウスである。次に、この保磁力および磁界は、約０．５ガウスおよび０．５エルステッドという地球の磁界を著しく超えており、かつ、信頼性のある記憶装置をもたらすのに十分に安定している。ニッケル−鉄の保磁力については、コバルトのような他の化合物を追加することを含む多数の方法と、フィルム蒸着の間に基板温度を調整することを含む多数の製造技術とにより調整することができる。前記構造を切り換えるために必要とされる起磁力は、主にギャップ長さの関数である。前記構造を切り換える（書き込む）ための電流値を小さくすることを可能にするためには、非常に小さなギャップが望ましい。前述の磁気集積回路構造を用いた集積回路メモリについて、以下に説明する。前述の磁気集積回路構造については、例えば、米国特許第５，０６８，８２６号明細書（マシューズ（Matthews）特許）および米国特許第３，７１４，５２３号明細書（ベイト（Bate）特許）のように、既存の磁気半導体メモリ構造および磁界センサ構造の範囲内で利点を得るために用いてもよい。前記２つの米国特許明細書は、ともに参照として本明細書に含まれている。磁気半導体メモリに適用する際に、元来想定されたようなこれらの構造は、前述した問題を被る（大きな書き込み電流、大きなセルサイズ、漂遊電磁結合）。磁気構造の効率は、ギャップの長さと比較した際のコア内の磁束パスの長さの比率に直接関連している。この比率は、できる限り大きくあるべきである。前述の磁気集積回路構造において、この比率は大きく、このことは、従来技術における不都合の克服を可能にすることにおいて重要な要因である。マシューズ特許による従来技術のメモリセルを表している図１３Ａを参照すると、メモリセルのセンサ部１０は、シリコン基板内に作られた半導体ホール（Ha １１）バーを具備している。駆動電流Ｉ_dは、ｐ＋ドレーン領域１４においてホールバーに入り、かつ、ｐソース領域１５においてホールバーを出る。離間された領域１４，１５は、その間にチャンネル１７を画定している。領域１４，１５、チャンネル１７、および重なったポリシリコンゲート（図１には示されていない）の組合せは、通常のｐチャンネル金属酸化物半導体（ＭＯＳ）デバイスを形成している。ｐチャンネルＭＯＳデバイスの制御電極に低い電位（例えば、ゼロボルト）を印加することにより、チャンネル１７における基板表面のすぐ下方に逆転層が生成される。この逆転層は、駆動電流Ｉ_dに対して導電パスを、流れに供給する。図１の特定の実施手段において、外部電圧ソース１１は、駆動電流Ｉ_d を発生させる。１組のバイポーラトランジスタが、緩衝増幅器としてホールセンサ内に組み込まれている。これらのトランジスタは、トランジスタ２８，２９として図１３Ａに示されている。ＮＰＮトランジスタ２８のベース−エミッタ領域は、領域１９，２１としてそれぞれ示されており、その一方で、（チャンネル１７の反対側に配置されている）ＮＰＮトランジスタ２９のベース−エミッタ領域は、領域１８，２２としてそれぞれ示されている。ｎ型基板は、両方のトランジスタのための共通のコレクタとして作用する。マシューズ特許において説明したように、ＭＯＳトランジスタの逆転層により発生するホール電圧は、抵抗によって（ohmicall y）ベース領域１８，１９に連結されている。こうして、電圧Ｖ_Hallは、エミッタ２１，２２の電位差を生じさせ、次に、この電位差は、電圧センサ１２により検出される。図１３Ｂを参照すると、図１３Ａに示されたマシューズ特許によるものと同様の磁気半導体メモリセルが断面図で示されている。しかし、この磁気半導体メモリセルは、図５および図８に関連して前述したタイプの１つであるソレノイド３３を組み込んでおり、このソレノイド３３については外形線で示している。示してある断面図は、図１３Ａの断面Ａ−Ａ’に対応している。離間されたｐ＋領域１４，１５は、ｎ型基板２７内に作られて示されている。領域１４，１５は、通常の拡散技術またはイオン注入技術を用いて作られている。ポリシリコンゲート２４は、チャンネル１７のすぐ上方に形成されている。ゲート２４は、下方にあるゲート酸化物２６により基板２７から、かつ、上方にある誘電性絶縁層２５により磁気パス３３から絶縁されている。領域１４，１５へのオーム接触は、部材３７，３８により、それぞれもたらされる。ＢｉＭＯＳ処理において、部材３７，３８は、ドープされたポリシリコンを具備しているが、通常の金属または他の導電性金属を用いてもよい。図１３Ｂのメモリセルの通常の読み取り動作の間に、ポリシリコンのゲート部材２４は、センサのチャンネル１７内にｐ＋逆転層３５を作り出すために接地される。いったん、逆転層３５が形成されると、駆動電流が、ソース／ドレーン領域１４，１５間に流れ得る。電圧Ｖ_Hallは、磁界３２に応じて（ページ内に入っていく方向またはページから出てくる方向のいずれかに向けられている）層３５に発生される。図１３Ｃには、図１３Ａの磁気メモリセルの、切断線Ｂ−Ｂ’に沿った断面図が、示されている。図１３Ｃは、バイポーラ接合トランジスタがＭＯＳホールセンサに組み込まれる方法を示している。基本的に、このことは、チャンネル領域１７に直に隣接させてベース領域１９，１８を形成することにより行われ、これにより、逆転層３５は、通常はトランジスタ２８，２９のベース−コレクタ接合であるものまで完全に延びる。図１３Ｃにおいて、ｐ型領域１９、ｎ型領域２１、およびｎ型基板２７は、ＮＰＮトランジスタ２８を形成している。ＮＰＮトランジスタ２９は、基板２７と、ｐ型ベース領域１８と、ｎ型エミッタ領域２２とにより形成されている。前述したように、電流Ｉ_dが逆転層３５を流れるときに、ホール電圧がチャンネル１７の横部に展開される。ｐ型逆転層３５は、チャンネル１７にわたって完全に延びており、このチャンネル１７において、ｐ型ベース１８，１９に対してオーム接続をする。したがって、逆転層３５において展開された電圧Ｖ_Hallは、トランジスタ２８，２９のベース領域１８，１９に、それぞれオーム接合される。ソレノイド３３は、マシューズの従来技術のメモリセルの磁束パスの長さを著しく増大させ、これにより、セルの磁気的効率を著しく増大させ、かつ、セル内に情報を書き込むために必要とされる電流量を著しく低減させる。セルのサイズについては、対応づけて低減させてもよい。同時に、ソレノイドは、漂遊磁束と、隣接セルに対するその影響とを低減させる。図１４を参照すると、ベイト特許に示されたものと同様の磁界センサを用いた磁気半導体メモリセルが断面図で示されている。しかし、この磁気半導体メモリセルは、図８に関連して前述したタイプのソレノイド３３を組み込んでおり、このソレノイド３３については外形線で示している。図１４のメモリセルは、小さな電流不均衡を感知することができ、かつ、結果として生じる電圧を増幅することにより、出力信号か急速かつ著しい電流振動を受けることができるという利点を提供する。より詳細には、図１４に示した実施形態において、ゲートＧ₁，Ｇ₂ およびドレーンＤ₁，Ｄ₂は、磁界が存在しないときには、概略的に示された電圧ソース３４により決定された同じ電位である。この構造は、本質的に、２つの別個のＦＥＴを画定しており、一方のデバイスは、Ｄ₁，Ｇ₁，およびソースＳ₁を備え、他方のデバイスは、Ｄ₂，Ｇ₂，およびソースＳ₁を備えていることが分かる。これら２つのデバイスのゲートは、互いに十分近接して形成されており、これにより、これらのゲートは、磁界に応じて相互作用して以下のような強められた出力を生成する。磁界が、円状の矢３６の先端により概略的に示されるように、図面シートから出る方向に向けられるように適用されると、Ｇ₁の下の逆転層内の正孔は、電界と磁界との複合効果に起因する力により、左から右へ、Ｇ₂の下の逆転層へ逸らされる。結果として、ドレーン電流Ｉ_D2が増大し、その一方で、電流Ｉ_D1が減少する。ドレーンＤ₂，Ｄ₂のゲートＧ₂，Ｇ₁への交差接続は、強められた出力信号を生じさせる正フィードバックをそれぞれもたらす。外部装荷抵抗Ｒ_Lを変動させることは、ＦＥＴ磁界検出器の感度と安定性とに影響を及ぼす。他のメモリセルと比較すると、協同する強磁性体部材を、ベイトによる従来技術の磁界センサと組み合わせることにより形成された、図１４のメモリセルは、２つの別個のゲート部の電位を制御するために、２つの別個の制御線を必要とする。しかしながら、セルのセンサ部は高い感度を示す。協同する強磁性体部材は、２つのゲート上に配置され、かつ、電気的にも磁気的にもこれら２つのゲートに付くことはない。前述の磁気集積回路構造を用いた、他の新しくかつ利点を有する磁気半導体メモリについて、以下に説明する。図１５を参照すると、図１の磁気集積回路構造を用いた、２ワード・バイ・２ビット（４セル）の記憶セルアレイが示されている。各々の記憶セルは、図１に関連して前述したものと同じ構造を有している。すなわち、各々の記憶セルは、強磁性体ゲートと、該強磁性体ゲートに磁気的に連結されている協同強磁性体部材とを有するｍａｇＦＥＴを組み込んでおり、これにより、Ｃ形状磁石が形成されている。各々のセルは、ワード線と、２つのデータ線と、接地線と、または基準電位線とに対する接続を必要とする。接地線については、それに隣接した全てのセルが共有してもよい。したがって、２×２配列の異なる半分を、対称線の周りの互いに反映させることにより、レイアウトの効率が達成される。次に、全てのセルのソースは、単一の接地線に共通して接続されている。対称線を挟んで互いに直接対向している２つの対向セルは、小型化を促進するために、単一のソースを共有してもよい。示された実施形態においては、一方のソースＳ₁がセル１５００，１５１０により共有されており、かつ、他のソースＳ₁がセル１５０１，１５１１により共有されている。あるいはまた、これらのセルは、各々が別個のソースを有していてもよく、このことは、あるタイプのデコーダ・スキームにおいては望ましい。データ線は、メモリワード“を横切って”延びており、かつ、選択線は、メモリワード“に沿って”延びている。選択線は、単一メモリワード内における異なるセルのゲートに、共通に接続されている。したがって、セル１５００，１５０１のゲート００Ｇ，０１Ｇは、Ｒ／Ｗ０選択線ＳＥＬ０により接続されている。セル１５１０，１５１１のゲート１０Ｇ，１１Ｇは、Ｒ／Ｗ１選択線ＳＥＬ１により接続されている。反対方向においては、差動（differential）データ線の組（ＤＡＴＡ０）の一方の線Ｄ０は、それぞれのセル１５００，１５１０の２つのドレーンの中で対応するもの（例えば、ドレーン０１Ｄ１，１１Ｄ１）に接続されており、かつ、同じ差動データ線の組の他方の線Ｄ０６は、同じセルのドレーンの中で対応する（先程とは）別のもの（例えば、ドレーン０１Ｄ２，１１Ｄ２）に接続されている。同様に、差動データ線の組（ＤＡＴＡ１）の一方の線Ｄ１は、ドレーン００Ｄ１，１０Ｄ１に接続されており、かつ、同じ組の他方の線Ｄ１６は、ドレーン００Ｄ２，１０Ｄ２に接続されている。各々のゲートが、対応するそれぞれのチャンネル領域において、上方向または下方向のいずれかに垂直方向の磁界を生成するように、磁気的に極性を与えられていると仮定する。ワード０に記憶された情報を読み出すために、選択線ＳＯが、例えば、セル１５００，１５０１のそれぞれのｍａｇＦＥＴを伝導させるのに十分な２Ｖのレベルまで駆動される。差動線の組は、それぞれの感度増幅器に連結されている。前述した電流の偏向の機構およびそれぞれのｍａｇＦＥＴは、セル１５００，１５０１のそれぞれの磁石内に記憶された磁界の極性を感知するが、これらによって、これらの極性が、それぞれの異なる線の組に備えられた電圧極性に反射される。幾つかの構成においては、読み出し（ＲＥＡＤ）動作の間に、ドレーン内の電圧を大体同じ電圧に保持して、信号を最大にし、かつ、ドレーン間における寄生トランジスタ動作を避けるか、または、ソース−ドレーン領域にわたってかなりの電界を生じさせるためにドレーンを比較的高電圧に保つことが望ましい。これらの目的については、図２６に示されるように、単に、バッファ回路を、ドレーンにおける電流差を後続の電圧に変換するカスケード形態で追加することにより達成することができる。例えば、バイポーラトランジスタのエミッタまたは他のＭＯＳデバイスのソースについては、ベースまたはゲートを一定の電位に保持させている間に、ドレーンに結びつけることができる。高いかまたは安定したｍａｇＦＥＴ内の電圧を実質的に維持する一方で、ｍａｇＦＥＴにおける電位差が、コレクタまたはドレーンの変動において現れる。データビットをセル内に書き込むためには、磁化電流を、ロジック０を記憶するために一方の方向に、かつ、ロジック１を記憶するために他方の方向に、“Ｃの口部を通って”通過させる必要がある。データビットを書き込むために、セルの２つのドレーンは、２つの可能な方向のうちの一方向に、一方のドレーンから他方のドレーンへ電流を通すためのトランジスタとして機能する。磁束線の方向および結果として生じた磁界の極性は、磁化電流の方向とキャリア極性とに応じて逆転する。Ｃ形状磁石がページ上の文字Ｃと同じ方位を有している場合には、ページ方向における電流は、キャリアが正孔なのかまたは電子なのかに応じて、時計方向、反時計方向の磁束線を生じさせる。したがって、Ｃ形状磁石の上方の “顎部”または極片はＮ極として磁化され、かつ、下方の極片はＳ極として磁化される。ページから出る方向の電流は、反対の磁化を生じさせる。幾つかの構成においては、必要とされる磁化電流は、例えば、実質的に３ｍＡであってもよい。適切な幅と長さとの比率の、小型のＭＯＳデバイスは、デバイスのゲート電圧が十分に高い電圧（例えば、７Ｖ）まで引き上げられる場合に、このような電流を供給することができる。したがって、メモリワードに情報を書き込むためには、そのワードのための選択線が、通常は標準よりも高い電圧レベルであるものまで引き上げられる。適切な極性の差動電圧は、差動線の組に配され、それぞれのセルの磁石を対応する極性に磁化させる。したがって、これにより、ロジック０，１が所望されるように表される。図１６には、図１５の２×２記憶セルアレイの平面図が示されている。図１６に示された断面図は、図１７および図１８にそれぞれ示されている。図１６、図１７、および図１８は、前述した図２、図３、および図４にかなり対応しているので、さらに説明は行わない。図１５のメモリセルにおいて、各々のセルの協同強磁性体部材は、強磁性体ゲートの下に横置され、かつ、この強磁性体ゲートとともに、Ｃ形状磁石を形成している。このような協同する強磁性体部材の代わりに、前述したように他の協同する強磁性体部材を用いてもよい。図１９を参照すると、協同する強磁性体部材として図５のソレノイドを用いた、２ワード・バイ・２ビット（４セル）の記憶セルアレイが示されている。各々のセル内において、図５のようなソレノイドが最上部に形成され、かつ、ｍａｇＦＥＴのゲートに磁気的に連結されている。図１５の記憶セルアレイと比較すると、図１９の記憶セルアレイにおいては、各々のセルには３つのデータ線が供給されている。差動線、例えばＤ０，Ｄ０ｂは、図１５の記憶セルアレイと同様の方法で機能する。第３のデータ線、例えばＤ０Ｗは、書き込むべき論理値に応じて、書き込み動作に間にハイまたはローに引かれ、これにより、ソレノイドを通る電流の方向を決定する。ソースは、前述の実施形態のように接地されておらず、また、前述の実施形態のようにドレーンからのドレーンへの書き込み電流も流れない。その代わりに、書き込み電流は、ドレーンからソレノイドのコイルを通ってソースへ流れる。図１５の記憶セルアレイの場合のように、図１９の記憶セルアレイにおいては、対称線を挟んで互いに直接対向している２つの対向セルは、図１９に示されているように、単一のソースを共有して小型化を促進してもよい。あるいはまた、セルは、各々が別個のソースを有していてもよい。図２０には、図１９のメモリセルの等価回路が示されている。ｍａｇＦＥＴ２００１のソースは、図５および図８に示されたタイプの１つであるソレノイドのコイルに連結されている。コイルの他端は、データ書き込み線Ｄ０Ｗに連結されている。このデータ書き込み線については、接地させてもよく、またはスイッチ２００５を介してロジックのハイレベル（例えば、５Ｖ）まで引き上げてもよい。ｍａｇＦＥＴのドレーンＤ₁，Ｄ₂は、差動データ線Ｄ０，Ｄ０ｂにそれぞれ連結されている。これらの差動データ線については、接地させてもよく、ロジックのハイレベルまで引き上げてもよく、または連動スイッチ２００７Ａ，２００７Ｂそれぞれによって浮動させてもよい。さらに、これらの差動データ線は、差動増幅器（図示せず）にも連結されている。ｍａｇＦＥＴのゲートについては、復号された行をはずす（deselect）ために接地させてもよく、読み出しのために相対的にローの電圧レベル（例えば、２Ｖ）まで引き上げてもよく、書き込みのためにハイの電圧レベル（例えば、７Ｖ）まで引き上げてもよい。動作において、データビットをメモリセルに書き込むためには、磁化電流が、２つの可能な方向のうちの一方向に、ソレノイドのコイルとｍａｇＦＥＴとを通して流される。例えば、ロジックのハイレベルをメモリセルに書き込むために、スイッチ２００９が最上部のポジションに切り換えられ、これにより、仮定して示されたｎチャンネルｍａｇＦＥＴのゲートに７Ｖが印加される。同時に、スイッチ２００７Ａ，２００７Ｂが最上部のポジションに切り換えられ、これにより、ドレーンＤ₁，Ｄ₂に５Ｖが印加され、かつ、スイッチ２００５が接地される。したがって、電流Ｉ_“1"が、コイルを通して、またはコイルとソレノイドのポートとを通して、右から左へ流される。ロジックのローレベルをメモリセルに書き込むためには、一方にスイッチ２００５が、他方に２００７Ａ，２００７Ｂが反対のポジションに配される。すなわち、スイッチ２００７Ａ，２００７Ｂは接地され、かつ、スイッチ２００５は５Ｖまで引き上げられる。したがって、電流Ｉ_“0" が、ソレノイドのコイルを通して、右から左へ流される。さらに、ある読み出し電流をコイルに通す、あるいはまた、ソース“Ｓ”に接触するさらなる選択ワイヤを追加することにより、読み出しおよび書き込み用のゲート電流を同じにするという“読み出し妨害”を回避することも可能である。読み出し動作は、通常は、スイッチ２００９を２Ｖのポジションに設定することと、スイッチ２００７Ａ，２００７ＢをＦＬＯＡＴのポジションに設定することと、スイッチ２００５を接地のポジションに設定することとによりにより行われる。その結果、ｍａｇＦＥＴ２００１は、ＯＮにバイアスされ、かつ、ほぼ等しいドレーン電流は、磁界が存在しなければ、＋ＶからＲ＋およびＲ−へ流れる。ゲート２００１に直交する磁界は、該磁界の方向に応じてＲ＋およびＲ−を通って流れる電流を、より多いかまたはより少ないかのいずれかで生じさせる。次に、この電流差が、感知用の差動増幅器に送られる。読み出し中に素子２００３を通って送られる電流量、つまり“読み出し妨害電流”は、読み出し動作が非破壊的読み出しとなるように意図されていれば、電流を切り換えるのに必要とされるものより著しく低い。“読み出し妨害”は、書き込み中よりも読み出し中においてより低いゲート電流を有することにより安全なマージンを供給するために、通常は、書き込み電流の３０％未満に保持される。本発明の本質的な特徴から逸脱することなく、本発明が他の特定の形式においても実施され得ることは、当業者により理解される。したがって、前述の記載は、あらゆる面で例示的なものであって制限的なものではないと考えられる。本発明の範囲は、前述の記載よりも、添付した請求項によって示されており、かつ、本発明の考えおよびその等価物の範囲内で生じるあらゆる変更は、本発明に包含されるように意図されている。

───────────────────────────────────────────────────── フロントページの続き (72)発明者モニコ，ジュアンアメリカ合衆国カリフォルニア 95123 サンジョーズディアコート 504 (72)発明者ヴォーグリ，オットーアメリカ合衆国カリフォルニア 95037 モーガンヒルサイカモア 13465

Claims

【特許請求の範囲】１．集積回路と、電流偏向型の磁界センサと、感度電流に対して実質的に直交する方向に磁界を確立する手段とを備える磁気集積回路構造を具備し、前記磁界センサにおいて、前記感度電流が生成されることを特徴とする磁気集積回路。２．前記センサは、電界効果トランジスタを具備することを特徴とする請求項１に記載の磁気集積回路。３．前記電界効果トランジスタは、ソース領域と多数のドレーン領域とを有するｍａｇＦＥＴであることを特徴とする請求項２に記載の磁気集積回路。４．前記ｍａｇＦＥＴには、前記ソース領域と多数の前記ドレーン領域との間においてチャンネルを画定するゲートが少なくとも１つ設けられており、前記ゲートの電位は、前記感度電流の流れを制御していることを特徴とする請求項３に記載の磁気集積回路。５．前記ｍａｇＦＥＴには、磁界を確立する前記手段の一部を形成する強磁性体ゲートが設けられていることを特徴とする請求項４に記載の磁気集積回路。６．磁界を確立する前記手段は、前記チャンネルの下に横置される磁性材料の層と、前記磁性材料の層を、前記強磁性体ゲートに接合させる磁性材料の壁部とをさらに具備することを特徴とする請求項５に記載の磁気集積回路。７．メモリセルアレイを形成するために相互接続された前記磁気集積回路構造を複数具備しており、前記磁気集積回路構造の各々は、情報ビットを記憶し、前記アレイ内における行方向に隣接する磁気集積回路構造は、情報ワードの異なるビットを記憶するように指定された行を形成し、かつ、前記アレイ内における列方向に隣接する磁気集積回路構造は、異なる情報ワードの対応ビットを記憶するように指定された列を形成している磁気集積回路において、前記行方向に隣接する磁気集積回路構造のそれぞれの第１ドレーン領域は、前記行に対する第１差動データ線に連結されており、前記行方向に隣接する磁気集積回路構造のそれぞれの第２ドレーン領域は、前記行に対する第２差動データ線に連結されていることを特徴とする請求項４に記載の磁気集積回路。８．各々の列内において、前記列方向に隣接する磁気集積回路構造のそれぞれのゲートは、前記列に対する読み出し／書き込み選択線に連結されていることを特徴とする請求項７に記載の磁気集積回路。９．各々の列内において、前記列方向に隣接する磁気集積回路構造のそれぞれのゲートは、基準電位に共通に連結されていることを特徴とする請求項８に記載の磁気集積回路。１０．各々の磁気集積回路構造は、前記行方向に隣接する磁気集積回路構造と共通のソースを共有することを特徴とする請求項７に記載の磁気集積回路。１１．前記ゲートは、第１および第２の電気的に別個の部分に分岐されることを特徴とする請求項７に記載の磁気集積回路。１２．前記ゲートの第１部分は、前記第１ドレーンに連結され、かつ、前記ゲートの第２部分は、前記第２ドレーンに連結されていることを特徴とする請求項１１に記載の磁気集積回路。１３．前記第１ドレーンおよび前記第２ドレーンは、正フィードバックと増幅とをもたらすための回路に連結されていることを特徴とする請求項１２に記載の磁気集積回路。１４．磁界を確立する前記手段は、前記強磁性体ゲートに接触して形成された強磁性体コア部材と、複数の金属層のそれぞれに形成された複数のトレースとをさらに具備し、複数の前記トレースのうちの選択されたものは、前記強磁性体コア部材の周囲に巻きを形成するように互いに接触することを特徴とする請求項５に記載の磁気集積回路。１５．メモリセルアレイを形成するために相互接続された前記磁気集積回路構造を複数具備しており、前記磁気集積回路構造の各々は、情報ビットを記憶し、前記アレイ内における行方向に隣接する磁気集積回路構造は、情報ワードの異なるビットを記憶するように指定された行を形成し、かつ、前記アレイ内における列方向に隣接する磁気集積回路構造は、異なる情報ワードの対応ビットを記憶するように指定された列を形成している磁気集積回路において、前記行方向に隣接する磁気集積回路構造のそれぞれの第１ドレーン領域は、前記行に対する第１データ線に連結されており、前記行方向に隣接する磁気集積回路構造のそれぞれの第２ドレーン領域は、前記行に対する第２データ線に連結されていることを特徴とする請求項１４に記載の磁気集積回路。１６．各々の列内において、前記列方向に隣接する磁気集積回路構造のそれぞれのゲートは、前記列に対する読み出し／書き込み選択線に連結されていることを特徴とする請求項１５に記載の磁気集積回路。１７．複数の前記トレースは、第１および第２コイル端末を有するコイルを形成し、かつ、行内における磁気集積回路構造のそれぞれの第１コイル端末は、前記行に対するデータ書き込み線に連結されていることを特徴とする請求項１５に記載の磁気集積回路。１８．前記磁気集積回路構造のそれぞれの第２コイル端末は、前記磁気集積回路構造のそれぞれのソースに連結されていることを特徴とする請求項１７に記載の磁気集積回路。１９．複数の前記トレースは、端末を有するコイルを形成し、かつ、行内における磁気集積回路構造のそれぞれの端末は、前記行に対するデータ書き込み線に連結されていることを特徴とする請求項１５に記載の磁気集積回路。２０．前記磁気集積回路構造のそれぞれのポストは、前記磁気集積回路構造のそれぞれのソースに連結されていることを特徴とする請求項１９に記載の磁気集積回路。２１．最上部の金属層におけるトレースは、薄い絶縁層を介して、前記強磁性体コア部材の最上部に磁気的に連結されていることを特徴とする請求項１４に記載の磁気集積回路。２２．多数の安定した磁性状態を有しており、前記磁性状態のうちの異なる状態が容易に識別されることを可能にする磁気集積回路構造であって、ヘテロ接合のインタフェースにおける小型磁石および２次元電子ガスと、集積回路および電流偏向型の磁界センサと、感度電流に対して実質的に直交する方向の磁界を有する小型磁石とを具備し、前記磁界センサにおいて、前記感度電流が生成されることを特徴とする磁気集積回路構造。２３．集積回路と、ホール型の磁界センサと、感度電流に対して実質的に直交する方向に磁界を確立する手段とを備える磁気集積回路構造を具備する磁気集積回路において、磁界を確立する前記手段は、ゲートを有するｍａｇＦＥＴと、前記ゲートと接触して形成された強磁性体コア部材と、複数の金属層のそれぞれに形成された複数のトレースとを具備し、複数の前記トレースのうちの選択されたものは、前記強磁性体コア部材の周囲に巻きを形成するように互いに接触することを特徴とする磁気集積回路。２４．前記ｍａｇＦＥＴは、３つのドレーンを具備しており、該３つのドレーンは、前記ｍａｇＦＥＴの前記ソースと整列された中央のドレーンと、前記中央のドレーンからずらされた２つのさらなるドレーンとであることを特徴とする請求項３に記載の磁気集積回路。