JP2001511929A - クロックスイッチを有する電子回路 - Google Patents

Abstract

(57)【要約】 電子回路は、クロックスイッチを経てクロック信号を受信するクロック機能回路を具えている。クロックスイッチは、それがイネーブル信号によってイネーブル状態にされる場合にのみ、クロック信号の制御下で電源入力端子とクロック出力端子との間の接続をスイッチ−オン及びスイッチ−オフするイネーブル制御される非反転ドライバを具えている。クロックスイッチはクロック入力端子とクロック出力端子との間に結合される伝送スイッチも具えている。伝送スイッチはイネーブル入力により制御され、且つクロックスイッチがイネーブル信号によりイネーブル状態にされる際にのみ、クロック入力端子とクロック出力端子との間を導電接続する。この結果、クロック信号におけるトランジションがほとんど遅延されることなく機能回路に達し、しかもクロック信号を駆動させるのに必要とされる、電源から取り出す電力を分配させるため、電源のバウンスがほとんどなくなる。

Description

【発明の詳細な説明】 クロックスイッチを有する電子回路 本発明は電子回路に関するものである。 電子回路におけるクロック信号のトランジションは機能回路に電力を消費させ る。回路の幾つかの部分へのクロック信号の供給を不能にするクロックスイッチ は、電子回路の電力消費を低減させるのに用いることができる。電子回路の動作 中、この電子回路の或る機能部からの信号の変化は、或る時間インターバルには 電子回路の機能に無関係で、他の時間インターバルに関連したりする。クロック 信号のトランジションが斯様な時間インターバル中に機能回路に供給されない場 合には、電子回路の機能に悪影響を及ぼすことなく電力を保存することができる 。従って、電力は、クロック信号を機能部に供給するクロックスイッチを用いる と共に、機能部が電子回路の機能に寄与するクロックのトランジションを受信し なくて済む選択時間インターバルの期間中、クロック信号の供給を不能にするこ とによってセーブされる。 電子回路の一部にクロックスイッチを用いることにはさらに、クロック信号を 実現するのに用いる電力を、電源から空間的な分配法で、即ち一部をクロックス イッチにて、且つ一部を、クロック信号をクロックスイッチに供給するクロック ドライバにて取り上げることができると云う利点がある。従って、電源のバウン スによる問題が低減される。 しかし、クロックスイッチはクロック信号に遅延作用をもたらす。即ち、クロ ック信号におけるトランジションはクロックスイッチの入力端子におけるよりも 遅れてクロックスイッチの出力端子に発生する。この遅延は電子回路の動作を損 ない、それは最大有効作動周波数を制限し：遅延量が大きくなるにつれて、最大 有効周波数は低くなる。 本発明の目的は特に、電力消費を低く抑え、且つ電源からの電力をできるだけ 多く分配して取り上げるという利点を維持しながら、クロックスイッチによって 生じる遅延を低減する電子回路を提供することにある。 本発明による電子回路は請求項１に記載した通りのものである。 この請求項によれば、イネーブル制御のドライバは、クロックトランジション を局部的に生成する電力のほとんどを供給することができる。クロック信号用の 導通路は、クロックスイッチがイネーブル状態にされる際に、イネーブル制御の ドライバと並列になる。伝送スイッチ及びドライバは互いに関連付けて設計して 、導通路がクロックトランジションの初期段階でのスピードアップに役立ち、ド ライバがクロックトランジションの後段での駆動をほとんど行うようにする。 本発明による電子回路の好適例は請求項２に記載した通りのものである。電力 の取り出しは、機能回路がクロックスイッチからクロック信号を受信する場合に 、クロックスイッチをクロックドライバに対するよりも機能スイッチに対して接 近させて位置付けることにより分配させる。好ましくは、クロックスイッチを機 能回路にできるだけ接近させて位置させ、例えばクロックドライバに対する導通 線路の距離の１０％未満とする。 本発明による電子回路の他の好適例は、請求項３に記載した通りのものである 。第１及び第２トランジスタは論理ゲート、例えばNANDゲートの一部である。こ の論理ゲートの内部ノードは、伝送スイッチにおける相補トランジスタを制御す るためにイネーブル信号の相補信号を生成するのに用いられる。クロック信号の トランジションは、クロックスイッチを不能にする際に、内部ノードの電位が浮 動しないようにする。 本発明による電子回路のさらに他の好適例は請求項４に記載した通りのもので ある。この例では、クロックスイッチ及び機能回路が同じ電源ラインに接続され て、これらのクロックスイッチ及び機能回路が、中央電源と、クロックスイッチ を経てクロックされない他の機能回路に電力を供給するいずれかの相互接続部と の間の電源ラインには接続されないようにする。従って電源の揺らぎが局所的に 保たれる。 本発明による電子回路の上述したような有利な特徴及び他の有利な特徴につき以 下添付図面を参照して非制限的な実施例につき説明するに、ここに： 図１は本発明による電子回路を示し； 図２はクロックスイッチの例を示し； 図３は本発明による他の電子回路を示す。 図１はクロックドライバ１１に結合されるクロック発振機１０を具えている電 子回路を示す。クロックドライバ１１の出力端子は２個のクロックスイッチ１２ ａ，ｂの入力端子に結合される。各クロックスイッチ１２ａ，ｂは，それぞれの 機能回路１８ａ，ｂに結合される出力端子を有している。各クロックスイッチ１ ２ａ，ｂは、これらの各クロックスイッチの入力端子と出力端子との間に並列に イネーブルド-ドライバ１４ａ，ｂ及び伝送スイッチ１６ａ，ｂを具えている。 イネーブルド-ドライバは電源ラインVdd,Vssによって附勢される。伝送スイッチ をオン/オフスイッチと直列のインピーダンスＲとして示してある。各クロック スイッチ１２ａ，ｂは、それぞれの関連するクロックスイッチ１２ａ，ｂのイネ ーブルド-ドライバ１４ａ，ｂ及び伝送スイッチ１６ａ，ｂの制御入力端子に結 合されるイネーブル入力端子を有している。 動作中、クロック発振機１０はクロックドライバ１１によってクロックスイッ チ１２ａ，ｂに供給される中央クロック信号を発生する。各クロックスイッチ１ ２ａ，ｂは中央クロック信号から局部クロック信号を発生し、この局部クロック 信号を機能回路１８ａ，ｂに供給する。機能回路18ａ,ｂは、クロックスイッチ １２ａ，ｂによってこれらの回路に供給されるそれぞれの局部クロック信号に同 期して様々な機能を果たす。 コントローラ(図示せず)は、各特定の機能回路１８ａ，ｂが、電子回路の機能 を果たすためにクロック信号を受信する必要がある時点及び或る特定の機能回路 １８ａ，ｂがクロック信号を受信する必要がない時点を決定する。コントローラ は斯かる要求に応じてクロックスイッチ１２ａ,ｂにイネーブル信号を供給する 。 各特定のクロックスイッチ１２ａ，ｂは、その特定のクロックスイッチ１２ａ ，ｂのイネーブル入力端子にアクティブなイネーブル信号が供給される場合にの み、該当する機能回路１８ａ，ｂに局部クロック信号を供給する。イネーブル信 号がアクティブである場合には、その特定クロックスイッチ１２ａ，ｂのイネー ブルド-ドライバ１４ａ，ｂが使用可能状態になり、さもなければ，イネーブル ド-ドライバの作動は抑止される。また、イネーブル信号がアクティブである場 合には、その特定クロックスイッチ１２ａ，ｂの伝送スイッチ１６ａ，ｂが導通 するが、 イネーブル信号がアクティブでない場合には、伝送スイッチ１６ａ，ｂは非導通 状態になる。 クロックスイッチ12ａ，ｂのイネーブル信号がアクティブである場合には次の ようなことが起こる。機能回路18ａ，ｂへの結線及びこれら機能回路そのものは 、クロックスイッチ１２ａ，ｂに対する負荷を構成する。この負荷は主として容 量的なものである。クロックスイッチ１２ａ，ｂの入力端子に到達する中央クロ ック信号はイネーブルド-ライバ１４、ａ，ｂを駆動する。中央クロック信号が 高レベルの信号である場合に、イネーブルド-ドライバ１４ａ，ｂはクロックス イッチ１２ａ，ｂの出力端子を高電圧Vddの電源ラインに接続し、また、中央ク ロック信号が低レベルの信号である場合には、イネーブルド-ドライバがクロッ クスイッチ１２ａ，ｂの出力端子を低電圧Vssの電源ラインに接続する。このよ うにして、イネーブルド-ドライバ１４ａ，ｂはクロックスイッチ１２ａ，ｂの 負荷を充電したり、放電したりする。伝送スイッチ16ａ，ｂは、クロックスイッ チ１２ａ，ｂの入力端子と出力端子との間にてイネーブルド-ドライバに並列に 接続される。 従って中央クロック信号はクロックスイッチ12ａ，ｂの負荷を充電又は放電す ることにも寄与する。クロック信号のトランジション後に、イネーブルド-ドラ イバ１４ａ，ｂは、それがクロックスイッチ１２ａ，ｂの負荷の充電又は放電を 適切に開始する前に、或る所定の遅延時間のインターバルを呈することになる。 この遅延時間のインターバル中に、伝送スイッチ１４ａ，ｂは充電又は放電を適 当に開始する。 クロックスイッチ12a,bの負荷が充電される速度は、伝送スイッチ１６ａ，ｂ のインピーダンスが低下するにつれて速くなる。伝送スイッチ１６ａ，ｂのイン ピーダンスは、少なくとも、負荷を伝送スイッチ１６ａ，ｂだけで充電するのに 必要とされる時間が、少なくともイネーブルド-ドライバ１４ａ，ｂの遅延時間 と同程度の時間となるような大きさ(即ちその遅延時間よりも大きくするか、又 はその遅延時間のせいぜい1/2以下にならないように)に選択するのが好適である 。このようにして負荷の競合駆動による無駄な電力消費を低く抑える。さらに、 このことは一般に、伝送スイッチ１６ａ，ｂのインピーダンスが一般にクロック ドライバ１１のそれよりも大きいために、クロックスイッチが少なくとも一時的 にラ ッチとして作用しなくなると言うことを意味する（さもなければ、これは、クロ ックドライバ11の駆動電力と、伝送スイッチ１６ａ，ｂ及びイネーブルド-ドラ イバ14ａ、ｂの組み合わせ回路の合成電力との適当な比率を選択することによっ て別々に行う必要がある)。 クロックスイッチ１２ａ，ｂは、一般に中央クロック信号を受信するクロック ドライバ１１に対するよりも、局部クロック信号が供給される機能回路１８に空 間的に近付けて位置付ける。例えば、集積回路チップ上では、各クロックスイッ チ１２ａ，ｂを関連する機能回路１８ａ，ｂに近付けて位置させるのに対し、ク ロックドライバはどこか別の所、例えば集積回路チップの周辺に位置させる。こ の結果、電源から取り出され、クロックスイッチの負荷を充電するのに用いられ る電流は、集積回路チップ全体に分配される。その理由は、電源から取り出され るこの電流の一部は、クロックスイッチ１２ａ，ｂに生じ、且つその電流の一部 は伝送スイッチ１６ａ，ｂを経て流れる電流を供給するクロックドライバ１１に も生じるからである。電源から取り出される電流の分配は、クロック信号のトラ ンジションによって起生される電源バウンスの影響を低減させる。 イネーブル信号がアクティブでない場合には、伝送スイッチ１６ａ，ｂが非道 通であり、しかもイネーブルド-ドライバ１４ａ，ｂの動作が抑止されて、この イネーブルド-ドライバは、機能回路に供給される出力クロック信号を、入力ク ロック信号におけるトランジションに無関係に、時間に無関係な論理レベル〔受 動レベルと称する〕に保つようにする。アクティブのイネーブル信号と非アクテ ィブのイネーブル信号との間のトランジションは、中央クロック信号が受動レベ ルにある場合に発生するようにするのが好適である。これは例えば、中央クロッ クの周期以外で、中央クロック信号が受動レベルに対して論理的に反対のレベル を有する個所でのみ状態を変えるフリップフロップからイネーブル信号を供給す るような本来既知の方法にて行うことができる。 図２はクロックスイッチを実現する回路を示す。この回路はNAND段20を具え、 この段の出力端子はインバータ段２４の入力端子に結合される。クロックスイッ チのイネーブル入力端子はNAND段20の第１入力端子に結合される。クロックスイ ッチのクロック入力端子CIはNAND段２０の第２入力端子に結合され、 クロックスイッチのクロック出力端子はインバータ段24の出力端子に結合される 。伝送ゲート22がクロック入力端子CIとクロック出力端子COとの間に結合されて いる。 NAND段２０は電源入力端子Vdd及びVssを有している。NAND段２０はVss及びVdd の入力端子間に、第１NMOSトランジスタ200のチャネルと、第１ノード２０１と 、第２NMOSトランジスタ２０２のチャネルと、第２ノード203とを順次具えてい る。第２ノード２０３は、並列配置の第１及び第２PMOSトランジスタ204,20６の チャネルを経てVDDの入力端子Vddに結合される。イネーブル入力端子Ｅは、第１ NMOSトランジスタ200及び第１PMOSトランジスタ２０４の制御電極に結合される 。クロック入力端子CIは、第２NMOSトランジスタ202及び第２PMOSトランジスタ ２０６の制御電極に結合される。 インバータ段２４もVdd入力端子とVss入力端子とに接続される。このインバー タ段24は、Vss入力端子から順次、第３NMOSトランジスタ240のチャネルと、出力 ノード241と、第３PMOSトランジスタ２４２のチャネルと、Vdd入力端子とを具え ている。第３NMOSトランジスタ240及び第３PMOSトランジスタ２４２の制御電極 は互いに接続され、且つNAND段２０の第２ノード２０３に接続されている。出力 ノード241はクロック出力端子ＣＯに結合される。 伝送ゲート22は、クロック入力端子CIとクロック出力端子COとの間に並列に結 合される第４NMOSトランジスタ２２０及び第４PMOSトランジスタ222のチャネル を含む。第４NMOSトランジスタ２２０の制御電極はイネーブル入力端子Ｅに結合 され、第４PMOSトランジスタ２２２の制御電極はNAND段２０の第１ノードに結合 される。 作動中、NAND段20及びインバータ段24は相俟って図１のクロックスイッチ１２ ａ，ｂのイネーブルド-ドライバ14ａ，ｂの機能を果たす。伝送ゲート２２は図 １のクロックスイッチ１２ａ，ｂの伝送スイッチ１６ａ，ｂの機能を果たす。 伝送ゲート２２における第４PMOSトランジスタ２２２の制御電極は、NAND段20 の第１ノードによって駆動される。イネーブル信号Ｅがアクティブ(高)である場 合には、第１NMOSトランジスタ２００が導通し、第１ノードをVssレ ベルに引き込むことになる。この結果、第4PMOSトランジスタ２２２が導通する ようになる。イネーブル信号がアクティブでない(低)場合には，第１NMOSトラン ジスタ２００が導通しなくなり、第１ノード２０１は、入力クロック信号が高レ ベルになるや否や、Vddレベルに引き込まれる。この結果、伝送ゲート20におけ る第４PMOSトランジスタ２２２は非導通になる。このように、伝送ゲート２２に おける２個の相補トランジスタ２２０，２２２の制御ゲートの制御電圧は、論理 的に反対となり、これらの論理的に反対の制御電圧を発生させるための追加のコ ンポーネントを用いなくても済む。 クロックスイッチにおけるMOSトランジスタのゲートの幅と長さのW/L比は、例 えば第１及び第2NMOSトランジスタ200,202と、第１及び第２PMOSトランジスタ20 4,206に対しては、W/L=30とする。第４PMOS及びNMOSトランジスタ220,222と、第 ３ＮＭＯＳトランジスタ２４０に対してはW/L=１２０とし、第３PMOSトランジス タ242に対しては、W/L=180とする。従って、伝送ゲート22は、NAND段のクロック 入力CIのトランジションと、インバータ段２４による充放電の開始時点との間の 遅延時間が経過する際に、クロックスイッチの負荷をまだ充電したり又は放電し たりする。 図２の回路の機能は多くの方法で実現し得ることは勿論である。例えば、PMOS 及びNMOSトランジスタ、Vdd及びVss、論理高及び低レベル役割は、それぞれ対を 成して入れ替えることができる。また、クロック信号が論理高レベルにあるクロ ックの或る期間中、第２ノードがその電位レベルを保持し得る場合には、第1PMO Sトランジスタ204を省くか、或いは第１及び第2PMOSトランジスタ２０４，２０ ６の代わりに受動負荷を用いることができる。 図３は本発明による電子回路の電源構成を示す。中央電源段30(これは,単に外 部電源から集積回路チップへの給電を受電する一対の電源パッドとすることがで きる)は、Vdd出力及びVss出力ラインを有しており、これらのラインは２対のVdd -Vssラインに分岐する。各対のVdd-Vssラインは、それぞれのクロックスイッチ ３２ａ，ｂ/機能回路３４ａ，ｂの組み合わせ回路に電力を供給する。組み合わ せ回路のクロックスイッチ３２ａ，ｂ及び機能回路３４ａ、ｂは共に給電ライン が分岐する点から中央電源段に対して“下流”に接続される。このように、 機能回路はクロックスイッチ３２ａ，ｂに対して局部減結合コンデンサとして作 用し、これは、クロックスイッチ３２ａ，ｂによって回路の他の部分に伝送され る電源妨害〔バウンス〕を低減させるのに役立つ。

Claims (1)

1. 【特許請求の範囲】 １． クロック機能回路及びクロックスイッチを具え、該クロックスイッチが、 電源入力端子、イネーブル信号受信用のイネーブル入力端子、クロック信号受 信用のクロック入力端子及び前記機能回路に結合されるクロック出力端子を有 しており、前記クロックスイッチが： − 該クロックスイッチが前記イネーブル信号によってイネーブル状態に制御 される場合にのみ、クロック信号の制御下で前記電源入力端子と前記クロック 出力端子との間の接続をスイッチ−オン及びスイッチ−オフするイネーブル制 御される非反転ドライバ；及び − 前記クロック入力端子と前記クロック出力端子との間に結合され、且つ前 記クロックスイッチが前記イネーブル信号によってイネーブル状態にされる場 合にのみ、前記イネーブル入力により前記クロック入力端子と前記クロック出 力端子との間を導電接続するように制御される伝送スイッチ； を具えていることを特徴とする電子回路。 ２． 前記クロックスイッチのクロック入力端子に結合される出力端子を有して いるクロックドライバを具え、該クロックドライバと前記機能回路を互いに空 間的に離間して位置させ、前記クロックスイッチを前記クロックドライバに対 するよりも前記機能回路に対して空間的に接近して位置させたことを特徴とす る請求項１に記載の電子回路。 ３． 前記イネーブル制御されるドライバが第１と第２電源ラインとの間に、第 １トランジスタのチャネル、第１ノード、第２トランジスタのチャネル、第２ ノード及び負荷回路を順次具え、前記イネーブル入力端子が前記第１トランジ スタの制御電極に結合され、前記クロック入力端子が前記第２トランジスタの 制御電極に結合され、且つ前記第２ノードが前記クロック出力端子に結合され 、前記伝送スイッチが相補トランジスタのチャネルを並列に具え、これらの相 補トランジスタの制御ゲートが前記イネーブル入力端子及び前記第１ノードに それぞれ結合されるようにしたことを特徴とする請求項１に記載の電子回路。 ４． 前記クロックスイッチを経る以外のクロック信号を受信する他の機能回路 も具え、前記機能回路及び前記他の機能回路が中央電源から第１及び第２の電 源ラインからそれぞれ電力を受電し、前記クロックスイッチの電源入力端子が 前記第１電源ラインに接続され、前記第１及び第２電源ラインが中央電源と、 第１電源ラインへのクロックスイッチ及び機能スイッチの接続線との間にのみ 相互接続されるようにしたことを特徴とする請求項１に記載の電子回路。