JP2001501786A - データのデ・ローテータ及びデ・インターリーバ - Google Patents

Abstract

(57)【要約】 データをデ・ローテーション及びデ・インターリーブする装置（28）は、（i）ローテーション及びインターリーブされたＤ個のデータ要素をＤ個の記憶位置に記憶する第１のメモリ(32)と、（ii）第１のメモリ（32）をアドレス制御し、Ｄ個の記憶位置からデ・ローテーション及びインターリーブされたデータを読み出すと共にローテーション及びインターリーブされたデータをＤ個の記憶位置に書き込む第１のアドレス器（36）と、第１のメモリ（32）から読み出されたデ・ローテーション及びインターリーブされたｍＤ個のデータ要素を記憶する第２のメモリ（38）と、を備え、第１のメモリ（32）から読み出されたデ・ローテーション及びインターリーブされたデータは第２のメモリ（38）のｍＤ個の記憶位置に記憶し、さらに、（iv）第２のメモリ（38）をアドレス制御し、ｍＤ個の記憶位置からデ・ローテーション及びデ・インターリーブされたデータを読み出すと共に、第１のメモリ（32）からのデ・ローテーション及びインターリーブされたデータをｍＤ個の記憶位置に記憶する第２のアドレス器（40）と、を備える。

Description

【発明の詳細な説明】 データのデ・ローテータ及びデ・インターリーバ 発明の技術分野 本発明は、データをデ・ローテーション（de-rotate）及び／又はデ・インタ ーリーブ（de-interleave）する装置及び方法に関する。 発明の背景 ８ＶＳＢ地上通信システムにおいては、情報を受信局まで空中で送信すること ができる。そのようなシステムの例では、通信すべきデータの各２ビットを３ビ ットトレリスコードに変換し、それを８値のあり得るレベルを有するシンボルに マッピングしてデータの各バイトを４個のシンボルにより表現する。そのシンボ ルをインターリーブし、シンボルの幾つかをデータフレームへ送る前にローテー ションする。 ８ＶＳＢＴシステムで使用されるデータフレームはＡＴＳＣデジタルテレビジ ョン規格（１９９５年９月１６日発行）に、特に付録Ｄのセクション４．１に記 載されている。このデータフレームは複数のセグメント（即ち、ライン）からな り、各セグメントはデータグループを含み、各データグループは複数のデータ要 素を含む。例えば、各セグメントは６９個のデータグループを含むことができ、 データグループは１２個のデータ要素を含むことができ、１つのデータ要素は１ つのデータシンボルとすることができる。そのようなデータフレームの最初のセ グメントはフレーム同期情報を含み、データフレーム中の後続の各セグメントは 、（４個のセグメントシン クシンボルの形態の）セグメント同期情報を含む先頭部分と、データを含む後続 部分とを含む。データフレーム中に含まれるフレーム同期情報及びセグメント同 期情報のため、特定のデータグループ中のデータ要素をローテーションして受信 器によるデータ処理を容易化することができる。このローテーションは前述の規 格の付録Ｄのセクション４．２．５及び表２に記載されている。従って、受信器 が受信するローテーション及びインターリーブしたデータをデ・ローテーション 及びデ・インターリーブしなければならない。 本発明は、シンボルなどのデータ要素をデ・ローテーション及びデ・インター リーブする装置に向けられている。 発明の概要 本発明の１つの観点によれば、ローテーション及びインターリーブされたデー タを処理する装置は、デ・ローテーション手段とデ・インターリーブ手段とを有 する。デ・ローテーション手段は、口ーテーション及びインターリーブされたデ ータをデ・ローテーションしてデ・ローテーション及びインターリーブされたデ ータを生成する。デ・インターリーブ手段は、デ・ローテーション及びインター リーブされたデータをデ・インターリーブして、デ・ローテーション及びデ・イ ンターリーブされたデータを生成する。 本発明の別の観点によれば、ローテーション及びインターリーブされたデータ を処理する装置は、第１及び第２の記憶手段並びに第１及び第２のアドレッシン グ手段を有する。第１の記憶手段はローテーション及びインターリーブされたデ ータのＤ個の要素を記憶する。第１のアドレッシング手段は第１の記憶手段をア ドレス制御し、第１の記憶手段からデ・ローテーション及びインターリーブされ たデータを読み出すと共に、ローテーション及びインターリーブされ たデータを第１の記憶手段に書き込む。第２の記憶手段は、第１の記憶手段から 読み出されたデ・ローテーション及びインターリーブされたデータのｎＤ個の要 素を記憶する。第２のアドレッシング手段は、第２の記憧手段をアドレス制御し 、第２の記憧手段からデ・ローテーション及びデ・インターリーブされたデータ を読み出すと共に、デ・ローテーション及びインターリーブされたデータを第１ の記憶手段から第２の記憶手段へ書き込む。 本発明のさらに別の観点によれば、装置はローテーションされたデータをデ・ ローテーションするように構成される。ローテーションされたデータはＤ個のデ ータ要素に基づいてローテーションされる。その装置は記憶手段とアドレッシン グ手段とを備える。記憶手段はローテーションされたデータのＤ個のデータ要素 を対応するＤ個の記憶位置に記憧する。アドレッシング手段は、記憶手段をアド レス制御し、デ・ローテーションされたデータをＤ個の記憶位置から読み出すと 共に、ローテーションされたデータをＤ個の記憶位置に書き込む。 図面の簡単な説明 本発明のこれら及び他の形態及び有益性は、添付図面と共に本発明を詳細に考 察することにより明確となり、添付図面において、 図１は、列を主とする順序のデータを例を示し、本発明によりデ・インターリ ーブされるべきデータのインターリーブを説明するために役立つ。 図２は、データの例を示し、本発明によりデ・ローテーションされるべきデー タのローテーションを説明するために役立つ。 図３は、本発明によるデ・ローテーション及びデ・インターリーブ装置を示す 。 図４は、図３の復調器３０のタイミング図である。 図５は、図３のコントローラ３４のタイミング図である。 図６は、図３のアドレス発生器３６を詳細に示す。 図７は、データ例を示し、それは図６に示すアドレス発生器３６の動作を説明 するために役立つ。 図８は、図３のアドレス発生器４０の１つの実施形態を更に詳細に示す。 図９は、第２のメモリ手段３８の記憶位置を示す。 図１０は、図３のアドレス発生器４０が発生するアドレスシーケンスを示す。 図１１Ａ及び１１Ｂは、図３のアドレス発生器４０のタイミング図を示す。 図１２は、図８のシード発生器８2の第１実施形態を詳細に示す。 図１３は、図８のシード発生器８２の第２実施形態を詳細に示す。 図１４は、図１３の１２の乗算及びモジュロ４７演算器９８を詳細に示す。 図１５は、図１４のモジュロ４７補正論理１０６を詳細に示す。 図１６は、図３のアドレス発生器４０の別の実施形態を詳細に示す。 詳細な説明 図１は、場面の走査部分から得たデータ要素の複数バイトを示す。データの第 １バイトは、データシンボルＡ₁、Ａ₂、Ａ₃及びＡ₄を含む。これらデータシンボ ルの各々は例えばデータ２ビットを示すことができる。よって、データシンボル の第１バイトはデータ８ビットを示す。データの第２バイトはデータシンボルＢ₁ 〜Ｂ₄を含み、データの第３バイトはデータシンボルＣ₁〜Ｃ₄を含み、．．．デ ー タの第１２バイトはデータシンボルＬ₁〜Ｌ₄を含む。 送信機中のシンボルインターリーバは図１のデータシンボルをインターリーブ するように構成することができるが、他のあらゆる構成のデータシンボル又はデ ータ要素をインターリーブすることができる。従って、シンボルインターリーバ は図１に示すデータシンボルを、行を主とする順序から列を主とする順序に変換 し、データシンボルを列を主とする順序のデータ要素として送信する。その結果 、送信機は、データシンボルＡ₁の後にデータシンボルＡ₂を、データシンボルＡ₂ の後にデータシンボルＡ₃を、データシンボルＡ₃の後にデータシンボルＡ₄を、 データシンボルＡ₄の後にデータシンボルＢ₁を、というように送信する代わりに 、（データシンボルの順序を変更しうる他の処理を無視して）データシンボルＡ₁ 、データシンボルＢ₁、．．．データシンボルＬ₁、データシンボルＡ₂、．．． という順序で送信する。こうして、図１に示すデータシンボルの各列は１２個の データ要素からなる１つのグループを示し、第１の列が最初に送信され、第２の 列が２番目に送信され、という具合に送信される。 図２は、データフレームのセグメント２０中のデータシンボルの１つのグルー プを示す。図２に示すように、このセグメント２０中のデータシンボルグループ ではデータシンボルグループはローテーションされていない。しかし、セグメン ト２０又は他のセグメント中の他のデータシンボルグループをローテーションす ることができる。例えば、セグメント２２中のデータシンボルグループ中のデー タシンボルは８だけローテーションされており、セグメント２４中のデータシン ボルグループ中のデータシンボルは４だけローテーションされている（以下に説 明する本発明の実施形態では送信機はデータを４だけローテーションすることは ないと仮定するが）。こう して、図１及び２に示すデータシンボルをインターリーブ及びローテーションさ れたデータとして送信する。 図３は、インターリーブ及びローテーションされたデータをデ・ローテーショ ン及びデ・インターリーブするための装置を示す。装置２８は、復調器３０（Ａ ＴＳＣ８ＶＳＢ復調器など）を含む。復調器３０はＡＴＳＣ規格の８ＶＳＢ地上 モード信号を受け取り、以下の４つの出力信号を生成する：フレームシンクセグ メントとの終わりで生じるフレームシンク信号；各データセグメントの第１シン ボルクロックと同時に生じるセグメントシンク信号；シンボルクロック信号；及 び、インターリーブ及びローテーションされたデータ。インターリーブ及びロー テーションされたデータは第１メモリ３２へ送られる。３１２個のセグメントシ ンク信号がフレーム毎に生成されるが、フレームシンクセグメントについて生成 されるセグメントシンクは無い。各データセグメントについて８２８個のシンボ ルクロックが生成され、各シンボルクロックは対応するデータシンボルと一致す る。しかし、フレームシンクセグメントに対応する時間とセグメントシンクの４ 個のセグメントシンクシンボルに対応する時間の間にはシンボルクロックは生成 されない。従って、シンボルクロックはデータシンボルに対応するようにのみ存 在する。図４は復調器３０の出力を示すタイミング図である。 フレームシンク信号、セグメントシンク信号及びシンボルクロック信号はコン トローラ３４へ送られ、コントローラ３４は以下の５つの出力信号を生成する： セグメントカウント信号；グループカウント信号；２つのリセット信号、RESET1 及びRESET2；及びバイトクロック信号。セグメントカウント信号は４分割カウン タの出力であり、その４分割カウンタはフレームシンク信号とセグメントシンク 信号の一致によりゼロにリセットされる。その後、４分割カウン タは各セグメントカウント信号により増加し、セグメントカウント信号はカウン ト値０，１、２、３、０、１、２、３、．．．を繰り返す。各フレー−ムに３１ ２個のセグメントシンク信号が存在し、３１２は４で割り切れるので、フレーム の最終セグメントに対応するセグメントカウント値は３となる。よって、セグメ ントカウント信号は、フレーム毎に４値を７８（３１２／４）回循環する。 グループカウント信号は、１２シンボルクロックからなるグループをカウント するカウンタの出力である。グループカウント信号は、１２個のシンボルクロッ クが生じると１だけ増加する。そのカウンタは、セグメントシンク信号とシンボ ルクロック信号の一致によりゼロにリセットされる。各セグメントには８２８個 のシンボルがあり、８２８／１２＝６９であるので、グループカウント信号は各 データセグメント中に０〜６８の間を循環する。そうして、グループカウント信 号出力はカウント値０、１、．．．６８、０、１、．．．６８、０．．．を繰り 返す。RESET1信号はフレームシンク信号から得られる。RESET2信号は、RESET1信 号を１２シンボルクロック遅延させたものである。バイトクロック信号は４個の シンボルクロック毎に生成される。図５はコントローラ３４の出力を示すタイミ ング図である。 セグメントカウント信号、グループカウント信号、シンボルクロック信号及び RESET1信号は第１アドレス発生器３６へ送られ、それは第１メモリ３２へアドレ スを供給する。よって、コントローラ３４からのセグメントカウント信号、グル ープカウント信号、シンボルクロック信号及びRESET1信号に応じて、アドレス発 生器３６は第１メモリ３２からデ・ローテーション及びインターリーブされたデ ータの１グループを読み出し、ローテーション及びインターリーブされたデータ を第１メモリ３２に書き込むことにより、読み出 したデータを置換する。 １グループのデータが１２個のデータシンボルを含み、且つ各データシンボル が２ビットの情報を示す上記の例では、第１メモリ３２は１２シンボルのメモリ である。セグメントカウント信号、グループカウント信号、シンボルクロック信 号及びRESET1信号に応じて、アドレス発生器３６は第１メモリ３２から１２個の デ・ローテーション及びインターリーブされたデータシンボルを読み出し、第１ メモリ３２に１２個のローテーション及びインターリーブされたデータシンボル を書き込むことにより、読み出した１２個のデータシンボルを置換する。より詳 細には、第１のシンボルクロックパルスに応答して、アドレス発生器３６は第１ メモリ３２の第１の記憶位置から第１データシンボルを読み出し、第１メモリ３ ２の第１記憶位置にデータシンボルを書き込むことにより、読み出した第１デー タシンボルを置換する。第２のシンボルクロックパルスに応答して、アドレス発 生器３６はその出力アドレスを１だけ増加し、第１メモリ３２の第２記憶位置か ら第２のデータシンボルを読み出し、第１メモリ３２の第２記憶位置へデータシ ンボルを書き込むことにより、読み出した第２のデータシンボルを置換し、そう して１つのグループ中の１２個全てのデータシンボルが読み出され、置換される まで同様の処置を行う。第１アドレス発生器３６から第１メモリ３２へ送られる アドレスは、第１メモリ３２中に記憶されたローテーションされたデータをデ・ ローテーションするように決定される。第１メモリ３２中に記憶されたローテー ションされたデータのデ・ローテーションは、図６との関係でさらに詳細に説明 される。 従って、第１メモリ３２の出力に供給されるデータはデ・ローテーションされ ているが、依然としてインターリーブされたままである。第２メモリ３８及び第 ２アドレス発生器４０は、デ・ローテー ションされたが依然としてインターリーブされたままのデータをデ・インターリ ーブするために設けられる。復調器３０からのシンボルクロック信号及びコント ローラ３４からのRESET2信号はアドレス発生器４０へ送られる。シンボルクロッ ク信号に応答して、第２アドレス発生器４０は第２メモリ３８のためのアドレス を発生し、各アドレスにより第２メモリ３８の対応する記憶位置に記憶された１ つのデータシンボルを読み出し、第１メモリ３２からのデータシンボルを第２メ モリ３８のその記憶位置に書き込むようにして、ちょうど読み出したデータシン ボルを置換し、これを繰り返す。第２アドレス発生器が発生したアドレスに基づ いて、第２メモリ３８に記憶されたデ・ローテーションされたがインターリーブ されたままのデータをデ・ローテーション及びデ・インターリーブしたデータと して読み出す。デ・ローテーション及びデ・インターリーブされたデータはシリ アル・パラレル変換器４２へ送られ、その変換器４２は第２メモリ３８から各２ ビットデータシンボルを受け取り、コントローラ３４からのバイトクロックに応 じて４個のデータシンボルのビットを８個のパラレルビットの１バイトに変換す る。 図３の第１アドレス発生器３６が図６により詳細に示される。第１アドレス発 生器３６は、アドレスカウンタ５０、オフセット発生器５２及びモジュロ１２加 算器５４を含む。アドレスカウンタ５０は１２個のシンボルクロックをカウント し、その後にリセットする。よって、アドレスカウンタ５０の出力は０から１２ まで変化し、続いて０にリセットされる。オフセット発生器５２は、コントロー ラ３４からのグループカウント信号及びセグメントカウント信号に応答してオフ セット（代わりに、シード（seed）と呼ぶことができる）を生成する。モジュロ １２加算器５４はアドレスカウンタ５０からの出力カウント値とオフセット発生 器５２からのオフセット値を加 算してアドレスを生成し、それは第１メモリ３２へ送られる。オフセット発生器 ５２は単純には図６に示す等式に従って構成される標準的論理要素の組とするこ とができる。その代わりに、オフセット発生器５２は、リードオンリーメモリと アドレスデコーダを含み、そのアドレスデコーダがグループカウント信号及びセ グメントカウント信号をデコードして、モジュロ１２加算器５４へ送られるべき オフセット値についてのリードオンリーメモリ中の特定の記憶位置にアクセスす るようにすることができる。 図６は、オフセット発生器５２が発生しうるオフセット値の例を示す。これら のオフセット値は以下の、送信機により実行されるローテーションプロトコル（ 前述のＡＴＳＣデジタルテレビジョン規格を参照）に基づく：（i）４個のセグ メントの各セット中の第１セグメント中のデータシンボルはローテーションしな い；（ii）４個のセグメントの各セット中の第２セグメントのグループ０，１， ２中のデータシンボルを８だけローテーションし、このセグメント中のデータシ ンボルの他のグループはローテーションしない；（iii）４個のセグメントの各 セット中の第３セグメント中グループ０及び１のデータシンボルを８だけローテ ーションし、このセグメントの他のデータグループ中のデータシンボルはローテ ーションしない；及び、（iv）４個のセグメントの各セット中の第４セグメント のグループ０のデータシンボルを８だけローテーションし、このセグメントの他 のデータグループ中のデータシンボルはローテーションしない。こうしてローテ ーションプロトコルを４個のセグメント毎に繰り返し、特定のセグメント中の特 定のデータグループのみをローテーションする。 従って、４個のセグメントの各セット中の第１セグメント（それはセグメント カウント０に対応する）はローテーションされないの で、オフセット発生器５２は４個のセグメントの各セット中の第１セグメントに ついて出力オフセット値０を提供する。この出力オフセット値０は、モジュロ１ ２加算器５４によりアドレスカウンタ５０からの１２個の出力カウント値に加算 され、第１メモリ３２から１２個のデータシンボルを読み出すと共に１２個の新 しいデータシンボルを第１メモリ３２へ書き込むための１２個のアドレス値を生 成する。 セグメントカウント値が１であり、グループカウント値が０である場合（即ち 、４個のセグメントの各セット中の第２セグメント中にあり、８だけローテーシ ョンされている１２個のデータシンボルの第１グループ）、オフセット発生器５ ２は出力オフセット値０を提供する。この出力オフセット値０は、モジュロ１２ 加算器５４によりアドレスカウンタ５０からの１２個の出力カウント値に加算さ れ、第１メモリ３２から１２個のデータシンボルを読み出すための１２個のアド レス値を生成する。セグメントカウント値が１であり、グループカウント値が１ である場合（即ち、４個のセグメントの各セット中の第２セグメント中にあり、 ８だけローテーションされている１２個のデータシンボルの第２グループ）、オ フセット発生器５２は出力オフセット８を提供する。この出力オフセット８は、 モジュロ１２加算器５４によりモジュロ１２でアドレスカウンタ５０からの１２ 個の出力カウント値に加算され、第１メモリ３２から１２個のデータシンボルを 読み出すための１２個のアドレス値を生成する。セグメントカウント値が１であ り、グループカウント値が２である場合（即ち、４個のセグメントの各セット中 の第２セグメント中にあり、８だけローテーションされている１２個のデータシ ンボルの第３グループ）、オフセット発生器５２は出力オフセット値４を提供し 、それはモジュロ１２加算器５４によりモジュロ１２で アドレスカウンタ５０からの１２個の出力カウント値に加算され、第１メモリ３ ２から１２個のデータシンボルを読み出すための１２個のアドレス値を生成する 。セグメントカウント値が１であり、グループカウント値が３〜６８の間の場合 、オフセット発生器５２は出力オフセット値０を提供し、それはモジュロ１２加 算器５４によりモジュロ１２でアドレスカウンタ５０からの１２個の出力カウン ト値のセットに加算され、第１メモリ３２から対応する１２個のデータシンボル のセットを読み出すための対応する１２個のアドレス値のセットを生成する。 セグメントカウント値が２であり、グループカウント値が０である場合（即ち 、４個のセグメントの各セット中の第３セグメント中の１２個のデータシンボル の第１グループ）、オフセット発生器５２は出力オフセット値０を提供し、それ はモジュロ１２加算器５４によりアドレスカウンタ５０からの１２個の出力カウ ント値に加算され、第１メモリ３２から１２個のデータシンボルを読み出すため の１２個のアドレス値を生成する。セグメントカウントが２であり、グループカ ウントが１である場合（即ち、４個のセグメントの各セット中の第３セグメント 中の１２個のデータシンボルの第２グループ）、オフセット発生器５２は出力オ フセット値８を提供し、それはモジュロ１２加算器によりモジュロ１２でアドレ スカウンタ５０からの１２個の出力カウント値に加算され、第１メモリ３２から １２個のデータシンボルを読み出すための１２個のアドレス値を発生する。セグ メントカウント値が２であり、グループカウント値が２〜６８の間である場合、 オフセット発生器５２は出力オフセット値４を提供し、それはモジュロ１２加算 器５４によりモジュロ１２でアドレスカウンタ５０から１２個の出力カウント値 のセットに加算され、第１メモリ３２から１２個のデータシンボルの対応するセ ッ トを読み出すための対応する１２個のアドレス値のセットを発生する。 セグメントカウント値が３であり、グループカウント値が０である場合（即ち 、４個のセグメントの各セット中の第４セグメント中の１２個のデータシンボル の第１グループ）、オフセット発生器５２は出力オフセット値４を提供し、それ はモジュロ１２加算器によりモジュロ１２でアドレスカウンタ５０からの１２個 の出力カウント値に加算され、第１メモリ３２から１２個のデータシンボルを読 み出すための１２個のアドレス値を生成する。セグメントカウント値が３であり 、グループカウント値が１〜６８の間である場合、オフセット発生器５２は出力 オフセット値０を提供し、それはモジュロ１２加算器５４によりアドレスカウン タ５０からの１２個の出力カウント値のセットに加算され、第１メモリ３２から 対応する１２個のデータシンボルの対応するセットを読み出すための１２個のア ドレス値の対応するセットを生成する。 図７は、アドレス発生器３６が第１メモリ３２と協働して復調器３０からのロ ーテーション及びインターリーブされたデータをデ・ローテーションする様子を 示す。セグメント０の最後のグループ中のデータが第１メモリ３２に記憶される と、このデータは列６０が示すデータ順で第１メモリ３２の記憶位置に記憶され る。このデータはローテーションされていない。列６２は、復調器３０が現在受 信しているセグメント１のデータの第１グループを含む。このデータは、列６２ が示すように８だけローテーションされている。この時、セグメントカウント値 が１でありグループカウント値が０であるので、オフセット発生器５２からモジ ュロ１２加算器５４へ供給されるオフセット値は０である。従って、モジュロ１ ２加算器５４が提供するアドレスは、アドレスカウンタ５０が供給する出力カウ ント値の順序である。 こうして、モジュロ１２加算器５４はアドレス０をメモリ３２へ供給し、第１ メモリ３２の記憶位置０から列６０のデータシンボルＡを読み出すと共に、列６ ２のデータシンボルＥを第１メモリ３２の記憶位置０に書き込む。次に、モジュ ロ１２加算器５４は、メモリ３２にアドレス１を送り、第１メモリ３２の記憶位 置１から列６０のデータシンボルＢを読み出すと共に、列６２のデータシンボル Ｆを第１メモリ３２の記憶位置１へ書き込む。モジュロ１２加算器５４が供給す るアドレスは１１まで順に増加するので、列６０のデータシンボルが第１メモリ ３２から読み出され、対応する列６２のデータシンボルにより置換される。その 結果、列６４は、列６２が第１メモリ３２に書き込まれた時の第１メモリ３２の 内容を示している。 この時点で、セグメントカウント値は１でありグループカウント値が１に増加 し、列６６に示すデータシンボルの次のグループが復調器３０により受信される 。このデータが受信されると、オフセット発生器５２はオフセット８を生成し、 それがモジュロ１２加算器５４へ送られる。従って、モジュロ１２加算器はアド レスカウンタ５０からの第１出力カウント値０にオフセット８を加算し、アドレ ス値８を生成する。アドレス値８に応答して、第１メモリ３２の記憶位置８に記 憶されたデータシンボルＡ（列６４を参照）が読み出され、グループ１の第１の 受信データシンボル、即ち列６６のデータシンボルＥに置換される。同様に、ア ドレス値が９（オフセット値８＋カウント値１）の時にデータシンボルＢが読み 出されてデータシンボルＦに置換され、アドレスが１０（オフセット値８＋カウ ント値２）の時にデータシンボルＣが読み出されてデータシンボルＧに置換され 、アドレスが１１（オフセット値８＋カウント値３） の時にデータシンボルＤが読み出されてデータシンボルＨに置換され、アドレス が０（オフセット値８＋カウント値４であり、後段のモジュロ１２演算でアドレ ス０を生成する）の時にデータシンボルＥが読み出されてデータシンボルＩに置 換され、このようにして図７の列６８は、現在第１メモリ３２の記憶位置０〜１ １に記憶されているデータシンボルを示す。 列７０は受信された次の、即ちセグメントカウント値が１でありグループカウ ント値が２であるデータグループを示す。セグメントカウント値が１でグループ カウント値が２である時、オフセット発生器５２はオフセット値４を生成する。 このオフセット値４はモジュロ１２加算器５４により、アドレスカウンタ５０が 供給する出力カウント値に加算され、第１メモリ３２のアドレスを生成する。列 ７０のデータが受信されると、モジュロ１２加算器５４は、オフセット値４を、 アドレスカウンタ５０からの第１出力カウント値０に加算し、アドレス４値を生 成する。アドレス値４に応答して、第１メモリ３２の記憶位置４に記憶されたデ ータシンボルＡ（列６８を参照）が読み出され、グループ２の第１の受信データ シンボル、即ち列７０のデータシンボルＥと置換される。同様に、アドレス値が ５（オフセット値４＋カウント値１）の時にデータシンボルＢが読み出されてデ ータシンボルＦに置換され、アドレスが６（オフセット値４＋カウント値２）の 時にデータシンボルＣが読み出されてデータシンボルＧに置換され、アドレスが ７（オフセット値４＋カウント値３）の時にデータシンボルＤが読み出されてデ ータシンボルＨに置換され、アドレスが８（オフセット値４＋カウント値４）の 時にデータシンボルＥが読み出されてデータシンボルＩに置換され、このように して図７の列７２は、現在第１メモリ３２の記憶位置０〜１１に記憶されている データシンボルを示す。アドレスカウンタ ５０の出力カウント値が８に達すると、モジュロ１２加算器５４はアドレス値０ （カウント値８＋オフセット値４に後続のモジュロ１２演算による）を第１メモ リ３２へ提供する。 列７４は、セグメント１、グループ３のデータがローテーションされていない ことを示す。よって、オフセット０で、列７２が示す第１メモリ３２の内容は列 ７４に示す受信データシンボルで置換されるので、セグメント１、グループ３の データが第１メモリ３２に完全に記憶された後にメモリ３２の内容は列７２に示 すものとなる。 データが第１メモリ３２から読み出された時、データはデ・ローテーションさ れているが、依然としてインターリーブされたままである。このデ・ローテーシ ョンされているがインターリーブされたままのデータを第２メモリ及び第２アド レス発生器４０により処理し、デ・ローテーションされているがインターリーブ されたままのデータをデ・インターリーブする。各データバイト中のデータシン ボルは他の１１個のデータバイト中の対応するデータシンボルとインターリーブ されており、バイト毎に４個のシンボルが存在するので、第２メモリ３８は４８ シンボルのメモリである。 アドレス発生器４０の第１の実施形態を図８に示す。このアドレス発生器は４ ８分割カウンタ８０を有し、それはシンボルクロックからのカウント値４８毎に 出力を提供する。４９分割カウンタ８０からのキャリー出力はシード発生器８２ に送られ、シード発生器８２はシードを加算器８４の第１入力に供給する。加算 器８４の出力はモジュロ４７演算器８６へ送られ、それは加算器８４の出力に対 してモジュロ４７演算を実行する。モジュロ４７演算器８６の出力はラッチ８８ に接続され、ラッチ８８はシンボルクロックの制御下でモジュロ４７演算器８６ の出力をラッチする。ラッチ８８の出力は第２メモリ３８へのアドレスを提供す ると共に、加算器８４の第 ２入力に帰還される。 第２メモリ３８は４８個のシンボルを記憶するための十分な記憶位置を有しな ければならない。第２メモリ３８は０〜４７にアドレスされた記憶位置を有する 線形メモリアレイであるが、それはＲ＝１２個の列とＣ＝４個の行を有する矩形 アレイと考えることができる。従って、Ｎ＝Ｒ×Ｃ＝４８である。図９は、この ようにして見た第２メモリ３８のアドレスを示す。Ｘ_nが入力シンボルのシーケ ンスであり（ｎ＝０．．．．４７）、且つＭ_i（n）が第２メモリ３８中のメモリ 位置に対する入力シンボルＸ_nのマッピングを示すならば、Ｍ_i（n）は対応する シンボルＸ_nが記憶されるべき第２メモリ３８内のアドレスである。（多くのマ ッピング、即ち第２アドレス生成器４０が供給する多くのアドレスシーケンスが 存在するので、マッピングＭ_i（n）は添字ｉを有する。）初期マッピングシーケ ンスＭ₀（n）がｎ＝０、１、．．．（N-1）についてＭ₀（n）＝nとなるように選 択されるならば、４８個のシンボルの最初のブロック中の各入力シンボルＸ_nは メモリ位置ｎに記憶される。これは、図１を図９の上に重ねることにより視覚化 することができる。 このデータブロックをデ・インターリーブするためには、このデータブロック を、それが第２メモリ３８に書き込まれたのと異なる順序で第２メモリ３８から 読み出さなければならない。よって、４８個のシンボルの次のブロックが一度に １シンボルで受信された時、第１ブロックのシンボルが第２メモリ３８から読み 出され、第２ブロックから丁度受信された対応するシンボルと置換される。第１ ブロックをデ・インターリーブするために、Ｍ_i（n）は０、１２、２４、３６、 １、１３．．．３５、４７でなければならない。これらのアドレスに従ってシン ボルの第１ブロックをデ・インターリーブすることは、第２ブロックを、第１ブ ロックが書き込まれたのと異 なる順序で第２メモリ３８に書き込むことを生じさせる。従って、（同時に第３ ブロックを第２メモリ３８に書き込みつつ）第２ブロックをデ・インターリーブ するために、Ｍ_i（n）とは異なる新規なアドレッシングシーケンスＭ₂（n）を生 成しなければならない。このプロセスは一連のアドレッシングシーケンスを通じ て継続し、シンボルブロックを継続的に受信及びデ・インターリーブする。 第１のマッピングシーケンスがＭ₀＝０、１、２、３、４．．．４７である場 合、Ｍ₁（n）を以下のように書くことができる： M_i(n)＝M₀((n・R)mod(N-1))for n＝0....N-1． （1） この表現は、インターリーブ深さがＲであることにより得られる。 近接する水平シンボルは、マッピング関数中のＲ個のアイテムで離隔される。モ ジュロ部分は取り囲むラインの端部を正しく制御し、指数がマッピング関数を通 じて走査する時に正しいオフセットを生じさせる。 同様に、あらゆるシーケンスのマッピングは、以下の式に従って先のマッピン グから生成することができる： M_i(n)＝M_i-l((n・R)mod(N-1))for n＝0,1,2,....,N-1． （2） 等価的に、帰納法を用いて、このマッピング関数を一般化し、最初のシーケン ス（i＝0）を用いてｉ番目のシーケンスのｎ番目のエントリーを示すことができ る： M_i(n)＝M₀((n・Rⁱ)mod(N-1)）for n＝0,1,2,....,N-1． （3） 最初のシーケンスがＭ₀（n）＝ｎであると仮定すると、式（３）を以下のよう に単純化することができる： M_i(n)＝（n・Rⁱ）mod(N-1))for n＝0,1,2,....,N-１． （4） 式（４）は以下のように、先行シーケンス中のｎ番目のエントリーからあらゆ るシーケンス中のｎ番目のエントリーを計算するための表現につながる： M_i(n)＝（M_i-l(n)・R）mod（N-1）for n＝0,1,2,....,N-1． （5） 式（４）は、１ブロックから次のブロックへの入力データをデ・インターリー ブするために必要なアドレッシングシーケンス全てを記載する。最初のシーケン スに戻る前に式（４）が生成する有限個の異なるアドレッシングシーケンスが存 在する。シーケンスのこの有限個数はＲ及びＣの値（又は等価的にＲ及びＮの値 ）に依存する。従って、Ｌ個の固有のマッピングが存在し、ここでＬは以下のよ うな最小数である： （R^L）mod（N-1）＝1 for L not 0． （6） 最後に、あらゆるシーケンスｉ中のｎ番目のエントリーから同一シーケンス中 の（n-1）番目のエントリーに関する表現は以下のように示すことができる： M_i(n)＝0 for n＝0 （7） M_i(n)＝（M_i(n-1)+Rⁱ）mod（N-1）for n＝1,2,....,N-1． Ｒが１２である（図１に示す例のように）ならば、Ｌについての値２３は式（ ６）を満足する。即ち、式（４）は２３個の固有シーケンスを生成し、それらは Ｌ＝２４から始まって繰り返される。従って、図１に示すデータアレイについて 、２３個のシーケンスが存在し、それらは図１と関連して説明したようにインタ ーリーブされたデータをデ・インターリーブするために必要である。図１０は、 ２３個のシーケンス及びそれらの対応するシードを示す。 式（７）はアドレス発生器４０が必要な反復アドレスシーケンスを生成するた めの基礎である。また、各アドレスシーケンスのシードを生成するために式（６ ）を具現化するシード発生器も必要である。 シード発生器８２が生成するシードは式（６）で与えられ、そこでＬは本特許 出願の例中では０から２２まで変化する。これらのシードは以下を有する：１、 １２、３、３６、９、１４、２７、４２、３４、３２、８、２、２４、６、２５ 、１８、２８、７、３７、２１、１７、１６、及び４。各４８番目のシンボルク ロックパルス上で、シード発生器８２はこれらのシードの対応する１つを加算器 ８４に供給し、加算器８４は各シンボルクロックパルス上でラッチ８８の出力に シードを加算する。モジュロ４７演算器８６は加算器８４の出力についてモジュ ロ４７演算（４７より大きい場合に４７を減算する）を実行し、その結果をラッ チ８８へ送る。ラッチ８８はこの結果をラッチし、このラッチされた結果をアド レスとして第２メモリ３８へ送る。こうして、シード発生器８２が生成した各シ ードについて４８個のアドレスの固有のシーケンスが生成される。 第１メモリ３２中で生じる処理は正確に１２個のシンボルクロックを使用する ので、アドレス発生器４０はRESET2及びシンボルクロックにより駆動される。第 １メモリ３２を通過するシンボルは１２シンボルクロック分遅延されるので、RE SET2は第１メモリ３２から出力される時に、フレームの第１シンボルと正確に並 ぶ。図１１Ａ及び１１Ｂのタイミング図は、８ＶＳＢ信号の最近の捕捉を仮定し 、よってカウンタ８０、カウンタ８０のキャリー出力、シード発生器８２及びラ ッチ８８の初期値は未知である。RESET2及び第１シンボルクロックは、カウンタ ８０を０に初期化させ、それは次にキャリー出力がローであることを確実とする 。また、RESET2は シード発生器８２に第１のシード（１）を生成させる。また、RESET2及び第１シ ンボルクロックは、ラッチ８８の出力を同期して０にクリアさせる。後続のシン ボルクロックはカウンタを増加させる。 カウンタ８０がカウント値４７に達すると、それはキャリー信号を出力し、そ のキャリー信号は次にシード発生器８２に次のシーケンスのシード（１２）を生 成させる。また、このキャリー信号はラッチ８８を次のシンボルクロックで同期 してクリアする。従って、カウンタ８０からのキャリー信号はシード発生器８２ に、その２３個のシードのシーケンスを繰り返し循環させる。よって、各シード は４８シンボルクロックの期間を有する。従って、２３個のシードの完全なシー ケンスは、２３×４８＝１１０４個のシンボルを含む。１フレーム中には２５８ ３３６のデータシンボルが存在するので、２３個のシードのシーケンスは各フレ ームで正確に２３４回生じる（２３４×１１０４＝２５８３３６）。従って、新 フレームの開始（図１１Ａ及び１１Ｂのタイミング図中でRESET2のパルス＃２に より示される）は常に第１のシード（１）と並ぶ。この整列は有益である。なぜ なら、この整列は、シード発生器８２を出力１に初期化するための８ＶＳＢ捕捉 後の最初のRESET2信号（既述のようにフレームシンク信号から生じる）の使用を 可能とし、その後のRESET2信号はシード発生器８２が出力１を有すべきである時 点で常に一致するので後続のRESET2信号（フレーム毎に１つ）の影響の心配が無 いからである。 信号捕捉後に初期化されたシードのシーケンスは壊されてはならない。これは 、正しい継続的なデインターリーバ処理に必要である。また、タイミング図は、 要求されるＭ_i（n）に対応するラッチ８８の出力を示す。Ｍ₀（n）、Ｍ_i（n）、 及びＭ₀（n）の部分が示され、RESET2のパルス＃１後に生じている。シーケンス は、第１フレー ムの終わりで、Ｍ₂₂（n）がRESET2のパルス＃２の直前に生じるように示される まで全てのＭ_i（n）を通じて多くの回数循環したと仮定される。予測どおり、第 ２フレームはＭ₀（n）と共に開始する。 デ・インターリーブ処理は、図６及び７に関連して説明したデ・ローテーショ ン処理と類似している。即ち、データシンボルが第２メモリ３８の記憶位置から 読み出される時、第２アドレス発生器４０により決定されるように、そのデータ シンボルは第１メモリ３２から受信される次のデータシンボルと置換される。従 って、シンボルクロックが４８分割カウンタ８０をカウント値４７に到達させた 時、カウンタ８０はキャリー信号を出力し、それはシード発生器８２及び（ＯＲ ゲート８９を通じて）ラッチ８８へ送られる。このキャリー出力により、シード 発生器８２は新しいシードを加算器８４へ供給する。また、このキャリー出力は ラッチ８８をクリアし（次のシンボルクロックで）、それによりその出力は０と なる。また、ラッチ出力は加算器の第２入力にも戻される。 図１０に示す各２３個のシーケンスについて、加算器８４はラッチ８８のゼロ 出力（各シーケンス中の第１アドレスを示す）をシード発生器８２が供給するシ ードに加算する。この加算器８４の出力はモジュロ４７演算により制御され、そ の結果はラッチ８８の入力に供給される。次のシンボルクロックにより、ラッチ ８８はこのモジュロ４７演算器８６の結果を第２メモリ３８へ送る。ラッチ８８ のこの出力は、再度加算器８４へ戻され、シード発生器８２からのシードと加算 される。そうして、シード発生器８２からのシードは再帰的に自身とモジュロ４ ７加算されて対応するアドレスシーケンスを生成し、それは第２メモリへ３８へ 送られる。 その各アドレスシーケンスは式（７）により与えられる。２３個のシーケンス の各ローテーションにおいて、第１シーケンスは常に ０から４７の順序である。また、式（６）により決定されるように、シード発生 器８２により供給されるこの第１シーケンスについてのシードは１である。 図１２は、シード発生器８２の第１実施形態を詳細に示す。シード発生器８２ は、乗算器９２、モジュロ４７演算器９４、及びラッチ９６を含む。乗算器９２ はラッチ９６の出力に１２を乗算し、モジュロ４７演算器９４は加算器９２の出 力に対してモジュロ４７演算を行い、ラッチ９６はモジュロ４７演算器９４の出 力をラッチする。 コントローラ３４がRESET2を生成すると、ラッチ９６がリセットされ、その出 力は１になる。この１は加算器８４のためのシードとして供給される。また、こ の１は乗算器９２により１２と乗算され、その結果はモジュロ４７演算器９４に より演算される。モジュロ４７演算器９４の出力はラッチ９６へ送られ、それは この出力を、４８分割カウンタ８０からの次のキャリー出力の受信によりラッチ する。このキャリー出力を受信すると、ラッチ９６からの出力１２が乗算器９２ に戻され、乗算器９２はこの１２に１２を乗算して出力１４４を生成し、それは モジュロ４７演算器９４により演算される。モジュロ４７演算器９４からの出力 （３）はラッチ９６へ送られ、ラッチ９６はこの出力を、４８分割カウンタ８０ からの次のキャリー出力の受信によりラッチする。このキャリー出力を受信する と、ラッチ９６からの出力３は乗算器９２へ戻され、乗算器９２はこの３に２１ を乗算して出力３６を生成し、これはモジュロ４７演算器９４により演算される 。モジュロ４７演算器９４の出力(即ち、３６)はラッチ９６へ送られ、ラッチ９ ６はこの出力を、４８分割カウンタ８０からの次のキャリー出力の受信によりラ ッチする。このキャリー出力を受信すると、ラッチ９６からの出力３６は乗算器 ９２へ戻され、乗算器９２はこの３６に１２を乗算して出力４３２を生成し、そ のようにして処理が続く。従って、シード発生器８２は上述の２３個のシードを 生成する。 図１３はシード発生器８２の第２実施形態を詳細に示す。このシード発生器８ ２は、１２の乗算及びモジュロ４７演算器９８、並びにラッチ１００を含む。図 １４にさらに詳細に示すように、１２の乗算及びモジュロ４７演算器９８は加算 器１０２を有し、その加算器１０２は、ラッチ１００の出力からの４つの最上位 ビットを、１０４で２つの最下位ビットを無視した後に、図１５により詳細に示 すモジュロ４７補正論理１０６からの補正係数に加算する。 コントローラ３４がRESET2を生成すると、ラッチ１００がリセットされてその 出力は１となる。この１は加算器８４のためのシードとして供給される。また、 この１は１２と乗算され、その結果は、１２の乗算及びモジュロ４７演算器９８ によりモジュロ４７演算処理される。１２の乗算及びモジュロ４７演算器９８の 出力はラッチ１００へ送られ、ラッチ１００は４８分割カウンタ８０からの次の キャリー出力の受信によりこの出力をラッチする。ラッチからの出力１２は乗算 器１００へ戻され、乗算器１００はこの１２に１２を乗算し、その結果（１４４ ）を１２の乗算及びモジュロ４７演算器９８によりモジュロ４７演算処理して出 力３を生成する。１２の乗算及びモジュロ４７演算器９８の出力３はラッチ１０ ４に送られ、ラッチ１０４は４８分割カウンタ８０からの次のキャリー出力の受 信によりこの出力をラッチし、そのように処理が続く。従って、シード発生器８ ２は上述の２３個のシードを生成する。 １２の乗算及びモジュロ４７演算器９８を図１４により詳細に示す。ラッチ１ ００の出力が１（即ちデジタル値0000001）である時、２つの最下位ビット（01 ）がモジュロ４７補正論理１０６へ送られ、 モジュロ４７補正論理１０６は１２を出力する。出力１２は、加算器１０２によ り、ラッチ１００の出力の４つの最上位ビット(0000)に加算され、その結果１２ はラッチ１０２へ送られる。ラッチ１０２は、４８分割カウンタ８０からの次の キャリー出力の受信時にその１２を出力へラッチする。ラッチ１００の出力が１ ２（即ちデジタル値001100）である時、２つの最下位ビット（00）がモジュロ４ ７補正論理１０６へ送られ、モジュロ４７補正論理１０６は０を出力する。この 出力０は加算器１０２によりラッチ１００の出力の４つの最上位ビット（0011） に加算され、その結果３はラッチ１０２へ送られる。ラッチ１００は、その３を 、４８分割カウンタ８０からの次のキャリー出力の受信時にその出力へラッチし 、そのように処理が続く。 モジュロ４７補正論理１０６は図１５にさらに詳細に示され、論理１０８を含 む。論理１０８の２つの最下位ビットである出力０及び出力１は、常に０である 。論理１０８の４つの最上位ビットである出力２〜出力５は、ラッチ１００の出 力中の２つの最下位ビットである入力０及び入力１により制御される。 式（４）に基づく第２アドレス発生器４０の第２実施形態が図１６に示される 。この第２実施形態はカウンタ１１２を有し、それはシンボルクロックパルスを カウントし、各カウントの出力を乗算器１１４へ供給する。カウンタ１１２のキ ャリー出力はシード発生器１１６へ送られ、シード発生器１１６は状態機器（st atemachine）、又はＲＡＭ若しくはシード発生器８２と類似のものとすることが できる。シード発生器１１６はカウンタ１１２のキャリー出力により２３の状態 を通じてトグルされ、式（６）で決定される対応するシードを各トグルに供給す る。乗算器１１４はカウンタ１１２からの出力カウント値をシード発生器１１６ が提供するシードと乗算し、 その結果をモジュロ４７演算器１１８へ送る。モジュロ４７演算器の出力はラッ チ１２０の入力に供給される。ラッチ１２０の出力はカウンタ１１２のキャリー 出力により０にリセットされる。そうして、各アドレスシーケンスの開始で、ラ ッチ１２０の出力は０となり、それは常に各アドレスシーケンスの第１アドレス となる。各アドレスシーケンスの終わり（即ち４８番目のカウントで）に、シー ド発生器１１６はトグルされて、新しいシードを乗算器１１４へ供給する。 本発明の特定の変形を上に説明した。本発明の技術に通じる者により他の変形 が生じうる。例えば、本発明は２ビットのデータシンボルの面から詳細に記述し てきたが、本発明は他のデータ要素に適用可能であることが理解される。また、 本発明は、異なるフレーム構成並びに異なるローテーション及び／又はインター リーブプロトコルとの関連において使用可能である。 従って、本発明の記述は、例示的であり、本発明を実行するための最適モード を当業者に教示する目的によるものであると理解されるべきである。その細部は 、本発明の精神から外れることなく変更することができ、添付の請求の範囲の視 野に属する全ての変形の排他的使用が確保される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 スペイト，ローレンス，シー．，ジェイア ール. アメリカ合衆国，60089 イリノイ州，バ ファロウ グロウヴ，エス．バファロウ ダロウヴ ロード 150，アパートメント ２シー

Claims (1)

1. 【特許請求の範囲】 １．データ要素の第１グループ及び第２グループを第１の順序から第２の順序へ 再順序付けする装置において、 複数のメモリ位置を有し、データ要素の第２グループにより置換するためにデ ータ要素の第１グループを記憶するメモリと、 アドレスを発生し、メモリに供給するアドレス発生器と、 各アドレスがメモリに供給された時に、データ要素の第１グループの第１のデ ータ要素を第１のメモリ位置から読み出すと共に、データ要素の第１グループか らの第２のデータ要素を第２のメモリ位置から読み出す前に、データ要素の第２ グループからのデータ要素を前記第１のメモリ位置に書き込む手段と、を備える 装置。 ２．前記アドレス発生器は、アドレスをメモリに供給し、データ要素の第１グル ープ及び第２グループのデータ要素をデ・ローテーションするように構成される 請求項１に記載の装置。 ３．前記アドレス発生器は、アドレスをメモリに供給し、データ要素の第１グル ープ及び第２グループのデータ要素をデ・インターリーブするように構成される 請求項１に記載の装置。 ４．前記メモリは第１のメモリであり、前記アドレス発生器は第１アドレス発生 器であり、前記装置はさらに第２のメモリ及び第２のアドレス発生器を備え、前 記第１アドレス発生器は実質的に単独でアドレスを第１のメモリに供給し、前記 第２のアドレス発生器は実質的に単独でアドレスを第２のメモリに供給し、第１ のメモリに入力されるデータ要素はローテーション及びインターリーブされてお り、デ・ローテーション及びインターリーブされたデータ要素として第１のメモ リからデータ要素を読み出し、デ・ローテーション及びインターリーブされたデ ータ要素を第２のメモリに記憶し、デ・ローテーション及びデ・インターリーブ されたデータ要素として第２のメモリからデータ要素を読み出す請求項１に記載 の装置。 ５．データ要素の第１グループ及び第２グループ各々はＤ個のデータ要素を含み 、前記メモリは一度に実質的にＤ個のデータ要素を記憶する請求項１に記載の装 置。 ６．データ要素の第１グループ及び第２グループ中のデータ要素は、前記装置に より受信された時にローテーションされ、前記アドレス発生器は、 ０からＤ−１までをカウントし、０からＤ−１までの対応する出力カウント値 を提供し、カウント値Ｄ−１に達した後にリセットするアドレスカウント手段と 、 Ｄ個のデータ要素のローテーションの範囲に依存するオフセット値を生成する オフセット発生手段と、及び オフセット値と出力カウント値とを結合してアドレスを発生する結合手段と、 を備える請求項５に記載の装置。 ７．前記オフセット値は、さらにＤ個のデータ要素のグループにも依存する請求 項６に記載の装置。 ８．前記データ要素はＳ個のセグメント中に構成され、データ要素の各Ｓ個のセ グメントはデータ要素のＧ個のグループにより構成され、データ要素のＧ個のグ ループはデータ要素の第１及び第２のグ ループを含み、前記オフセットはさらにデータ要素のセグメントに依存する請求 項７に記載の装置。 ９．前記オフセット発生手段はＳ個のセグメントの第１のセグメントについてオ フセット０を発生し、前記オフセット発生手段はＳ個のセグメントの第２のセグ メントの第１のグループについてオフセット０を発生し、前記オフセット発生手 段はＳ個のセグメントの第２のセグメントの第２のグループについてオフセット ８を発生し、前記オフセット発生手段はＳ個のセグメントの第２のセグメントの 第３のグループについてオフセット４を発生し、前記オフセット発生手段はＳ個 のセグメントの第２のセグメントの残りの全てのグループについてオフセット０ を生成し、前記オフセット発生手段はＳ個のセグメントの第３のセグメントの第 １のグループについてオフセット０を発生し、前記オフセット発生手段はのＳ個 のセグメントの第３のセグメントの第２のグループについてオフセット８を発生 し、前記オフセット発生手段はＳ個のセグメント第３のセグメントの残りの全て のグループについてオフセット４を発生し、前記オフセット発生手段はＳ個のセ グメントの第４のセグメントの第１のグループについてオフセット４を発生し、 及び、前記オフセット発生手段はＳ個のセグメントの第４のセグメントの残りの 全てのグループについてオフセット０を発生する請求項８に記載の装置。 １０．前記データ要素は、データ要素のｍ個のグループに構成され、前記データ 要素のｍ個のグループはデータ要素の第１及び第２のグループを含み、データ要 素の各グループはＤ個のデータ要素を有し、前記データ要素は第１の順序に従っ てインターリーブされ、前記装置は前記データ要素を第２の順序にデ・インター リーブするように 構成され、及び前記メモリは一度に実質的にｍＤ個のデータ要素を記憶する請求 項１に記載の装置。 １１．前記アドレス発生器は、 ０からｍＤ−１までカウントし、カウントｍＤ−１に達した時に出力カウント 値を提供し、出力カウント値の提供後にリセットするカウント手段と、 出力カウント値に応じてシードを発生するシード発生手段と、及び 出力カウント値及びシードをアドレスシーケンスに変換する変換手段と、を備 える請求項１０に記載の装置。 １２．前記シード発生手段は、Ｌ個のシードを発生するように構成され、Ｌは以 下の式により与えられ： （R^L）mod(mD-1)＝1 シードがＬ_max、で反復を開始するまではＬは０、１、２、．．．であり、Ｒ ＝Ｄであり、前記アドレスシーケンスは以下の式で与えられ： M_i(n)＝0 for n＝0 M_i(n)＝（M_i（n-1）+Rⁱ）mod(mD-1）for n＝0,1,2...mD-1 ｉは０からＬ_max−１まで変化する請求項１１に記載の装置。 １３．前記メモリは第１及び第２のメモリを有し、前記アドレス発生器は第１及 び第２のアドレス発生器を有し、前記第１のアドレス 発生器はアドレスを前記第１のメモリに供給してデータ要素をデ・ローテーショ ンするように構成され、及び前記第２のアドレス発生器はアドレスを前記第２の メモリに供給してデータ要素をデ・インターリーブして第２の順序を生成するよ うに構成される請求項１に記載の装置。 １４．前記第１のメモリは一度にＤ個のデータ要素を記憶し、前記第２のメモリ は一度にｍＤ個のデータ要素を記憶し、ｍは整数である請求項１３に記載の装置 。 １５．前記第１アドレス発生器は、 ０からＤ−１までカウントし、０からＤ−１間の対応する出力カウント値を提 供し、カウント値Ｄ−１に達した後にリセットする第１のカウント手段と、 Ｄ個のデータ要素のローテーションの範囲に依存するオフセット値を発生する オフセット発生手段と、及び オフセット値及び第１のカウント手段の対応する出力カウント値を第１のアド レスシーケンスに変換する第１の変換手段と、を備え、 前記第２のアドレス発生器は、 ０からｍＤ−１までカウントし、カウント値がｍＤ−１に達した時に出力カウ ント値を提供し、出力カウント値を提供した後にリセットする第２のカウント手 段と、 第２のカウント手段の出力カウント値に応じてシードを発生するシード発生手 段と、及び シードを第２のアドレスシーケンスに変換する第２の変換手段と、を備える請 求項１４に記載の装置。 １６．前記オフセット発生手段はＳ個のセグメントの第１のセグメントについて オフセット０を発生し、前記オフセット発生手段はＳ個のセグメントの第２のセ グメントの第１グループについてオフセット０を発生し、前記オフセット発生手 段はＳ個のセグメント第２のセグメントの第２グループについてオフセット８を 発生し、前記オフセット発生手段はＳ個のセグメントの第２のセグメントの第３ グループについてオフセット４を発生し、前記オフセット発生手段はＳ個のセグ メントの第２のセグメントの他のあらゆるグループについてオフセット０を発生 し、前記オフセット発生手段はＳ個のセグメントの第３のセグメントの第１グル ープについてオフセット０を発生し、前記オフセット発生手段はＳ個のセグメン トの第３のセグメントの第２グループについてオフセット８を発生し、前記オフ セット発生手段はＳ個のセグメント第３のセグメントの残りのあらゆるグループ についてオフセット４を発生し、前記オフセット発生手段はＳ個のセグメントの 第４のセグメントの第１グループについてオフセット４を発生し、及び前記オフ セット発生手段はＳ個のセグメントの第４のセグメントの残りのあらゆるグルー プについてオフセット０を発生する請求項１５に記載の装置。 １７．前記シード発生手段は、Ｌ個のシードを発生するように構成され、Ｌは以 下の式により与えられ： （R^L）mod(mD-1)＝1 シードがＬ_maxで反復を開始するまではＬは０、１、２、．．．であり、Ｒ＝ Ｄであり、アドレスシーケンスは以下の式で与えられ： M_i(n)＝（n・Rⁱ）mod（N-1）for n＝0,1,2,....,N-1． ｉは０からＬ_max−１まで変化し、前記アドレス発生器は、 ０からＤ−１までカウントし、０からＤ−１間の対応する出力カウント値を提 供し、カウント値Ｄ−１に達した後にリセットする第１のカウント手段と、 Ｄ個のデータ要素のローテーションの範囲に依存するオフセット値を発生する オフセット発生手段と、及び オフセット値及び出力カウント値を結合してアドレスを発生する結合手段と、 を備える請求項１６に記載の装置。