CN1228176A - 数据解旋转和解交错器 - Google Patents

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Abstract

一种用于解旋转和解交错数据的装置(28)，包括(i)用于在D个存储位置存储D个旋转和交错的数据单元的第一存储器(32)，(ii)用于对第一存储器(32)进行寻址从D个存储位置读取出解旋转和交错的数据并把旋转和交错的数据写入到D个存储位置的第一寻址器(36)。(iii)用于存储mD个从第一存储器(32)读取出来的解旋转和交错的数据单元的第二存储器(38)，其中从第一存储器读取出来的解旋转和交错的数据存储在第二存储器的mD个存储位置中，和(iv)用于对第二存储器(38)进行寻址从mD个存储位置读取出解旋转和解交错的数据并把来自于第一存储器(32)的解旋转和交错的数据写入到mD个存储位置的第二寻址器(40)。

Description

数据解旋转和解交错器
本发明涉及一种用于解旋转和/或解交错数据的装置和方法。
在8VSB地面通讯系统中，信息可以通过空中传输到一个接收站。在这一类系统的一个实例中，每两比特要传输的数据都转换为一个三比特的格子码，这个格子码被映射为一个具有八个可能电平的符号，这样，每一个字节的数据由四个符号来代表。在数据帧中，符号是交错的，并且某些符号在传输之前要进行旋转。
在ATSC Digital Television Standard(ATSC数字电视标准，1995年9月16日公布)中，尤其是在此标准的附录D的4.1节中公开了在8 VSBT系统中使用的一种数据帧。这种数据帧由多个段(也就是行)组成，其中每个段包含多个数据组，其中每一数据组包多个多数据单元。例如，每个段可以包含69个数据组，每一数据组可以包括12个数据单元，每个数据单元可以是一个数据符号。这种数据帧的第一个段包含帧同步信息，此数据帧的每个后继段都有一个包含段同步信息的初始部分(形式是四个段同步符号)和一个包含数据的后继部分。
由于有包含在数据帧中的帧和段同步信息，某些数据组中数据单元可以进行旋转以便使接收器能更容易地进行数据处理。在上面提到的“标准”的附录D的4.2.5节以及表2中对这种旋转有说明。因此，接收器接收到的旋转和交错过的数据必须要进行解旋转和解交错。
本发明主要涉及一种用于解旋转和解交错数据单元(如符号)的装置。
依照本发明的一个方面，一种用于处理旋转和交错的数据的装置包括解旋转装置和解交错装置。解旋转装置对旋转和交错的数据进行解旋转处理，以便生成解旋转和交错的数据。解交错装置对解旋转和交错的数据进行解交错处理，以便生成解旋转和解交错的数据。
依照本发明的另一个方面，一种用于处理旋转和交错数据的装置包括第一和第二存储装置以及第一和第二寻址装置。第一存储装置存储D个旋转和交错的数据单元。第一寻址装置在第一存储装置中寻址以便从第一存储装置中读取出解旋转和交错的数据并把旋转和交错的数据写入到第一存储装置中。第二存储装置存储nD个从第一存储装置中读取出来的解旋转和交错的数据单元。第二寻址装置在第二存储装置中寻址以便从第二存储装置中读取出解旋转和解交错的数据并把解旋转和交错的数据从第一存储装置写入到第二存储装置中。
依据本发明的另一个方面，一种装置用来对旋转的数据进行解旋转。旋转的数据是在D个数据单元的基础上进行旋转的。此装置包括存储装置和寻址装置。存储装置在相应的D个存储位置存储D个旋转的数据单元。寻址装置对存储装置进行寻址以便从D个存储位置读取出解旋转的数据并把旋转的数据写入到D个存储位置。
本发明的以上和其它特征及优势在结合以下附图进行详细说明后会更加清楚。其中：
图1例示了以行为主进行定序的一组数据，有助于说明本发明要进行解交错处理的数据的交错过程；
图2例示了一组数据，有助于说明本发明要进行解旋转处理的数据的旋转过程；
图3例示了根据本发明的一种解旋转和解交错装置；
图4是图3的解调器30的时序图；
图5是图3的控制器34的时序图；
图6详细例示了图3的地址生成器36；
图7例示了一组数据，有助于说明图6中例示的地址生成器36的操作；
图8详细例示了图3的地址生成器40的一个实施例；
图9表示第二存储装置38的存储位置；
图10例示了图3的地址生成器40生成的地址序列；
图11A和11B是图3的地址生成器40的时序图；
图12详细例示了图8中种子生成器82的第一实施例；
图13详细例示了图8中种子生成器82的第二实施例；
图14详细例示了图13的乘12模47运算器98；
图15详细例示图14中模47校正逻辑106；
图16详细例示了图3的地址生成器40的另外一个实施例。
图1例示了多个字节的数据单元，它是扫描部分场景的结果。数据的第一字节包含数据符号A1、A2、A3和A4。举例来说，每一个数据符号都可以代表两比特数据。那么，第一字节数据符号就代表8比特数据。第二字节数据包含数据符号B1～B4，第三字节数据包括数据符号C1～C4,...，第12字节数据包含数据符号L1～L4。
发送器中的一个交错器可以用来对图1中的数据符号进行交错，但数据符号或数据单元的任何其它排列方式也可以进行交错。因此，符号交错器将图1中例示的数据符号由以行为主进行定序转换为以列为主进行定序，这样数据符号作为以列为主进行定序的数据单元进行传输。从而，传输器不是按照在数据符号A1之后传输A2、在数据符号A2之后传输A3、在数据符号A3之后传输A4、在数据符号A4之后传输B1等等的顺序传输数据符号，而是按照这样顺序进行传输(忽略了其它可能会改变数据符号顺序的操作)：数据符号A1、数据符号B1、...、数据符号L1、数据符号A2、...。像这样，图1所示的每一列数据符号代表一组十二个数据单元，第一列首先传输，然后第二列，如此等等。
图2显示了某一数据帧的段20中的一组数据符号。如图2所示，段20中这组数据符号的数据符号组没有旋转。但是，段20中的其它数据符号组或其它段中的数据符号组可以是旋转的。例如，段22中数据符号组中的数据符号是以8旋转的，而段24中的数据符号组中的数据符号是以4旋转的(但是，在本发明的以下说明的实施例中，假设传输器不以4旋转数据)。这样，图1和图2所示的数据符号就以交错和旋转的数据形式进行传输。
图3例示了一个用于对交错和旋转的数据进行解交错和解旋转的装置28。装置28包括一个解调器30(例如一个ATSC 8 VSB解调器)。解调器30接收ATSC标准的8 VSB地面模式信号并产生以下四个输出信号：一个帧同步信号，出现在帧同步段的末尾；一个段同步信号，与每个数据段的第一个符号时钟同时出现；一个符号时钟信号；和交错和旋转的数据。交错和旋转的数据提供给第一存储器32。每个帧期间要产生312个段同步信号，但帧同步段没有段同步。每个数据段期间要产生828个符号时钟，每个符号时钟都与一个对应的数据符号同时出现。但是，在对应于帧同步段或段同步的四个段同步符号这一时间里，不产生符号时钟。因此符号时钟只对应于数据符号存在。图4是例示解调器30输出的时序图。
帧同步信号、段同步信号和符号时钟信号都提供给控制器34，控制器34生成以下5个输出信号：一个段计数信号；一个组计数信号；两个复位信号，RESET 1和RESET 2；和一个字节时钟信号。段计数信号是一个除4计数器的输出结果，此除4计数器在帧同步和段同步信号出现时复位为0。此后，计数器在每个段同步信号时自增1，这样段计数信号在计数序列0、1、2、3、0、1、2、3......之间循环。因为每个帧总共有312个段同步信号，312可以被4整除，所以对应于帧的最后一个段的段计数值应该是3。因此，段计数信号每一帧期间在其4个值间循环78遍(312/4)。
组计数信号是一个对12个一组的符号时钟进行计数的计数器的输出。组计数信号每出现12个符号时钟就自增1。当段同步信号和符号时钟信号同时出现时它被复位为0。因为每个段有828个符号，且828/12=69，所以组计数信号在每个数据段中将在0～68之间循环。这样，组计数信号输出将在序列0、1、...、68、0、1、...、68、0...之间循环。RESET 1信号是由帧同步信号推导出来的。RESET 2信号是RESET 1信号的12符号时钟延迟形式。字节时钟信号每四个符号时钟产生一个。图5是例示控制器34的输出的时序图。
段计数信号、组计数信号、符号时钟信号和RESET 1信号提供给第一地址生成器36，第一地址生成器36为第一存储器32提供地址。响应控制器34的段计数信号、组计数信号、符号时钟信号和RESET 1信号，地址生成器36从第一存储器32中读出一个解旋转和交错的数据组并把一个旋转和交错的数据组写入到第一存储器32以替换刚刚读出的那一个数据组。
在上例中，一个数据组包含12个数据符号，每个数据符号代表两比特信息，第一存储器32是一个12符号存储器。这样，响应段计数信号、组计数信号、符号时钟信号和RESET 1信号，地址生成器36从第一存储器32读出12个解旋转和交错的数据符号并把12个旋转和交错的数据符号写入到第一存储器32以替换刚刚读出的12个数据符号。更确切地说，响应第一个符号时钟脉冲，地址生成器36从第一存储器32的第一存储位置读出第一数据符号，并把一个数据符号写入到第一存储器32的第一存储位置以替换刚刚读出的第一数据符号。响应第二个符号时钟脉冲，地址生成器36将其输出地址递增1，从第一存储器32的第二存储位置读出第二数据符号，并把一个数据符号写入到第一存储器32的第二存储位置以替换刚刚读出的第二数据符号，如此直至一个数据符号组的12个数据符号都读出和替换完。第一地址生成器36提供给第一存储器32的地址排列成能够对第一存储器32中存储的旋转数据进行解旋转的形式。第一存储器32中存储的旋转数据的解旋转过程将结合图6给出更详细的说明。
因此，第一存储器32输出的数据是解旋转的，但仍是交错的。第二地址生成器40和第二存储器38就是为对解旋转但仍交错的数据进行解交错而提供的。解调器30产生的符号时钟信号和控制器34产生的RESET 2信号提供给地址生成器40。响应符号时钟信号，第二地址生成器40为第二存储器38生成地址，以至每个地址都使得存储在第二存储器38中相应存储位置的一个数据符号被读取出来并且第一存储器32的一个数据符号被写入到第二存储器38的此存储位置以替换刚刚读出的数据符号，如此等等。按照第二地址生成器40生成的地址，第二存储器38中解旋转但仍交错的数据就会按照解旋转且解交错的顺序读取出来。此解旋转和解交错的数据提供给串-并转换器42，此串-并转换器从第二存储器38接收每一个两比特的数据符号，并响应控制器34产生的字节时钟将四个数据符号转换为一个具有8个并行比特的字节。
图3的第一地址生成器36在图6中给出了更详细的描述。第一地址生成器36包括一个地址计数器50、一个偏移生成器52、一个模12加法器54。地址计数器50对12个符号时钟进行计数，然后复位。因此，地址计数器50的输出从0变到11，然后复位为0。偏移生成器52响应控制器34的组计数信号和段计数信号以便生成一个偏移量(这个偏移量也称为种子(seed))。模12加法器54将地址计数器50的输出计数和偏移生成器52生成的偏移量相加，生成一个地址，此地址提供给第一存储器32。偏移生成器52可以仅是根据图6给出的等式建立的一组标准逻辑单元。偏移生成器52还可以是一个包括一个只读存储器和一个地址解码器的装置，此解码器对组计数和段计数信号进行解码，访问只读存储器中的特定存储位置，以便取得要提供给模12加法器54的偏移量。
图6提供了一个可以由偏移生成器52生成的偏移量的实例。这些偏移量是基于以下由传输器实施的旋转协议的(见先前提到的ATSC DigitalTelevision Standard)：(ⅰ)每四个段的第一个段的数据符号不旋转；(ⅱ)每四个段的第二个段的组0、1、2中的数据符号以8旋转，而此段其它数据符号组的数据符号不旋转；(ⅲ)每四个段的第三个段的组0、1中的数据符号以8旋转，而此段其它数据符号组的数据符号不旋转；(ⅳ)每四个段的第四个段的组0中的数据符号以8旋转，而此段其它数据符号组的数据符号不旋转。这样，此旋转协议每四个段重复一次，因此仅有特定段中的特定数据组才进行旋转。
由此，由于每四个段的第一个段(对应于段计数值为0)不旋转，所以偏移生成器52为每四个段的第一个段提供偏移量为0的输出。这个偏移为0的输出由模12加法器加到地址计数器50的12个输出计数上，生成12个地址以便从第一存储器32中读取出12个数据符号并将12个新的数据符号写入到第一存储器32中。
当段计数是1而组计数是0时(也就是，每四个段的第二个段的第一组12个数据符号，以8旋转)，偏移生成器52提供输出偏移为0。此偏移为0的输出由模12加法器加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是1而组计数是1时(也就是，每四个段的第二个段的第二组12个数据符号，以8旋转)，偏移生成器52提供偏移为8的输出。此偏移为8的输出由模12加法器以模12的形式加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是1而组计数是2时(也就是，每四个段的第二个段的第三组12个数据符号，以8旋转)，偏移生成器52提供偏移为4的输出。此偏移为4的输出由模12加法器以模12的形式加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是1而组计数是3到68时，偏移生成器52提供偏移为0的输出。此偏移为0的输出由模12加法器以模12的形式加到地址计数器50的一系列12个输出计数，以便生成相应系列的12个地址，从第一存储器32的这些地址中读取出相应系列的12个数据符号。
当段计数是2而组计数是0时(也就是，每四个段的第三个段的第一组12个数据符号)，偏移生成器52提供偏移为0的输出。此偏移为0的输出由模12加法器加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是2而组计数是1时(也就是，每四个段的第三个段的第二组12个数据符号)，偏移生成器52提供偏移为8的输出。此偏移为8的输出由模12加法器以模12的形式加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是2而组计数是2到68时，偏移生成器52提供偏移为4的输出。此偏移为4的输出由模12加法器以模12的形式加到地址计数器50的一系列12个输出计数，以便生成相应系列的12个地址，从第一存储器32的这些地址中读取出相应系列的12个数据符号。
当段计数是3而组计数是0时(也就是，每四个段的第四个段的第一组12个数据符号)，偏移生成器52提供偏移为4的输出。此偏移为4的输出由模12加法器加到地址计数器50的12个输出计数，以便生成12个地址，从第一存储器32的这些地址中读取出12个数据符号。当段计数是3而组计数是1到68时，偏移生成器52提供偏移为0的输出。此偏移为0的输出由模12加法器以模12的形式加到地址计数器50的一系列12个输出计数，以便生成相应系列的12个地址，从第一存储器32的这些地址中读取出相应系列的12个数据符号。
图7例示了地址生成器36如何与第一存储器32进行协同操作，以便对解调器30的旋转和交错的数据进行解旋转。当段0的最后一组的数据存储在第一存储器32中之后，数据在第一存储器32的存储位置按照行60所示的数据顺序存储。数据是非旋转的。行62包含着解调器30当前接收到的段1的第一组的数据。数据是以8旋转的，正如行62所示。因为当前段计数是1并且组计数是0，偏移生成器52输出给模12加法器54的偏移量是0。因此，模12加法器54产生的地址顺序就是地址计数器50的输出计数顺序。
这样，模12加法器54为存储器32提供一个为0的地址，以便从第一存储器的存储位置0读取出行60的数据符号A，并将行62的数据符号E写入到第一存储器32的存储位置0。模12加法器54然后为存储器32提供一个为1的地址，以便从第一存储器的存储位置1读取出行60的数据符号B，并将行62的数据符号F写入到第一存储器32的存储位置1。模12加法器54提供的地址向上顺序递增直到11，这样行60的数据符号全部从第一存储器32读取出来并且由行62的相应数据符号进行替换。从而，当行62被写入到第一存储器32后，行64就是当前第一存储器32的内容。
此时，段计数为1并且组计数也增大到1，如行66所示的下一组数据符号当前由解调器30接收。当数据接收到后，偏移生成器52产生一个为8的偏移量，提供给模12加法器54。因此，模12加法器将此为8的偏移量和地址计数器50产生的为0的输出计数相加得到一个为8的地址。相应此为8的地址，存储在第一存储器32的存储位置8的数据符号A(见行64)被读取出来，并且替换为接收到的组1的第一个数据符号，即行66的数据符号E。同样，当地址是9的时候(计数1加偏移量8)，数据符号B读取出来，由数据符号F进行替换。当地址是10的时候(计数2加偏移量8)，数据符号C读取出来，由数据符号G进行替换。当地址是11的时候(计数3加偏移量8)，数据符号D读取出来，由数据符号H进行替换。当地址是0的时候(计数4加偏移量8等于12，结果对12取模为0)，数据符号E读取出来，由数据符号I进行替换。如此等等，最后图7的行68就是当前存储在第一存储器32的存储位置0到11的数据符号。
行70显示的是接收到的下一组数据，也就是说当前的段计数是1并且组计数为2。当段计数是1并且组计数为2时，偏移量生成器52产生一个为4的偏移量。此偏移量4由模12加法器54加到地址计数器50的输出计数上，以便生成第一存储器32的地址。当行70的数据接收到后，模12加法器54将偏移量4与地址计数器50提供的第一个输出计数0相加产生一个地址4。相应此为4的地址，存储在第一存储器32的存储位置4的数据符号A(见行68)被读取出来，并且替换为接收到的组2的第一个数据符号，即行70的数据符号E。同样，当地址是5的时候(计数1加偏移量4)，数据符号B读取出来，由数据符号F进行替换。当地址是6的时候(计数2加偏移量4)，数据符号C读取出来，由数据符号G进行替换。当地址是7的时候(计数3加偏移量4)，数据符号D读取出来，由数据符号H进行替换。当地址是8的时候(计数4加种子4)，数据符号E读取出来，由数据符号I进行替换。如此等等，最后图7的行72就是当前存储在第一存储器32的存储位置0到11的数据符号。注意，当地址计数器50的输出计数为8时，模12加法器54提供的地址为0(计数8加偏移量4，然后模12得0)。
行74表示段1的组3的数据是非旋转的。这样，偏移量为0，第一存储器32中如行72所示的内容由如行74所示的接收到的数据符号所替换，最后当段1的组3的数据全部存储在第一存储器32之后，第一存储器32的内容如行72所示。
当数据读取出第一存储器32之后，数据便完成了解旋转，但仍然是交错的。这些解旋转但交错的数据由第二存储器38和第二地址生成器40进行处理，以便对这些解旋转但交错的数据进行解交错。因为每一字节数据中的数据符号都与相应的11个其它字节数据相交错，并且每字节有4个数据符号，所以第二存储器38是一个48符号存储器。
地址生成器40的第一实施例如图8所示。此地址生成器包括一个除48计数器80，它在时钟的每48个计数时提供某输出。除48计数器80的进位输出提供给种子生成器82，此种子生成器82为加法器84的第一输入端提供一个种子。加法器84的输出提供给模47运算器86，模47运算器86对加法器84的输出进行模47运算。模47运算器86的输出连接到锁存器88，此锁存器88在符号时钟的控制下对模47运算器86的输出进行锁存。锁存器88的输出为第二存储器38提供一个地址，同时输出也反馈回加法器84的第二输入端。
第二存储器38必须拥有足够的存储位置以存储48个符号。虽然第二存储器38是一个线性存储器数组，存储位置编址从0到47，但也可以把它看作一个矩形数组：行R=12，列C=4。因此N=RxC=48。图9例示了第二存储器38在这种方式下的地址。如果xn是一个输入符号序列(其中n=0,1,...,47)，且Mi(n)代表输入符号xn到第二存储器38的存储位置的一个映射，那么Mi(n)就是第二存储器38中存储符号xn的相应地址。(映射Mi(n)具有下标i是因为有多个映射，也就是，由第二地址生成器40提供的多个地址序列。)如果初始映射序列M0(n)选定为：M0(n)=n，其中n=0、1、2、......、(N-1)，那么第一块48个符号中的每一个输入符号xn存储在存储位置n。这可以通过将图1覆盖在图9上进行形象化说明。
为了对这块数据进行解交错，数据必须以一个不同于其向第二存储器38存储时的顺序读取出来。因此，当下一块48个符号一次一个符号地接收到的时候，第一块中的符号要从第二存储器38中读取出来并由第二块中刚刚接收到的对应的符号进行替换。要对第一块数据进行解交错，M1(n)必须=0、12、24、36、1、13、......、35、47。根据这些地址对第一块数据进行解交错将致使第二块数据以一个不同于第一块数据写入到第二存储器38的顺序写入到第二存储器38中。因此，为对第二块数据进行解交错(同时将第三块数据写入到第二存储器38中)，必须生成一个不同于M1(n)的M2(n)。这个过程将继续下去，生成一系列的地址序列，以便连续地接收和解交错符号块。
如果第一个映射序列M0(n)=0、1、2、3、4、...、47，那么M1(n)可以记为：
M1(n)=M0((n-R))mod(N-1)，其中n=0、1、2、......、N-1。(1)这个等式成立的原因是，交错深度为R。相邻的横向符号在映射函数中间隔R项。当索引扫描映射函数时，模部分能正确地控制线的末端回转并生成正确的偏移量。
同样地，映射任何序列都可以在前一映射的基础上按照以下等式生成：
Mi(n)=Mi-1((n-R))mod(N-1)，其中n=0、1、2、......、N-1。(2)等效地，利用归纳法，这个映射函数可以使用初始序列(i=0)来归纳出第i个序列的第n项：
Mi(n)=M0((n-Ri))mod(N-1)，其中n=0、1、2、......、N-1。(3)如假设初始序列为M0(n)=n，那么等式(3)可以简化为：
Mi(n)=(n-Ri)mod(N-1)，其中n=0、1、2、......、N-1。(4)等式(4)可以导出一个通过任意序列的前一序列的第n项来计算此序列的第n项的等式：
Mi(n)=(Mi-1(n)-R)mod(N-1)，其中n=0、1、2、......、N-1。(5)
等式(4)描述了从一块数据到下一块数据地对输入数据进行解交错所需的所有的编址序列。等式(4)产生的不同编址序列是有限的，最终将返回到初始序列。此有限的序列数取决于R和C的值(或等效地取决于R和N的值)。因此，设总共有L个唯一映射，则L是满足下面等式的最小值：
(RL)mod(N-1)=1，其中L非0。(6)最终，将任意序列i中第n项和第n-1项关联起来的表达式可以描述为：
Mi(n)=0，其中n=0
Mi(n)=(Mi(n-1)+Ri)mod(N-1)，其中n=1、2、......、N-1。(7)如果R=12(如图1所示之实例)，则L=23满足等式(6)。亦即，等式(4)可以产生23个不同的序列，当L=24时将产生重复序列。因此，对于如图1所示之数据数组，为解交错先前曾结合图1说明过的交错的数据，总共需要23个序列。图10给出了23个序列及相应的种子。
等式(7)是地址生成器40生成所需的重复地址序列的基础。另外还需要一个实现等式(6)的种子生成器，以便为每个地址序列生成相应的种子。
种子生成器82生成的种子可以通过等式(6)给出，其中L在本专利应用给出的实例中在0到22之间变化。这些种子是：1、12、3、36、9、14、27、42、34、32、8、2、24、6、25、18、28、7、37、21、17、16和4。每过48个符号时钟脉冲种子生成器82为加法器84提供这些种子中相应的一个，加法器84在每个符号时钟将此种子与锁存器88的输出进行相加。模47运算器86对加法器84的输出进行一个模47运算(如大于47，减去47)，并将结果提供给锁存器88。锁存器88将此结果锁存并将此锁存结果作为一个地址提供给第二存储器38。在这种方式下，对于种子生成器82生成的每一个种子可以生成一个唯一的包括48个地址的序列。
地址生成器40是由RESET 2和符号时钟驱动的，因为第一存储器32中发生的处理需要正好12个符号时钟。因为通过第一存储器32的符号有12个符号时钟的延迟，RESEL 2对齐一个帧从第一存储器32输出时的第一个符号。图11A和11B的时序图假设刚得到8VSB信号，所以计数器80、计数器80的进位输出、种子生成器82和锁存器88的初始值都是未知的。RESET 2和第一个符号时钟使得计数器80初始化为0，同时亦使其进位输出为低电平。RESET 2也使种子生成器82输出第一个种子(1)。RESET2和第一个符号时钟也同步地使锁存器88的输出清零。后继的符号时钟将使计数器80递增。
当计数器80计数达到47时，它将输出一个进位信号，此进位信号使种子生成器82输出下一个种子(12)。这个进位信号也将使锁存器88在下一符号时钟同步清零。从而，计数器80的进位信号将使种子生成器82在其23个种子的序列中不断循环。这样，每个种子就具有48个符号时钟的周期。整个23个种子的序列将包含23×48=1104个符号。因为每一帧有258336个数据符号，在每个帧中此23个种子的序列正好出现234次(234×1104=258336)。因此，每一新的帧的开始(在图11A和图11B的时序图中由RESET 2#2脉冲标志)都对齐第一个种子(1)。这种排列具有优势，因为它允许在8 VBS信号获取之后使用第一个RESET 2信号来初始化种子生成器82的输出为1，而不必考虑后继的RESET 2信号(每帧一个)，因为它们总是与种子生成器82应该输出1的时候出现。
信号获取后一旦初始化种子的序列就不能再断开。对于正确连续的解交错操作来说这是必须的。时序图还给出了锁存器88相应于需要的Mi(n)的输出。M0(n)、M1(n)、M2(n)部分已经例示，出现在RESET 2#1脉冲之后。这些序列在所有的Mi(n)中循环重复多个次，直到RESET 2 #2脉冲之前即第一帧的末尾，M22(n)出现。按预计，第二帧开始于M0(n)。
解交错操作和前面结合图6和图7说明过的解旋转操作是类似的。也就是说，当一个数据符号从第二存储器38的一个存储位置(由第二地址生成器40确定)读取出来时，此数据符号将被一个当前从第一存储器32接收的数据符号所替换。因此，当符号时钟使得除48计数器80计数达到47时，计数器80将输出一个进位信号，此进位信号提供给种子生成器82和锁存器88(通过“或”门89)。此进位输出使得种子生成器82为加法器84提供一个新的种子。此进位输出还将锁存器88清零(在下一符号时钟)，即锁存器的输出为0。锁存器的输出还回过来提供给加法器84的第二输入端。
对于图10所示的23个序列的每一个，加法器84将锁存器88的0输出(代表每一序列的第一个地址)加到种子生成器82提供的种子上。加法器84的这个输出经过一个模47运算后，结果提供给锁存器88的输入端。下一符号时钟使得锁存器88将这个模47运算器88的结果提供给第二存储器38。锁存器88的这个输出又反馈回加法器84，然后与种子生成器82生成的种子相加。这样，种子生成器82的种子递归地与自己的模47结果相加，以得到一个相应的地址序列提供给第二存储器38。
每一个这样的序列都由等式(7)给出。在23个序列的每一次循环中，第一个序列总是从0到47顺序排列。种子生成器82为第一序列提供的种子是1，这由等式(6)确定。
图12详细地例示了种子生成器82的第一实施例。种子生成器82包括一个乘法器92、一个模47运算器94和一个锁存器96。乘法器92将锁存器96的输出乘以12，模47运算器94对加法器92的结果进行一个模47运算，锁存器96将模47运算器94的结果进行锁存。
当控制器34生成RESET 2时，锁存器96复位为输出1。这个1作为种子提供给加法器84。这个1还由乘法器92乘以12，结果由模47运算器94进行模47操作。模47运算器94的输出提供给锁存器96，锁存器96在接收到除48计数器80的下一个进位输出之前的期间内对这个输出进行锁存。接收到这个进位输出后，锁存器96的为12的输出反馈回乘法器92，乘法器92将其与12相乘，产生输出结果144。模47运算器94对144进行模47运算，结果为3，提供给锁存器96，锁存器96在接收到除48计数器80的下一个进位输出之前的期间内对这个输出进行锁存。接收到这个进位输出后，锁存器96的输出3反馈回乘法器92，乘法器92将其与12相乘，产生输出结果36。模47运算器94对36进行模47运算，结果为36，提供给锁存器96，锁存器96在接收到除48计数器80的下一个进位输出之前的期间内对这个输出进行锁存。接收到这个进位输出后，锁存器96的输出36反馈回乘法器92，乘法器92将其与12相乘，产生输出结果432，如此等等。据此，种子生成器82生成上述的23个种子。
图13详细地例示了种子生成器82的第二实施例。种子生成器82包括一个乘12模47运算器98和一个锁存器100。乘12模47运算器98(图14给出更详细描述)包括一个加法器102，加法器102将锁存器100输出的4个最高有效位(在104舍去两个最低有效位)和模47校正逻辑产生的一个校正因子相加，图15详细给出了模47校正逻辑。
当控制器34生成RESET 2时，锁存器100复位为输出1。这个1作为种子提供给加法器84。这个1还由乘12模47运算器98乘以12再模47。乘法12模47运算器98的输出提供给锁存器100，锁存器100在接收到除48计数器80的下一个进位输出之前的期间内对这个输出进行锁存。接收到这个进位输出后，锁存器为12的输出反馈回乘12模47运算器98，乘12模47运算器98对12进行乘12模47运算，结果为3(12×12mod47=3)。乘12模47运算器98将此结果3提供给锁存器100。锁存器100在接收到除48计数器80的下一个进位之前的期间内对这个输出进行锁存，如此等等。据此，种子生成器82生成上述的23个种子。
图14详细地给出了乘12模47运算器98。当锁存器100的输出为1时(即数字值000001)，两个最低有效位(01)提供给模47校正逻辑106，模47校正逻辑106输出12。加法器102将这个12和锁存器100的输出的4个最高有效位(0000)相加，结果12提供给锁存器102。锁存器102在接收到除48计数器80的下一个进位输出时将12锁存为输出。当锁存器100的输出是12时(即数字值001100)，两个最低有效位(00)提供给模47校正逻辑106，模47校正逻辑106输出0。加法器102将这个输出0和锁存器100的输出的4个最高有效位(0011)相加，结果3提供给锁存器102。锁存器100在接收到除48计数器80的下一个进位输出时将3锁存为输出，如此等等。
模47校正逻辑106在图15中给出了更详细的描述，它包括逻辑电路108。逻辑电路108的两个最低有效位输出，OUT 0和OUT 1始终为都0。逻辑电路108四个最高有效位，OUT 2～OUT 5由锁存器输出的两个最低有效位IN 0和IN 1控制。
第二地址生成器40的基于等式(4)的另一个实施例如图16所示。此实施例包括一个计数器112，它对符号始终脉冲进行计数并且当每个计数时都为乘法器114提供一个输出。计数器112的进位输出提供给一个种子生成器116，它可以是一个状态机、RAM或类似于种子生成器82的装置。种子生成器116在计数器112的进位输出的控制下在23个状态之间切换，以便每次触发时提供相应的种子，种子由等式(6)确定。乘法器114将计数器112的输出计数和种子生成器116提供的种子相乘并将结果提供给一个模47运算器118。模47运算器118的输出提供给锁存器120的输入端。计数器112的进位输出控制锁存器120的输出复位为0。这样，在每个地址序列的开始，锁存器120的输出都等于0，这总是每个地址序列的第一个地址。在每个地址序列的末尾(即48计数)，种子生成器116被触发以便为乘法器114提供一个新的种子。
以上已经对本发明的某些变型进行了说明。对于本发明领域的技术人员可以很容易实现其它变型。例如，虽然本发明是专门就两比特数据符号进行说明的，但应该看到本发明也适用于其它类型的数据。同时，本发明也可以使用于不同的数据帧方案和不同的旋转和/或交错协议。
因此，本发明的说明应仅视为例示之用，目的仅在于教导熟练的技术人员本发明的最佳实施方式。在不悖离本发明的精神的基础上，具体细节可以有较大变化，所有变化都在权利要求书范围内。
权利要求书(修改)
按PCT13条约修改
1．一种用于将第一和第二组数据单元从第一顺序重排列为第二顺序的装置，包括：
一个具有多个存储位置的存储器，其中第一组数据单元存储在此存储器中，并将由第二组数据单元替换；和
一个地址生成器，用于生成地址并将地址提供给存储器，以便在存储器接收每个地址时，第一数据单元组的第一数据单元从第一存储位置读取出来，及在第一数据单元组的第二数据单元从第二存储位置读取出来之前，第二数据单元组的一个数据单元写入到此第一存储位置。
2．权利要求1的装置，其中地址生成器用来为存储器提供地址以便对第一和第二数据单元组的数据单元进行解旋转。
3．权利要求1的装置，其中地址生成器用来为存储器提供地址以便对第一和第二数据单元组的数据单元进行解交错。
4．权利要求1的装置，其中的存储器是第一存储器，其中地址生成器是第一地址生成器，其中装置还包括第二存储器和第二地址生成器，其中第一地址生成器基本上独自地把地址提供给第一存储器并且第二地址生成器基本上独自地把地址提供给第二存储器，以使进入第一存储器的数据单元是旋转和交错的，以使数据单元作为解旋转和交错的数据单元从第一存储器读取出来，以使此解旋转和交错的数据存储在第二存储器中，以使数据单元作为解旋转和解交错的数据单元从第二存储器读取出来。
5．权利要求1的装置，其中第一和第二组数据单元的每一组都包括D个数据单元，并且其中存储器一次基本上存储D个数据单元。
6．权利要求5的装置，其中第一和第二组数据单元的数据单元由装置接收到时是旋转的，并且其中地址生成器包括：
地址计数装置，用于计数0到D-1，提供一个从0到D-1的一个相应的输出计数，并且达到计数D-1后复位；
用于生成一个偏移量的偏移生成装置，其中偏移量取决于D个数据单元的旋转程度；和
用于将偏移量和输出计数合并起来生成地址的合并装置。
7．权利要求6的装置，其中偏移量还取决于D个数据单元所属的组。
8．权利要求7的装置，其中数据单元排列为S个段，其中S个数据单元段的每一个由G个单元数据组构成，其中G个数据单元组包括第一和第二数据单元组，并且其中偏移量还取决于数据单元所属的段。
9．权利要求8的装置，其中偏移生成装置为S个段的第一个段生成一个为0的偏移量，其中偏移生成装置为S个段的第二个段的第一组生成一个为0的偏移量，其中偏移生成装置为S个段的第二个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第二个段的第三组生成一个为4的偏移量，其中偏移生成装置为S个段的第二个段的其余组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第一组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第三个段的其余组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的第一组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的其余组生成一个为0的偏移量。
10．权利要求1的装置，其中数据单元排列为m个数据单元组，其中m个数据单元组包括第一和第二数据单元组，其中每个数据单元组包括D个数据单元，其中数据单元根据第一顺序是交错的，其中装置用于把数据单元解交错为第二顺序，并且其中存储器基本上一次存储mD个数据单元。
11．权利要求10的装置，其中地址生成器包括：
计数装置，用于计数0到mD-1，当达到计数mD-1时提供一个输出计数，并且提供此输出计数后复位；
响应此输出计数生成一个种子的种子生成装置；和
用于将输出计数和种子转换为一个地址序列的转换装置。
12．权利要求11的装置，其中种子生成装置用来生成L个种子，其中L由下面等式给出：
(RL)mod(mD-1)=1
其中L为0、1、2、......直到达到Lmax种子开始重复，其中R=D，其中地址序列由下面等式给出：
Mi(n)=0，其中n=0
Mi(n)=(Mi(n-1)+Ri)mod(mD-1)，其中n=0、1、2、......、mD-1
其中i变化范围为0到Lmax-1。
13．权利要求1的装置，其中存储器包括第一和第二存储器，其中地址生成器包括第一和第二地址生成器，其中第一地址生成器用来为第一存储器提供地址以便对数据单元进行解旋转，并且其中第二地址生成器用来为第二存储器提供地址以便对数据单元进行解交错，从而生成第二顺序。
14．权利要求13的装置，其中第一存储器一次存储D个数据单元，其中第二存储器一次存储mD个数据单元，并且其中m是一个整数。
15．权利要求14的装置，其中第一地址生成器包括：
第一计数装置，用于计数0到D-1，提供一个相应的从0到D-1的输出计数，并且当达到D-1计数后复位；
用于生成一个偏移量的偏移生成装置，其中偏移量取决于D个数据单元的旋转程度；和
用于将偏移量和第一计数装置的相应的输出计数转换为一个地址序列的第一转换装置，
其中第二地址生成器包括：
第二计数装置，用于计数0到mD-1，当达到计数mD-1时提供一个输出计数，当提供此输出计数后复位；
响应第二计数装置的输出计数来生成一个种子的种子生成装置；和
用于将种子转换为一个第二地址序列的第二转换装置。
16．权利要求15的装置，其中偏移生成装置为S个段的第一个段生成一个为0的偏移量，其中偏移生成装置为S个段的第二个段的第一组生成一个为0的偏移量，其中偏移生成装置为S个段的第二个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第二个段的第三组生成一个为4的偏移量，其中偏移生成装置为S个段的第二个段的其余组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第一组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第三个段的其余组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的第一组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的其余组生成一个为0的偏移量。
17．权利要求16的装置，其中种子生成装置用来生成L个种子，其中L由下面等式给出：
(RL)mod(mD-1)=1
其中L等于0、1、2、......直到Lmax种子开始重复，其中R=D，其中地址序列由下面等式给出：
Mi(n)=(n-Ri)mod(N-1)，其中n=0、1、2、......、N-1。
其中i变化范围为0到Lmax-1，其中单独的地址生成器包括：
地址计数装置，用于计数0到D-1，提供一个相应的从0到D-1的输出计数，当达D-1后复位。
用于生成一个偏移量的偏移生成装置，其中偏移量取决于D个数据单元的旋转程度；和
用于将偏移量和输出计数合并为一个地址序列的合并装置。

Claims (14)

1．一种用于处理旋转和交错的数据的装置，其特征在于，具有用于对旋转和交错的数据进行解旋转以便生成解旋转和交错的数据的解旋转装置，和用于对解旋转和交错的数据进行解交错以便生成解旋转和解交错的数据的解交错装置。
2．权利要求1的装置，其特征在于解旋转装置包括用于存储D个旋转和交错的数据单元的第一存储装置和用于对第一存储装置寻址以便从第一存储装置中读取出解旋转和交错的mD个数据单元并向第一存储装置写入旋转和交错的数据的第一寻址装置，并且其中解交错装置包括用于存储从第一存储装置读取出来的解旋转和交错的数据的第二存储装置和用于对第二存储装置寻址以便从第二存储装置中读取出解旋转和解交错的数据并向第二存储装置写入来自于第一存储装置的解旋转和交错的数据的第二寻址装置。
3．权利要求1或2的装置，其特征在于旋转和交错的数据由S个数据单元段构成，其中每个数据单元段由G个数据单元组构成，其中每个数据单元组由D个数据符号构成，并且其中第一寻址装置包括用于根据数据单元段和组以及数据单元组中D个数据单元的旋转程度来生成偏移量的偏移生成装置。
4．权利要求3的装置，其特征在于偏移生成装置为S个段的第一个段生成一个为0的偏移量，其中偏移生成装置为S个段的第二个段的第一组生成一个为0偏移量，其中偏移生成装置为S段的第二个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第二个段的第三组生成一个为4的偏移量，其中偏移生成装置为S个段的第二个段的任何其余组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第一组生成一个为0的偏移量，其中偏移生成装置为S个段的第三个段的第二组生成一个为8的偏移量，其中偏移生成装置为S个段的第三个段的任何其余组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的第一组生成一个为4的偏移量，其中偏移生成装置为S个段的第四个段的任何其余组生成一个为0的偏移量。
5．权利要求1的装置，其特征在于解旋转装置包括用于存储旋转和交错的数据的存储装置和用于对此存储装置进行寻址以便从此存储装置中读取出解旋转和交错的数据并把旋转和交错的数据写入到此存储装置的寻址装置。
6．权利要求5的装置，其特征在于旋转和交错的数据由数据单元构成，其中旋转和交错的数据是以D个数据单元为基础旋转的，并且其中存储装置一次存储此旋转和交错的数据D个数据单元。
7．权利要求5的装置，其特征在于旋转和交错的数据由D个数据单元的多个组构成，并且其中存储装置一次存储此旋转和交错的数据D个数据单元。
8．权利要求5的装置，其特征在于旋转和交错的数据由S个数据单元段构成，其中每个数据单元段由G个数据单元组构成，其中每个数据单元组由D个数据单元构成，并且其中存储装置一次存储此旋转和交错的数据的一个数据单元组。
9．权利要求1的装置，其特征在于解交错装置包括用于存储解旋转和交错的数据的存储装置和用于对此存储装置进行寻址以便从此存储装置读取出解旋转和解交错的数据并把解旋转和交错的数据写入到此存储装置的寻址装置。
10．权利要求9的装置，其特征在于旋转和交错的数据由数据单元构成，其中旋转和交错的数据在D个数据单元的基础上进行交错，其中存储装置一次存储此解旋转和交错的数据的mD个数据单元，其中m是一个整数。
11．权利要求10的装置，其特征在于存储装置包括第一寻址装置，其中寻址装置包括第一寻址装置，并且其中解旋转装置包括用于存储旋转和交错的数据的第二存储装置和用于对第一存储装置寻址以便从此存储装置读取出解旋转和交错的数据并把旋转和交错的数据写入到第二存储装置的第二寻址装置。
12．权利要求11的装置，其特征在于旋转和交错的数据由数据单元构成，其中旋转和交错的数据在D个数据单元的基础上旋转，并且其中第二存储装置一次存储此旋转和交错的数据的D个数据单元。
13．权利要求12的装置，其特征在于旋转和交错的数据由D个单元数据的多个组构成，并且其中第二存储装置一次存储旋转和交错的数据D个数据单元。
14．权利要求13的装置，其特征在于旋转和交错的数据由S个数据单元段构成，其中每个数据单元段由G个数据单元组构成，其中每个数据单元组由D个数据单元构成，并且其中第二存储装置一次存储旋转和交错的数据的一个单元数据组。
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