JP2001358305A

JP2001358305A - 半導体装置

Info

Publication number: JP2001358305A
Application number: JP2000179542A
Authority: JP
Inventors: Yasushi Kameda; 靖亀田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-06-15
Filing date: 2000-06-15
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】半導体装置の高速動作化に伴い、パッケージ
でテストが可能なフリップチップの半導体装置を提供す
る。【解決手段】半導体チップ１周囲に直線状に設けられ
たダミーパッド４と、半導体チップ１の中心線領域に設
けられたセンターパッド２と、半導体チップ１中心線領
域に設けられた入力回路３と、各入力回路３と各ダミー
パッド４及び各センターパッド２とを接続する入力配線
５とを設けた半導体装置とすることで、テスト装置の各
リードからワイヤーを用いて各ダミーパッドとを接続し
て、パッケージでの動作テストを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップチップを
使用する半導体装置に関し、特に大規模高集積化された
高速動作を行う半導体装置に使用されるものである。

【０００２】

【従来の技術】近年、半導体装置は高速度高密度化が進
み、特にＳＲＡＭにおいては、数１００ＭＨｚレベルの
高速化が要求されている。従来の半導体基板の周辺にパ
ッドが置かれるラウンドパッド形状の半導体装置では、
複数のパッドが半導体基板周囲に沿って、設けられてい
る。各パッドは、一辺が約１００μｍで、各ピッチ間隔
は約５０から１００μｍとして設けられている。ラウン
ドパッド形状の半導体装置では、各パッドと半導体装置
を実装基板に接続する接続電極であるリードとをワイヤ
ーボンディングを用いて接続する場合がある。

【０００３】このような従来のワイヤーボンディング
方式では、各リードと各パッドとを接続するワイヤーの
長さが均一に出来ず、パッド毎にバラツキを生じてい
た。消費電流の大きい高速のメモリなどでは、リードの
インダクタンスにより、大きなノイズを生じてしまい、
高速化が難しかった。

【０００４】これに対し、図１０（Ａ）に示されるよう
な複数のパッド５１が半導体基板５０主表面の中心線付
近領域に設けられたセンターパッド方式のフリップチッ
プがある。このフリップチップでは、図１０（Ａ）のＣ
−Ｃ´線での断面図である図１０（Ｂ）に示されるよう
に、半導体基板５０上のパッドの上にハンダバンプ５２
を乗せ、半導体基板の裏面（回路素子が形成される表面
の反対側の半導体基板面）が上になるように実装基板５
３の上に配置し実装基板５３表面上に設けられた配線と
接続している。この実装基板５３はリード５４を介して
実装基板を複数個搭載しているボード５５上の配線に接
続される。この場合、半導体基板表面の各パッド５１は
一辺が約７５μｍから１００μｍで、各パッド間隔は約
２００μｍ程度で数十個程度設けられている。

【０００５】ここで、各パッド間隔がワイヤーボンディ
ング方式の場合に比べて大きくなっているのは、パッド
上にハンダバンプを設けているため、ハンダバンプの大
きさを考慮して余裕を設けているためである。半導体記
憶装置では、半導体基板中のメモリセルは通常半導体基
板の中心線付近以外の領域に形成され、周辺回路が半導
体基板の中心線に沿って設けられているため、周辺回路
からもっとも近い領域にパッドを設けるセンターパッド
方式が配線長を短くする上で好適である。

【０００６】このようなフリップチップ方式の半導体装
置では、半導体装置が実装される実装基板５３が多層構
造である場合、実装基板５３の設計をうまく行えば各パ
ッド５１から実装基板５３内の配線及び各リード５４を
介したボード５５に至る各配線長を均一にすることが出
来、インダクタンスも小さくすることが可能である。以
上のことから、高速化（高周波数化）に伴い高速メモリ
においては、フリップチップの製品が増えつつある。

【０００７】

【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。

【０００８】高速化の要求から、高速メモリ製品におい
ては、パッドをチップの中央にまとめて配置すると、実
装基板と半導体チップとの接続部分が半導体チップ中央
のみとなり、接続部分が偏ることで、接続強度が弱く非
常に不安定になってしまう。そこで、一部のパッドをチ
ップの周辺部分に配置し、これを機械的な支えとして利
用する技術が特開平１０−１８９６５３号公報の図１な
どに記載されている。

【０００９】しかし、半導体基板表面上に広範囲にわた
ってパッドを配置した場合、チップの熱膨張率と実装基
板の熱膨張率が異なるため、ハンダバンプの位置と実装
基板の接続部分がずれてしまう。このため、実装基板と
すべてのハンダバンプとの接続を高精度に図ることは困
難である。

【００１０】ところで、新たに設計製造された半導体装
置は量産を開始する前にその動作をテストし、設計通り
の動作を行うことを確認する必要がある。この場合、ウ
エーハ状態でのテストとパッケージでのテストがある。
ウエーハ状態でのテストでは、テスターとウエーハ上の
パッドとの接続が針でなされるだけなので、各針ごとの
インダクタンスが大きくなってしまい、各針のインピー
ダンスを合わせて高速テストを行うことは日状に難し
い。このため、図１１に示すようなパッケージ５６に入
れて評価する方法が用いられてきた。図１１に示すよう
に、半導体基板５７上のパッド５９とパッケージ５６の
先端のリード５８とをワイヤー６０で接続し、リード５
８より信号を与える。

【００１１】このため、高速動作が要求される半導体装
置では、パッケージテストが欠かせないものとなってい
る。以上のように、高速動作させた状態で、図１１のＤ
−Ｄ´線上の断面の一部分を示した図１２に示されるよ
うに、半導体基板５７内の被測定部分となる配線６２上
の絶縁膜６３に開口部６１を設けて、その開口部６１に
直径１μｍ程度の針６４を当て、高速動作での波形を観
測していた。

【００１２】しかし、フリップチップでは、図１０
（Ｂ）に示されるようにチップ裏面が上になってしまう
ために、物理的に針を当てることはできない。さらにウ
エーハ状態でも、各パッドがチップ中央部分に固まって
いるため、針を当てて内部波形を観察することが難し
い。

【００１３】このように、従来の半導体装置では、フリ
ップチップに対して、高速動作でのテストは難しく、チ
ップ内部に針を当てて波形を観察することが難しい。

【００１４】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００１５】特に、本発明の目的は、パッケージで高速
動作テストが可能なフリップチップを備えた半導体装置
を提供することにある。

【００１６】本発明の他の目的は、チップ面積の増大を
招かずにパッケージで高速動作テストが可能なフリップ
チップを備えた半導体装置を提供することにある。

【００１７】本発明の他の目的は、入力容量の増大を招
かずにパッケージで高速動作テストが可能なフリップチ
ップを備えた半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴である半導体装置は、主表面が
４辺からなる方形の半導体基板と、該半導体基板中に設
けられ、外部からの信号が入力される複数個の入力回路
と、前記複数個の入力回路のいずれかひとつに接続さ
れ、前記半導体基板の縦または横方向の中心線周辺領域
に設けられたセンターパッドと、前記入力回路のうち、
前記センターパッドが接続された入力回路に接続され、
前記半導体基板の主表面の４辺のいずれかの辺の周辺領
域に設けられたダミーパッドとを有することで、パッケ
ージで動作試験が可能となる。

【００１９】さらに本発明の第２の特徴である半導体装
置は、主表面が４辺からなる方形の半導体基板と、前記
半導体基板中に設けられ、外部からの信号が入力される
入力回路と、前記入力回路に接続され、前記半導体基板
の縦または横方向の中心線周辺領域に設けられたセンタ
ーパッドと、前記入力回路に接続されていない配線に接
続され、前記半導体基板の主表面の縦または横方向の２
辺または４辺それぞれに沿った周辺領域に連続して列状
に設けられた複数個のダミーパッドとを有することで、
半導体装置を実装基板上に搭載した場合に搭載姿勢の安
定化を図ることが可能となる。

【００２０】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。（第１の実施の形態）本発明にかかる第１の実施の形態
にかかる半導体装置を、図１乃び図２を用いて説明す
る。

【００２１】半導体装置の上面図である図１（Ａ）に示
されるように、その主表面が４辺を有する方形の半導体
基板１には、その長手方向に沿った中心線付近の領域の
表面上にセンターパッド２が複数個設けられている。こ
の例では、センターパッド２が２列に渡って、直線的に
配置されている。これらセンターパッド２の列間の半導
体基板１中に複数個の入力回路３が設けられている。フ
リップチップ本来のパッドであるセンターパッド２と半
導体基板１の４辺のうちの長手方向に沿った２辺の各周
辺にダミーパッド４が複数個一列に渡って設けられてい
る。ダミーパッド４は半導体装置の通常動作においては
使用されるものではなく、半導体装置のテスト時に使用
されるものである。これらセンターパッド２とダミーパ
ッド４は一対として入力回路３に入力配線５により接続
される。こうして、すべての入力回路３はいずれかの一
対のセンターパッド２及びダミーパッド４にそれぞれ接
続される。

【００２２】ここで、図１（Ａ）中右端の入力回路３Ａ
は、上段右端のセンターパッド２Ａ及び上列の右端のダ
ミーパッド４Ａに入力配線５Ａを介して接続されてい
る。さらに右から２番目の入力回路３Ｂは、上段右端か
ら2番目のセンターパッド２Ｂ及び上列の右端から２番
目のダミーパッド４Ｂに入力配線５Ｂを介して接続され
ている。このように複数の入力回路３は順次入力配線５
を介して、いずれかの一対のセンターパッド２及びダミ
ーパッド４に接続されている。半導体記憶装置の場合、
主表面に渡って、メモリセルが形成されていて、配線を
設ける余裕がないため、半導体チップ周辺に沿ってダミ
ーパッドと入力回路を接続する配線が形成されている。
なお、多層配線の層数を増やせば、メモリセル中に最短
距離にてダミーパッドと各入力回路を接続する配線を設
けることが可能である。

【００２３】図１（Ｂ）は本実施の形態の半導体装置を
実装基板６に搭載した状態での図１（Ａ）で破線Ａ−Ａ
´上及び破線Ｂ−Ｂ´上での断面図である。半導体装置
を実装基板６に搭載するため、センターパッド２上にハ
ンダバンプ７、ダミーパッド４上にはハンダバンプ８が
形成される。半導体基板１上の各パッド２，４の上にハ
ンダバンプ７，８を乗せ、半導体基板の裏面（回路素子
が形成される表面の反対側の半導体基板面）が上になる
ように実装基板６の上に配置する。ここで、センターパ
ッド２上のハンダバンプ７については、実際に信号を入
力する必要があるため、実装基板６表面上に設けられた
配線（図示せず）と接続している。ただし必ずしもすべ
てのセンターパッド２上のハンダバンプ７を実装基板６
上の配線と接続する必要はない。これは一部のセンター
パッドが入力回路に接続されずに半導体装置の動作に利
用されない場合があるからである。これに対し、ダミー
パッド４上のハンダバンプ８は半導体装置の動作に利用
されるものではないため、実装基板６上の配線に接続さ
れず、実装基板上の絶縁層（図示せず）に接続される。
この実装基板６はリード９を介して実装基板６を複数個
搭載しているボード１０上の配線に接続される。この場
合、半導体基板表面の各パッド２，４は一辺が約７５μ
ｍから１００μｍで、各パッド間隔は約２００μｍ程度
で数十個程度設けられている。

【００２４】ここで、複数個のダミーパッド４上に形成
されたハンダバンプ８は半導体基板１を実装基板６上に
搭載する際の機械的な応力の支えとなる。特に半導体基
板１表面の長手方向の２辺周辺領域に列状に均一な間隔
で複数個のダミーパッド４上のハンダバンプ８を設ける
ことで、半導体装置を実装基板上に搭載した場合に各ダ
ミーパッド４上のハンダバンプ８に均一に荷重が負荷さ
れて、実装基板上での半導体装置の実装位置が実装基板
の上表面に対して平行になり、半導体装置の実装基板に
対する姿勢が安定する。さらにダミーパッド４上にハン
ダバンプ８を設けたため、従来センターパッド２上のハ
ンダバンプ７に集中していた荷重がダミーパッド４上の
ハンダバンプ８にも分散されて荷重されるため、センタ
ーパッド２上のハンダバンプ７への荷重集中によるセン
ターパッド２上のハンダバンプ７の破壊不良を防止でき
る。ダミーパッド４下は通常のセンターパッド２と同一
構造にしておく必要があり、パッド分のスペースも必要
になる。ダミーパッドは通常動作時には信号を与えるべ
きものではないので、実装基板に搭載する際には絶縁体
上に接続すれば、機械的接続性を向上できる。また、多
少の接続時の位置ずれが生じても電気的接続を図るパッ
ドではないので位置ずれによる誤差は問題にならない。
このように形成された半導体装置では、ダミーパッドを
半導体チップ周囲に複数個設けて、実装基板に搭載した
際の機械的強度を向上することができる。

【００２５】本実施の形態の半導体装置をテストする時
には、ハンダバンプを形成していない状態で図２に示さ
れるように確認が必要な配線部分上にレーザーやＦＩＢ
（フィールドイオンビーム）法により、半導体基板１表
面に開口部１１を設ける。半導体基板１外部からテスト
装置のパッケージ１２に取り付けられたリード１３と、
リード１３の先端と半導体基板１上のダミーパッド４と
を接続するワイヤー１４とを介して信号を与える。さら
に、開口部１１下に露出した半導体基板１内部の各信号
線に直接針を立て、その信号をモニターし期待通りの波
形になっているかを確認する針当て方法を用いる。針当
て方法は従来例として示された図１２に示されたものと
同様である。このような測定方法では数１００ＭＨｚ程
度の高速動作試験が可能である。この針当て方法を用い
て、リード１３から各ダミーパッド４に接続されたワイ
ヤー１４を介して信号を入力し、電位波形を測定する。
このようにテスト時にはセンターパッド２はリード１３
との接続を行わず、信号を入力しない。

【００２６】ここで、ダミーパッド４は入力回路の個数
分設けてもよい。さらに場合により,特に高速動作のテ
ストが必要とされる入力回路３の個数に応じた個数分ダ
ミーパッド４を設けてもよい。

【００２７】なお、ダミーパッド４は通常は回路素子が
設けられていない半導体基板１の周辺領域に設けられて
いるため、ダミーパッド４用のための領域を新たに半導
体基板１中に設ける必要はない。このようにダミーパッ
ド４を設けるために半導体基板１の表面積をダミーパッ
ド４分増加させる必要はないため、半導体基板の面積増
にはならない。

【００２８】本実施の形態の半導体装置を被テスト用半
導体装置とすることで、テスト装置の各リードと被テス
ト用半導体装置の各ダミーパッドとをワイヤーで接続し
てテスト環境を準備するには数日もあれば可能であり、
半導体装置開発過程で、早期に半導体装置のテストを実
行できる点で開発スピードを向上できる。（第１の実施の形態の変形例）図３に示されるように第
１の実施の形態で設けられたダミーパッド４に加えて、
入力回路３に接続されない、機械的強度を図る目的のダ
ミーパッド１５を半導体基板１の短手方向の辺に沿った
周辺領域に列状に連続して等間隔で複数個設ける。機械
的強度向上を目的としたダミーパッドは、半導体チップ
周囲に沿って、密に設けるほどその効果が向上する。た
だし、ダミーパッド４、１５上に形成されるハンダバン
プを用いて実装基板に接続を図る必要があるため、ダミ
ーパッド相互にハンダバンプ形成のための位置合わせ余
裕を設けた上で設定する。

【００２９】ここで、機械的強度を図る目的のダミーパ
ッド１５は半導体基板表面に設けられた半導体基板の周
辺部にセンターパッド２やテスト用に使用されるダミー
パッド４のように半導体基板表面上のパッシベージョン
層（図示せず）に穴を開けることはせず、パッシベーシ
ョン層の上に設けられる。このように機械的強度を図る
目的のダミーパッド１５は、半導体基板１中の回路との
電気的接続は行わない。

【００３０】なお、機械的強度を図るためのダミーパッ
ドの配置位置はセンターパッドが存在しない部分に均一
に配置することが好ましいが、適宜配置位置は実装基板
との関係で設計できる。また、機械的強度向上のための
ダミーパッド１５は、必ずしも等間隔で設ける必要はな
いが、等間隔で設けることでより荷重の分散を図ること
ができる。（第２の実施の形態）第１の実施の形態では、１つの
入力回路３にセンターパッド２とダミーパッド４の２つ
のパッドが接続され、入力容量が配線長の増加により増
加してしまう。これを回避するために、テスト用（針当
てなどラウンドパッドと同一手法の評価を行う時）と製
品版（フリップチップ時のパッド）の２種類のメタルマ
スクを用意する。このように図４に示されるようにテス
ト時にはテスト用のマスクを用いて製造された各ダミー
パッド４と各入力回路３が入力配線１６を介して接続さ
れ、各センターパッド２は各入力回路３に接続されてい
ない半導体装置を用意する。

【００３１】ここでは、二つの入力回路３Ａ、３Ｂが入
力配線１６Ａ，１６Ｂを介してダミーパッド４Ａ，４Ｂ
にそれぞれ接続された状態を示しているが、各入力回路
３はそれぞれ対応する入力配線１６を介して対応すする
各ダミーパッド４に接続されている。この半導体装置を
用いて第１の実施の形態で説明されたように動作テスト
を行う。

【００３２】また、テストを終えて動作確認が完了した
段階でマスクを変更して、図５に示されるように各ダミ
ーパッド４は各入力回路３に接続されず、各センターパ
ッド２が各入力回路３に接続された半導体装置として製
造し、１つの入力回路３に１つのセンターパッド２のみ
が接続された半導体装置とする。ここでは、二つの入力
回路３Ａ，３Ｂが入力配線１７Ａ，１７Ｂを介してセン
ターパッド２Ａ，２Ｂにそれぞれ接続された状態を示し
ているが、すべての各入力回路はそれぞれ対応する入力
配線１７を介して対応するセンターパッド２に接続され
ている。

【００３３】また、ダミーパッド４Ａ，４Ｂにはそれぞ
れ入力配線１８Ａ，１８Ｂが接続されているが、この配
線は入力回路３などの回路素子には接続されていない。
このようにすることで、半導体装置の通常動作上での評
価用配線の影響を遮断して配線容量の増加を防ぐことが
できる。

【００３４】ダミーパッドは通常動作時には信号を与え
るべきものではないので、実装基板に搭載する際には絶
縁体上に接続すれば、機械的接続性を向上できる。ま
た、多少の接続時の位置ずれが生じても電気的接続を図
るパッドではないので位置ずれによる誤差は問題になら
ない。このように形成された半導体装置では、ダミーパ
ッドを半導体チップ周囲に複数個設けて、実装基板に搭
載した際の機械的強度を向上することができる。

【００３５】さらにこの実施の形態では、通常使用時の
ダミーパッドは入力回路には接続されていないので、実
装基板上に搭載する際には絶縁体を必ずしも絶縁体を介
さずに接続可能である。

【００３６】なお、第１の実施の形態の変形例で示され
たようなダミーパッドの配置をこの第２の実施の形態に
おいて行なってもよい。（第３の実施の形態）本実施の形態では、第２の実施の
形態でおいて入力配線をメタルマスクで切り替えていた
ものをトランジスタのスイッチ（針当てテスト信号）で
切り替える。

【００３７】図１で示された入力回路３Ａ、センターパ
ッド２Ａ、ダミーパッド４Ａ、入力配線５Ａの接続部分
を取り出し、その入力配線５Ａの途中にバッファー回路
１９Ａ，１９Ｂ，及び切り替え回路２０を設けている。
切り替え回路２０は入力回路３に接続されたすべてのダ
ミーパッド４に入力配線５の途中に設けられる。センタ
ーパッド２Ａに接続されたバッファー回路１９Ａは電源
電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続された
ＰチャネルトランジスタとＮチャネルトランジスタとを
有していて、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタはそれぞれのゲートがセンターパッド２Ａに
接続され、それぞれのドレインが入力回路３Ａに接続さ
れている。

【００３８】さらにダミーパッド４Ａに接続されたバッ
ファー回路１９Ｂは電源電位ＶＤＤと接地電位ＶＳＳと
の間に直列に接続されたＰチャネルトランジスタとＮチ
ャネルトランジスタとを有していて、Ｐチャネルトラン
ジスタ及びＮチャネルトランジスタはそれぞれのゲート
がダミーパッド４Ａに接続され、それぞれのドレインが
切り替え回路２０に接続されている。切り替え回路２０
は電源電位ＶＤＤと入力回路３Ａとの間に直列に接続さ
れた２つのＰチャネルトランジスタと、接地電位ＧＮＤ
と入力回路３Ａとの間に直列に接続された二つのＮチャ
ネルトランジスタとを有していて、電源電位ＶＤＤにソ
ースが接続されたＰチャネルトランジスタはそのゲート
にテスト信号の反転信号ＴＥＳＴＢが入力されている。
接地電位ＧＮＤにソースが接続されたＮチャネルトラン
ジスタはそのゲートにテスト信号ＴＥＳＴが入力されて
いる。切り替え回路２０のうち、ゲートがバッファー回
路１９Ｂに接続されたＰチャネルトランジスタ及びＮチ
ャネルトランジスタはそのドレインが入力回路３Ａに接
続されている。テスト時のみテスト信号ＴＥＳＴをＨレ
ベルとして、切り替え回路２０はオン状態となり、通常
動作時にはテスト信号ＴＥＳＴはＬレベルとなり、切り
替え回路２０はオフ状態となる。

【００３９】なお、テスト信号ＴＥＳＴはダミーパッド
４のうちテスト信号入力用として設けられたパッドから
テスト時には半導体装置に入力され、通常動作時にはセ
ンターパッド２のテスト信号入力用パッドから半導体装
置に入力される。テスト信号の反転信号ＴＥＳＴＢはテ
スト信号ＴＥＳＴを半導体装置内のインバータなどを用
いて反転させて利用してもよいし、ダミーパッド４にテ
スト信号反転信号入力パッドを設定して外部から入力し
てもよい。

【００４０】このように本実施の形態では半導体装置外
部から入力されるテスト信号ＴＥＳＴ及びその反転信号
ＴＥＳＴＢに基づき、テスト時のみダミーパッド４と入
力回路３とが接続され、通常動作時の配線容量の増加を
防止できる。

【００４１】なお、センターパッド２及びダミーパッド
４にそれぞれ接続されたバッファー回路１９は、外部か
ら入力される信号の増幅を行い、入力回路に増幅された
信号が入力される。（第３の実施の形態の変形例）ここでは、図７に示され
るように、図６における切り替え回路２０をトランスフ
ァーゲートとした切り替え回路２１に置き換えている。
この切り替え回路２１はそれぞれのゲートにテスト信号
ＴＥＳＴが入力されたＮチャネルトランジスタ及びテス
ト信号の反転信号ＴＥＳＴＢが入力されたＰチャネルト
ランジスタをそれぞれのソース、ドレイン同士を接続さ
せている。図６に示された切り替え回路２０よりも素子
数を少なくして、第３の実施の形態よりも回路面積を縮
小することができる。（第４の実施の形態）半導体記憶装置の動作テストで
は、周辺回路やセンスアンプの不具合を解析する場合が
ほとんどであり、メモリセル部分を解析することは少な
い。このため、全てのアドレスについて評価することは
なく、ごく一部のアドレスのみを動作させる場合があ
る。

【００４２】このため、アドレスや入力信号は縮約して
入力することがある。ここで、図８に示されるように、
アドレスを１からＭ（Ｍは２以上の自然数）まであると
して、ダミーパッド４を入力回路３とデコーダ回路とを
合わせたテスト回路２２に接続する。テスト回路２２か
らはアドレス選択信号ＳＥＬ１からＳＥＬＭが出力され
る。たとえば、ダミーパッド４Ａ、４Ｂの入力がそれぞ
れＬレベルの場合は、最下位セルを選択するアドレス選
択信号ＳＥＬ１が出力される。ダミーパッド４Ａ，４Ｂ
の入力がそれぞれＬレベル、Ｈレベルの場合は（最下位
＋１）のセルを選択するアドレス選択信号ＳＥＬ２が出
力される。さらにダミーパッド４Ａ，４Ｂの入力がそれ
ぞれＨレベルの場合は最上位のセルを選択するアドレス
選択信号ＳＥＬＭが出力される。また、ダミーパッド４
Ａ，４Ｂの入力がそれぞれＨレベル及びＬレベルの場合
は（最上位―１）のセルを選択するアドレス選択信号Ｓ
ＥＬＭ−１が出力される。

【００４３】ここで、具体的なテスト回路２２の一例は
図９に示す通り、第１のダミーパッド４Ａに接続された
第１の入力回路３Ａ及び第２のダミーパッド４Ｂに接続
された第２の入力回路３Ｂが設けられている。この入力
回路３Ａ，３Ｂは出力信号ＯＵＴ及びその反転信号であ
るＯＵＴＢを出力する。第１、第２の入力回路の相補出
力信号はデコーダ回路を構成する２入力端子を有する４
つのＮＡＮＤ回路２３のうちの二つに入力される。これ
らＮＡＮＤ回路２３の出力はそれぞれに接続されたイン
バータ２４を介して、それぞれの入力信号に基づいて特
定されたワード線などに入力される。このように二つの
ダミーパッドに入力された信号の組み合わせにより四つ
のセルのうちのいずれかひとつが選択できる。

【００４４】以上のように、ダミーパッドが全てのセン
ターパッドに対応して割り当てられなくとも、アドレス
を縮約するなどのようなテストをマスク作成時に作り込
んでおけば、パッケージでのテストが可能となる。この
ように面積的に多数のダミーパッドを設けることができ
なくともテストが必要な部分を少数のダミーパッドだけ
を使用して効率的にテストできる。

【００４５】

【発明の効果】本発明によれば、パッケージでの高速動
作テストが可能なフリップチップを備えた半導体装置を
提供することを可能とした。

【００４６】さらに本発明によれば、チップ面積の増大
を招かずにパッケージでの高速動作テストが可能なフリ
ップチップを備えた半導体装置を提供することを可能と
した。

【００４７】さらに本発明によれば、入力容量の増大を
招かずにパッケージでの高速動作テストが可能なフリッ
プチップを備えた半導体装置を提供することを可能とし
た。

【図面の簡単な説明】

【図１】（Ａ）は本発明の第１の実施の形態に係る半導
体装置の上面図であり、（Ｂ）は、本発明の第１の実施
の形態に係る半導体装置の断面図である。

【図２】本発明の第１の実施の形態に係る半導体装置
のテスト方法を説明する上面図である。

【図３】本発明の第１の実施の形態の変形例に係る半
導体装置の上面図である。

【図４】本発明の第２の実施の形態に係る半導体装置
のテスト用状態の上面図である。

【図５】本発明の第２の実施の形態に係る半導体装置
の通常動作用状態の上面図である。

【図６】本発明の第３の実施の形態に係る半導体装置
の部分回路図である。

【図７】本発明の第３の実施の形態の変形例に係る半
導体装置の部分回路図である。

【図８】本発明の第４の実施の形態に係る半導体装置
の構成図である。

【図９】本発明の第４の実施の形態に係る半導体装置
の構成図の具体例を示す回路図である。

【図１０】（Ａ）は従来の半導体装置の上面図であ
り、（Ｂ）は従来の半導体装置を実装基板及びボード上
に搭載した断面図である。

【図１１】従来の半導体装置のテスト方法を説明する
上面図である。

【図１２】従来の半導体装置のテスト方法を説明する
断面図である。

【符号の説明】

１半導体基板２センターパッド３入力回路４ダミーパッド５入力配線６実装基板７、８ハンダバンプ９リード１０ボード１１開口部１２パッケージ１３リード１４ワイヤー１５ダミーパッド１６、１７，１８入力配線１９バッファー回路２０、２１切り替え回路２２テスト回路２３ＮＡＮＤ回路２４インバータ

Claims

【特許請求の範囲】

【請求項１】主表面が４辺からなる方形の半導体基板
と、該半導体基板中に設けられ、外部からの信号が入力され
る複数個の入力回路と、前記複数個の入力回路のいずれかひとつに接続され、前
記半導体基板の縦または横方向の中心線周辺領域に設け
られたセンターパッドと、前記センターパッドが接続された入力回路に接続され、
前記半導体基板の主表面の４辺のいずれかの辺の周辺領
域に設けられたダミーパッドとを有することを特徴とす
る半導体装置。
【請求項２】前記入力回路と前記ダミーパッドとの間に
切り替え回路が設けられ、テスト制御信号によりテスト
時に前記入力回路と前記ダミーパッドとを接続し、テス
ト時以外は前記入力回路と前記ダミーパッドとを接続し
ないことを特徴とする請求項１記載の半導体装置。
【請求項３】前記入力回路の個数と前記ダミーパッドの
個数とが等しいことを特徴とする請求項１又は２いずれ
か記載の半導体装置。
【請求項４】前記ダミーパッドの個数は前記入力回路及
び前記センターパッドそれぞれの個数よりも少ないこと
を特徴とする請求項１又は２いずれか記載の半導体装
置。
【請求項５】前記ダミーパッドが複数個設けられ、テス
ト指示信号が入力され、このテスト指示信号の電位レベ
ルの組み合わせに応じてテストを実行する回路へテスト
信号を出力するデコーダを有することを特徴とする請求
項１乃至４いずれか記載の半導体装置。
【請求項６】主表面が４辺からなる方形の半導体基板
と、前記半導体基板中に設けられ、外部からの信号が入力さ
れる入力回路と、前記入力回路に接続され、前記半導体基板の縦又は横方
向の中心線周辺領域に設けられたセンターパッドと、前記入力回路に接続されていない配線に接続され、前記
半導体基板の主表面の縦又は横方向の２辺または４辺そ
れぞれに沿った周辺領域に連続して列状に設けられた複
数個のダミーパッドとを有することを特徴とする半導体
装置。