JP2001351374A - 強誘電体キャパシタを備えたメモリセルを読み出すための回路 - Google Patents
強誘電体キャパシタを備えたメモリセルを読み出すための回路Info
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを備えたメモリセルを読
み出すための回路において、ビット線容量と強誘電体キ
ャパシタの容量との比をいっそう広い範囲にわたり選択
できるように構成する。 【解決手段】 メモリセルＦＳＰＺと接続されたビット
線ＢＬと差動増幅器Ｄが設けられている。第１の差動増
幅器入力側ＤＥ１はビット線ＢＬと接続されており、第
２の差動増幅器ＤＥ２には基準信号ＶＢＳＯＬＬが供給
される。第１のドライバ入力側ＴＲＥ１および第１のド
ライバ出力側ＴＲＡ１を備えた第１のドライバ回路ＴＲ
１が設けられている。差動増幅器出力側ＤＡは第１のド
ライバ入力側ＴＲＥ１と、第１のドライバ出力側ＴＲＡ
１はビット線ＢＬと接続されていて、ビット線ＢＬの電
位が基準信号ＶＢＳＯＬＬの電位に合わせて制御され
る。
み出すための回路において、ビット線容量と強誘電体キ
ャパシタの容量との比をいっそう広い範囲にわたり選択
できるように構成する。 【解決手段】 メモリセルＦＳＰＺと接続されたビット
線ＢＬと差動増幅器Ｄが設けられている。第１の差動増
幅器入力側ＤＥ１はビット線ＢＬと接続されており、第
２の差動増幅器ＤＥ２には基準信号ＶＢＳＯＬＬが供給
される。第１のドライバ入力側ＴＲＥ１および第１のド
ライバ出力側ＴＲＡ１を備えた第１のドライバ回路ＴＲ
１が設けられている。差動増幅器出力側ＤＡは第１のド
ライバ入力側ＴＲＥ１と、第１のドライバ出力側ＴＲＡ
１はビット線ＢＬと接続されていて、ビット線ＢＬの電
位が基準信号ＶＢＳＯＬＬの電位に合わせて制御され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを備えたメモリセルを読み出すための回路に関する。
この場合、メモリセルと接続されたビット線と、第１の
差動増幅器入力側および第２の差動増幅器入力側ならび
に差動増幅器出力側を有する差動増幅器が設けられてお
り、前記差動増幅器入力側は反転入力側であり、前記第
２の差動増幅器入力側は非反転入力側であり、前記第１
の差動増幅器入力側はビット線と接続されており、前記
第２の差動増幅器には基準信号が供給される。
タを備えたメモリセルを読み出すための回路に関する。
この場合、メモリセルと接続されたビット線と、第１の
差動増幅器入力側および第２の差動増幅器入力側ならび
に差動増幅器出力側を有する差動増幅器が設けられてお
り、前記差動増幅器入力側は反転入力側であり、前記第
２の差動増幅器入力側は非反転入力側であり、前記第１
の差動増幅器入力側はビット線と接続されており、前記
第２の差動増幅器には基準信号が供給される。
【０００２】
【従来の技術】強誘電体キャパシタを備えたメモリセル
は、たとえば特許明細書 US 5, 986,919、US 5, 969,98
0、US 5,991, 188 および US 6, 002, 634 から公知で
ある。この場合、強誘電体メモリセルは強誘電体キャパ
シタと選択トランジスタを有しており、これらはＤＲＡ
Ｍ（Dynamic Random Access Memory）メモリセルにおけ
る慣用のキャパシタならびに選択トランジスタと同じよ
うに配置されている。US5, 999, 439 は、強誘電体メモ
リセルのための読み出し増幅器（センスアンプ）に特に
係わる特許明細書である。そこでは読み出し増幅器とし
て２つの入力側をもつフリップフロップが、隣り合う２
つのビット線に接続されている。
は、たとえば特許明細書 US 5, 986,919、US 5, 969,98
0、US 5,991, 188 および US 6, 002, 634 から公知で
ある。この場合、強誘電体メモリセルは強誘電体キャパ
シタと選択トランジスタを有しており、これらはＤＲＡ
Ｍ（Dynamic Random Access Memory）メモリセルにおけ
る慣用のキャパシタならびに選択トランジスタと同じよ
うに配置されている。US5, 999, 439 は、強誘電体メモ
リセルのための読み出し増幅器（センスアンプ）に特に
係わる特許明細書である。そこでは読み出し増幅器とし
て２つの入力側をもつフリップフロップが、隣り合う２
つのビット線に接続されている。
【０００３】一般に強誘電体メモリセルは、強誘電体キ
ャパシタの一方の電極が電圧源と接続され、他方の電極
が選択トランジスタと接続されるように構成されてい
る。選択トランジスタのゲートはワード線と接続されて
おり、強誘電体キャパシタとは反対側にあるソース・ド
レイン領域はビット線と接続されている。
ャパシタの一方の電極が電圧源と接続され、他方の電極
が選択トランジスタと接続されるように構成されてい
る。選択トランジスタのゲートはワード線と接続されて
おり、強誘電体キャパシタとは反対側にあるソース・ド
レイン領域はビット線と接続されている。
【０００４】強誘電体メモリにおける情報の記憶は、強
誘電体材料の分極動作で実行される。その際、強誘電体
キャパシタの「残留分極」が格納されている情報を表
す。
誘電体材料の分極動作で実行される。その際、強誘電体
キャパシタの「残留分極」が格納されている情報を表
す。
【０００５】強誘電体メモリセルを読み出すために、選
択トランジスタが適切なゲート電圧で導通され、その結
果、強誘電体キャパシタが低抵抗でビット線と接続され
るようになる。ついで、強誘電体キャパシタに加わる電
圧源の電圧が変えられて、読み出し信号がビット線上に
発生する。ビット線は強誘電体メモリにおけるその幾何
学的配置ゆえにビット線容量を有しており、これは強誘
電体キャパシタとともに容量分圧器を成すので、利用可
能な電圧はビット線において降下する電圧と強誘電体キ
ャパシタにおいて降下する電圧とに分割される。
択トランジスタが適切なゲート電圧で導通され、その結
果、強誘電体キャパシタが低抵抗でビット線と接続され
るようになる。ついで、強誘電体キャパシタに加わる電
圧源の電圧が変えられて、読み出し信号がビット線上に
発生する。ビット線は強誘電体メモリにおけるその幾何
学的配置ゆえにビット線容量を有しており、これは強誘
電体キャパシタとともに容量分圧器を成すので、利用可
能な電圧はビット線において降下する電圧と強誘電体キ
ャパシタにおいて降下する電圧とに分割される。
【０００６】ビット線容量において降下する電圧はでき
るかぎり大きくなければならない。それというのも、そ
のようにすれば後置接続されたセンスアンプは大きな入
力信号を受け取ることができ、強誘電体メモリセルの状
態を確実に求めることができるからである。
るかぎり大きくなければならない。それというのも、そ
のようにすれば後置接続されたセンスアンプは大きな入
力信号を受け取ることができ、強誘電体メモリセルの状
態を確実に求めることができるからである。
【０００７】とはいうものの、ビット線容量において降
下する電圧が大きくなればなるほど、強誘電体キャパシ
タにおいて降下する電圧が小さくなる、ということがい
える。これが問題になるのは、強誘電体キャパシタにお
いて降下する電圧が抗電圧にもはや到達しないときであ
る。この場合、強誘電体における上方のヒステリシスカ
ーブと下方のヒステリシスカーブの一義的な区別がもは
や不可能になる。なぜならば、強誘電体キャパシタにお
ける反転充電電荷量もしくは「再分極」にはもはや完全
には到達せず、したがって後置接続されたセンスアンプ
の測定閾値よりも小さくなってしまうからである。
下する電圧が大きくなればなるほど、強誘電体キャパシ
タにおいて降下する電圧が小さくなる、ということがい
える。これが問題になるのは、強誘電体キャパシタにお
いて降下する電圧が抗電圧にもはや到達しないときであ
る。この場合、強誘電体における上方のヒステリシスカ
ーブと下方のヒステリシスカーブの一義的な区別がもは
や不可能になる。なぜならば、強誘電体キャパシタにお
ける反転充電電荷量もしくは「再分極」にはもはや完全
には到達せず、したがって後置接続されたセンスアンプ
の測定閾値よりも小さくなってしまうからである。
【０００８】強誘電体キャパシタの容量とビット線の容
量の両方に関する相反する仕様条件ゆえに、強誘電体メ
モリならびにメモリフィールドの仕様の自由度や実現の
可能性が非常に狭められてしまう。
量の両方に関する相反する仕様条件ゆえに、強誘電体メ
モリならびにメモリフィールドの仕様の自由度や実現の
可能性が非常に狭められてしまう。
【０００９】また、相反する２つの条件ゆえに、強誘電
体キャパシタの容量とは異なりビット線容量は最適な値
をもつ結果となる。強誘電体キャパシタの所定の容量に
ついて非常に大きいビット線容量を得るのであれば、ビ
ット線は非常に長く形成され、そのことでビット線の時
定数が大きくなる。これにより強誘電体メモリセルなら
びに強誘電体メモリは、読み出し速度に関して非常に長
くなる。また、強誘電体キャパシタの所定容量ゆえに非
常に小さいビット線容量を使用すべきときには、ビット
線の長さをきわめて短く選定しなければならず、そのこ
とで著しく多くのビット線とセンスアンプをもつセルフ
ィールドアーキテクチャが必要になる。そしてこれによ
り強誘電体メモリの所要スペースが大きくなってしま
う。
体キャパシタの容量とは異なりビット線容量は最適な値
をもつ結果となる。強誘電体キャパシタの所定の容量に
ついて非常に大きいビット線容量を得るのであれば、ビ
ット線は非常に長く形成され、そのことでビット線の時
定数が大きくなる。これにより強誘電体メモリセルなら
びに強誘電体メモリは、読み出し速度に関して非常に長
くなる。また、強誘電体キャパシタの所定容量ゆえに非
常に小さいビット線容量を使用すべきときには、ビット
線の長さをきわめて短く選定しなければならず、そのこ
とで著しく多くのビット線とセンスアンプをもつセルフ
ィールドアーキテクチャが必要になる。そしてこれによ
り強誘電体メモリの所要スペースが大きくなってしま
う。
【００１０】したがって強誘電体メモリセルフィールド
における最適な面積利用を実現するためには、ビット線
容量と強誘電体キャパシタの容量との最適な比から逸脱
させなければならない。これにより上述の理由から、ビ
ット線における読み出し信号が低減する。
における最適な面積利用を実現するためには、ビット線
容量と強誘電体キャパシタの容量との最適な比から逸脱
させなければならない。これにより上述の理由から、ビ
ット線における読み出し信号が低減する。
【００１１】
【発明が解決しようとする課題】本発明の課題は、強誘
電体キャパシタを備えたメモリセルを読み出すための回
路において、ビット線容量と強誘電体キャパシタの容量
との比をいっそう広い範囲にわたり選択できるように構
成することである。
電体キャパシタを備えたメモリセルを読み出すための回
路において、ビット線容量と強誘電体キャパシタの容量
との比をいっそう広い範囲にわたり選択できるように構
成することである。
【００１２】
【課題を解決するための手段】本発明によればこの課題
は、第１のドライバ入力側および第１のドライバ出力側
を備えた第１のドライバ回路が設けられており、前記差
動増幅器出力側は第１のドライバ入力側と、前記第１の
ドライバ出力側はビット線と接続されていて、ビット線
の電位が基準信号の電位に合わせて制御されることによ
り解決される。
は、第１のドライバ入力側および第１のドライバ出力側
を備えた第１のドライバ回路が設けられており、前記差
動増幅器出力側は第１のドライバ入力側と、前記第１の
ドライバ出力側はビット線と接続されていて、ビット線
の電位が基準信号の電位に合わせて制御されることによ
り解決される。
【００１３】
【発明の実施の形態】本発明による課題を解決するため
の手段は、強誘電体メモリのための新規な評価原理を採
用している。その際の着想とは、強誘電体メモリセルを
読み出すときにビット線の電圧を制御回路により基準信
号の値に合わせて制御することである。つまり強誘電体
メモリセルを読み出す場合、制御偏差を除いてビット線
の電圧が一定に保持される。強誘電体キャパシタに接続
された電圧源の電圧が変えられる。これにより強誘電体
キャパシタを介して降下する電圧は実質的に電圧源の電
圧によって定まり、ビット線容量と強誘電体キャパシタ
の容量との比には依存しない。第１のドライバ回路の役
割は、制御回路を接続し差動増幅器出力側から第１の差
動増幅器入力側へのフィードバックを実現するために用
いられる。強誘電体メモリおよび強誘電体キャパシタの
場合、強誘電体キャパシタを再分極させるのに必要とさ
れる電荷量が測定すべき量を成しているので、第１のド
ライバ回路は有利には次のように構成されている。すな
わち第１のドライバ回路は、第１のドライバ入力側にお
ける入力信号に依存して強誘電体キャパシタに相応の電
荷量を第１のドライバ出力側から供給し、これによって
ビット線の電圧を十分一定に保持するように構成されて
いるとよい。
の手段は、強誘電体メモリのための新規な評価原理を採
用している。その際の着想とは、強誘電体メモリセルを
読み出すときにビット線の電圧を制御回路により基準信
号の値に合わせて制御することである。つまり強誘電体
メモリセルを読み出す場合、制御偏差を除いてビット線
の電圧が一定に保持される。強誘電体キャパシタに接続
された電圧源の電圧が変えられる。これにより強誘電体
キャパシタを介して降下する電圧は実質的に電圧源の電
圧によって定まり、ビット線容量と強誘電体キャパシタ
の容量との比には依存しない。第１のドライバ回路の役
割は、制御回路を接続し差動増幅器出力側から第１の差
動増幅器入力側へのフィードバックを実現するために用
いられる。強誘電体メモリおよび強誘電体キャパシタの
場合、強誘電体キャパシタを再分極させるのに必要とさ
れる電荷量が測定すべき量を成しているので、第１のド
ライバ回路は有利には次のように構成されている。すな
わち第１のドライバ回路は、第１のドライバ入力側にお
ける入力信号に依存して強誘電体キャパシタに相応の電
荷量を第１のドライバ出力側から供給し、これによって
ビット線の電圧を十分一定に保持するように構成されて
いるとよい。
【００１４】また、第２のドライバ入力側と第２のドラ
イバ出力側を備えた第２のドライバ回路が配置され、差
動増幅器出力側が第２のドライバ入力側と接続されるよ
うに構成することができる。第２のドライバ回路はたと
えば、第１のドライバ回路と同等にはたらく。しかし第
２のドライバ回路は、それに後置接続された回路に電荷
を供給するために用いられる。この第２のドライバ回路
により有利には、強誘電体キャパシタと等しいまたは比
例したあるいは等価の電荷量を供給することができる。
イバ出力側を備えた第２のドライバ回路が配置され、差
動増幅器出力側が第２のドライバ入力側と接続されるよ
うに構成することができる。第２のドライバ回路はたと
えば、第１のドライバ回路と同等にはたらく。しかし第
２のドライバ回路は、それに後置接続された回路に電荷
を供給するために用いられる。この第２のドライバ回路
により有利には、強誘電体キャパシタと等しいまたは比
例したあるいは等価の電荷量を供給することができる。
【００１５】本発明の別の実施形態によれば評価回路に
は評価回路入力側と評価回路出力側とが設けられてお
り、評価回路入力側は第２のドライバ出力側と接続され
ている。第２のドライバ回路に後置接続された評価回路
の役割は、第２のドライバ回路から供給された電荷信号
を評価し、後続の回路部分のために適切な形態に変換
し、たとえばＣＭＯＳ互換の電圧レベルをもつ形態に変
換する。
は評価回路入力側と評価回路出力側とが設けられてお
り、評価回路入力側は第２のドライバ出力側と接続され
ている。第２のドライバ回路に後置接続された評価回路
の役割は、第２のドライバ回路から供給された電荷信号
を評価し、後続の回路部分のために適切な形態に変換
し、たとえばＣＭＯＳ互換の電圧レベルをもつ形態に変
換する。
【００１６】本発明の別の実施形態によれば、ビット線
は差動増幅器と第１のドライバ回路により基準信号の電
圧に合わせて制御される。ビット線が基準信号の値に合
わせて制御されることにより、ビット線上の電圧がほぼ
一定に保持される。これにより有利にはビット線を別の
電圧値に充電しなおす必要はなく、このことで強誘電体
メモリアレイの高速な読み出しが可能となる。さらに、
強誘電体キャパシタのところで降下する電圧が実質的に
電圧源により定められると有利である。これにより、強
誘電体キャパシタのところで降下する電圧はビット線容
量にも依存しないし、強誘電体キャパシタにおける強誘
電体の分極にも依存しなくなる。
は差動増幅器と第１のドライバ回路により基準信号の電
圧に合わせて制御される。ビット線が基準信号の値に合
わせて制御されることにより、ビット線上の電圧がほぼ
一定に保持される。これにより有利にはビット線を別の
電圧値に充電しなおす必要はなく、このことで強誘電体
メモリアレイの高速な読み出しが可能となる。さらに、
強誘電体キャパシタのところで降下する電圧が実質的に
電圧源により定められると有利である。これにより、強
誘電体キャパシタのところで降下する電圧はビット線容
量にも依存しないし、強誘電体キャパシタにおける強誘
電体の分極にも依存しなくなる。
【００１７】本発明の１つの実施形態によれば、強誘電
体メモリセルは強誘電体キャパシタと、ゲート端子を備
えた選択トランジスタを有しており、この場合、強誘電
体キャパシタの第１の端子は電圧源と接続されており、
強誘電体キャパシタの第２の端子は選択トランジスタの
ソース領域と、また、ビット線は選択トランジスタのド
レイン領域と接続されている。既述の強誘電体メモリセ
ルは、本発明による回路を用いて読み出すために格別良
好に適している。また、既述の強誘電体メモリセルはコ
ンパクトであり、ただ２つの構成素子から成る。
体メモリセルは強誘電体キャパシタと、ゲート端子を備
えた選択トランジスタを有しており、この場合、強誘電
体キャパシタの第１の端子は電圧源と接続されており、
強誘電体キャパシタの第２の端子は選択トランジスタの
ソース領域と、また、ビット線は選択トランジスタのド
レイン領域と接続されている。既述の強誘電体メモリセ
ルは、本発明による回路を用いて読み出すために格別良
好に適している。また、既述の強誘電体メモリセルはコ
ンパクトであり、ただ２つの構成素子から成る。
【００１８】さらに本発明による装置構成によれば、評
価回路は第１の比較器入力側と第２の第２の比較器入力
側を備えた比較器を有しており、この場合、第１の比較
器入力側には基準信号が供給され、第２の比較器入力側
は測定キャパシタおよび第２のドライバ出力側と接続さ
れている。測定キャパシタの役割は、第２のドライバ回
路から供給された電荷量を加算し、強誘電体メモリセル
の分極と等価であるそれ相応の電圧レベルまで充電され
る。測定キャパシタの大きさにより、第２のドライバ回
路から供給される電荷量によって形成される電圧変位量
を生じさせることができる。
価回路は第１の比較器入力側と第２の第２の比較器入力
側を備えた比較器を有しており、この場合、第１の比較
器入力側には基準信号が供給され、第２の比較器入力側
は測定キャパシタおよび第２のドライバ出力側と接続さ
れている。測定キャパシタの役割は、第２のドライバ回
路から供給された電荷量を加算し、強誘電体メモリセル
の分極と等価であるそれ相応の電圧レベルまで充電され
る。測定キャパシタの大きさにより、第２のドライバ回
路から供給される電荷量によって形成される電圧変位量
を生じさせることができる。
【００１９】後置接続された比較器は測定キャパシタに
加わる電圧を基準電圧と比較し、その出力側から論理値
「１」または論理値「０」に対応する電圧を発生する。
基準電圧は、測定キャパシタに加わる電圧が、強誘電体
キャパシタが再分極されない場合とされる場合とで、一
方は基準電圧よりも低く一方は基準電圧よりも高くなる
よう選定される。
加わる電圧を基準電圧と比較し、その出力側から論理値
「１」または論理値「０」に対応する電圧を発生する。
基準電圧は、測定キャパシタに加わる電圧が、強誘電体
キャパシタが再分極されない場合とされる場合とで、一
方は基準電圧よりも低く一方は基準電圧よりも高くなる
よう選定される。
【００２０】強誘電体メモリセルを読み出すための本発
明による回路によれば、セル情報を読み出すステップと
セル情報を評価するステップとが分離される。このこと
でこれら２つの役割を互いに依存せずに最適化すること
ができる。
明による回路によれば、セル情報を読み出すステップと
セル情報を評価するステップとが分離される。このこと
でこれら２つの役割を互いに依存せずに最適化すること
ができる。
【００２１】従属請求項には本発明の有利な実施形態が
示されている。次に、図面を参照しながら実施例に基づ
き本発明について詳しく説明する。
示されている。次に、図面を参照しながら実施例に基づ
き本発明について詳しく説明する。
【００２２】
【実施例】図１には、強誘電体キャパシタCFを備えた強
誘電体メモリセルFSPZが図示されている。強誘電体キャ
パシタCFは一方で電圧源VPLに接続され、他方では選択
トランジスタTに接続されている。この選択トランジス
タTはゲート端子WLを介して制御され、ゲート端子自体
はビット線BLに接続されている。ビット線BLの幾何学的
形状ゆえにビット線BLは寄生ビット線容量CBLを有す
る。トランジスタTがオンのとき、電圧が電圧源VPLによ
り強誘電体メモリセルFSPZに印加されると、強誘電体キ
ャパシタCFを介して電圧VFが降下し、またビット線容量
CBLを介して電圧VPLが降下する。強誘電体キャパシタCF
及びビット線容量CBLからなる装置構成は容量分圧器と
して機能する。強誘電体メモリセルFSPZの読み出しのた
めに、通常の場合選択トランジスタTはゲート端子WLに
適切な電圧が加わるとオンになり、それによって強誘電
体キャパシタCFは低抵抗でビット線BLに接続される。通
常の場合続いて電圧源VPLの電圧が変えられ、読み出し
信号がビット線BLに形成される。
誘電体メモリセルFSPZが図示されている。強誘電体キャ
パシタCFは一方で電圧源VPLに接続され、他方では選択
トランジスタTに接続されている。この選択トランジス
タTはゲート端子WLを介して制御され、ゲート端子自体
はビット線BLに接続されている。ビット線BLの幾何学的
形状ゆえにビット線BLは寄生ビット線容量CBLを有す
る。トランジスタTがオンのとき、電圧が電圧源VPLによ
り強誘電体メモリセルFSPZに印加されると、強誘電体キ
ャパシタCFを介して電圧VFが降下し、またビット線容量
CBLを介して電圧VPLが降下する。強誘電体キャパシタCF
及びビット線容量CBLからなる装置構成は容量分圧器と
して機能する。強誘電体メモリセルFSPZの読み出しのた
めに、通常の場合選択トランジスタTはゲート端子WLに
適切な電圧が加わるとオンになり、それによって強誘電
体キャパシタCFは低抵抗でビット線BLに接続される。通
常の場合続いて電圧源VPLの電圧が変えられ、読み出し
信号がビット線BLに形成される。
【００２３】図２には、強誘電体メモリセルの読み出し
のための本発明による回路装置が図示されている。回路
装置はその際、第１差動増幅器入力側DE１及び第２差動
増幅器入力側DE２を有する差動増幅器Dを含む。第１差
動増幅器入力側DE１は例えば反転入力側であり、第２差
動増幅器入力側DE２は例えば非反転入力側である。第２
差動増幅器入力側DE２には基準信号VBLSOLLが供給さ
れ、第１差動増幅器入力側DE１はビット線BLに接続され
る。通常の場合差動増幅器は正及び負の入力側を有す
る。この実施例においては、第２差動増幅器入力側DE２
は正の入力側であり、第１差動増幅器入力側DE１は負の
入力側である。
のための本発明による回路装置が図示されている。回路
装置はその際、第１差動増幅器入力側DE１及び第２差動
増幅器入力側DE２を有する差動増幅器Dを含む。第１差
動増幅器入力側DE１は例えば反転入力側であり、第２差
動増幅器入力側DE２は例えば非反転入力側である。第２
差動増幅器入力側DE２には基準信号VBLSOLLが供給さ
れ、第１差動増幅器入力側DE１はビット線BLに接続され
る。通常の場合差動増幅器は正及び負の入力側を有す
る。この実施例においては、第２差動増幅器入力側DE２
は正の入力側であり、第１差動増幅器入力側DE１は負の
入力側である。
【００２４】さらに第１ドライバ出力側TRA１及び第１
ドライバ入力側TRE１を備えたドライバ回路TRが配置さ
れていて、この場合、差動増幅器出力側DAは第１ドライ
バ入力側TRE１に接続され、第１ドライバ出力側TRA１は
ビット線BLに接続されている。既述の装置はそれゆえフ
ィードバックされた差動増幅器に適している。フィード
バック回路は破線で囲まれており、これを制御回路Rと
称する。第１ドライバ回路TR１はこの実施例において、
ビット線BLに、差動増幅器出力側DAの信号によって決定
される電荷量を供給するために利用される。この電荷
は、ビット線電圧VBLを基準信号VBLSOLLの基準値に合わ
せて制御するのに利用される。
ドライバ入力側TRE１を備えたドライバ回路TRが配置さ
れていて、この場合、差動増幅器出力側DAは第１ドライ
バ入力側TRE１に接続され、第１ドライバ出力側TRA１は
ビット線BLに接続されている。既述の装置はそれゆえフ
ィードバックされた差動増幅器に適している。フィード
バック回路は破線で囲まれており、これを制御回路Rと
称する。第１ドライバ回路TR１はこの実施例において、
ビット線BLに、差動増幅器出力側DAの信号によって決定
される電荷量を供給するために利用される。この電荷
は、ビット線電圧VBLを基準信号VBLSOLLの基準値に合わ
せて制御するのに利用される。
【００２５】さらに第２ドライバ入力側TRE２及び第２
ドライバ出力側TRA２を備えた第２ドライバ装置TR２が
配置されていて、この場合、差動増幅器出力側DAは第２
ドライバ入力側TRE２に接続されている。
ドライバ出力側TRA２を備えた第２ドライバ装置TR２が
配置されていて、この場合、差動増幅器出力側DAは第２
ドライバ入力側TRE２に接続されている。
【００２６】評価回路入力側BE及び評価回路出力側BAを
有する評価回路Bが配置されていて、この場合、第２ド
ライバ出力側TRA２は評価回路入力側BEに接続されてい
る。第２ドライバ回路TR２はこの際、第１ドライバ回路
TR１を介してビット線BLに供給された電荷量と同等の電
荷量を評価回路Bに供給する、という役割を担う。この
回路装置によって、ビット線BLを介して、強誘電体メモ
リセルFSPZの強誘電体キャパシタCFを読み出すのに利用
された電荷量と、等しい、または比例した、または等価
の電荷量を評価回路Bに供給することが出来るようにな
る。評価回路出力側BAはその際、本発明の回路装置のデ
ータ出力側DOUTとして利用される。
有する評価回路Bが配置されていて、この場合、第２ド
ライバ出力側TRA２は評価回路入力側BEに接続されてい
る。第２ドライバ回路TR２はこの際、第１ドライバ回路
TR１を介してビット線BLに供給された電荷量と同等の電
荷量を評価回路Bに供給する、という役割を担う。この
回路装置によって、ビット線BLを介して、強誘電体メモ
リセルFSPZの強誘電体キャパシタCFを読み出すのに利用
された電荷量と、等しい、または比例した、または等価
の電荷量を評価回路Bに供給することが出来るようにな
る。評価回路出力側BAはその際、本発明の回路装置のデ
ータ出力側DOUTとして利用される。
【００２７】図３には、本発明による評価回路の別の実
施形態が図示されている。評価回路は第１比較器入力側
COMPE１、第２比較器入力側COMPE２及び比較器出力側CO
MPAを備えた比較器COMPを含む。第１比較器入力側COMPE
１には基準電圧VBREFが供給される。第２比較器入力側C
OMPE２は評価回路入力側BE及び測定キャパシタCMESSに
接続されている。測定キャパシタの第２比較器入力側CO
MPE２とは反対側の電極は基準電位におかれている。比
較器出力側COMPAは評価回路出力側BAと接続されてお
り、つまりはデータ出力側DOUTと接続されている。測定
キャパシタCMESSは、評価回路入力側BEを介して評価回
路Bに供給される電荷量を合計するために利用される。
その際、測定キャパシタCMESSは相応の電圧レベルまで
充電される。測定キャパシタCMESSに印加される電圧レ
ベルは比較器COMPを用いて基準電圧VBREFと比較され、
相応の出力信号が形成される。評価回路Bを評価の開始
にあたり規定された状態にするために、トランジスタが
利用される。このトランジスタは評価回路入力側BE及び
初期化電圧源VINITと接続されており、初期化信号INIT
によって制御される。
施形態が図示されている。評価回路は第１比較器入力側
COMPE１、第２比較器入力側COMPE２及び比較器出力側CO
MPAを備えた比較器COMPを含む。第１比較器入力側COMPE
１には基準電圧VBREFが供給される。第２比較器入力側C
OMPE２は評価回路入力側BE及び測定キャパシタCMESSに
接続されている。測定キャパシタの第２比較器入力側CO
MPE２とは反対側の電極は基準電位におかれている。比
較器出力側COMPAは評価回路出力側BAと接続されてお
り、つまりはデータ出力側DOUTと接続されている。測定
キャパシタCMESSは、評価回路入力側BEを介して評価回
路Bに供給される電荷量を合計するために利用される。
その際、測定キャパシタCMESSは相応の電圧レベルまで
充電される。測定キャパシタCMESSに印加される電圧レ
ベルは比較器COMPを用いて基準電圧VBREFと比較され、
相応の出力信号が形成される。評価回路Bを評価の開始
にあたり規定された状態にするために、トランジスタが
利用される。このトランジスタは評価回路入力側BE及び
初期化電圧源VINITと接続されており、初期化信号INIT
によって制御される。
【図１】強誘電体メモリセルを示す図である。
【図２】強誘電体キャパシタを備えたメモリセルを読み
出すための本発明による回路を示す図である。
出すための本発明による回路を示す図である。
【図３】本発明による評価回路の構成を示す図である。
ＢＬ ビット線 Ｒ フィードバック回路 ＴＲ１，ＴＲ２ ドライバ回路 Ｄ 差動増幅器 Ｂ 評価回路
Claims (6)
- 【請求項１】 強誘電体キャパシタを備えたメモリセル
を読み出すための回路であって、 メモリセル（ＦＳＰＺ）と接続されたビット線（ＢＬ）
と、第１の差動増幅器入力側（ＤＥ１）および第２の差
動増幅器入力側（ＤＥ２）ならびに差動増幅器出力側
（ＤＡ）を有する差動増幅器（Ｄ）が設けられており、 前記差動増幅器入力側（ＤＥ１）は反転入力側であり、
前記第２の差動増幅器入力側（ＤＥ２）は非反転入力側
（ＤＡ）であり、 前記第１の差動増幅器入力側（ＤＥ１）はビット線（Ｂ
Ｌ）と接続されており、前記第２の差動増幅器（ＤＥ
２）には基準信号（ＶＢＳＯＬＬ）が供給される形式の
回路において、 第１のドライバ入力側（ＴＲＥ１）および第１のドライ
バ出力側（ＴＲＡ１）を備えた第１のドライバ回路（Ｔ
Ｒ１）が設けられており、 前記差動増幅器出力側（ＤＡ）は第１のドライバ入力側
（ＴＲＥ１）と、前記第１のドライバ出力側（ＴＲＡ
１）はビット線（ＢＬ）と接続されていて、ビット線
（ＢＬ）の電位が基準信号（ＶＢＳＯＬＬ）の電位に合
わせて制御されることを特徴とする、 強誘電体キャパシタを備えたメモリセルを読み出すため
の回路。 - 【請求項２】 第２のドライバ入力側（ＴＲＥ２）およ
び第２のドライバ出力側（ＴＲＡ２）を備えた第２のド
ライバ回路（ＴＲ２）が設けられており、前記差動増幅
器出力側（ＤＡ）が第２のドライバ入力側（ＴＲＥ２）
と接続されている、請求項１記載の回路。 - 【請求項３】 評価入力側（ＢＥ）および評価出力側
（ＢＡ）を備えた評価回路（Ｂ）が設けられており、前
記評価入力側（ＢＥ）は第２のドライバ出力側（ＴＲＡ
２）と接続されている、請求項１または２記載の回路。 - 【請求項４】 差動増幅器（Ｄ）および第１のドライバ
回路（ＴＲ１）によりビット線（ＢＬ）が基準信号（Ｖ
ＢＬＳＯＬＬ）の電圧に合わせて制御される、請求項１
から３のいずれか１項記載の回路。 - 【請求項５】 強誘電体メモリセル（ＦＳＰＺ）は、強
誘電体キャパシタ（ＣＦ）とゲート端子（ＷＬ）を備え
た選択トランジスタ（Ｔ）とを有しており、前記強誘電
体キャパシタ（ＣＦ）の第１の端子は電圧源（ＶＰＬ）
と、前記強誘電体キャパシタ（ＣＦ）の第２の端子は選
択トランジスタ（Ｔ）のソース領域と、前記ビット線
（ＢＬ）は選択トランジスタ（Ｔ）のドレイン領域と接
続されている、請求項１から４のいずれか１項記載の回
路。 - 【請求項６】 前記評価回路（Ｂ）は、第１の比較器入
力側（ＣＯＭＰＥ１）および第２の比較器入力側（ＣＯ
ＭＰＥ２）を備えた比較器（ＣＯＭＰ）を有しており、
前記第１の比較器入力側（ＣＯＭＰＥ１）には基準電圧
（ＶＢＲＥＦＦ）が加えられ、前記第２の比較器入力側
（ＣＯＭＰＥ２）は測定キャパシタ（ＣＭＥＳＳ）なら
びに第２のドライバ出力側（ＴＲＡ２）と接続されてい
る、請求項１から５のいずれか１項記載の回路。
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| US5905672A (en) * | 1997-03-27 | 1999-05-18 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
| US5721699A (en) * | 1996-03-18 | 1998-02-24 | Symetrix Corporation | Ferroelectric memory with feedback circuit |
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| US6002634A (en) | 1997-11-14 | 1999-12-14 | Ramtron International Corporation | Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory |
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| IT1298939B1 (it) * | 1998-02-23 | 2000-02-07 | Sgs Thomson Microelectronics | Amplificatore di rilevamento statico a retroazione per memorie non volatili |
| US6215692B1 (en) * | 1998-05-13 | 2001-04-10 | Hyundai Electronics Industries Co., Ltd. | Non-volatile ferroelectric memory |
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