JP2001339014A - 配線基板 - Google Patents

配線基板

Info

Publication number
JP2001339014A
JP2001339014A JP2000158697A JP2000158697A JP2001339014A JP 2001339014 A JP2001339014 A JP 2001339014A JP 2000158697 A JP2000158697 A JP 2000158697A JP 2000158697 A JP2000158697 A JP 2000158697A JP 2001339014 A JP2001339014 A JP 2001339014A
Authority
JP
Japan
Prior art keywords
plating layer
copper
layer
wiring
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000158697A
Other languages
English (en)
Inventor
Hiroshi Tsukamoto
弘志 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2000158697A priority Critical patent/JP2001339014A/ja
Publication of JP2001339014A publication Critical patent/JP2001339014A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【課題】配線層と銅めっき層との間に剥離が発生した
り、銅めっき層にフクレが生じる。 【解決手段】絶縁基体1に電子部品3の電極が低融点ロ
ウ材からなる接続部材5を介して接続される配線層2を
被着形成してなる配線基板であって、前記配線層2のう
ち少なくとも電子部品3の電極が接続部材5を介して接
続される領域の表面に、銅−リンめっき層6と、銅めっ
き層7と、金めっき層8を順次被着させた。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子を収容
するための半導体素子収納用パッケージや混成集積回路
基板等に用いられる配線基板に関するものである。
【0002】
【従来の技術】従来、半導体素子収納用パッケージや混
成集積回路基板等に用いられる配線基板は、一般に、酸
化アルミニウム質焼結体や窒化アルミニウム質焼結体等
の電気絶縁材料から成る絶縁基体と、該絶縁基体の表面
および内部に被着されたタングステン、モリブデン、マ
ンガン等の金属材料から成る配線層とにより形成されて
おり、絶縁基体の表面に半導体素子や容量素子、抵抗器
等の電子部品を搭載するとともに該電子部品の各電極を
配線層に錫−鉛半田等の低融点ロウ材を介して電気的に
接続するようになっている。
【0003】かかる配線基板は、配線層の所定部位を外
部電気回路基板の配線導体に錫−鉛半田等の低融点ろう
材を介し接続することによって外部電気回路基板上に実
装され、同時に配線基板に搭載されている電子部品の各
電極も所定の外部電気回路に電気的に接続されることと
なる。
【0004】また前記配線基板は、通常、配線層の露出
表面に銅めっき層および金めっき層が順次被着されてお
り、該銅めっき層によって配線層の電気抵抗を低く、か
つ配線層に対する低融点ロウ材の接合を良好としてお
り、また金めっき層によって配線層及び銅めっき層の酸
化腐蝕を有効に防止している。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の配線基板においては、銅めっき層を形成している銅
の結晶粒の平均粒径が一般に約1μmであり、タングス
テン、モリブデン、マンガン等の金属材料から成る配線
層表面の凹凸径(凹部:約1μm)に比べて大きい。そ
のため配線層表面に銅めっき層を被着させても銅めっき
層は配線層表面の凹部内に十分入り込まずに配線層表面
と銅めっき層との間に多数の空隙部が形成されてしま
い、その結果、銅めっき層と配線層との密着強度が弱く
なり、外力印加によって銅めっき層が配線層より容易に
剥離したり、配線層表面と銅めっき層との間の空隙部に
入り込んでいる気体が配線層に電子部品の電極を低融点
ロウ材を介して接続する際の熱等によって大きく膨張
し、銅めっき層にフクレ等が発生してしまうという欠点
を有していた。
【0006】本発明は上記従来の欠点に鑑み案出された
もので、その目的は配線層と銅めっき層との間に剥離が
発生したり銅めっき層にフクレ等が生じるのを有効に防
止し、配線層に銅めっき層及び金めっき層を強固に被着
させることによって配線層に電子部品の電極を低融点ロ
ウ材を介して強固に取着接続することができる配線基板
を提供することにある。
【0007】
【課題を解決するための手段】本発明は、絶縁基体に電
子部品の電極が低融点ロウ材を介して接続される配線層
を被着形成してなる配線基板であって、前記配線層のう
ち少なくとも電子部品の電極が低融点ロウ材を介して接
続される領域の表面に、リンの含有量が0.8重量%以
上の銅−リンめっき層と、銅めっき層と、金めっき層を
順次被着させたことを特徴とするものである。
【0008】また本発明は、前記銅−リンめっき層の厚
みが0.03μm以上であることを特徴とするものであ
る。
【0009】更に本発明は、前記銅−リンめっき層を形
成する銅の結晶粒の平均粒径が0.01μm以下である
ことを特徴とするものである。
【0010】本発明の配線基板によれば、少なくとも電
子部品の電極が低融点ロウ材を介して接続される配線層
の表面に、リンの含有量が0.8重量%以上で銅−リン
の結晶粒径が0.3μm以下と小さい銅−リンめっき層
を被着させたことから配線層の表面に多数の凹凸があっ
たとしても、この凹部内に銅−リンの結晶が良好に入り
込んで配線層と銅−リンめっき層とが間に空隙部を形成
することなく強固に被着し、また銅−リンめっき層上
に、該銅−リンめっき層及び金めっき層のいずれとも密
着性が良好である銅めっき層を被着させたことから配線
層に銅めっき層及び金めっき層を強固に被着させること
ができるとともに前記銅めっき層によって配線層の電気
抵抗を小さなものとなすことができ、更に金めっき層に
よって配線層の酸化腐蝕を有効に防止しつつ配線層に電
子部品の電極を低融点ロウ材を介して確実、強固に電気
的接続することが可能となる。
【0011】
【発明の実施の形態】次に本発明を添付図面に基づいて
詳細に説明する。図1は、本発明の配線基板を半導体素
子収納用パッケージに適用した場合の一実施例を示す断
面図であり、1は絶縁基体、2は配線層である。この絶
縁基体1と配線層2とで半導体素子3を搭載するための
配線基板4が構成される。
【0012】前記絶縁基体1は、酸化アルミニウム質焼
結体、ムライト質焼結体、窒化アルミニウム質焼結体、
炭化珪素質焼結体、ガラスセラミック焼結体等の電気絶
縁材料から成り、その上面に半導体素子3を搭載する搭
載部を有し、該搭載部表面に露出した配線層2に半導体
素子3の電極が半田等の低融点ロウ材からなる接続部材
5介して接続される。
【0013】前記絶縁基体1は、例えば、酸化アルミニ
ウム質焼結体から成る場合には、酸化アルミニウム、酸
化珪素、酸化カルシウム、酸化マグネシウム等の原料粉
末に適当な有機バインダー、溶剤を添加混合して泥漿状
のセラミックスラリーとなすとともに該セラミックスラ
リーを従来周知のドクターブレード法やカレンダーロー
ル法等のシート成形技術を採用してシート状のセラミッ
クグリーンシート(セラミック生シート)を得、しかる
後、前記セラミックグリーンシートに切断加工や打ち抜
き加工等を施して適当な形状とするとともにこれを複数
枚積層し、最後に前記積層されたセラミックグリーンシ
ートを還元雰囲気中、約1600℃の温度で焼成するこ
とによって製作される。
【0014】また前記絶縁基体1は、その上面の搭載部
から下面にかけて多数の配線層2が被着形成されてお
り、該配線層2の搭載部に露出した部位には半導体素子
3の各電極が錫−鉛半田等の低融点ロウ材からなる接続
部材5を介して電気的に接続され、また絶縁基体1の下
面に導出された部位には外部電気回路基板の配線導体が
半田等の低融点ロウ材を介して電気的に接続される。
【0015】前記配線層2は、搭載される半導体素子3
の電極を外部電気回路に接続する作用をなし、例えば、
タングステンやモリブデン、モリブデン/マンガン、タ
ングステン/銅、モリブデン/銅、タングステン/モリ
ブデン/銅等のタングステン、モリブデン、マンガンの
少なくとも1種を主成分とする金属材料により形成され
ている。
【0016】前記配線層2は、タングステン等の金属粉
末に適当な有機バインダーや溶剤を添加混合して得た金
属ペーストを絶縁基体1となるセラミックグリーンシー
トに予め従来周知のスクリーン印刷法により所定パター
ンに印刷塗布しておくことによって、絶縁基体1の所定
位置に被着形成される。
【0017】前記配線層2は、図2に示す如く、少なく
とも半導体素子3の電極が低融点ロウ材からなる接続部
材5を介して接続される領域に銅−リンめっき層6、銅
めっき層7、金めっき層8が順次被着されている。
【0018】前記銅−リンめっき層6は、配線層2に銅
めっき層7および金めっき層8を密着性良く被着させる
下地金属層として作用する。
【0019】前記銅−リンめっき層6は、例えば、配線
層2の表面にパラジウム活性を施した後、この配線層2
を、次亜リン酸塩等のリン系化合物を還元剤として用い
たリン系無電解銅めっき液中に所定時間浸漬することに
よって配線層2の表面に所定厚みに被着される。この場
合、前記銅−リンめっき層6は被着時に共析して含有さ
れるリン成分の作用により銅の結晶粒の成長が効果的に
抑制されて銅−リンの結晶粒の平均粒径は、例えば、
0.3μm以下の小さなものとなり、その結果、配線層
2の表面に多数の凹凸があったとしても、この凹部内に
銅−リンの結晶が良好に入り込んで配線層2と銅−リン
めっき層6とは間に空隙部を形成することなく強固に密
着させることができる。
【0020】なお、前記銅−リンめっき層6は、銅−リ
ンの結晶粒の平均粒径を0.3μm以下の小さいものと
するにはリンの含有量を0.8重量%以上としておく必
要があり、リンの含有量を0.8重量%以上としておく
こによって銅−リンの結晶粒の平均粒径は0.3μm以
下となり、配線層2の表面に凹凸を有するとしても凹部
内に良好に入り込んで配線層2に強固に被着する。
【0021】また前記銅−リンめっき層6は、銅−リン
の結晶粒の平均粒径を0.02μm以下としておくと銅
−リンめっき層6を表面に凹凸を有する配線層2により
一層強固に被着させることができる。従って、前記銅−
リンめっき層6は、銅−リンの結晶粒の平均粒径を0.
02μm以下としておくことが好ましく、より好適には
0.01μm以下としておくのがよい。
【0022】更に、銅−リンめっき層6の平均粒径を
0.02μm以下とするには、銅−リンめっき層6中の
リン含有率を1重量%以上とすることによって、また
0.01μm以下とするには、銅−リンめっき層6中の
リン含有率を1.3重量%以上とすることによって行な
われ、電気伝導性等の特性を考慮すれば1重量%〜10
重量%の範囲とすることが好ましい。
【0023】更に前記銅−リンめっき層6は、その厚み
が0.03μm未満の薄いものとなると配線層2の表面
全体を銅−リンめっき層6で完全に覆うのが難しく、後
述する銅めっき層7および金めっき層8を配線層2に強
固に被着させるのが困難となる傾向にある。従って、前
記銅−リンめっき層6は、その厚みを0.03μm以上
としておくことが好ましい。
【0024】また更に、前記銅−リンめっき層6の表面
には該銅−リンめっき層6と後述する金めっき層8のい
ずれに対しても密着性が優れた銅めっき層7が被着形成
されている。
【0025】前記銅めっき層7は、配線層2に金めっき
層8を強固に被着させ、かつ配線層2に対し半田等の低
融点ロウ材を強固に接合させるとともに配線層2の電気
抵抗を下げる作用をなす。
【0026】前記銅めっき層7は、例えば、銅−リンめ
っき層6を被着させた配線層2を、ホルマリンを還元剤
として用いた無電解銅めっき液中に所定時間浸漬するこ
とによって銅−リンめっき層6の表面に所定厚みに被着
形成される。この場合、ホルマリンを還元剤として用い
た無電解銅めっき液を用いると、このめっき液が自己触
媒作用を有するため銅−リンめっき層6の表面に活性処
理を施すことなく、銅めっき層7を所定厚みに、かつ銅
−リンめっき層6に対し接合強度を大として被着させる
ことが可能となる。
【0027】なお、前記銅めっき層7は、共析成分を含
有しないホルマリン等を用いて形成され高純度であるこ
とから配線層2の半田等の低融点ロウ材に対する接合性
が大きく改善されるとともに電気抵抗が極めて小さい値
となり、配線層2を伝搬する電気信号等に減衰が発生す
るのを有効に防止することが可能となる。
【0028】また、前記銅めっき層7はその表面に金め
っき層8が被着形成されている。前記金めっき層8は、
配線層2、銅−リンめっき層6及び銅めっき層7の酸化
腐食を防止するとともに、配線層2に対する低融点ロウ
材の接合性を良好なものとする作用をなす。
【0029】前記金めっき層8は、例えば、金化合物で
あるシアン化金カリウムおよび錯化剤であるエチレンジ
アミン四酢酸を主成分とする無電解金めっき液中に、前
記銅めっき層7が被着されている配線層2を所定時間浸
漬させることによって銅めっき層7の表面に所定厚みに
被着される。
【0030】前記金めっき層8は、その厚みが0.05
μm未満の薄いものとなると、銅−リンめっき層6や銅
めっき層7の酸化腐蝕を有効に防止するのが困難となる
おそれがあり、また0.8μmを超えて厚くすると、半
導体素子3の電極を配線層2に半田等の低融点ロウ材か
らなる接続部材5を介して接続したとき、低融点ロウ材
5の錫と金との間で脆い金属間化合物が生成され、半導
体素子3の配線層2に対する接続の信頼性が大きく低下
してしまう危険性がある。従って、前記金めっき層8
は、その厚さを0.05μm〜0.8μmの範囲として
おくことが好ましい。
【0031】また一方、前記半導体素子3が搭載された
絶縁基体1は、その上面に蓋体9が樹脂、ガラス、ロウ
材等からなる封止材を介して接合され、この蓋体9と絶
縁基体1とによって半導体素子3を内部に気密に封止す
るようになっている。
【0032】前記蓋体9は酸化アルミニウム質焼結体や
ムライト質焼結体、窒化アルミニウム質焼結体等のセラ
ミックス材料、あるいは鉄−ニッケル−コバルト合金や
鉄−ニッケル合金等の金属材料から成り、例えば、酸化
アルミニウム質焼結体から成る場合には、酸化アルミニ
ウム、酸化珪素、酸化マグネシウム、酸化カルシウム等
の原料粉末を従来周知のプレス成形法を採用することに
よって椀状に成形するとともにこれを約1500℃の温
度で焼成することによって形成される。
【0033】かくして上述の本発明の配線基板を適用し
た半導体素子収納用パッケージによれば、絶縁基体1上
面の搭載部表面に露出した配線層2に半導体素子3の電
極を半田等の低融点ロウ材からなる接続部材5を介して
電気的、機械的に接続し、しかる後、絶縁基体1の上面
に蓋体9を樹脂やガラス、ロウ材等から成る封止材を介
して接合させ、絶縁基体1と蓋体9とからなる容器内部
に半導体素子3を気密に収容することによって最終製品
としての半導体装置が完成する。
【0034】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能であり、例えば、本発明の配線基板
を、半導体素子、容量素子、抵抗器等の電子部品を搭載
する混成集積回路用の配線基板に適用してもよい。
【0035】
【発明の効果】本発明の配線基板によれば、少なくとも
電子部品の電極が低融点ロウ材を介して接続される配線
層の表面に、リンの含有量が0.8重量%以上で銅−リ
ンの結晶粒径が0.3μm以下と小さい銅−リンめっき
層を被着させたことから配線層の表面に多数の凹凸があ
ったとしても、この凹部内に銅−リンの結晶が良好に入
り込んで配線層と銅−リンめっき層とが間に空隙部を形
成することなく強固に被着し、また銅−リンめっき層上
に、該銅−リンめっき層及び金めっき層のいずれとも密
着性が良好である銅めっき層を被着させたことから配線
層に銅めっき層及び金めっき層を強固に被着させること
ができるとともに前記銅めっき層によって配線層の電気
抵抗を小さなものとなすことができ、更に金めっき層に
よって配線層の酸化腐蝕を有効に防止しつつ配線層に電
子部品の電極を低融点ロウ材を介して確実、強固に電気
的接続することが可能となる。
【図面の簡単な説明】
【図1】本発明の配線基板を半導体素子収納用パッケー
ジに適用した場合の一実施例を示す断面図である。
【図2】図1に示す配線基板の要部拡大図である。
【符号の説明】
1・・・・絶縁基体 2・・・・配線層 3.・・・半導体素子 4・・・・配線基板 5・・・・接続部材 6・・・・銅−リンめっき層 7・・・・銅めっき層 8・・・・金めっき層 9・・・・蓋体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) // H05K 3/34 501 H01L 23/14 M

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】絶縁基体に電子部品の電極が低融点ロウ材
    を介して接続される配線層を被着形成してなる配線基板
    であって、前記配線層のうち少なくとも電子部品の電極
    が低融点ロウ材を介して接続される領域の表面に、リン
    の含有量が0.8重量%以上の銅−リンめっき層と、銅
    めっき層と、金めっき層を順次被着させたことを特徴と
    する配線基板。
  2. 【請求項2】前記銅−リンめっき層の厚みが0.03μ
    m以上であることを特徴とする請求項1に記載の配線基
    板。
  3. 【請求項3】前記銅−リンめっき層を形成する銅の結晶
    粒の平均粒径が0.02μm以下であることを特徴とす
    る請求項1に記載の配線基板。
JP2000158697A 2000-05-29 2000-05-29 配線基板 Pending JP2001339014A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000158697A JP2001339014A (ja) 2000-05-29 2000-05-29 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000158697A JP2001339014A (ja) 2000-05-29 2000-05-29 配線基板

Publications (1)

Publication Number Publication Date
JP2001339014A true JP2001339014A (ja) 2001-12-07

Family

ID=18663128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000158697A Pending JP2001339014A (ja) 2000-05-29 2000-05-29 配線基板

Country Status (1)

Country Link
JP (1) JP2001339014A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147126A (ja) * 2008-12-17 2010-07-01 Denso Corp 配線基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147126A (ja) * 2008-12-17 2010-07-01 Denso Corp 配線基板およびその製造方法

Similar Documents

Publication Publication Date Title
JP2000340687A (ja) 半導体素子収納用パッケージ
JP4683768B2 (ja) 配線基板
JP2001339014A (ja) 配線基板
JP3898482B2 (ja) 配線基板
JP3495773B2 (ja) 回路基板
JP3740407B2 (ja) 配線基板
JP2003100952A (ja) 配線基板
JP2627509B2 (ja) 導電層を有する電子部品
JP2851732B2 (ja) 電子部品収納用パッケージ
JP3420469B2 (ja) 配線基板
JP2001148561A (ja) 配線基板の製造方法
JP2001339015A (ja) 配線基板
JP2001339141A (ja) 配線基板
JP2003069201A (ja) 配線基板
JP3464138B2 (ja) 電子部品収納用パッケージ
JP3808357B2 (ja) 配線基板
JP2001144392A (ja) 配線基板
JP3645744B2 (ja) セラミック配線基板
JP3464137B2 (ja) 電子部品収納用パッケージ
JP4191860B2 (ja) セラミック回路基板
JP3311952B2 (ja) 配線基板
JP2000244087A (ja) 配線基板
JP2670208B2 (ja) 半導体素子収納用パッケージ
JPH09289261A (ja) 電子部品収納用パッケージ
JP3583018B2 (ja) セラミック配線基板