JP2001331385A - 別個のデータ転送部、および共通回路ボード上に複数のディレクタを備えたメッセージ・ネットワークを有するデータ記憶システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 構成部品の障害時にシステム全体を障害から
保護する冗長構成を有するデータ記憶システムを提供す
る。 【解決手段】 複数の第１，第２ディレクタと、第１，
第２ディレクタ・ボードのかかる１つの上の第１，第２
ディレクタに結合されている入出力ポートと、１対の出
入力ポートとを有するクロスバー・スイッチとを有する
システム・インターフェースとキャッシュ・メモリを有
するデータ転送部が設けられている。キャッシュ・メモ
リは複数の第１および第２ディレクタに結合されてい
る。メッセージ・ネットワークが設けられており、かか
るネットワークは、データ転送部とは独立して動作す
る。データは、データ転送部内のキャッシュ・メモリを
通過する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、データ
記憶システムに関し、更に特定すれば、記憶システムの
構成部品またはサブアセンブリ内における障害時に、シ
ステム全体を障害から保護する冗長構成を有するデータ
記憶システムに関する。

【０００２】

【従来の技術】当技術分野では公知であるが、大型のホ
スト・コンピュータおよびサーバ（ここでは総称して
「ホスト・コンピュータ／サーバ」と呼ぶ）は、大容量
データ記憶システムを必要とする。これらの大型コンピ
ュータ／サーバは、一般に、データ・プロセッサを有
し、データ記憶システムを含む周辺機器を介してホスト
・コンピュータ／サーバに導入されるデータに対して、
多くの処理を実行する。これらの処理の結果は、記憶シ
ステムを含む周辺機器に出力される。

【０００３】データ記憶システムの一種に、磁気ディス
ク記憶システムがある。ここでは、ディスク・ドライブ
・バンクおよびホスト・コンピュータ／サーバが、イン
ターフェースを介して互いに結合されている。インター
フェースは、「フロント・エンド」、即ち、ホスト・コ
ンピュータ／サーバ・コントローラ（またはディレク
タ）および「バック・エンド」、即ち、ディスク・コン
トローラ（またはディレクタ）を含む。インターフェー
スは、コントローラ（またはディレクタ）がホスト・コ
ンピュータ／サーバに対して透過的であるように、これ
らを動作させる。即ち、ホスト・コンピュータ／サーバ
が単にディスク・ドライブ・バンクがそれ自体のローカ
ル・ディスク・ドライブとして動作していると考えるよ
うに、ディスク・ドライブ・バンクにデータを記憶し、
ここからデータを検索する。かかるシステムの１つ
が、”Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ
ＤｉｓｋＭａｐｐｉｎｇ ａｎｄ Ｄａｔａ Ｒｅｔｒ
ｉｅｖａｌ”（ディスク・マッピングおよびデータ検索
システムおよび方法）と題する米国特許第５，２０６，
９３９号に記載されている。この特許の発明者は、Ｍｏ
ｓｈｅ Ｙａｎａｉ（モッシュ・ヤナイ）、Ｎａｔａｎ
Ｖｉｓｈｌｉｔｚｋｙ（ナタン・ビシュリツキ）、Ｂ
ｒｕｎｏ Ａｌｔｅｒｅｓｃｕ（ブルーノ・アルテレス
ク）およびＤａｎｉｅｌ Ｃａｓｔｅｌ（ダニエル・カ
ステル）であり、１９９３年４月２７日に発行され、本
願と同一譲受人に譲渡されている。

【０００４】この米国特許に記載されているように、イ
ンターフェースは、ホスト・コンピュータ／サーバ・コ
ントローラ（またはディレクタ）およびディスク・コン
トローラ（またはディレクタ）に加えて、アドレス可能
なキャッシュ・メモリも含むことができる。キャッシュ
・メモリとは、半導体メモリであって、ディスク・ドラ
イブ内への記憶の前に、ホスト・コンピュータ／サーバ
からのデータを迅速に記憶し、一方ホスト・コンピュー
タ／サーバに送る前に、ディスク・ドライブからのデー
タを記憶するために設けられている。半導体メモリであ
るキャッシュ・メモリは、ディスク・ドライブの場合に
おけるような磁気メモリとは異なり、そのデータ読み出
しおよび書き込みが、ディスク・ドライブよりも遥かに
速い。

【０００５】ホスト・コンピュータ／サーバ・コントロ
ーラ、ディスク・コントローラおよびキャッシュ・メモ
リは、バックプレーン（背面）プリント回路ボードを介
して相互接続されている。即ち、ディスク・コントロー
ラがディスク・コントローラ・プリント回路ボード上に
実装されている。ホスト・コンピュータ／サーバ・コン
トローラは、ホスト・コンピュータ／サーバ・コントロ
ーラ・プリント回路ボード上に実装されている。そし
て、キャッシュ・メモリは、キャッシュ・メモリ・プリ
ント回路ボード上に実装されている。ディスク・ディレ
クタ、ホスト・コンピュータ／サーバ・ディレクタ、お
よびキャッシュ・メモリ・プリント回路ボードは、背面
プリント回路ボード内に差し込まれる。ディレクタにお
ける障害の場合にデータの完全性を得るために、背面プ
リント回路ボードは１対のバスを有する。１組のディス
ク・ディレクタが一方のバスに接続され、他の１組のデ
ィスク・ディレクタが他方のバスに接続されている。同
様に、１組のホスト・コンピュータ／サーバ・ディレク
タが、一方のバスに接続され、他の１組のホスト・コン
ピュータ／サーバ・ディレクタが他方のバスに接続され
ている。キャッシュ・メモリは双方のバスに接続されて
いる。バスの各１つは、データ、アドレスおよび制御情
報を供給する。

【０００６】この構成を図１に概略的に示す。即ち、２
系統のバスＢ１、Ｂ２の使用により、ある程度の冗長性
を備え、一方のバスに接続されているコントローラまた
はディスク・ドライブに障害が発生した場合に、システ
ム全体を障害から保護する。更に、２系統のバスを用い
ることにより、単一のバスを有するシステムと比較し
て、システムのデータ転送帯域幅が増大する。したがっ
て、動作において、ホスト・コンピュータ／サーバ１２
がデータを記憶したい場合、ホスト・コンピュータ１２
は書き込み要求をフロント・エンド・ディレクタ１４
（即ち、ホスト・コンピュータ／サーバ・ディレクタ）
の１つに発行し、書き込みコマンドを実行する。フロン
ト・エンド・ディレクタ１４の１つは、要求に答えて、
ホスト・コンピュータ１２にデータを求める。要求がフ
ロント・エンド・ディレクタ１４の内の要求する１つに
渡った後、当該ディレクタ１４は、データのサイズを決
定し、要求を記憶するためにキャッシュ・メモリ１８内
に空間を予約する。次に、フロント・エンド・ディレク
タ１４は、このフロント・エンド・ディレクタ１４に接
続されているアドレス・メモリ・バスＢ１、Ｂ２の一方
の上で制御信号を生成し、キャッシュ・メモリ１８への
転送をイネーブルする。次に、ホスト・コンピュータ／
サーバ１２は、データをフロント・エンド・ディレクタ
１４に転送する。すると、フロント・エンド・ディレク
タ１４は、ホスト・コンピュータ／サーバ１２に、転送
が完了したことを通知する。フロント・エンド・ディレ
クタ１４は、キャッシュ・メモリ１８内に格納されてい
る、図示しない表を調べ、バック・エンド・ディレクタ
２０（即ち、ディクス・ディレクタ）の内どれがこの要
求を処理するか決定する。表は、ホスト・コンピュータ
・サーバ１２のアドレスを、ディスク・ドライブ・バン
ク１４内のアドレスにマップする。次に、フロント・エ
ンド・ディレクタ１４は、要求を処理すべきバック・エ
ンド・ディレクタ２０に対する「メール・ボックス」
（図示せず。キャッシュ・メモリ１８内に記憶されてい
る）に、データ量およびデータのディスク・アドレスの
通知を入力する。他のバック・エンド・ディレクタ２０
は、アイドル状態にあるときに、キャッシュ・メモリ１
８をポールし、それらの「メール・ボックス」をチェッ
クする。ポールした「メール・ボックス」が、転送を行
なうべきことを指示する場合、バック・エンド・ディレ
クタ２０は要求を処理し、バンク２２内のディスク・ド
ライブにアドレスし、キャッシュ・メモリ１８からデー
タを読み出し、これをバンク２２内のディスク・ドライ
ブのアドレスに書き込む。

【０００７】バンク２２内のディスク・ドライブからホ
スト・コンピュータ／サーバ１２にデータを読み出す場
合、システムは逆に動作する。即ち、読み出し動作の
間、読み出し要求が、ホスト・コンピュータ／サーバ１
２によって、指定のメモリ・ロケーション（即ち、要求
されたデータ・ブロック）におけるデータに対して発せ
られる。フロント・エンド・ディレクタ１４の１つは、
読み出し要求を受け取り、キャッシュ・メモリ１８を検
査して、要求されたデータ・ブロックがキャッシュ・メ
モリ１８内に記憶されているか否かについて判定を行な
う。要求されたデータ・ブロックがキャッシュ・メモリ
１８内にある場合、キャッシュ・メモリ１８から要求さ
れたデータ・ブロックを読み出し、ホスト・コンピュー
タ／サーバ１２に送る。フロント・エンド・ディレクタ
１４が、要求されたデータ・ブロックがキャッシュ・メ
モリ１８内にないと判定した場合（即ち、いわゆる「キ
ャッシュ・ミス」）、ディレクタ１４は、キャッシュ・
メモリ１８（即ち、「メール・ボックス」）に、要求さ
れたデータ・ブロックを受け取る必要があることの注意
を書き込む。バック・エンド・ディレクタ２０はキャッ
シュ・メモリ１８をポールし、取るべき処置（即ち、要
求されたデータ・ブロックの読み出し動作）があるか否
かについて判定を行なう。キャッシュ・メモリ１８のメ
ール・ボックスをポールし、読み出し動作を検出したバ
ック・エンド・ディレクタ２０の１つは、要求されたデ
ータ・ブロックを読み出し、キャッシュ・メモリ１８内
に記憶されている、要求されたデータ・ブロックの記憶
を開始する。記憶が完全にキャッシュ・メモリ１８内に
書き込まれたとき、読み出し完了指示をキャッシュ・メ
モリ１８内の「メール・ボックス」に置く。尚、フロン
ト・エンド・ディレクタ１４は、読み出し完了指示を見
つけるために、キャッシュ・メモリ１８をポールするこ
とを注記しておく。ポールしているフロント・エンド・
ディレクタ１４の１つが読み出し完了指示を検出した場
合、このフロント・エンド・ディレクタ１４は、この時
点ではキャッシュ・メモリ１８内に記憶されている要求
データの、ホスト・コンピュータ／サーバ１２への転送
を完了する。

【０００８】

【発明が解決しようとする課題】メールボックスおよび
ポーリングを使用すると、ホスト・コンピュータ／サー
バ１２およびディスク・ドライブ・バンク２２間でデー
タを転送する時間が必要となるため、インターフェース
の動作帯域幅の減少を招くことになる。

【０００９】

【課題を解決するための手段】本発明によれば、システ
ム・インターフェースを提供する。インターフェース
は、複数の第１ディレクタ・ボードを含む。第１ディレ
クタ・ボードの各々は、（ｉ）複数の第１ディレクタ
と、（ｉｉ）第１ディレクタ・ボードのかかる１つの上
の第１ディレクタに結合されている入出力ポートと、１
対の出入力ポートとを有するクロスバー・スイッチとを
有する。複数の第２ディレクタ・ボードが設けられてい
る。第２ディレクタ・ボードの各１つは、（ｉ）複数の
第２ディレクタと、（ｉｉ）第２ディレクタ・ボードの
かかる１つの上の第２ディレクタに結合されている入出
力ポートと、１対の出入力ポートとを有するクロスバー
・スイッチとを有する。キャッシュ・メモリを有するデ
ータ転送部が設けられている。キャッシュ・メモリは複
数の第１および第２ディレクタに結合されている。メッ
セージ・ネットワークが設けられており、かかるネット
ワークは、データ転送部とは独立して動作する。第１お
よび第２ディレクタは、メッセージ・ネットワークを通
じて第１ディレクタおよび第２ディレクタ間を通過する
メッセージに応答して、第１ディレクタおよび第２ディ
レクタ間のデータ転送を制御し、第１ディレクタおよび
第２ディレクタ間のデータ転送を容易にする。データ
は、データ転送部内のキャッシュ・メモリを通過する。

【００１０】一実施形態では、ディレクタの各１つは、
第１ディレクタのかかる１つの入力とキャッシュ・メモ
リとの間に結合されているデータ・パイプと、メッセー
ジ・ネットワークと第１ディレクタのかかる１つとの間
でメッセージを転送するコントローラとを含む。

【００１１】一実施形態では、ディレクタの各１つは、
第１ディレクタのかかる１つの入力とキャッシュ・メモ
リとの間に結合されているデータ・パイプと、マイクロ
プロセッサとを含む。コントローラが、マイクロプロセ
ッサおよびデータ・パイプに結合され、メッセージ・ネ
ットワークと第１ディレクタのかかる１つとの間におけ
るメッセージ転送を制御し、かつ第１ディレクタのかか
る１つの入力とキャッシュ・メモリとの間でデータを制
御する。

【００１２】本発明のこれらおよびその他の特徴は、以
下の詳細な説明を添付図面と共に読むことによって、一
層容易に明らかとなろう。

【００１３】

【発明の実施の形態】これより図２を参照し、システム
・インターフェース１６０を介してホスト・コンピュー
タ／サーバ１２０とディスク・ドライブ・バンク１４０
との間でデータを転送するデータ記憶システム１００を
示す。図示のように、システム・インターフェース１６
０は、ポート１２３₁〜１２３₃₂を介してホスト・コン
ピュータ／サーバ１２０に結合されている、ここでは３
２個の、複数のフロント・エンド・ディレクタ１８０₁
〜１８０₃₂、ポート１２３₃₃〜１２３₆₄を介してディス
ク・ドライブ・バンク１４０に結合されている複数のバ
ック・エンド・ディレクタ２００₁〜２００₃₂、グロー
バル・キャッシュ・メモリ２２０を有し、複数のフロン
ト・エンド・ディレクタ１８０₁〜１８０₁₆およびバッ
ク・エンド・ディレクタ２００₁〜２００₁₆に結合され
ているデータ転送部２４０、ならびにデータ転送部２４
０とは独立して動作し、複数のフロント・エンド・ディ
レクタ１８０₁〜１８０₃₂およびバック・エンド・ディ
レクタ２００₁〜２００₃₂に結合されているメッセージ
・ネットワーク２６０を含む。フロント・エンド・ディ
レクタ１８０₁〜１８０₃₂およびバック・エンド・ディ
レクタ２００₁〜２００₃₂は、機能的に同様であり、マ
イクロプロセッサ（μＰ）２９９（即ち、中央演算装置
（ＣＰＵ）およびＲＡＭ）、メッセージ・エンジン／Ｃ
ＰＵコントローラ３１４、およびデータ・パイプ３１６
を含む。これらについては、図６、図７および図８と関
連付けて更に詳しく説明する。しかしながら、ここで
は、フロント・エンド・ディレクタ１８０₁〜１８０₃₂
およびバック・エンド・ディレクタ２００₁〜２００₃₂
は、メッセージ・ネットワーク２６０を通じてディレク
タ１８０₁〜１８０₃₂および２００₁〜２００₃₂間で受け
渡されるメッセージに応答して、ホスト・コンピュータ
／サーバ１２０およびディスク・ドライブ・バンク１４
０間のデータ転送を制御することを言えば十分であろ
う。このメッセージは、ホスト・コンピュータ／サーバ
１２０およびディスク・ドライブ・バンク１４０間のデ
ータ転送を容易にする。かかるデータは、データ転送部
２４０を介してグローバル・キャッシュ・メモリ２２０
を通過する。即ち、フロント・エンド・ディレクタ１８
０₁〜１８０₃₂の場合、データは、ホスト・コンピュー
タからフロント・エンド・ディレクタ１８０₁〜１８０
₃₂内のデータ・パイプ３１６を通じて、グローバル・キ
ャッシュ・メモリ２２０に渡り、メッセージは、かかる
フロント・エンド・ディレクタ１８０₁〜１８０₃₂内の
メッセージ・エンジン／ＣＰＵコントローラ３１４を通
過する。バック・エンド・ディレクタ２００₁〜２００
₃₂の場合、データは、バック・エンド・ディレクタ２０
０₁〜２００₃₂から、バック・エンド・ディレクタ２０
０₁〜２００₃₂内のデータ・パイプ３１６を通じて、デ
ィスク・ドライブ・バンク１４０およびグローバル・キ
ャッシュ・メモリ２２０に渡り、メッセージはこの場合
もかかるバック・エンド・ディレクタ２００₁〜２００
₃₂内のメッセージ・エンジン／ＣＰＵコントローラ３１
４を通過する。

【００１４】かかる構成では、データ転送部２４０内の
キャッシュ・メモリ２２０には、ディレクタのメッセー
ジを転送する負担がかからない。むしろ、メッセージ・
ネットワーク２６０が、データ転送部２４０とは独立し
て動作することにより、システム・インターフェース１
６０の動作帯域幅が増大する。

【００１５】動作において、まず最初にホスト・コンピ
ュータ／サーバ１２０による読み出し要求について検討
すると（即ち、ホスト・コンピュータ／サーバ１２０は
ディスク・ドライブ・バンク１４０からのデータを要求
する）、要求は、ホスト・コンピュータ１２０内の複
数、ここでは３２個のホスト・コンピュータ・プロセッ
サ１２１₁〜１２１₃₂の１つから、かかるホスト・コン
ピュータ・プロセッサ１２１₁〜１２１₃₂に接続されて
いる１つ以上のフロント・エンド・ディレクタ１８０₁
〜１８０₃₂の対に渡される。（尚、ホスト・コンピュー
タ１２０内において、ホスト・コンピュータ・プロセッ
サ１２１₁〜１２１₃₂の各々は、ここでは１対の（しか
し、１対に限定される訳ではない）フロント・エンド・
ディレクタ１８０₁〜１８０₃₂に結合され、それに結合
されているフロント・エンド・ディレクタ１８０₁〜１
８０₃₂の１つにおける障害の場合に、冗長性が得られる
ようになっていることを注記しておく。同様に、ディス
ク・ドライブ・バンク１４０は、複数、ここでは３２個
のディスク・ドライブ１４１₁〜１４１₃₂を有し、各デ
ィスク・ドライブ１４１₁〜１４１₃₂はここでは１対の
（しかし、１対に限定される訳ではない）バック・エン
ド・ディレクタ２００₁〜２００₃₂に結合され、これら
に結合されているバック・エンド・ディレクタ２００₁
〜２００₃₂の１つにおける障害の場合に冗長性が得られ
るようになっている。）各フロント・エンド・ディレク
タ１８０₁〜１８０₃₂は、マイクロプロセッサ（μＰ）
２９９（即ち、中央演算装置（ＣＰＵ）およびＲＡＭ）
を含み、図６および図８に関連付けて詳細に説明する。
しかしながら、ここでは、マイクロプロセッサ２９９は
グローバル・キャッシュ・メモリ２２０からのデータを
要求することを言えば十分であろう。グローバル・キャ
ッシュ・メモリ２２０は、図示しない、常駐キャッシュ
管理テーブルを有する。各ディレクタ１８０₁〜１８０
₃₂、２００₁〜２００ ₃₂は、常駐キャッシュ管理テーブ
ルにアクセスすることができ、フロント・エンド・ディ
レクタ１８０₁〜１８０₃₂がデータ転送を要求する毎
に、フロント・エンド・ディレクタ１８０₁〜１８０₃₂
はグローバル・キャッシュ・メモリ２２０に問い合わ
せ、要求したデータがグローバル・キャッシュ・メモリ
２２０内にあるか否かについて判定しなければならな
い。要求したデータがグローバル・キャッシュ・メモリ
２２０内にある場合（即ち、読み出し「ヒット」）、フ
ロント・エンド・ディレクタ１８０₁〜１８０₃₂、即
ち、その中にあるマイクロプロセッサ２９９は、グロー
バル・キャッシュ・メモリ２２０のためにＤＭＡ（直接
メモリ・アクセス）動作を仲介し、要求されたデータ
は、要求元のホスト・コンピュータ・プロセッサ１２１
₁〜１２１₃₂に転送される。

【００１６】一方、グローバル・キャッシュ・メモリ２
２０内のキャッシュ管理テーブルの問い合わせの結果と
して、データ要求を受信したフロント・エンド・ディレ
クタ１８０₁〜１８０₃₂が、要求データはグローバル・
キャッシュ・メモリ２２０内にないと判定した場合（即
ち、「ミス」）、かかるフロント・エンド・ディレクタ
１８０₁〜１８０₃₂は、要求データがディスク・ドライ
ブ・バンク１４０内にあると結論付ける。このため、デ
ータ要求を受信したフロント・エンド・ディレクタ１８
０₁〜１８０₃₂は、バック・エンド・ディレクタ２００₁
〜２００₃₂の１つからのデータを要求し、かかるバック
・エンド・ディレクタ２００₁〜２００_{3 2}がディスク・
ドライブ・バンク１４０からのデータを要求するように
しなければならない。どのバック・エンド・ディレクタ
２００₁〜２００₃₂がディスク・ドライブ・バンク１４
０内のどのディスク・ドライブ１４１₁〜１４１₃₂を制
御するかというマッピングは、起動初期化フェーズにお
いて決定される。マップはグローバル・キャッシュ・メ
モリ２２０内に記憶されている。したがって、フロント
・エンド・ディレクタ１８０₁〜１８０₃₂がグローバル
・キャッシュ・メモリ２２０からのデータを要求し、要
求したデータがグローバル・キャッシュ・メモリ２２０
内にない（即ち、「ミス」）と判断した場合、フロント
・エンド・ディレクタ１８０₁〜１８０₃₂には、ディス
ク・ドライブ・バンク１４０内の要求データを担当する
バック・エンド・ディレクタ２００₁〜２００₃₂のグロ
ーバル・キャッシュ・メモリ２２０内のマップによって
も通知される。次に、要求元のフロント・エンド・ディ
レクタ１８０₁〜１８０₃₂は、マップで指定されたバッ
ク・エンド・ディレクタ２００₁〜２００₃₂からディス
ク・ドライブ・バンク１４０内のデータを要求しなけれ
ばならない。このフロント・エンド・ディレクタ１８０
₁〜１８０₃₂とバック・エンド・ディレクタ２００₁〜２
００₃₂の内適切な１つ（グローバル・キャッシュ・メモ
リ２２０内に記憶されているマップによって判定する）
との間の要求は、メッセージによって行われる。このメ
ッセージは、フロント・エンド・ディレクタ１８０₁〜
１８０₃₂からメッセージ・ネットワーク２６０を通じて
適切なバック・エンド・ディレクタ２００₁〜２００₃₂
に到達する。尚、メッセージはグローバル・キャッシュ
・メモリ２２０を通過せず（即ち、データ転送部２４０
を通過しない）、代わりに別個の独立したメッセージ・
ネットワーク２６０を通過することを注記しておく。こ
のように、ディレクタ１８０₁〜１８０₃₂、２００₁〜２
００₃₂間の通信は、メッセージ・ネットワーク２６０を
通じて行われるのであり、グローバル・キャッシュ・メ
モリ２２０を通じてではない。その結果、グローバル・
キャッシュ・メモリ２２０にとって貴重な帯域幅は、デ
ィレクタ１８０₁〜１８０₃₂、２００₁〜２００₃₂間のメ
ッセージのやりとりには用いられない。

【００１７】したがって、グローバル・キャッシュ・メ
モリ２２０における「読み出しミス」時には、フロント
・エンド・ディレクタ１８０₁〜１８０₃₂は、メッセー
ジ・ネットワーク２６０を通じて、バック・エンド・デ
ィレクタ２００₁〜２００₃₂の適切な１つにメッセージ
を送り、かかるバック・エンド・ディレクタ２００₁〜
２００₃₂に、要求データをディスク・ドライブ・バンク
１４０からグローバル・キャッシュ・メモリ２２０に転
送するように命令する。完了時に、バック・エンド・デ
ィレクタ２００₁〜２００₃₂は、要求元のフロント・エ
ンド・ディレクタ１８０₁〜１８０₃₂に、メッセージに
よってデータ転送が完了したことを通知する。メッセー
ジは、バック・エンド・ディレクタ２００₁〜２００₃₂
からメッセージ・ネットワーク２６０を通じてフロント
・エンド・ディレクタ１８０₁〜１８０₃₂に達する。承
認信号に応答して、フロント・エンド・ディレクタ１８
０ ₁〜１８０₃₂には、これによって、キャッシュ「読み
出しヒット」が得られた場合に、前述したように、かか
るフロント・エンド・ディレクタ１８０₁〜１８０
_{3 2}が、グローバル・キャッシュ・メモリ２２０から要求
元のホスト・コンピュータ・プロセッサ１２１₁〜１２
１₃₂にデータを転送できることが通知される。

【００１８】尚、要求データを担当するバック・エンド
・ディレクタ２００₁〜２００₃₂が１つ以上あり得るこ
とも注記しておく。したがって、要求データを担当する
バック・エンド・ディレクタ２００₁〜２００₃₂が１つ
だけの場合、要求元のフロント・エンド・ディレクタ１
８０₁〜１８０₃₂は、メッセージ・ネットワーク２６０
を通じて、バック・エンド・ディレクタ２００₁〜２０
０₃₂の特定の１つのみにユニキャスト・メッセージを送
る。一方、要求データを担当するバック・エンド・ディ
レクタ２００₁〜２００₃₂が１つよりも多い場合、フロ
ント・エンド・ディレクタ１８０₁〜１８０₃₂の内要求
元から、要求データを担当するバック・エンド・ディレ
クタ２００₁〜２００₃₂全てに、マルチキャスト・メッ
セージ（ここでは、一連のユニキャスト・メッセージと
して実現する）を送る。いずれの場合でも、ユニキャス
トおよびマルチキャスト・メッセージ双方を用いる際、
かかるメッセージはメッセージ・ネットワーク２６０を
通じて受け渡されるのであり、データ転送部２４０を通
じてではない（即ち、グローバル・キャッシュ・メモリ
２２０を通じてではない）。

【００１９】同様に、データを要求するホスト・コンピ
ュータ・プロセッサ１２１₁〜１２１₃₂が１つであって
も、データ読み出し動作を完了するためには、マルチキ
ャスト（即ち、一連のユニキャスト）メッセージによっ
て、メッセージ・ネットワーク２６０を通じて要求元の
ホスト・コンピュータ・プロセッサ１２１₁または１つ
以上のその他のホスト・コンピュータ・プロセッサ１２
１₁〜１２１₃₂に承認信号を送る場合もあることを注記
しておく。

【００２０】書き込み動作について検討する。ホスト・
コンピュータ１２０は、データをストレージ（即ち、デ
ィスク・ドライブ・バンク１４０）に書き込もうとす
る。フロント・エンド・ディレクタ１８０₁〜１８０₃₂
の１つが、ホスト・コンピュータ１２０からデータを受
信し、それをグローバル・キャッシュ・メモリ２２０に
書き込む。次いで、フロント・エンド・ディレクタ１８
０₁〜１８０₃₂は、バック・エンド・ディレクタ２００₁
〜２００₃₂がかかるキャッシュ・メモリ２２０からデー
タを取り出しディスク・ドライブ・バンク１４０に記憶
することができると判断した場合、ある時間期間の後
に、かかるデータの転送を要求する。ディスク・ドライ
ブ・バンク１４０への転送の前に、キャッシュ・メモリ
２２０内のデータには、「フレッシュ・データ」（即
ち、ディスク・ドライブ・バンク１４０に転送されてい
ないデータ、つまり、「書き込み保留」のデータ）とし
てのビットが添付される。したがって、ディスク・ドラ
イブ・バンク１４０への転送前に、グローバル・キャッ
シュ・メモリ２２０内の同一メモリ・ロケーション（例
えば、特定のバンク・アカウント）に対して多数の書き
込み要求がある場合、キャッシュ・メモリ２２０内のデ
ータは、最新データによって上書きされる。データがグ
ローバル・キャッシュ・メモリ２２０に転送される毎
に、当該転送を制御するフロント・エンド・ディレクタ
１８０₁〜１８０₃₂は、転送が完了したことをホスト・
コンピュータ１２０にも知らせることによって、他のデ
ータ転送のためにホスト・コンピュータ１２０を解放す
る。

【００２１】グローバル・キャッシュ・メモリ２２０内
のデータをディスク・ドライブ・バンク１４０に転送す
る時刻となったとバック・エンド・ディレクタ２００₁
〜２００₃₂が判断した場合、バック・エンド・ディレク
タ２００₁〜２００₃₂は、グローバル・キャッシュ・メ
モリ２２０からディスク・ドライブ・バンク１４０にデ
ータを転送し、グローバル・キャッシュ・メモリ２２０
内のデータと関連付けられているタグをリセットし（即
ち、データのタグを除去し）、グローバル・キャッシュ
・メモリ２２０内のデータがディスク・ドライブ・バン
ク１４０に転送されたことを示す。尚、グローバル・キ
ャッシュ・メモリ２２０内においてタグを除去されたデ
ータは、新たなデータによって上書きされるまで、そこ
に残っていることを注記しておく。

【００２２】次に図４および図５を参照し、電気キャビ
ネット３００を含むシステム・インターフェース１６０
を示す。電気キャビネット３００は、内部に、ここでは
各々４つのフロント・エンド・ディレクタ１８０₁〜１
８０₃₂を有する複数、ここでは、８つのフロント・エン
ド・ディレクタ・ボード１９０₁〜１９０₈、ここでは各
々４つのバック・エンド・ディレクタ２００₁〜２００
₃₂を有する、複数、ここでは、８つのバック・エンド・
ディレクタ・ボード２１０₁〜２１０₈、および複数、こ
こでは、８つのメモリ・ボード２２０’を格納してい
る。これら全体でグローバル・キャッシュ・メモリ２２
０を構成する。これらのボードは、背面３０２の前側に
差し込まれる。（尚、背面３０２は半平面（ｍｉｄ−ｐ
ｌａｎｅ）プリント回路ボードであることを注記してお
く。）背面３０２の後ろ側に差し込まれるのは、メッセ
ージ・ネットワーク・ボード３０４₁、３０４₂である。
背面３０２の後ろ側は、図２ないし図５には示されてい
ない、アダプタ・ボードが差し込まれている。これら
は、図２に示すように、背面３０２の後ろ側に差し込ま
れたボードを、コンピュータ１２０およびディスク・ド
ライブ・バンク１４０と結合する。即ち、端的に再度図
２を参照すると、図示しないＩ／Ｏアダプタが、フロン
ト・エンド・ディレクタ１８０₁〜１８０₃₂の各１つお
よびホスト・コンピュータ１２０間に結合され、図示し
ないＩ／Ｏアダプタが、バック・エンド・ディレクタ２
００₁〜２００₃₂の各１つおよびディスク・ドライブ・
バンク１４０の間に結合されている。

【００２３】次に図６を参照すると、背面３０２に差し
込まれた、ディレクタ・ボード１９０₁〜１９０₈、２１
０₁〜２１０₈およびグローバル・キャッシュ・メモリ２
２０、ならびに、ホスト・コンピュータ１２０と共に、
図示しないＩ／Ｏアダプタ・ボードを介して同様に背面
３０２に差し込まれた、ディスク・ドライブ・バンク内
のディスク・ドライブ１４１₁〜１４１₃₂を含むシステ
ム・インターフェース１６０が示されている。メッセー
ジ・ネットワーク２６０（図２）は、メッセージ・ネッ
トワーク・ボード３０４₁および３０４₂を含む。メッセ
ージ・ネットワーク・ボード３０４₁および３０４₂の各
１つは、その構造が同一である。１対のメッセージ・ネ
ットワーク・ボード３０４₁および３０４₂は、冗長性お
よびメッセージ負荷の均衡化のために用いられる。した
がって、各メッセージ・ネットワーク・ボード３０
４₁、３０４₂は、コントローラ３０６（即ち、メッセー
ジ・ネットワーク・ボード３０４₁、３０４₂の一方、こ
こではボード３０４₁について図７に示すように、ＣＰ
Ｕ、システム・コントローラ・インターフェース、およ
びメモリから成る初期化および診断プロセッサ）、およ
びクロスバー・スイッチ部３０８（例えば、ここでは４
つのスイッチ３０８₁〜３０８₄で構成されたスイッチン
グ・ファブリック）を含む。

【００２４】再度図６を参照すると、ディレクタ・ボー
ド１９０₁〜２１０₈の各１つは、先に注記したように、
４つのディレクタ１８０₁〜１８０₃₂、２００₁〜２００
₃₂（図２）を含む。尚、ボード当たり４つのフロント・
エンド・ディレクタ１８０₁〜１８０₃₂を有するディレ
クタ・ボード１９０₁〜１９０₈をフロント・エンド・デ
ィレクタと呼び、ボード当たり４つのバック・エンド・
ディレクタ２００₁〜２００₃₂を有するディレクタ・ボ
ード２１０₁〜２１０₈をバック・エンド・ディレクタと
呼ぶことを注記しておく。ディレクタ１８０₁〜１８０
₃₂、ディレクタ２００₁〜２００₃₂の各１つは、ＣＰＵ
３１０、ＲＡＭ３１２（先に言及したマイクロプロセッ
サ２９９を構成する）、メッセージ・エンジン／ＣＰＵ
コントローラ３１４、およびデータ・パイプ３１６を含
む。

【００２５】ディレクタ・ボード１９０₁〜２１０₈の各
１つは、クロスバー・スイッチ３１８を含む。クロスバ
ー・スイッチ３１８は、４つの入出力ポート３１９を有
し、各１つが、ディレクタ・ボード１９０₁〜２１０₈上
の４つのディレクタ１８０₁〜１８０₃₂、２００₁〜２０
０₃₂の対応する１つのデータ・パイプ３１６に結合され
ている。クロスバー・スイッチ３１８は、図６において
参照番号３２１で集合的に識別されている８つの出入力
ポートを有する（これらは背面３０２に差し込まれ
る）。フロント・エンド・ディレクタ・ボード１９１₁
〜１９１₈上のクロスバー・スイッチ３１８は、フロン
ト・エンド・ディレクタ・ボード１９０₁〜１９０₈上の
４つのフロント・エンド・ディレクタ１８０₁〜１８０
₃₂から選択した１つのデータ・パイプ３１６を、背面３
０２および図示しないＩ／Ｏアダプタを介して、グロー
バル・キャッシュ・メモリ２２０に結合するために用い
られる。バック・エンド・ディレクタ・ボード２１０₁
〜２１０₈上のクロスバー・スイッチ３１８は、バック
・エンド・ディレクタ・ボード２１０₁〜２１０₈上の４
つのバック・エンド・ディレクタ２００₁〜２００₃₂か
ら選択した１つのデータ・パイプ３１６を、背面３０２
および図示しないＩ／Ｏアダプタを介して、グローバル
・キャッシュ・メモリ２２０に結合するために用いられ
る。したがって、図２を参照すると、フロント・エンド
・ディレクタ１８０₁〜１８０₃₂内のデータ・パイプ３
１６は、ホスト・コンピュータ１２０およびグローバル
・キャッシュ・メモリ２２０間でデータを結合し、一方
バック・エンド・ディレクタ２００₁〜２００₃₂内のデ
ータ・パイプ３１６は、ディスク・ドライブ・バンク１
４０およびグローバル・キャッシュ・メモリ２２０間で
データを結合する。尚、ディレクタ１８０₁〜１８
０₃₂、２００₁〜２００₃₂の各１つおよびグローバル・
キャッシュ・メモリ２２０の間には、別個の二点間デー
タ経路Ｐ₁〜Ｐ₆₄（図２）があることを注記しておく。
また、背面３０２は、プリント回路ボードの１つ以上の
層の上において、エッチングした導体のみで構成されて
いるので、受動背面であることを注記しておく。即ち、
背面３０２は能動構成部品を全く有していない。

【００２６】再度図６を参照すると、ディレクタ・ボー
ド１９０₁〜２１０₈の各１つはクロスバー・スイッチ３
２０を含む。各クロスバー・スイッチ３２０は、４つの
入出力ポート３２３を有し、４つの入出力ポート３２３
の各１つは、ディレクタ・ボード１９０₁〜２１０₈上の
４つのディレクタ１８０₁〜１８０₃₂、２００₁〜２００
₃₂の対応する１つのメッセージ・エンジン／ＣＰＵコン
トローラ３１４に結合されている。各クロスバー・スイ
ッチ３２０は、１対の出入力ポート３２５₁、３２５₂を
有し、これらは背面３０２に差し込まれている。各ポー
ト３２５₁、３２５₂は、それぞれ、背面３０２を介し
て、メッセージ・ネットワーク・ボード３０４₁、３０
４₂の対応する１つに結合されている。フロント・エン
ド・ディレクタ・ボード１９０₁〜１９０₈上のクロスバ
ー・スイッチ３２０は、フロント・エンド・ディレクタ
・ボード１９０₁〜１９０₈上の４つのフロント・エンド
・ディレクタ１８０₁〜１８０₃₂から選択した１つのメ
ッセージ・エンジン／ＣＰＵコントローラ３１４と、図
２のメッセージ・ネットワーク２６０との間でメッセー
ジを結合するために用いられる。同様に、バック・エン
ド・ディレクタ・ボード２１０₁〜２１０₈は、バック・
エンド・ディレクタ・ボード２１０₁〜２１０₈上の４つ
のバック・エンド・ディレクタ２００₁〜２００₃₂から
選択した１つが生成するメッセージを、かかる４つのバ
ック・エンド・ディレクタから選択した１つのメッセー
ジ・エンジン／ＣＰＵコントローラ３１４とメッセージ
・ネットワーク２６０（図２）との間で結合するために
用いられる。したがって、再度図２を参照すると、ディ
レクタ１８０₁〜１８０₃₂、２００₁〜２００₃₂の各１つ
とメッセージ・ネットワーク２６０との間に別個の専用
メッセージ経路を有する（各ディレクタ毎に背面３０２
に対してＭ個の個別接続が必要となる。ここでＭは整数
である）代わりに、ここでは、Ｍ／４個の個別接続だけ
で済む。このように、ディレクタ１８０₁〜１８０₃₂、
２００₁〜２００₃₂および背面３０２間の接続総数は、
１／４に減少する。したがって、図２および図６から、
メッセージ・ネットワーク２６０（図２）は、クロスバ
ー・スイッチ３２０およびメッセージ・ネットワーク・
ボード３０４₁、３０４₂を含むことがわかる。

【００２７】図３Ａに示すように、各メッセージは６４
バイトの記述子であり、ソフトウエア制御の下でＣＰＵ
３１０（図６）によって作成され、ＲＡＭ３１２内の送
出キューに記憶される。ＲＡＭ３１２内の送出キューか
らメッセージを読み出し、メッセージ・ネットワーク２
６０（図２）を通じて、以下で説明するＤＭＡ動作によ
って、１つ以上の別のディレクタに送信する場合、パケ
ット化／パケット分解部４２８（図８）のパケット化部
分において、図３Ｂに示すＭＡＣ型パケットにパケット
化する。ここでは、ＮＧＩＯプロトコル仕様を用いる。
パケット型には３つある。即ち、メッセージ・パケット
部、承認パケット、およびメッセージ・ネットワーク・
ファブリック管理パケットであり、後者は、初期化中
（即ち、起動中）にメッセージ・ネットワーク・ルーテ
ィングを確立するために用いられる。図３Ｂに示すよう
に、ＭＡＣパケットの各１つは、ソース（即ち、送信側
ディレクタ）および宛先（即ち、受信側ディレクタ）ア
ドレスを含む８バイトのヘッダ、ペイロードを有し、４
バイトの巡回冗長チェック（ＣＲＣ）が末尾に位置す
る。承認パケット（即ち、信号）は、４バイトの承認ペ
イロード部を有する。メッセージ・パケットは、３２バ
イトのペイロード部を有する。ファブリック管理パケッ
ト（ＦＭＰ）は、２５６バイトのペイロード部を有す
る。ＭＡＣパケットはクロスバー・スイッチ３２０に送
られる。パケットの宛先部分は、メッセージの宛先を示
すために用いられ、スイッチ３２０によってデコードさ
れ、どのポートにメッセージを導出するかについて判定
を行なう。デコード・プロセスは、スイッチ３１８内の
デコーダ・テーブル３２７を用い、かかるテーブルは、
初期化および診断プロセッサ（コントローラ）３０６
（図６）による起動中に、コントローラによって初期化
される。テーブル３２７（図８）は、メッセージに対す
るルーティングを識別するＭＡＣパケットの宛先アドレ
ス部分と、ディレクタ・ボード１９０₁〜１９０₈、２１
０₁〜２１０₈上の４つのディレクタ１８０₁〜１８
０₃₂、２００₁〜２００₃₂の１つ、またはメッセージを
発信する先のメッセージ・ネットワーク・ボード３０４
₁、３０４₂の１つとの間の関係を与える。

【００２８】より具体的には、図６を参照すると、クロ
スバー・スイッチ３２０の各１つにつき、１対の出入力
ポート３２５₁、３２５₂が設けられており、各々、１対
のメッセージ・ネットワーク・ボード３０４₁、３０４₂
の対応する１つに結合されている。したがって、メッセ
ージ・ネットワーク・ボード３０４₁、３０４₂の各１つ
は、１６個の入出力ポート３２２₁〜３２２₁₆を有し、
各１つが、図示のように、背面３０２を介して、ディレ
クタ・ボード１９０₁〜１９０₈、２１０₁〜２１０₈の対
応する１つの出入力ポート３２５₁、３２５₂の対応する
１つに結合されている。したがって、一例として図７の
メッセージ・ネットワーク・ボード３０４₁を検討する
と、各スイッチ３０８₁〜３０８₄は、３つの結合ポート
３２４₁〜３２４₃を含む。結合ポート３２４₁〜３２４₃
は、図７に示すように、スイッチ３２２₁〜３２２₄を相
互接続するために用いられる。したがって、メッセージ
・ネットワーク・ボード３０４₁を検討すると、図示の
ように、入出力ポート３２２₁〜３２２₈は、フロント・
エンド・ディレクタ・ボード１９０₁〜１９０₈の出入力
ポート３２５₁に結合され、入出力ポート３２２₉〜３２
２₁₆は、バック・エンド・ディレクタ・ボード２１０₁
〜２１０₈の出入力ポート３２５₁に結合されている。同
様に、メッセージ・ネットワーク・ボード３０４₂を検
討すると、その入出力ポート３２２₁〜３２２₈は、背面
３０２を介して、フロント・エンド・ディレクタ・ボー
ド１９０₁〜１９０₈の出入力ポート３２５₂に結合さ
れ、入出力ポート３２２₉〜３２２₁₆は、背面３０２を
介して、バック・エンド・ディレクタ・ボード２１０₁
〜２１０₈の出入力ポート３２５₂に結合されている。

【００２９】前述のように、メッセージ・ネットワーク
・ボード３０４₁、３０４₂の各１つは、図６および図７
に示すように、プロセッサ３０６（図６）および４つの
スイッチ３０８₁〜３０８₄を有するクロスバー・スイッ
チ部３０８を含む。スイッチ３０８₁〜３０８₄は、図示
のように相互接続されているので、メッセージは入出力
ポート３２２₁〜３２２₁₆のいずれの対の間でも通過す
ることができる。このため、フロント・エンド・ディレ
クタ１８０₁〜１８０₃₂のいずれの１つからのメッセー
ジでも、フロント・エンド・ディレクタ１８０₁〜１８
０₃₂の他の１つに、および／またはバック・エンド・デ
ィレクタ２００₁〜２００₃₂のいずれの１つにでも結合
することが可能となる。同様に、バック・エンド・ディ
レクタ２００₁〜２００₃₂のいずれの１つからのメッセ
ージでも、バック・エンド・ディレクタ２００₁〜２０
０₃₂の他の１つに、および／またはフロント・エンド・
ディレクタ１８０₁〜１８０₃₂のいずれの１つにでも結
合することができる。

【００３０】前述のように、各ＭＡＣパケット（図３
Ｂ）は、アドレス宛先部分およびデータ・ペイロード部
分を含む。ＭＡＣヘッダは、ＭＡＣパケットの宛先を示
すために用いられ、かかるＭＡＣヘッダはスイッチによ
ってデコードされ、どのポートにＭＡＣパケットを導出
すべきかについて判定を行なう。このデコード・プロセ
スは、スイッチ３０８₁〜３０８₄内のテーブルを用い
る。かかるテーブルは、起動中にプロセッサ３０６によ
って初期化される。このテーブルは、ＭＡＣパケットの
宛先を識別するＭＡＣヘッダと、メッセージ・ネットワ
ークを通じて辿るルートとの関係を与える。したがっ
て、初期化の後、スイッチ３２０およびスイッチ部３０
８内のスイッチ３０８₁〜３０８₄はパケット・ルーティ
ングを与え、これによって、ディレクタ１８０₁〜１８
０₃₂、２００₁〜２００₃₂の各１つは、それ自体および
他のいずれか１つのディレクタ間でメッセージを送信す
ることができ、その際、かかる他のディレクタが同じデ
ィレクタ・ボード１９０₁〜１９０₈、２１０₁〜２１０₈
上にあるか、または別のディレクタ・ボード上にあるか
は無関係である。更に、ＭＡＣパケットは、図３Ｂに示
すように、そのヘッダ内に追加ビットＢを有し、これに
よって、メッセージはメッセージ・ネットワーク・ボー
ド３０４₁またはメッセージ・ネットワーク・ボード３
０４₂を通過することが可能になる。通常動作の間、こ
の追加ビットＢは、論理１および論理０間で切り替えら
れ、１つのメッセージが冗長メッセージ・ネットワーク
・ボード３０４₁、３０４₂の一方を通過し、次のメッセ
ージがメッセージ・ネットワーク・ボード３０４₁、３
０４₂の他方を通過するようにして、システム上の負荷
要求を均衡化する。しかしながら、メッセージ・ネット
ワーク・ボード３０４₁、３０４₂の一方における障害の
場合、障害を発生したメッセージ・ネットワーク・ボー
ドを交換するまで、ボード３０４₁、３０４₂の障害がな
い方のみを用いる。

【００３１】次に図８を参照して、ディレクタ・ボード
１９０₁〜１９０₈、２１０₁〜２１０₈の一例、ここで
は、ディレクタ１８０₁、１８０₃、１８０₅、１８０₇を
含むディレクタ・ボード１９０₁を示す。ディレクタ１
８０₁〜１８０₄の一例、ここでは、ディレクタ１８０₁
を詳細に示すと、ディレクタ１８０₁は、データ・パイ
プ３１６、メッセージ・エンジン／ＣＰＵコントローラ
３１４、ＲＡＭ３１２、およびＣＰＵ３１０を含み、こ
れらは全て、図示のように、ＣＰＵインターフェース・
バス３１７に結合されている。一例としてのディレクタ
１８０₁は、更に、ローカル・キャッシュ・メモリ３１
９（ＣＰＵ３１０に結合されている）、先に図６および
図７に関連付けて端的に説明した、クロスバー・スイッ
チ３１８、およびクロスバー・スイッチ３２０を含む。
データ・パイプ３１６は、プロトコル変換器４００、四
ポートＲＡＭ４０２、および四ポートＲＡＭコントロー
ラ４０４を含み、図示のように配列されている。端的に
説明すると、プロトコル変換器４００は、フロント・エ
ンド・ディレクタ１８０₁〜１８０₃₂の場合、ホスト・
コンピュータ１２０のプロトコル間、（そして、バック
・エンド・ディレクタ２００₁〜２００₃₂の場合、バン
ク１４０内のディスク・ドライブによって用いられるプ
ロトコル間）、およびディレクタ１８０₁〜１８０₃、２
００₁〜２００_{3 2}およびグローバル・メモリ２２０（図
２）間のプロトコルを変換する。即ち、ホスト・コンピ
ュータ１２０が用いるプロトコルは、例えば、ファイバ
・チャネル、ＳＣＳＩ、ＥＳＣＯＮまたはＦＩＣＯＮで
あり、例えば、ホスト・コンピュータ１２０の製造者に
よって決定され、一方システム・インターフェース１６
０（図２）内部で用いられるプロトコルは、インターフ
ェース１６０の製造者によって選択される場合がある。
四ポートＲＡＭ４０２は、ＦＩＦＯであり、ＲＡＭ４０
２に入力するレート・データは、ＲＡＭ４０２から出力
するレート・データとは異なる場合があるため、コント
ローラ４０４によって制御される。ＲＡＭ４０２は４つ
のポートを有し、各々が１８ビット・ディジタル・ワー
ドを処理するように構成されている。ここで、プロトコ
ル変換器４００は、システム・インターフェース１６０
（図２）のプロトコルに対して３６ビットのディジタル
・ワードを生成する。このワードの１８ビット部分は、
四ポートＲＡＭ４０２の１対のポートの一方に結合さ
れ、このワードの別の１８ビット部分は、四ポートＲＡ
Ｍ４０２のポート対の他方に結合されている。四ポート
ＲＡＭは、１対のポート４０２Ａ、４０２Ｂを有し、ポ
ート４０２Ａ、４０２Ｂの各１つは、１８ビット・ディ
ジタル・ワードを処理するように構成されている。ポー
ト４０２Ａ、４０２Ｂの各１つは、独立制御可能であ
り、ＲＡＭ４０２内のメモリ・アレイに対して、調停は
受けるが独立してアクセスすることができる。図示のよ
うに、データは、クロスバー・スイッチ３１８を介し
て、ポート４０２Ａ、４０２Ｂおよびキャッシュ・メモ
リ２２０（図２）間で転送される。

【００３２】クロスバー・スイッチ３１８は、１対のス
イッチ４０６Ａ、４０６Ｂを含む。スイッチ４０６Ａ、
４０６Ｂの各１つは、４つの入出力ディレクタ側ポート
Ｄ₁〜Ｄ₄（先に図６と関連付けてまとめてポート３１９
として示した）、および４つの入出力メモリ側ポートＭ
₁〜Ｍ₄、Ｍ₅〜Ｍ₈をそれぞれ、図示のように含む。入出
力メモリ側ポートＭ₁〜Ｍ₄、Ｍ₅〜Ｍ₈は、先に図６に関
連付けてまとめて３１７として示した。スイッチ４０６
Ａのディレクタ側ポートＤ₁〜Ｄ₄は、図示のように、デ
ィレクタ１８０₁、１８０₃、１８０₅、１８０₇の各１つ
における四ポートＲＡＭ４０２の４０２Ａポートに接続
されている。同様に、スイッチ４０６Ｂのディレクタ側
ポートは、図示のように、ディレクタ１８０₁、１８
０₃、１８０₅、１８０₇の各１つにおける四ポートＲＡ
Ｍ４０２の４０２Ｂポートに接続されている。図示のよ
うに、ポートＤ₁〜Ｄ₄は、バスＲ_A1〜Ｒ_A4上においてデ
ィレクタ１８０₁、１８０₃、１８０₅、１８０₇の内のコ
ントローラによってスイッチ４０６Ａに供給された制御
ワードに応じて、ポートＭ₁〜Ｍ₄に選択的に結合され、
ポートＤ₁〜Ｄ₄は、バスＲ_B1〜Ｒ_B4上においてディレク
タ１８０₁、１８０₃、１８０₅、１８０₇の内のコントロ
ーラによってスイッチ４０６Ｂに供給された制御ワード
に応じて、ポートＭ₅〜Ｍ₈に結合されている。バスＲ_A1
〜Ｒ_A4上の信号は要求信号である。したがって、ディレ
クタ１８０₁、１８０₃、１８０₅、１８０₇のいずれか１
つのポート４０２Ａを、バスＲ_A1〜Ｒ_A4上の要求信号に
応じて、選択的に、スイッチ４０６ＡのポートＭ₁〜Ｍ₄
のいずれか１つに結合することができる。同様に、ディ
レクタ１８０₁〜１８０₄のいずれの１つのポート４０２
Ｂも、バスＲ_B1〜Ｒ_B4上の要求信号に応じて選択的に、
スイッチ４０６ＢのポートＭ１〜Ｍ４のいずれの１つに
でも結合することができる。ディレクタ・ボード１９０
₁〜１９０₈、２１０₁〜２１０₈およびグローバル・キャ
ッシュ・メモリ２２０間の結合を図９に示す。

【００３３】より具体的には、図２も参照すると、前述
のように、ホスト・コンピュータ１２０内のホスト・コ
ンピュータ・プロセッサ１２１₁〜１２１₃₂の各１つ
は、１対のフロント・エンド・ディレクタ１８０₁〜１
８０₃₂に結合され、それに結合されているフロント・エ
ンド・ディレクタ１８０₁〜１８０₃₂の１つにおける障
害の場合に冗長性を与えるようにしている。同様に、デ
ィスク・ドライブ・バンク１４０は、複数、ここでは３
２個のディスク・ドライブ１４１₁〜１４１₃₂を有し、
各ディスク・ドライブ１４１₁〜１４１₃₂は１対のバッ
ク・エンド・ディレクタ２００₁〜２００₃₂に結合さ
れ、それに結合されているバック・エンド・ディレクタ
２００₁〜２００₃₂の１つにおける障害の場合に冗長性
を与えるようにしている。したがって、一例として、ホ
スト・コンピュータ・プロセッサ１２１₁を検討する
と、かかるプロセッサ１２１₁は、１対のフロント・エ
ンド・ディレクタ１８０₁、１８０₂に結合されている。
したがって、ディレクタ１８０₁に障害が発生した場
合、ホスト・コンピュータ・プロセッサ１２１₁は、他
のフロント・エンド・ディレクタ１８０₂によってでは
あるが、なおもシステム・インターフェース１６０にア
クセスすることができる。このように、ディレクタ１８
０₁、１８０₂は、冗長ディレクタ対と見なされる。同様
に、他の冗長フロント・エンド・ディレクタ対は、フロ
ント・エンド・ディレクタ１８０₃、１８０₄；１８
０₅、１８０₆；１８０₇、１８０₈；１８０₉、１８
０₁₀；１８０₁₁、１８０₁₂；１８０₁₃、１８０₁₄；１８
０₁₅、１８０₁₆；１８０₁₇、１８０₁₈；１８０₁₉、１８
０₂₀；１８０₂₁、１８０₂₂；１８０₂₃、１８０₂₄；１８
０₂₅、１８０₂₆；１８０₂₇、１８０₂₈；１８０₂₉、１８
０₃₀；および１８０₃₁、１８０₃₂である（図２には、デ
ィレクタ１８０₃₁、１８０₃₂のみを示す）。

【００３４】同様に、ディスク・ドライブ１４１₁は、
１対のバック・エンド・ディレクタ２００₁、２００₂に
結合されている。したがって、ディレクタ２００₁に障
害が発生した場合、ディスク・ドライブ１４１₁は、他
のバック・エンド・ディレクタ２００₂によってではあ
るが、なおもシステム・インターフェース１６０にアク
セスすることができる。このように、ディレクタ２００
₁、２００₂は、冗長ディレクタ対と見なされる。同様
に、他の冗長バック・エンド・ディレクタ対は、バック
・エンド・ディレクタ２００₃、２００₄；２００₅、２
００₆；２００₇、２００₈；２００₉、２００₁₀；２００
₁₁、２００₁₂；２００₁₃、２００₁₄；２００₁₅、２００
₁₆；２００₁₇、２００₁₈；２００₁₉、２００₂₀；２００
₂₁、２００ ₂₂；２００₂₃、２００₂₄；２００₂₅、２００
₂₆；２００₂₇、２００₂₈；２００₂₉、２００₃₀；および
２００₃₁、２００₃₂である（図２には、ディレクタ２０
０₃₁、２００₃₂のみを示す）。更に、図９も参照する
と、グローバル・キャッシュ・メモリ２２０は、図示の
ように、複数、ここでは８個のキャッシュ・メモリ・ボ
ード２２０₁〜２２０₈を含む。更にまた、図１０を参照
すると、キャッシュ・メモリ・ボードの一例、ここでは
ボード２２０₁が詳細に示されている。これについて
は、”Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｍｅｍｏｒｙ
Ｓｙｓｔｅｍ”（フォールト・トレラント・メモリ・シ
ステム）と題する米国特許第５，９４３，２８７号に詳
しく記載されている。この特許は、発明者がＪｏｈｎ
Ｋ．Ｗａｌｔｏｎ（ジョン Ｋ．ウォルトン）であり、
１９９９年８月２４日に発行され、本願と同じ譲受人に
譲渡されている。その主題全体は、この言及により本願
にも含まれるものとする。したがって、図１０に示すよ
うに、ボード２２０₁は、複数、ここでは４つのＲＡＭ
メモリ・アレイを含み、アレイの各１つは、１対の冗長
ポート、即ち、ＡポートおよびＢポートを有する。ボー
ド自体は１６個のポート、即ち、８つ１組のＡポートＭ
_A1〜Ｍ_A8および８つ１組のＢポートＭ_B1〜Ｍ_B8を有す
る。８つのＡポートの内４つ、ここではＡポートＭ_A1〜
Ｍ_A4は、図９に示すように、フロント・エンド・ディレ
クタ・ボード１９０₁、１９０₃、１９０₅、１９０₇の各
々のＭ₁ポートにそれぞれ結合されている。８つのＢポ
ートの内４つ、ここではＢポートＭ_B1〜Ｍ_B4は、図９に
示すように、フロント・エンド・ディレクタ・ボード１
９０₂、１９０₄、１９０₆、１９０₈の各々のＭ₁ポート
にそれぞれ結合されている。８つのＡポートの内別の４
つ、ここではＡポートＭ_A5〜Ｍ _A8は、図９に示すよう
に、バック・エンド・ディレクタ・ボード２１０₁、２
１０₃、２１０₅、２１０₇の各々のＭ₁ポートにそれぞれ
結合されている。８つのＢポートの内別の４つ、ここで
はＢポートＭ_B5〜Ｍ_B8は、図９に示すように、バック・
エンド・ディレクタ・ボード２１０₂、２１０₄、２１０
₆、２１０₈の各々のＭ₁ポートにそれぞれ結合されてい
る。

【００３５】一例として、４つのＡポートＭ_A1〜Ｍ_A4に
ついて検討すると、４つのＡポートＭ_A1〜Ｍ_A4の各１つ
は、論理ネットワーク２２１_1Aを通じて、メモリ・アレ
イのいずれか１つのＡポートに結合することができる。
したがって、ポートＭ_A1について検討すると、かかるポ
ートは、４つのメモリ・アレイのＡポートに結合するこ
とができる。同様に、４つのＡポートＭ_A5〜Ｍ_A8につい
て検討すると、４つのＡポートＭ_A5〜Ｍ_A8の各１つは、
論理ネットワーク２２１_1Bを通じて、メモリ・アレイの
いずれか１つのＡポートに結合することができる。同様
に、４つのＢポートＭ_B1〜Ｍ_B4について検討すると、４
つのＢポートＭ_B1〜Ｍ_B4の各１つは、論理ネットワーク
２２１_1Bを通じて、メモリ・アレイのいずれか１つのＢ
ポートに結合することができる。同様に、４つのＢポー
トＭ_B5〜Ｍ_B8について検討すると、４つのＢポートＭ_B5
〜Ｍ_B8の各１つは、論理ネットワーク２２１_2Bを通じ
て、メモリ・アレイのいずれか１つのＢポートに結合す
ることができる。したがって、ポートＭ_B1について検討
すると、かかるポートは、４つのメモリ・アレイのＢポ
ートに結合することができる。このように、いずれかの
フロント・エンド・ディレクタ１８０₁〜１８０₃₂また
はバック・エンド・ディレクタ２００₁〜２００ ₃₂から
のデータおよび制御が、メモリ・ボード上の４つのメモ
リ・アレイの各１つに到達することができる経路は、２
系統ある。つまり、メモリ・ボード上には、８組の冗長
ポート、即ち、ポートＭ_A1、Ｍ_B1；Ｍ_A2、Ｍ_B2；Ｍ_A3、
Ｍ_B3；Ｍ_A4、Ｍ_B4；Ｍ_A5、Ｍ_B5；Ｍ_A6、Ｍ_B6；Ｍ_A7、Ｍ
_B7；Ｍ_A8、Ｍ_B8がある。更に、前述のように、ディレク
タの各１つは、１対の冗長ポート、即ち、４０２Ａポー
トおよび４０２Ｂポート（図８）を有する。したがっ
て、冗長ディレクタの各対毎に、当該対内のディレクタ
の一方のＡポート（即ち、ポート４０２Ａ）は、冗長メ
モリ・ポート対の一方に接続され、かかる対におけるデ
ィレクタの他方のＢポート（即ち、４０２Ｂ）は、冗長
メモリ・ポート対の他方に接続される。

【００３６】即ち、図１１を参照すると、一例として冗
長ディレクタ対が示されており、ここでは、例えば、フ
ロント・エンド・ディレクタ１８０₁およびフロント・
エンド・ディレクタ１８０₂とする。最初に注記すべき
は、各冗長ディレクタ対におけるディレクタ１８０₁、
１８０₂は、それぞれ異なるディレクタ・ボード、ここ
では１９０₁、１９０₂上になければならないということ
である。したがって、ここでは、フロント・エンド・デ
ィレクタ・ボード１９０₁〜１９０₈は、その上に、フロ
ント・エンド・ディレクタ１８０₁、１８０₃、１８
０₅、１８０₇；フロント・エンド・ディレクタ１８
０₂、１８０₄、１８０₆、１８０₈；フロント・エンド・
ディレクタ１８０₉、１８０₁₁、１８０₁₃、１８０₁₅；
フロント・エンド・ディレクタ１８０₁₀、１８０₁₂、１
８０₁₄、１８０₁₆；フロント・エンド・ディレクタ１８
０₁₇、１８０₁₉、１８０₂₁、１８０₂₃；フロント・エン
ド・ディレクタ１８０₁₈、１８０₂₀、１８０₂₂、１８０
₂₄；フロント・エンド・ディレクタ１８０₂₅、１８
０₂₇、１８０₂₉、１８０₃₁；フロント・エンド・ディレ
クタ１８０ ₁₈、１８０₂₀、１８０₂₂、１８０₂₄を有す
る。したがって、ここでは、バック・エンド・ディレク
タ・ボード２１０₁〜２１０₈は、その上に、バック・エ
ンド・ディレクタ２００₁、２００₃、２００₅、２０
０₇；バック・エンド・ディレクタ２００₂、２００₄、
２００₆、２００₈；バック・エンド・ディレクタ２００
₉、２００₁₁、２００₁₃、２００₁₅；バック・エンド・
ディレクタ２００₁₀、２００ ₁₂、２００₁₄、２００₁₆；
バック・エンド・ディレクタ２００₁₇、２００₁₉、２０
０₂₁、２００₂₃；バック・エンド・ディレクタ２０
０₁₈、２００₂₀、２００₂₂、２００₂₄；バック・エンド
・ディレクタ２００₂₅、２００₂₇、２００₂₉、２０
０₃₁；バック・エンド・ディレクタ２００₁₈、２０
０₂₀、２００₂₂、２００₂₄を有する。

【００３７】このように、図１０に示すフロント・エン
ド・ディレクタ１８０₁は、ここでは、フロント・エン
ド・ディレクタ・ボード１９０₁上にあり、図１１に示
すその冗長フロント・エンド・ディレクタ１８０₂は、
別のフロント・エンド・ディレクタ・ボード、ここでは
例えば、フロント・エンド・ディレクタ・ボード１９０
₂上にある。前述のように、四ポートＲＡＭ４０２のポ
ート４０２Ａ（即ち、先に述べたＡポート）は、クロス
バー・スイッチ３１８のスイッチ４０６Ａに接続され、
四ポートＲＡＭ４０２のポート４０２Ｂ（即ち、先に述
べたＢポート）は、クロスバー・スイッチ３１８のスイ
ッチ４０６Ｂに接続されている。冗長ディレクタ１８０
₂も同様であるが、ディレクタ１８０₁のスイッチ４０６
ＡのポートＭ₁〜Ｍ₄は、図示のように、グローバル・キ
ャッシュ・メモリ・ボード２２０ ₁〜２２０₄のＭ_A1ポー
トに接続されており、その冗長ディレクタ１８０₂に対
して、スイッチ４０６ＡのポートＭ₁〜Ｍ₄は、図示のよ
うに、グローバル・キャッシュ・メモリ・ボード２２０
₁〜２２０₄の冗長Ｍ_B1ポートに接続されている。

【００３８】クロスバー・スイッチ３１８（図８）につ
いて更に詳しく言及すると、前述のように、ディレクタ
・ボード１９０₁〜２１０₈の各１つは、かかるスイッチ
３１８を有し、かかるスイッチ３１８は、１対のスイッ
チ４０６Ａ、４０６Ｂを含む。スイッチ４０６Ａ、４０
６Ｂの各１つは、その構造が同一であり、その一例とし
て、ここではスイッチ４０６Ａを図１２に詳細に示す。
つまり、スイッチ４０６Ａは、ディレクタ・ボードの一
例１９０₁に関連して説明したように、４つの入出力デ
ィレクタ側ポートＤ₁〜Ｄ₄を含む。したがって、図８に
示すディレクタ・ボード１９０₁では、スイッチ４０６
Ａの４つの入出力ディレクタ側ポートＤ₁〜Ｄ₄は、各
々、ディレクタ・ボード１９０₁上のディレクタ１８
０₁、１８０₃、１８０₅、１８０₇の対応する１つのポー
ト４０２Ａに結合されている。

【００３９】再度図１２を参照すると、スイッチの一例
４０６Ａは、複数、ここでは４個のスイッチ部４３０₁
〜４３０₄を含む。スイッチ部４３０₁〜４３０₄の各１
つは、その構造が同一であり、入出力ディレクタ側ポー
トＤ₁〜Ｄ₄の対応する１つと、出入力メモリ側ポートＭ
₁〜Ｍ₄の対応する１つとの間に、図示のようにそれぞれ
結合されている。（尚、スイッチ４０６Ｂ（図８）の出
入力メモリ側ポートは、図示のように、ポートＭ₅〜Ｍ₈
として示されていることは認められよう。また、スイッ
チ４０６Ａは、ディレクタ１８０₁、１８０₃、１８
０₅、１８０₇（図８）における四ポート・コントローラ
４０４からのバスＲ_A1〜Ｒ_A4上の要求信号に応答し、ス
イッチ４０６Ｂは、同様に、ディレクタ１８０₁、１８
０₃、１８０₅、１８０₇内のコントローラ４０４からの
バスＲ_B1〜Ｒ_B4上の要求信号に応答することも理解され
よう）。即ち、ディレクタ１８０₁のコントローラ４０
４は、バスＲ_A1またはバスＲ_B1上に要求信号を生成す
る。同様に、ディレクタ１８０₃のコントローラ４０４
は、バスＲ_A2またはバスＲ_B2上に要求信号を生成し、デ
ィレクタ１８０₅のコントローラ４０４は、バスＲ_A3ま
たはバスＲ_B3上に要求信号を生成し、ディレクタ１８０
₇のコントローラ４０４は、バスＲ_A4またはバスＲ_B4上
に要求信号を生成する。

【００４０】一例としてスイッチ部４３０₁について検
討すると、かかるスイッチ部４３０₁は、図１２では、
バスＲ_A1上の要求信号を供給されるＦＩＦＯ４３２を含
むものとして示されている。（尚、スイッチ４３０₂〜
４３０₄内の、図示しない、ＦＩＦＯには、それぞれ、
要求信号Ｒ_A2〜Ｒ_A4が供給されることは理解されよ
う）。また、スイッチ部４０６₁は、要求発生部４３
４、アービタ４３６、およびセレクタ４４２、４４６も
含み、全て図示のように配列されている。バスＤＭ１〜
ＤＭ４上のメモリ側ポートＭ₁〜Ｍ₄におけるデータが、
セレクタ４４６への入力として供給される。また、セレ
クタ４４６には、ＦＩＦＯ４３２に記憶されている要求
信号Ｒ_A1に応答して、バス４４９上に要求発生器によっ
て生成された制御信号も供給される。バス４４９上の制
御信号は、セレクタ４４６に、ディレクタ側ポートＤ₁
に結合すべきメモリ側ポートＭ₁〜Ｍ₄の１つを示す。他
のスイッチ部４３０₂〜４３０₄も、それぞれ、ディレク
タ側ポートＤ₁〜Ｄ₄およびメモリ側ポートＭ₁〜Ｍ₄につ
いては、同様に動作する。

【００４１】尚、ポートＤ₁におけるワードのデータ部
分（即ち、バスＤＤ１上のワード）は別のスイッチ部４
３０₂〜４３０₄にも結合されていることを注記してお
く。更に、ポートＤ₂〜Ｄ₄におけるワードのデータ部分
（即ち、それぞれ、バスＤＤ２〜ＤＤ４上のワード）
は、図示のように、スイッチ部４３０₁〜４３０₄に供給
されることも注記しておく。即ち、スイッチ部４３０₁
〜４３０₄の各１つは、図示のように、ポートＤ₁〜Ｄ₄
におけるワードのデータ部分（即ち、バスＤＤ１〜ＤＤ
４）を有する。また、ポートＭ１におけるワードのデー
タ部分（即ち、バスＤＭ１上のワード）は他のスイッチ
部４３０₂〜４３０₄にも結合されていることを注記して
おく。更に、ポートＭ₂〜Ｍ₄におけるワードのデータ部
分（即ち、それぞれ、バスＤＭ２〜ＤＭ４上のワード）
は、図示のように、スイッチ部４３０₂〜４３０₄に供給
されることも注記しておく。即ち、図示のように、スイ
ッチ部４３０₁〜４３０₄の各１つは、ポートＭ₁〜Ｍ
₄（即ちバスＤＭ１〜ＤＭ４）上のワードのデータ部分
を有する。

【００４２】以下で更に詳しく説明するが、バスＲ_A1上
のスイッチ部４３０₁に対する要求は、ディレクタ１８
０₁からの要求であり、ディレクタ１８０₁のポート４０
２Ａ（ディレクタ側ポートＤ₁）に結合するスイッチ４
３０₁内の４つのポートＭ₁〜Ｍ₄の１つを識別する。し
たがって、ディレクタ１８０₁のポート４０２Ａは、バ
スＲ_A1上のデータに応じて、選択的に、メモリ側ポート
Ｍ₁〜Ｍ₄の１つに結合することができる。同様に、スイ
ッチ部４３０₂〜４３０₄それぞれに対するバスＲ _A2、Ｒ
_A3、Ｒ_A4上の要求は、それぞれ、ディレクタ１８０₃、
１８０₅、１８０₇からの要求であり、ディレクタ１８０
₃、１８０₅、１８０₇のポート４０２Ａに結合するスイ
ッチ４３０₁〜４３０₄内の４つのポートＭ₁〜Ｍ₄の１つ
をそれぞれ識別する。

【００４３】より具体的には、要求Ｒ_A1は、四ポートＲ
ＡＭコントローラ４４０（図８）によって生成される毎
に、受信ＦＩＦＯ４３２に記憶される。要求発生器４３
４は、ＦＩＦＯ４３２から要求を受信し、４つのメモリ
側ポートＭ₁〜Ｍ₄の内どの１つをディレクタ１８０₁の
ポート４０２Ａに結合するか判断する。メモリ側ポート
Ｍ₁〜Ｍ₄に対するこれらの要求は、それぞれ、ラインＲ
Ａ１，１〜ＲＡ１，４上に生成される。したがって、ラ
インＲＡ１，１（即ち、メモリ側ポートＭ₁に対する要
求）はアービタ４３６に供給され、ラインＲＡ２，１、
ＲＡ３，１、ＲＡ４，１上の（ディレクタ１８０₃、１
８０₅、１８０₇のポート４０２Ａに結合されている）ス
イッチ部４３０₂〜４３０₄からの要求も、それぞれ、図
示のようにアービタ４３６に供給される。アービタ４３
６は、メモリ側ポートＭ１に対する多数の要求を、先着
順で解決する。次いで、アービタ４３６は、メモリ側ポ
ートＭ₁に結合するディレクタ１８０₁、１８０₃、１８
０₅、１８０₇の１つを示す制御信号を、バス４３５上に
生成する。

【００４４】バス４３５上の制御信号は、セレクタ４４
２に供給される。また、セレクタ４４２には、ポートＤ
₁におけるデータのデータ部分（即ち、データ・バスＤ
Ｄ１上のデータ）が、図示のように、ポートＤ₂〜Ｄ₄に
おけるデータのデータ部分、即ち、それぞれ、データ・
バスＤＤ２〜ＤＤ４上のデータと共に供給される。した
がって、バス４３５上の制御信号によって、セレクタ４
４２は、その出力に、アービタ４３６によってメモリ側
ポートＭ₁へのアクセスを付与された、ディレクタ１８
０₁、１８０₃、１８０₅、１８０₇の１つからのデータ・
バスＤＤ１〜ＤＤ４を結合する。セレクタ４４２の選択
された出力は、メモリ側ポートＭ₁に結合される。尚、
アービタ４３６がラインＲＡ１，１、ＲＡ２，１、ＲＡ
３，１、ＲＡ４，１上の信号を通じて要求を受信したと
き、アービタ４３６によって、それぞれラインＡＫ１，
１、ＡＫ１，２、ＡＫ１，３、ＡＫ１，４上の承認信号
を通じて承認がそれぞれ返送されることを注記してお
く。かかる信号は、それぞれ、スイッチ部４３０₁、４
３０₂、４３０₃、４３０₄における要求発生器４３４に
供給される。

【００４５】このように、いずれかのポートＤ₁〜Ｄ₄上
のデータをポートＭ₁〜Ｍ₄の１つに結合し、先に図２に
関連付けて説明した二点間データ経路Ｐ₁〜Ｐ₆₄を実施
することができる。

【００４６】再度図８を参照すると、ホスト・コンピュ
ータ１２０（図２）からのデータは、多くのホスト・コ
ンピュータ・プロセッサ１２１₁〜１２１₃₂からバッチ
でシステム・インターフェース１６０（図２）に提示さ
れる。つまり、ホスト・コンピュータ・プロセッサ１２
１₁〜１２１₃₂からのデータは、ディレクタ１８０₁〜１
８０₃₂に提示される際に、互いにインターリーブされ
る。各ホスト・コンピュータ・プロセッサ１８０₁〜１
８０₃₂（即ち、ソース）からのバッチは、プロトコル変
換器４００によって、タグが付けられる。更に特定すれ
ば、ファイバ・チャネル接続の場合は、Ｔａｃｈｅｏｎ
ＡＳＩＣによる。コントローラ４０４には、初期化の
間に参照テーブルが形成されている。データがプロトコ
ル変換器４００に入来し、コントローラ４０４の制御の
下で四ポートＲＡＭ４２０に入力されると、プロトコル
変換器４００は、コントローラに、データが四ポートＲ
ＡＭ４２０内にあることを知らせる。コントローラ４０
４は、その参照テーブルのコンフィギュレーションを見
て、データを記憶するグローバル・キャッシュ・メモリ
２２０のロケーション（例えば、キャッシュ・メモリ・
ボード２２０₁〜２２０₈）を決定する。こうして、コン
トローラ４０４は適切なバスＲ_A1、Ｒ_B1上に要求信号を
生成し、次いで四ポートＲＡＭ４０２に、四ポートＲＡ
Ｍ４０２内の特定のロケーションにデータ・ブロックが
あることを知らせ、それをグローバル・キャッシュ・メ
モリ２２０内の前述の特定のロケーションに移動する。
また、クロスバー・スイッチ３１８は、バスＲ_A2、
Ｒ_B2、Ｒ_A3、Ｒ_B3、Ｒ_A4、Ｒ_B4上にそれぞれ要求信号を
形成することによって、当該特定のディレクタ・ボード
１９０₁上のディレクタ１８０₃、１８０₅、１８０₇にお
ける他のコントローラ４０４のどれが要求しているかを
調べることができる。多数の要求の調停は、図１２に関
連付けて先に説明したように、アービタ４３６によって
処理される。

【００４７】再度図８を参照すると、ディレクタの一例
１８０₁は、メッセージ・エンジン／ＣＰＵコントロー
ラ３１４を含むものとして示されている。メッセージ・
エンジン／ＣＰＵコントローラ３１４は、フィールド・
プログラム可能ゲート・アレイ（ＦＰＧＡ）内に内蔵さ
れている。メッセージ・エンジン（ＭＥ）３１５は、図
示のように、ＣＰＵバス３１７およびＤＭＡ部４０８に
結合されている。メッセージ・エンジン（ＭＥ）３１５
は、直接メモリ・アクセス（ＤＭＡ）部４０８、メッセ
ージ・エンジン（ＭＥ）状態機械４１０、送信バッファ
４２４および受信バッファ４２４、ＭＡＣパケット化／
パケット分解部４２８、送信および受信ポインタ・レジ
スタ４２０、ならびにパリティ発生器３２１を含む。Ｄ
ＭＡ部４０８は、図示してあり図１３と関連付けて以下
に詳細に説明するＤＭＡ送信部４１８、および図示して
あり図１４と関連付けて以下に詳細に説明するＤＭＡ受
信部４２４を含み、これらの各々は、図８に示すよう
に、ＣＰＵバス・インターフェース３１７に結合されて
いる。メッセージ・エンジン（ＭＥ）３１５は、ＤＭＡ
送信部４１８に結合されている送信データ・バッファ４
２２、ＤＭＡ受信部４２１に結合されている受信データ
・バッファ４２４、アドレス・デコーダ４０１を介して
ＣＰＵバス３１７に結合されているレジスタ４２０、送
信データ・バッファ４２２に結合されている前述のパケ
ット化／パケット分解部４２８、図示のような受信デー
タ・バッファ４２４およびクロスバー・スイッチ３２
０、ならびに送信データ・バッファ４２２およびクロス
バー・スイッチ３２０間に結合されているパリティ発生
器３２１を含む。即ち、パケット化部分４２８Ｐは、メ
ッセージ・ペイロードを、送信データ・バッファ４２２
からクロスバー・スイッチ３２０に受け渡されるＭＡＣ
パケット（図３Ｂ）にパケット化するために用いられ、
パケット分解部分４２８Ｄは、ＭＡＣパケットを、クロ
スバー・スイッチ３２０から受信データ・バッファ４２
４に受け渡されるメッセージ・ペイロードに分解するた
めに用いられる。パケット化は、ここでは、ＭＡＣコア
によって行われ、ＭＡＣコアは、ＭＡＣパケットを構築
し、前述のように、メッセージを送信および受信するデ
ィレクタを示すソース・アドレスおよび宛先アドレス指
定、ならびに巡回冗長チェック（ＣＲＣ）というような
ものを、各メッセージに添付する。また、メッセージ・
エンジン（ＭＥ）３１５は、受信書き込みポインタ４５
０、受信読み出しポインタ４５２、送信書き込みポイン
タ４５４、および送信読み出しポインタ４５６も含む。

【００４８】次に図１５乃至図２１を参照しながら、デ
ィレクタ１８０₁〜１８０₃₂、２００₁〜２００₃₂からの
メッセージの送信、およびディレクタ２１０₁〜２１０
₃₂によるメッセージの受信（ここでは、図８に示すディ
レクタ１８０₁を例にとる）について説明する。最初に
メッセージの送信について検討するために、図８および
図１５乃至図１８を参照する。まず、前述のように、起
動時に、メッセージ・ネットワーク・ボード３０４₁、
３０４₂双方のコントローラ３０６（図６）は、スイッ
チ部３０８内のスイッチ３０８₁〜３０８₄およびクロス
バー・スイッチ３２０に対して先に述べたメッセージ・
ルーティング・マッピングを初期化する。前述のよう
に、要求はホスト・コンピュータ１２０によって行われ
る。この要求は、プロトコル変換器４００に送られる。
プロトコル変換器４００は、ＣＰＵバス３１７およびバ
ッファ３０１を介してマイクロプロセッサ２９９に要求
を送る。例示のディレクタ１８０₁のマイクロプロセッ
サ２９９内にあるＣＰＵ３１０（図８）が、メッセージ
をディレクタ１８０₂〜１８０₃₂、２００₁〜２００₃₂の
別の１つに送信すると判断した場合（例えば、ＣＰＵ３
１０は、グローバル・キャッシュ・メモリ２２０（図
２）において「ミス」があったと判定し、図２に関連付
けて先に説明したように、バック・エンド・ディレクタ
２００₁〜２００₃₂の適切な１つにメッセージを送ろう
とする）、ＣＰＵ３１０は６４バイトの記述子（図３
Ａ）を構築する。この記述子は、ディスク・ドライブ・
バンク１４０（図２）から読み出すデータのバッチのア
ドレスを示す３２バイトのメッセージ・ペイロード（ス
テップ５００）、および８バイト・ビット・ベクトルに
よって、メッセージの宛先、即ち、メッセージを受信す
るディレクタまたは複数のディレクタを示す３２バイト
のコマンド・フィールド（ステップ５１０）を含む。コ
マンド・フィールドの８バイト部分は、メッセージを受
信するディレクタまたは複数のディレクタを示す。即
ち、８バイト部分における６４ビットの各１つは６４個
のディレクタの１つに対応する。ここでは、論理１のビ
ットは、対応するディレクタがメッセージを受信するこ
とを示し、論理０は、かかる対応するディレクタがメッ
セージを受信しないことを示す。したがって、８バイト
・ワードが論理１ビットを１つよりも多く有する場合、
１つよりも多いディレクタが同じメッセージを受信する
ことになる。以下で説明するが、同じメッセージは並行
にかかるディレクタの全てに送られるのではなく、逆に
同じメッセージは順次かかるディレクタ全てに送られ
る。いずれにしても、図１５乃至図１８に示すように、
得られる６４バイト記述子は、ＣＰＵ３１０（図８）に
よって発生され（ステップ５１２）、ＲＡＭ３１２に書
き込まれる（ステップ５１４）。

【００４９】より具体的には、図８に示すように、ＲＡ
Ｍ５１２は、１対のキュー、送出キューおよび受信キュ
ーを含む。ＲＡＭ３１２は、図示のように、エラー検出
および訂正（ＥＤＡＣ）／メモリ制御部３０３を介し
て、ＣＰＵバス３１７に結合されている。一方、ＣＰＵ
３１０は、メッセージ・エンジン（ＭＥ）３１５の状態
機械４１０（図８）に、記述子がＲＡＭ３１２に書き込
まれたことを示す。尚、メッセージ・エンジン（ＭＥ）
３１５は、図８に示すように、受信書き込みポインタま
たはカウンタ４５０、受信読み出しポインタまたはカウ
ンタ４５２、送出書き込みポインタまたはカウンタ４５
４、および送出読み出しポインタまたはカウンタ４５４
も含むことも注記しておく。４つのポインタ４５０、４
５２、４５４、４５６は全て、起動時にゼロにリセット
される。これも先に記したことであるが、メッセージ・
エンジン／ＣＰＵコントローラ３１４は、受信データ・
バッファ４２４（図８）に結合されているパケット化／
パケット分解部４２８のパケット分解部分４２８Ｄ、お
よび送信データ・バッファ４２２（図８）に結合されて
いるパケット化／パケット分解部４２８のパケット化部
分４２８Ｐも含む。したがって、図１５乃至図１８を再
度参照すると、ＣＰＵ３１０がＲＡＭ３１２に記述子が
書き込まれたことを示し、既に送る準備ができていると
き、ＣＰＵ３１０は送出書き込みポインタを増分し、レ
ジスタ・デコーダ４０１を介してこれを送出書き込みポ
インタ・レジスタ４５４に送る。したがって、送出書き
込みポインタ・レジスタ４５４の内容は、未だ送られて
いない、ＲＡＭ３１２の送出キュー３１２Ｓ内のメッセ
ージ数を示す。状態機械４１０は、送出書き込みポイン
タ・レジスタ４５４および送出読み出しポインタ・レジ
スタ４５６をステップ５１８においてチェックする。前
述のように、送出書き込みポインタ・レジスタ４５４お
よび送出読み出しポインタ・レジスタ４５６の双方は、
起動中に、最初にゼロにリセットされる。したがって、
送出読み出しポインタ・レジスタ４５６および送出書き
込みポインタ・レジスタ４５４が異なる場合、状態機械
は、ＲＡＭ３１２内にメッセージがあり、かかるメッセ
ージは送信の準備ができていることを知る。メッセージ
を送る場合、状態機械４１０は、記憶されている６４バ
イトの記述子を図８のＤＭＡ送信部４１８を介してメッ
セージ・エンジン（ＭＥ）３１５へ送信開始する（ステ
ップ５２０、５２２）。記述子は、送出読み出しポイン
タ４５６が送出書き込みポインタ４５４と等しくなるま
で、ＲＡＭ３１２内の送出キュー３１２Ｓから送られ
る。

【００５０】ステップ５１０に関連して先に説明したよ
うに、ＣＰＵ３１０は、メッセージを受信するディレク
タまたは複数のディレクタを示す宛先ベクトルを発生す
る。また、先に示したように、コマンド・フィールドは
３２バイトであり、その内８バイトは、メッセージを受
信する６４個のディレクタの対応する１つを表すビット
を有する。例えば、図１８Ａを参照すると、ビット位置
１〜６４の各々は、ディレクタ１８０₁〜１８０₃₂、２
００₁〜２００₃₁をそれぞれ表す。ここで、この例で
は、論理１はビット位置１にしかないので、８バイト・
ベクトルは、宛先ディレクタがフロント・エンド・ディ
レクタ１８０₁のみであることを示す。図１８Ｂの例で
は、論理１はビット位置２にしかないので、８バイト・
ベクトルは、宛先ディレクタがフロント・エンド・ディ
レクタ１８０₂のみであることを示す。図１８Ｃの例で
は、論理１は１つのビット位置よりも多いので、メッセ
ージの宛先は１つよりも多いディレクタである。即ち、
マルチキャスト・メッセージである。図１８Ｃの例で
は、論理１があるのはビット位置２、３、６３、６４の
みである。したがって、８バイト・ベクトルは、宛先デ
ィレクタがフロント・エンド・ディレクタ１８０₂、１
８０₃およびバック・エンド・ディレクタ２００₃₁、２
００₃₂のみであることを示す。メッセージ・エンジン
（ＭＥ）３１５内のレジスタ部４２０（図８）のレジス
タには、マスク・ベクトルが記憶されており、使用でき
ない可能性があるディレクタまたは複数のディレクタを
識別する（例えば、不良ディレクタまたはその時点でシ
ステム内に存在しないディレクタ）。ステップ５２４、
５２５は、ユニキャスト送信のためにある。メッセージ
・エンジン（ＭＥ）３１５の状態機械４１０が、レジス
タ４２０内に記憶されている送信ベクトル・マスク（図
１８Ｄ）を検査することによって、ディレクタが使用可
能であることを示した場合、メッセージ・エンジン（Ｍ
Ｅ）３１５は、先に論じたように、メッセージ・ペイロ
ードをＭＡＣヘッダおよびＣＲＣによって、パケット化
部分４２８Ｐの内側でカプセル化する（ステップ５２
６）。マスクの一例を図１８Ｄに示す。このマスクは、
６４個のビット位置を有し、ディレクタの各１つに対し
て１つずつとなっている。したがって、図１８Ａないし
図１８Ｃに関連付けて先に説明した宛先ベクトルと同様
に、ビット位置１〜６４は、それぞれ、ディレクタ１８
０₁〜１８０₃₂、２００₁〜２００₃₂を表す。ここで、本
例では、マスク内のビット位置における論理１は、表す
ディレクタが使用可能であることを示し、かかるビット
位置における論理０は、表すディレクタが使用不可能で
あることを示す。ここで、図１８Ｄに示す例では、ディ
レクタ２００₃₂のみが使用不可能となっている。したが
って、メッセージが図１８Ｃに示すような宛先ベクトル
を有する場合、宛先ベクトルが図１８Ｄのマスクを通過
した後、図１８Ｅに示すように、宛先ベクトルを変更す
る。したがって、ディレクタ２００₃₂はメッセージを受
信しない。かかる宛先ベクトルに対するマスク変更は、
重要である。何故なら、以下で説明するが、マルチキャ
スト上のメッセージは、順次送られるのであり、並行に
送られるのではないからである。したがって、使用不可
能なディレクタまたは複数のディレクタに対するメッセ
ージ送信を排除することによって、システムのメッセー
ジ送信効率が向上する。

【００５１】パケット化／パケット分解部４２８（図
８）のパケット化部分によってメッセージをＭＡＣパケ
ットにパケット化した後、メッセージ・エンジン（Ｍ
Ｅ）３１５はＭＡＣパケットをクロスバー・スイッチ３
２０に転送し（ステップ５２８）、ＭＡＣパケットは、
メッセージ・ネットワーク２６０によって、メッセージ
・ネットワーク・ボード３０４₁、３０４₂を介して、ま
たは同一のディレクタ・ボード上でかかるディレクタ・
ボード上のクロスバー・スイッチ３２０を介して宛先に
導出される（ステップ５３０）。

【００５２】図１９乃至図２１を参照しながら、メッセ
ージ読み出し動作について説明する。即ち、ステップ６
００において、ディレクタはメッセージを待つ。メッセ
ージを受信すると、メッセージ・エンジン（ＭＥ）３１
５の状態機械４１０は、パケットを受信する（ステップ
６０２）。状態機械４１０は、受信ビット・ベクトル・
マスク（図１８。レジスタ４２６に記憶されている）
を、パケットのソース・アドレスと突き合わせてチェッ
クする（ステップ６０４）。状態機械４１０が、メッセ
ージが不適正なソース（即ち、障害のあるディレクタ。
例えば、図１８Ｄのマスクに示す）からであると判断し
た場合、パケットを破棄する（ステップ６０６）。一
方、状態機械４１０が、パケットが適正な即ち有効なデ
ィレクタ（即ち、ソース）からであると判断した場合、
メッセージ・エンジン（ＭＥ）３１５は、パケット分解
部４２８Ｄにおいて、パケットからメッセージを抜き出
す（ステップ６０８）。メッセージ・エンジン（ＭＥ）
３１５内の状態機械４１０は、ＤＭＡ受信動作を介した
３２バイト・ペイロードの転送を開始する（ステップ６
１０）。ＤＭＡは、３２バイト・メッセージを、ＲＡＭ
３１２内のメモリ受信キュー３１２Ｒに書き込む（ステ
ップ６１２）。メッセージ・エンジン（ＭＥ）３１５の
状態機械４１０は、次に、受信書き込みポインタ・レジ
スタ４５０（ステップ６１４）を増分する。次に、ＣＰ
Ｕ３１０は、受信書き込みポインタ４５０が受信読み出
しポインタ４５２と等しいか否かについてチェックする
（ステップ６１６）。これらが等しい場合、かかる状態
は、ＣＰＵ３１０にメッセージが受信されていないこと
を示す（ステップ６１８）。一方、受信書き込みポイン
タ４５０および受信読み出しポインタ４５２が等しくな
い場合、かかる状態は、ＣＰＵ３１０に、メッセージが
受信されていることを示し、ＣＰＵ３１０はＲＡＭ３１
２の受信キュー３１４Ｒ内のメッセージを処理し、次い
でＣＰＵ３１０は受信読み出しポインタを増分し、これ
を受信読み出しポインタ・レジスタ４５２に書き込む。
このようにして、起動中にゼロに初期化された受信読み
出しポインタ４５２の内容および受信書き込みポインタ
４５０の内容が等しくなるまで、メッセージはＲＡＭ３
１２の受信キュー３１２Ｒに記憶される。

【００５３】次に図２２を参照しながら、メッセージの
承認処理について説明する。ステップ７００において、
受信ＤＭＡエンジン４２０は、問題なく、ＲＡＭ３１２
（図８）内の受信キューへのメッセージ転送を完了す
る。メッセージ・エンジン（ＭＥ）３１５内の状態機械
４１０は、承認ＭＡＣパケットを発生し、このＭＡＣパ
ケットを送出元ディレクタに、メッセージ・ネットワー
ク２６０（図２）を通じて送信する（ステップ７０２、
７０４）。送出元ディレクタにおけるメッセージ・エン
ジン（ＭＥ）３１５は、承認ＭＡＣパケット内の１６バ
イトのステータス・ペイロードを抜き取り、受信ＤＭＡ
動作によってかかるステータス・ペイロードを転送する
（ステップ７０６）。送出元（即ち、ソース）ディレク
タのＤＭＡは、ＲＡＭメモリの送出キュー３１４Ｓ内に
ある記述子のステータス・フィールドに書き込む（ステ
ップ７０８）。（承認メッセージを受信した）送出元デ
ィレクタのメッセージ・エンジン（ＭＥ）３１５の状態
機械４１０は、その送出読み出しポインタ４５４を増分
する（ステップ７１２）。（承認メッセージを受信し
た）送出元ディレクタのＣＰＵ３１０は、記述子ステー
タスを処理し、記述子をＲＡＭ３１２の送出キュー３１
２Ｓから除去する（ステップ７１４）。尚、送出および
受信キュー３１２Ｓおよび３１２Ｒは、各々、巡回キュ
ーであることを注記しておく。

【００５４】前述のように、ＭＡＣパケットは、通常動
作の間、クロスバー・スイッチ３２０内のセレクタＳに
よって、ハードウエアで、１対のメッセージ・ネットワ
ーク・ボード３０４₁、３０４₂の一方に交互に送信され
る。セレクタＳは、ＭＡＣパケット（図３Ｂ）のヘッダ
内にあるビットＢに応答し、かかるビットＢが１の論理
状態の場合、データをメッセージ・ネットワーク・ボー
ド４０２Ａの１つに結合し、逆の論理状態に応答して、
データをメッセージ・ネットワーク・ボード４０２Ｂの
別の１つに結合する。即ち、１つのメッセージがボード
３０４₁に送信されると、次のメッセージはボード３０
４₂に送信される。

【００５５】再度図１３を参照しながら、送信ＤＭＡの
一例４１８について、その詳細を示す。前述のように、
記述子は、ＣＰＵ３１０（図８）によって作成された
後、ＲＡＭ３１２に記憶される。前述のように、送出書
き込みポインタ４５０（図８）および送出読み出しポイ
ンタ４５２が異なるカウントを有する場合、メッセージ
・エンジン（ＭＥ）３１５（図８）内の状態機械４１０
によって、作成した記述子はメッセージ・エンジン（Ｍ
Ｅ）３１５へのＤＭＡ送信に使用可能であることの指示
が与えられ、記述子のペイロードはＭＡＣパケットにパ
ケット化され、メッセージ・ネットワーク３６０（図
２）を通じて、１つ以上のディレクタ１８０ ₁〜１８０
₃₂、２００₁〜２００₃₂に送られる。即ち、ＣＰＵ３１
０が作成した記述子は、最初にローカル・キャッシュ・
メモリ３１９に記憶され、後にＲＡＭ３１２内の送出キ
ュー３１２Ｓに転送される。送出書き込みポインタ４５
０および送出読み出しポインタ４５２が異なるカウント
を有する場合、メッセージ・エンジン（ＭＥ）３１５の
状態機械４１０は、ステップ５２０（図１５乃至図１
７）に関連して先に論じたように、ＤＭＡ送信を開始す
る。更に、前述のように、記述子は、ＲＡＭ３１２内の
送出キュー３１２Ｒに位置する。更に、前述のように、
メッセージを収容した各記述子は固定サイズであり、こ
こでは６４バイトである。新たな未送信記述子がＣＰＵ
３１０によって作成される毎に、送出キュー３１２Ｓ内
の順次ロケーション即ちアドレスに順次記憶されてい
く。ここでは、アドレスは３２ビット・アドレスであ
る。

【００５６】送信ＤＭＡが開始されると、メッセージ・
エンジン（ＭＥ）３１５（図８）内の状態機械４１０
は、バス４１１上でキュー・アドレスを、ＤＭＡ送信部
４１８（図１３）内のアドレス・レジスタ４１３に、送
信書き込みイネーブル信号Ｔｘ＿ＷＥ信号と共に送る。
ＤＭＡ送信部４１８は、信号Ｘｍｉｔ＿Ｂｒをアサート
することによって、ＣＰＵバス３１７を要求する。ＣＰ
Ｕバス・アービタ４１４（図８）は、バス調停を実行
し、適切なときに、アービタ４１４はＣＰＵバス３１７
へのアクセスをＤＭＡ送信部４１８に付与する。次に、
Ｘｍｉｔ ＣＰＵ状態機械４１９は、出力アドレス・レ
ジスタ４０３にロードすることによって、ＣＰＵバス３
１７のアドレス・バス部分３１７Ａ上に、アドレス・レ
ジスタ４１３内にある現在使用可能なアドレスを置く。
出力アドレス・レジスタ４０３にロードする前に、パリ
ティ発生器４０５が奇数パリティを発生する。ＲＡＭ３
１２の送出キュー３１２Ｓに対して、レジスタ４０３内
のアドレスを、ＣＰＵバス３１７の部分３１７Ｃを通じ
て、適切な読み出し制御信号と共に、ＣＰＵバス３１７
（図８）上に置く。ＲＡＭ３１２からのアドレスにある
データは、ＣＰＵバス３１７のデータ・バス部分３１７
Ｄを通じて、パリティ・チェッカ４１５を通過し、デー
タ入力レジスタ４１７に達する。ＣＰＵ３１０からの制
御信号は、ＣＰＵバス３１７のバス部分３１７Ｃを通じ
て、Ｘｍｉｔ ＣＰＵ状態機械４１９に供給される。制
御信号の１つは、要求された記述子の最新コピーがＲＡ
Ｍ３１２の送出キュー３１２Ｓ内にあるか、または未だ
ローカル・キャッシュ・メモリ３１９内に位置するかを
示す。即ち、いずれの所与のアドレスにおいても、最新
記述子は最初にＣＰＵ３１０によってローカル・キャッ
シュ・メモリ３１９内に形成され、後にＣＰＵ３１０に
よってＲＡＭ３１２内のキューに転送される。したがっ
て、同一アドレスを有する２つの記述子があるという場
合もある。即ち、１つがＲＡＭ３１２にあり、１つがロ
ーカル・キャッシュ・メモリ３１９（図８）にあり、最
新の記述子はローカル・キャッシュ・メモリ３１９内に
ある。いずれの場合でも、送信ＤＭＡ４１８は、ＲＡＭ
３１２からＤＭＡ送信のために記述子を取得しなければ
ならず、この記述子は、状態機械４１９が生成した信号
４０２を用いて、送信バッファ・レジスタ４２１に記憶
され、これらのレジスタ４２１にロードされる。ＣＰＵ
３１０からＸｍｉｔ ＣＰＵ状態機械４１９への制御信
号は、最新の記述子がローカル・キャッシュ・メモリ３
１９内にあるか否かを示す。最新の記述子がローカル・
キャッシュ・メモリ３１９内にある場合、ＸｍｉｔＣＰ
Ｕ状態機械４１９は、ＲＡＭ３１２内の送出キュー３１
２Ｓから丁度読み出され、レジスタ４２１に格納されて
いるデータをセレクタ４２３に受け渡すのを禁止する。
このような場合、状態機械４１９は、同じアドレス・ロ
ケーションにおいて、別のデータ転送を実行しているは
ずである。次に、最新のメッセージは、ＣＰＵ３１０に
よって、ローカル・キャッシュ・メモリ３１９からＲＡ
Ｍ３１２内の送出キュー３１２Ｓに転送される。次に、
送信メッセージ状態機械４１９は、ＣＰＵバス３１７に
対する調停を再度行ない、かかるＣＰＵバス３１７が付
与された後、Ｘｍｉｔ ＣＰＵ状態機械４１９はＲＡＭ
３１２から記述子を読み出す。このとき、しかしなが
ら、ＲＡＭ３１２内の送出キュー３１２Ｓ内には、最新
の記述子が得られる。そして、Ｘｍｉｔ ＣＰＵ状態機
械４１９による信号４０２のアサートに応答して、ＲＡ
Ｍ３１２内の記述子を送信バッファ・レジスタ４２１に
ロードする。次に、レジスタ４２１内の記述子は、セレ
クタ４２３を介して、Ｘｍｉｔメッセージ（ｍｓｇ）状
態機械４２７の制御の下で、メッセージ・バス・インタ
ーフェース４０９に転送される。即ち、送信バッファ・
レジスタ４２１内の記述子は、Ｘｍｉｔメッセージ（ｍ
ｓｇ）状態機械４２７によって、３２ビット送信メッセ
ージ・バス・インターフェース４０９上で送信データ・
バッファ４２２（図８）に転送される。送信データ・バ
ッファ４２２（図８）内のデータは、図１５乃至図１７
のステップ５３０において説明したように、パケット化
／パケット分解部４２８のパケット化部によってパケッ
ト化される。

【００５７】図２３も参照しながら、送信ＤＭＡ４１８
（図１３）を動作させる方法を更に具体的に示す。前述
のように、各記述子は６４バイトである。ここで、記述
子の転送は、２つのインターフェース、即ち、ＣＰＵバ
ス３１７および送信メッセージ・インターフェース・バ
ス４０９（図８）を介して行われる。ＣＰＵバス３１７
は、６４ビット幅であり、８つの６４ビット二重ワード
が６４バイトの記述子を構成する。Ｘｍｉｔ ＣＰＵ状
態機械４１９は、制御信号を発生し、これによってＲＡ
Ｍ３１２から送信バッファ・レジスタ４２１（図８）へ
の記述子の転送が行われる。６４バイトの記述子は、Ｃ
ＰＵバス３１７上における２回の３２バイト・バースト
・アクセスによって転送される。８つの二重ワードの各
１つは、順次送信バッファ・レジスタ４２１（図１３）
に記憶される。したがって、ステップ８００において、
メッセージ・エンジン３１５の状態機械４１０は、送信
ＤＭＡアドレス・レジスタ４１３に、ＲＡＭ３１２内の
送出キュー３１２Ｓにおける、送信する記述子のアドレ
スをロードする。これを行なうには、Ｔｘ＿ＷＥ信号を
アサートする。これによって、Ｘｍｉｔ ＣＰＵ状態機
械４１９をステップ８００に進め、アドレス・レジスタ
４１３にロードし、ステップ８０２に進む。ステップ８
０２において、Ｘｍｉｔ ＣＰＵ状態機械４１９は、Ｃ
ＰＵ転送カウンタ４３１（図１３）に、３２バイトのカ
ウントをロードする。これは２である。これは、ステッ
プ８０２において、６４バイトの記述子を転送するため
に必要となる、３２バイトの転送回数である。Ｘｍｉｔ
ＣＰＵ状態機械４１９は、次にステップ８０４に進
む。ステップ８０４において、送信ＤＭＡ状態機械４１
９は、そのアドレス・レジスタ４１３にロードされたア
ドレスの有効性をチェックする。アドレス・レジスタ４
１３にロードされたアドレスは、メモリ・アドレス・レ
ジスタ４３５にロードされた値と突き合わせてチェック
する。メモリ・アドレス・レジスタ４３５は、基底アド
レスおよびＲＡＭ３１２内の送出キュー３１２Ｓのオフ
セットを収容する。基底アドレスおよびオフセットの和
が、ＲＡＭ３１２内の送出キュー３１２Ｓに対するアド
レス範囲となる。アドレス・チェック回路４３７は、ア
ドレス・レジスタ４１３内のアドレスがＲＡＭ３１２内
の送出キュー３１２Ｓの範囲内にあるか否か、常にチェ
ックしている。アドレスが送出キュー３１２Ｓの範囲外
にあることが発見された場合、ステップ４１６におい
て、転送を中断し、このステータスをステータス・レジ
スタ４０４に記憶し、次いでメッセージ・エンジン３１
５の状態機械４１０に戻す。アドレスの有効性チェック
は、ステップ８０５において行われる。アドレスが範囲
以内にある場合、即ち、有効な場合、送信ＤＭＡ状態機
械４１９は、転送を実行し、ステップ８０６に進む。ス
テップ８０６において、送信ＤＭＡ状態機械４１９は、
アービタ４１４へのＸｍｉｔ＿ＢＲ信号をアサートする
ことによって、ＣＰＵバス３１７を要求し、次いでステ
ップ８０７に進む。ステップ８０７において、Ｘｍｉｔ
ＣＰＵ状態機械４１９は、それにアービタによってバ
スが付与されているか否か常にチェックする。ＣＰＵバ
ス３１７が付与された場合、Ｘｍｉｔ ＣＰＵ状態機械
はステップ８０８に進む。ステップ８０８において、Ｘ
ｍｉｔ ＣＰＵ状態機械４１９は、アドレスおよびデー
タ・サイクルを発生し、本質的にＲＡＭ３１２内の送出
キュー３１２Ｓからその送信バッファ・レジスタ４２１
に、３２バイトの記述子を読み込む。Ｘｍｉｔ ＣＰＵ
状態機械４１９は、次にステップ８１０に進む。ステッ
プ８１０において、Ｘｍｉｔ ＣＰＵ状態機械４１９
は、そのバッファ・レジスタ４２１に読み込んだ記述子
をロードし、ステップ８１１に進む。ステップ８１１に
おいて、これら３２バイトのデータ上に、何らかのロー
カル・キャッシュ・メモリ３１９のコヒーレンシ・エラ
ーがないかチェックする（即ち、最新データがキャッシ
ュ・メモリ３１９にはあるが、ＲＡＭ３１２にはないと
いう状態が生じているか否かチェックする）。このデー
タがローカルＣＰＵキャッシュ・メモリ３１９内に位置
することが検出された場合、Ｘｍｉｔ ＣＰＵ状態機械
４１９はこのデータを破棄し、ステップ８０６に進む。
ここで、ＸｍｉｔＣＰＵ状態機械４１９は再度ＣＰＵバ
ス３１７を要求し、付与されたなら、別の３２バイトの
データを送信バッファ・レジスタ４２１に転送する。こ
の時点までに、ＣＰＵは記述子の最後のコピーをＲＡＭ
３１２に既に転送し終えている。最初にＲＡＭ３１２か
らフェッチした３２バイトの記述子がローカルＣＰＵキ
ャッシュ・メモリ３１９内になかった場合（即ち、キャ
ッシュ・コヒーレンシ・エラーが検出されなかった場
合）、Ｘｍｉｔ ＣＰＵ状態機械４１９はステップ８１
２に進む。ステップ８１２において、Ｘｍｉｔ ＣＰＵ
状態機械４１９は、カウンタ４３１を減数し、アドレス
・レジスタ４１３を増分し、かかるアドレス・レジスタ
４１３が次のアドレスを示すようにする。次いで、Ｘｍ
ｉｔ ＣＰＵ状態機械は、ステップ８１４に進む。ステ
ップ８１４において、送信ＣＰＵ状態機械４１９は、転
送カウンタ４３１が終了したか否か、即ち、ゼロまでカ
ウントしたか否か調べるためにチェックを行い、カウン
トがゼロでないことがわかった場合、ステップ８０４に
進み、次の３２バイトの記述子の転送を開始する。カウ
ンタ４３１がゼロの場合、プロセスはステップ８１６に
進み、転送を完了する。ＲＡＭ３１２から送信ＤＭＡバ
ッファ・レジスタ４２１への２番目の３２バイトの記述
子の転送が成功すれば、ＣＰＵバス３１７上での転送は
完了する。

【００５８】メッセージ・インターフェース４０９は、
３２ビット幅であり、１６個の３２ビット・ワードが６
４バイトの記述子を構成する。６４バイトの記述子は、
各々３２バイトずつまとめて転送される。Ｘｍｉｔ ｍ
ｓｇ状態機械４２７は、インターフェース４０９を制御
し管理する。Ｘｍｉｔ ＣＰＵ状態機械は、信号４３３
をアサートし、最初の３２バイトのＣＰＵバス３１７上
での転送が成功したことを示し（図２４のステップ８１
８）、これがＸｍｉｔ ｍｓｇ状態機械をステップ８１
８に進ませ、メッセージ・インターフェース上での転送
を開始する。ステップ８２０において、Ｘｍｉｔ ｍｓ
ｇ機械４２７は、バースト／転送カウンタ４３９をリセ
ットし、メッセージ・インターフェース４０９を通じた
転送を開始する。ステップ８２０において、「転送有
効」（ＴＸ＿ＤＡＴＡ＿Ｖａｌｉｄ）信号をアサートす
ることにより、メッセージ・エンジン３１５の状態機械
４１０にバス４０９上に有効なデータが得られること示
し、メッセージ・インターフェース４０９上での転送を
開始する。送信ｍｓｇ機械４２７は、バースト／転送カ
ウンタ４３９におけるバースト・カウンタが８に等しい
値に達するまで（ステップ８２２）、後続の各クロック
毎に、３２ビットのデータを転送する。バースト／転送
カウンタ４３９内のバースト・カウンタは、ライン４３
３上の信号によって、メッセージ・バス４０９上に３２
ビット・ワードが置かれる毎に増分される。バースト・
カウンタが８になったとき、送信カウンタ４３１が終了
したか、即ち、ゼロか否かについて、状態機械４２７が
チェックを行なう（ステップ８２４）。バースト／転送
カウント４３９における転送カウンタの終了は、６４バ
イトの記述子をメッセージ・エンジン３１５内の転送バ
ッファ４２２に転送し終えたことを示す。これが終了し
ていた場合、送信メッセージ状態機械４２７はステップ
８２６に進む。ステップ８２６において、Ｘｍｉｔ ｍ
ｓｇ状態機械は、転送出力終了（Ｔｘ＿ＥＯＴ）をアサ
ートし、メッセージ・バス４０９上での転送終了を示
す。この状態において、Ｔｘ＿ＥＯＴ信号のアサート後
に、ステータス・レジスタ４０４内に捕獲された転送の
ステータスを、メッセージ・エンジン３１５の状態機械
４１０に送る。ＤＭＡ動作は、記述子を送信バッファ４
２２（図８）に記憶することによって完了する。

【００５９】一方、バースト／転送カウンタ４３９内の
転送カウンタが終了していない場合、プロセスはステッ
プ８００に進み、前述の手順を繰り返し、記述子データ
の２番目の３２バイトを転送し、その時点で転送は完了
する。

【００６０】次に図１４を参照し、受信ＤＭＡ４２０を
示す。ここでは、別のディレクタから受信したメッセー
ジをＲＡＭ３１２（図８）に書き込む。受信ＤＭＡ４２
０は、３種類の情報、即ち、サイズが８バイトのエラー
情報、サイズが１６バイトの承認情報、およびサイズが
３２バイトの受信メッセージ・ペイロードおよび／また
はファブリック管理情報を処理するように構成されてい
る。図８も参照すると、メッセージ・エンジン３１５の
状態機械４１０は、Ｒｘ＿ＷＥ信号をアサートし、受信
ＤＭＡ４２０に、そのＲｅｃバッファ４２６（図８）に
データを転送する準備ができていることを示す。受信バ
ッファ内のデータとしては、８バイトのエラー情報、１
６バイトの承認情報、または３２バイトのファブリック
管理／受信メッセージ・ペイロード情報が考えられる。
これは、Ｒｘ＿ｔｒａｎｓｆｅｒカウント信号上に、２
ビット・エンコード受信転送カウントを置き、情報の種
類、およびこの情報がＲＡＭ３１２の受信キューに記憶
されるアドレスである、アドレスを示す。受信書き込み
イネーブル信号Ｒｘ＿ＷＥに応答して、受信メッセージ
機械４５０（図１４）は、アドレスをアドレス・レジス
タ４５２に、および情報の種類を示す転送カウントを、
受信転送カウンタ４５４にロードする。アドレス・レジ
スタ４５２にロードされたアドレスは、アドレス・チェ
ック回路４５６によってチェックされ、これがＲＡＭ３
１２内の受信キューアドレスの範囲内にあるか否かにつ
いて調べる。これを行なうには、アドレスを、メモリ・
レジスタ４５７（即ち、内部の基底アドレス・レジスタ
およびオフセット・レジスタ）にロードした値と突き合
わせてチェックする。基底アドレス・レジスタは、ＲＡ
Ｍ３１２内に常駐する受信キュー３１２Ｒの開始アドレ
スを収容し、オフセット・レジスタはＲＡＭ３１２内に
あるこの受信キュー３１２Ｒのサイズを収容する。した
がって、基底アドレス・レジスタおよびオフセット・レ
ジスタに記憶されている値の加算（ａｄｄｉｔｉｖｅ
ｓｕｍ）は、ＲＡＭ３１２Ｒ内の受信キューのアドレス
範囲を指定する。メモリ・レジスタ４５７には、初期化
の間にロードが行われる。Ｒｘ＿ＷＥ信号をアサートし
た後に続くクロックで、メッセージ・エンジン３１５の
状態機械４１０は、先に進み、３２ビットのメッセージ
・エンジン３１５のデータ・バス４０７（図１４）上に
データを置く。Ｒｘ＿ｄａｔａ＿ｖａｌｉｄ信号が各３
２ビット・データに付随し、メッセージ・エンジン・デ
ータ・バス４０７上のデータが有効であることを示す。
このＲｘ＿ｄａｔａ＿ｖａｌｉｄ信号に応答して、受信
メッセージ状態機械４５０は、データ・バス上のデータ
を受信バッファ・レジスタ４６０にロードする。メッセ
ージ・エンジンのデータ・バス４０７ｄを通じた転送の
終了は、Ｒｘ＿ＥＯＴ信号のアサートによって示され、
この時点で、受信メッセージ状態機械４５０は、バス４
０７のメッセージ・エンジン・データ・バス４０７Ｄ上
の最後の３２ビットのデータを受信バッファ・レジスタ
４６０にロードする。これは、バス４０７のメッセージ
・エンジンのデータ・バス４０７Ｄの部分を通じた転送
の終了を知らせる。かかる転送の終了時に、信号４６４
のアサートによって、Ｒｘ＿Ｃｐｕ状態機械４６２に移
送される（ｃｏｎｖｅｙ）。受信ＣＰＵ機械４６２は、
ここで信号ＲＥＣ＿Ｂｒをアサートすることによって、
ＣＰＵバス３１７を要求する。ＣＰＵバス・アービタ４
１４（図８）による調停の後、受信ＤＭＡ４２０（図１
４）には、ＣＰＵバス３１７へのアクセスが与えられ
る。受信ＣＰＵ状態機械４６２は、先に進み、そのバッ
ファ・レジスタ４２４内にあるデータをＣＰＵバス３１
７を通じて、ＲＡＭ３１２内の受信キュー３１２Ｒに転
送する。同時に、このデータは二重バッファ・レジスタ
４６６にも転送される。受信バッファ・レジスタ４６０
の出力にあるデータは、セレクタ４７０の一方の入力に
渡り、更に二重データ受信バッファ・レジスタ４６０に
も渡る。二重受信バッファ・レジスタ４６６の出力は、
セレクタ４７０の第２入力に供給される。データが受信
ＣＰＵ状態機械４６２によって転送される際、キャッシ
ュ・コヒーレンシ・エラーに対するチェックも行われ
る。ＲＡＭ３１２に書き込まれているアドレスに対応す
るデータがＣＰＵのローカル・キャッシュ・メモリ３１
９（図８）内に位置する場合、受信ＤＭＡ機械４２０
は、ＣＰＵ３１０がそのローカル・キャッシュ・メモリ
３１９内にある古いデータをＲＡＭ３１２内の受信キュ
ー３１２Ｒに戻しコピーし、二重バッファ・レジスタ４
６６からの新たなデータのコピーで、この古いデータを
上書きするのを待つ。

【００６１】より具体的には、中央演算装置３１０がＤ
ＭＡ受信部４２０に、受信バッファ・レジスタ４６０内
のデータがローカル・キャッシュ・メモリ３１９におい
て得られることを示す場合、受信ＣＰＵ状態機械４６２
は、ライン４６３上に選択信号を生成する。ライン４６
３は、二重バッファ・レジスタ４６６内のデータをセレ
クタ４７０の出力に結合し、次いでバス３１７に結合
し、ランダム・アクセス・メモリ３１２に格納する。

【００６２】ＲＡＭ３１２への書き込み成功によって、
ＤＭＡ転送が完了する。すると、受信ＤＭＡ４２０は、
メッセージ・エンジン３１５の状態機械４１０に、転送
のステータスについて知らせる。転送のステータスは、
ステータス・レジスタ４５９内に取り込まれる。

【００６３】このように、受信ＤＭＡおよび送信ＤＭＡ
双方により、ローカル・キャッシュ・メモリ３１９のチ
ェックを行い、受信ＤＭＡの場合、「古い」データを有
しているか否か、また送信ＤＭＡの場合、「新しい」デ
ータを有しているか否かについて判定を行なう。

【００６４】次に図２５を参照しながら、受信ＤＭＡ４
２０の動作を示す。即ち、ステップ８３０において、受
信メッセージ機械４５０は、書き込みイネーブル信号Ｒ
ｘ＿ＷＥがアサートされているか否かチェックする。ア
サートされていることがわかった場合、受信ＤＭＡ４２
０は先に進み、アドレス・レジスタ４５２および転送カ
ウンタ４５４にロードする。転送カウンタ４５４にロー
ドされる値は、図８のメッセージ・エンジン状態機械３
１０によって要求されたＤＭＡ転送の種類を決定する。
Ｒｘ＿ＷＥ信号のアサートによって、ＤＭＡ受信転送動
作が開始する。これがＲｘ ｍｓｇ状態機械４５０をス
テップ８３２に進ませる。ステップ８３２において、Ｒ
ｅｃ ｍｓｇ状態機械４５０はアドレス・レジスタ４５
２および転送カウンタ４５４にロードし、次いでステッ
プ８３４に進む。ステップ８３４において、Ｒｘ＿ＤＡ
ＴＡ＿ＶＡＬＩＤ信号がアサートされているか否か調べ
るためにチェックを行なう。アサートされている場合、
ステップ８３６に進む。ステップ８３６において、Ｒｘ
ｍｓｇ状態機械は、バッファ・レジスタ４６０（図１
４）に、図１４のバス４０７のメッセージ・エンジン・
データ・バス４０７Ｄ上にあるデータをロードする。Ｒ
ｘ＿ＤＡＴＡ＿ＶＡＬＩＤ信号が、バス４０７上の各デ
ータ片に付随する。データは順次バッファ・レジスタ４
６０（図１４）にロードされる。バス４０７のメッセー
ジ・エンジン・データ・バス４０７Ｄ上での転送終了
は、Ｒｘ＿ＥＯＴ信号のアサートによって示される。受
信メッセージ状態機械４５０が転送終了状態にある場
合、ステップ８４０において、受信ＣＰＵ状態機械４６
２に知らせ、これによって、ＣＰＵバス３１７側での転
送が開始する。

【００６５】受信ＣＰＵ状態機械のフローについて、以
下に説明する。即ち、図２６を参照すると、バス４０７
のメッセージ・エンジン・データ・バス４０７Ｄ部分上
における転送終了によって、受信ＣＰＵ状態機械４６２
を起動し、ステップ８４２に進ませる。受信ＣＰＵ状態
機械４６２は、この状態におけるアドレスの有効性をチ
ェックする（ステップ８４４）。これは、アドレス・チ
ェック回路４５６によって行われる。アドレス・レジス
タ４５２にロードされたアドレスがＲＡＭ３１２内の受
信キュー３１２Ｒの範囲外である場合、転送を中断し、
ステータスを受信ステータス・レジスタ４５９に取り込
み、Ｒｅｃ ＣＰＵ状態機械４６２はステップ８４５に
進む。アドレスが有効な場合、受信ＣＰＵ状態機械４６
２は、ステップ８４６に進む。ステップ８４６におい
て、受信ＣＰＵ状態機械４６２は、ＣＰＵバス３１７の
アクセスを要求する。次に、ステップ８４８に進む。ス
テップ８４８において、バス３１７に関する付与につい
てチェックする。付与が認められている場合、ステップ
８５０に進む。ステップ８５０において、Ｒｅｃ ＣＰ
Ｕ状態機械４６２は、アドレスおよびデータ・サイクル
を実行し、本質的にバッファ・レジスタ４６０内のデー
タを、ＲＡＭ３１２内の受信キュー３１２Ｒに書き込
む。ＲＡＭ３１２への書き込みと同時に、ＣＰＵバス３
１７上に置かれたデータは、二重バッファ・レジスタ４
６６にもロードされる。同時に、ＣＰＵ３１０は、制御
ラインの１つにおいてＲＡＭ３１２に書き込んだアドレ
スに対応するデータが、そのローカル・キャッシュ・メ
モリ３１９において得られるか否かについて示す。アド
レスおよびデータ・サイクルの終了時に、Ｒｅｃ ＣＰ
Ｕ状態機械４６２は、ステップ８５０に進む。このステ
ップにおいて、送信ＤＭＡ４１８（図１３）に関連付け
て先に述べた種類のキャッシュ・コヒーレンシ・エラー
がないかチェックする。キャッシュ・コヒーレンシ・エ
ラーが検出された場合、受信ＣＰＵ状態機械４６２はス
テップ８４６に進み、トランザクションを再試行する。
より具体的には、受信ＣＰＵ状態機械４６２はここで前
回のアドレスに対して別のアドレスおよびデータ・サイ
クルを発生し、今回は、二重バッファ４６６からのデー
タをＣＰＵデータ・バス３１７上に置く。キャッシュ・
コヒーレンシ・エラーがなかった場合、受信ＣＰＵ状態
機械４６２はステップ８５２に進み、ここで転送カウン
タ４５４を減数し、アドレス・レジスタ４５２内のアド
レスを増分する。次いで、受信ＣＰＵ状態機械４６２は
ステップ８５４に進む。ステップ８５４において、状態
機械４６２は、転送カウンタが終了したか、即ち、ゼロ
か否かチェックする。転送カウンタがゼロでない場合、
受信ＣＰＵ状態機械４６２はステップ８４４に進み、転
送カウンタがゼロになるまで前述の手順を繰り返す。ス
テップ８５４において転送カウンタがゼロであった場
合、ＲＡＭ３１２内の受信キュー３１２Ｒへの書き込み
が完了し、Ｒｅｃ ＣＰＵ状態機械はステップ８４５に
進む。ステップ８４５において、ステータス・レジスタ
に記憶されているステータスを、メッセージ・エンジン
３１５の状態機械４１０に返送する。

【００６６】再度図８を参照し、割込制御ステータス・
レジスタ４１２について更に詳しく説明する。前述のよ
うに、パケットは、パケット化／パケット分解部４２８
のパケット化部分によってクロスバー・スイッチ３２０
に送られ、１つ以上のディレクタに送信される。尚、パ
ケット化／パケット分解部４２８のパケット化部分によ
って送られたパケットは、クロスバー・スイッチ３２０
に渡る前に、メッセージ・エンジン３１５内のパリティ
発生器ＰＧを通過することを注記しておく。かかるパケ
ットが、ディレクタの一例１８０₁内のメッセージ・エ
ンジン３１５によってクロスバー・スイッチ３２０に送
られると、クロスバー・スイッチ３２０に渡される前
に、パリティ・ビット発生器ＰＧによって、パリティ・
ビットがパケットに付加される。パケットのパリティ
は、クロスバー・スイッチ３２０内のパリティ・チェッ
カ／発生器（ＰＧ／Ｃ）のパリティ・チェッカ部分にお
いてチェックされる。チェックの結果は、クロスバー・
スイッチ３２０内のＰＧ／Ｃによって、ディレクタ１８
０₁内の割込制御ステータス・レジスタ４１２に送られ
る。

【００６７】同様に、クロスバー・スイッチ３２０から
ディレクタの一例１８０₁のメッセージ・エンジン３１
５にパケットが送信される場合、パケットはディレクタ
１８０₁内のメッセージ・エンジン３１５に送信される
前に、クロスバー・スイッチ３２０内のパリティ・チェ
ッカ／発生器（ＰＧ／Ｃ）のパリティ発生部分を通過す
る。次に、パケットのパリティは、ディレクタ１８０₁
内のパリティ・チェッカ（ＰＣ）のパリティ・チェッカ
部分においてチェックされ、その結果（即ち、ステータ
ス）はステータス・レジスタ４１２に送信される。

【００６８】以上、本発明の多数の実施形態について説
明した。しかしながら、本発明の精神および範囲から逸
脱することなく、種々の変更が可能であることは理解さ
れよう。したがって、他の実施形態も特許請求の範囲に
該当するものとする。

【図面の簡単な説明】

【図１】 従来技術によるデータ記憶システムのブロッ
ク図である。

【図２】 本発明によるデータ記憶システムのブロック
図である。

【図３】 図３Ａは、図２のデータ記憶システムのシス
テム・インターフェースにおいて用いられる記述子のフ
ィールドを示す図である。図３Ｂは、図２のデータ記憶
システムのシステム・インターフェースにおいて用いら
れるＭＡＣパケット内で用いるフィールドを示す図であ
る。

【図４】 図２のデータ記憶システムに用いられるシス
テム・インターフェースを格納する電気キャビネットの
図である。

【図５】 図２のデータ記憶システムのシステム・イン
ターフェースを設けたプリント回路ボードを示す、概略
等幅図である。

【図６】 図２のデータ記憶システムにおいて用いられ
るシステム・インターフェースのブロック図である。

【図７】 図２のデータ記憶システムのシステム・イン
ターフェースにおいて用いられる１対のメッセージ・ネ
ットワーク・ボードの一方に対する、フロント・エンド
・ディレクタおよびバック・エンド・ディレクタ間の接
続を示すブロック図である。

【図８】 図２のデータ記憶システムのシステム・イン
ターフェースにおいて用いられるディレクタ・ボードの
一例のブロック図である。

【図９】 図２のデータ記憶システムにおいて用いられ
るシステム・インターフェースのブロック図である。

【図１０】 図９のシステム・インターフェースにおい
て用いられるグローバル・キャッシュ・メモリ・ボード
の一例の図である。

【図１１】 １対のホスト・プロセッサと、図９のシス
テム・インターフェースにおいて用いられるグローバル
・キャッシュ・メモリ・ボード間に結合された１対のデ
ィレクタ・ボードを示す図である。

【図１２】 図９のシステム・インターフェースのフロ
ント・エンド・ディレクタおよびリア・エンド・ディレ
クタ内において用いられるクロスバー・スイッチの一例
のブロック図である。

【図１３】 図９のシステム・インターフェースにおい
て用いられる送信直接メモリ・アクセス（ＤＭＡ）のブ
ロック図である。

【図１４】 図９のシステム・インターフェースにおい
て用いられる受信ＤＭＡのブロック図である。

【図１５】 図１６および図１７間の関係を示す図であ
る。

【図１６】 図９のシステム・インターフェースにおい
て用いられるメッセージ・ネットワークの送出動作のプ
ロセス・フロー図である。

【図１７】 図９のシステム・インターフェースにおい
て用いられるメッセージ・ネットワークの送出動作のプ
ロセス・フロー図である。

【図１８】 図１８Ａは、図９のシステム・インターフ
ェースにおけるメッセージ・ネットワークが用いるディ
ジタル・ワードの一例である。図１８Ｂは、図９のシス
テム・インターフェースにおけるメッセージ・ネットワ
ークが用いるディジタル・ワードの一例である。図１８
Ｃは、図９のシステム・インターフェースにおけるメッ
セージ・ネットワークが用いるディジタル・ワードの一
例である。図１８Ｄは、かかるメッセージ・ネットワー
クにおいて用いられるマスク内のビットを示す図であ
る。図１８Ｅは、図１８Ｃに示すディジタル・ワードに
適用する図１８Ｄのマスクの結果を示す図である。

【図１９】 図２０および図２１間の関係を示す図であ
る。

【図２０】 図９のシステム・インターフェースにおい
て用いられるメッセージ・ネットワークの受信動作を示
すプロセス・フロー図である。

【図２１】 図９のシステム・インターフェースにおい
て用いられるメッセージ・ネットワークの受信動作を示
すプロセス・フロー図である。

【図２２】 図９のシステム・インターフェースにおい
て用いられるメッセージ・ネットワークの承認動作を示
すプロセス・フロー図である。

【図２３】 図１３の送信ＤＭＡの送信ＤＭＡ動作を示
すプロセス・フロー図である。

【図２４】 図１３の送信ＤＭＡの送信ＤＭＡ動作を示
すプロセス・フロー図である。

【図２５】 図１４の受信ＤＭＡの受信ＤＭＡ動作を示
すプロセス・フロー図である。

【図２６】 図１４の受信ＤＭＡの受信ＤＭＡ動作を示
すプロセス・フロー図である。

【符号の説明】

１００ データ記憶システム １２０ ホスト・コンピュータ／サーバ １４０ ディスク・ドライブ・バンク １６０ システム・インターフェース １８０ フロント・エンド・ディレクタ １９０ フロント・エンド・ディレクタ・ボード ２００ バック・エンド・ディレクタ ２１０ バック・エンド・ディレクタ・ボード ２２０ キャシュ・メモリ ２４０ データ転送部 ２６０ メッセージ・ネットワーク ２９９ マイクロプロセッサ ３１４ コントローラ ３１６ データ・パイプ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 システム・インターフェースであって、 （ａ）複数の第１ディレクタ・ボードであって、該第１
   ディレクタ・ボードの各１つが、 （ｉ）複数の第１ディレクタと、 （ｉｉ）前記第１ディレクタ・ボードのかかる１つの上
   の前記第１ディレクタに結合されている入出力ポート
   と、１対の出入力ポートとを有するクロスバー・スイッ
   チと、を有する、第１ディレクタ・ボードと、 （ｂ）複数の第２ディレクタ・ボードであって、該第２
   ディレクタ・ボードの各１つが、 （ｉ）複数の第２ディレクタと、 （ｉｉ）前記第２ディレクタ・ボードのかかる１つの上
   の前記第２ディレクタに結合されている入出力ポート
   と、１対の出入力ポートとを有するクロスバー・スイッ
   チと、を有する、第２ディレクタ・ボードと、 （ｃ）キャッシュ・メモリを有するデータ転送部であっ
   て、かかるキャッシュ・メモリが前記複数の第１および
   第２ディレクタに結合されている、データ転送部と、 （ｄ）前記データ転送部とは独立して動作するメッセー
   ジ・ネットワークと、を備え、 （ｅ）前記第１および第２ディレクタが、前記メッセー
   ジ・ネットワークを通じて前記第１ディレクタおよび前
   記第２ディレクタ間を通過するメッセージに応答して、
   前記第１ディレクタおよび前記第２ディレクタ間のデー
   タ転送を制御することにより、前記データに前記データ
   転送部内の前記キャッシュ・メモリを通過させ、前記第
   １ディレクタおよび前記第２ディレクタ間のデータ転送
   を容易にすることを特徴とするシステム・インターフェ
   ース。
2. 【請求項２】 請求項１記載のシステム・インターフェ
   ースにおいて、前記第１ディレクタの各１つが、 前記第１ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第１ディレクタの
   かかる１つとの間でメッセージを転送するコントローラ
   と、を含むことを特徴とするシステム・インターフェー
   ス。
3. 【請求項３】 請求項１記載のシステム・インターフェ
   ースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第２ディレクタの
   かかる１つとの間でメッセージを転送するコントローラ
   と、を含むことを特徴とするシステム・インターフェー
   ス。
4. 【請求項４】 請求項２記載のシステム・インターフェ
   ースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第２ディレクタの
   かかる１つとの間でメッセージを転送するコントローラ
   と、を含むことを特徴とするシステム・インターフェー
   ス。
5. 【請求項５】 請求項１記載のシステム・インターフェ
   ースにおいて、前記第１ディレクタの各１つが、 前記第１ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
   合され、前記メッセージ・ネットワークと前記第１ディ
   レクタのかかる１つとの間におけるメッセージ転送を制
   御し、かつ前記第１ディレクタのかかる１つの前記入力
   と前記キャッシュ・メモリとの間でデータを制御するコ
   ントローラと、を含むことを特徴とするシステム・イン
   ターフェース。
6. 【請求項６】 請求項１記載のシステム・インターフェ
   ースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
   合され、前記メッセージ・ネットワークと前記第２ディ
   レクタのかかる１つとの間におけるメッセージ転送を制
   御し、かつ前記第２ディレクタのかかる１つの前記入力
   と前記キャッシュ・メモリとの間でデータを制御するコ
   ントローラと、を含むことを特徴とするシステム・イン
   ターフェース。
7. 【請求項７】 請求項５記載のシステム・インターフェ
   ースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
   合され、前記メッセージ・ネットワークと前記第２ディ
   レクタのかかる１つとの間におけるメッセージ転送を制
   御し、かつ前記第２ディレクタのかかる１つの前記入力
   と前記キャッシュ・メモリとの間でデータを制御するコ
   ントローラと、を含むことを特徴とするシステム・イン
   ターフェース。
8. 【請求項８】 ホスト・コンピュータ／サーバとディス
   ク・ドライブ・バンクとの間において、システム・イン
   ターフェースを介してデータを転送するデータ記憶シス
   テムであって、前記システム・インターフェースが、 （ａ）ホスト・コンピュータ／サーバに結合されている
   複数の第１ディレクタ・ボードであって、該第１ディレ
   クタ・ボードの各１つが、 （ｉ）複数の第１ディレクタと、 （ｉｉ）前記第１ディレクタ・ボードのかかる１つの上
   の前記第１ディレクタに結合されている入出力ポート
   と、１対の出入力ポートとを有するクロスバー・スイッ
   チと、を有する、第１ディレクタ・ボードと、 （ｂ）前記ディスク・ドライブ・バンクに結合されてい
   る複数の第２ディレクタ・ボードであって、該第２ディ
   レクタ・ボードの各１つが、 （ｉ）複数の第２ディレクタと、 （ｉｉ）前記第２ディレクタ・ボードのかかる１つの上
   の前記第２ディレクタに結合されている入出力ポート
   と、１対の出入力ポートとを有するクロスバー・スイッ
   チと、を有する、第２ディレクタ・ボードと、 （ｃ）キャッシュ・メモリを有するデータ転送部であっ
   て、かかるキャッシュ・メモリが前記複数の第１および
   第２ディレクタに結合されている、データ転送部と、 （ｄ）前記データ転送部とは独立して動作するメッセー
   ジ・ネットワークと、を備え、 （ｅ）前記第１および第２ディレクタが、前記メッセー
   ジ・ネットワークを通じて前記第１ディレクタおよび前
   記第２ディレクタ間を通過するメッセージに応答して、
   前記ホスト・コンピュータと前記ディスク・ドライブ・
   バンクとの間のデータ転送を制御することにより、前記
   データに前記データ転送部内の前記キャッシュ・メモリ
   を通過させ、前記ホスト・コンピュータ／サーバおよび
   前記ディスク・ドライブ・バンク間のデータ転送を容易
   にすることを特徴とするデータ記憶システム。
9. 【請求項９】 請求項８記載のシステム・インターフェ
   ースにおいて、前記第１ディレクタの各１つが、 前記第１ディレクタのかかる１つの入力と前記キャッシ
   ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第１ディレクタの
   かかる１つとの間でメッセージを転送するコントローラ
   と、 を含むことを特徴とするシステム・インターフェース。
10. 【請求項１０】 請求項８記載のシステム・インターフ
    ェースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
    ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第２ディレクタの
    かかる１つとの間でメッセージを転送するコントローラ
    と、を含むことを特徴とするシステム・インターフェー
    ス。
11. 【請求項１１】 請求項９記載のシステム・インターフ
    ェースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
    ュ・メモリとの間に結合されているデータ・パイプと、 前記メッセージ・ネットワークと前記第２ディレクタの
    かかる１つとの間でメッセージを転送するコントローラ
    と、を含むことを特徴とするシステム・インターフェー
    ス。
12. 【請求項１２】 請求項８記載のシステム・インターフ
    ェースにおいて、前記第１ディレクタの各１つが、 前記第１ディレクタのかかる１つの入力と前記キャッシ
    ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
    合され、前記メッセージ・ネットワークと前記第１ディ
    レクタのかかる１つとの間におけるメッセージ転送を制
    御し、かつ前記第１ディレクタのかかる１つの前記入力
    と前記キャッシュ・メモリとの間でデータを制御するコ
    ントローラと、を含むことを特徴とするシステム・イン
    ターフェース。
13. 【請求項１３】 請求項８記載のシステム・インターフ
    ェースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
    ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
    合され、前記メッセージ・ネットワークと前記第２ディ
    レクタのかかる１つとの間におけるメッセージ転送を制
    御し、かつ前記第２ディレクタのかかる１つの前記入力
    と前記キャッシュ・メモリとの間でデータを制御するコ
    ントローラと、を含むことを特徴とするシステム・イン
    ターフェース。
14. 【請求項１４】 請求項１２記載のシステム・インター
    フェースにおいて、前記第２ディレクタの各１つが、 前記第２ディレクタのかかる１つの入力と前記キャッシ
    ュ・メモリとの間に結合されているデータ・パイプと、 マイクロプロセッサと、 前記マイクロプロセッサおよび前記データ・パイプに結
    合され、前記メッセージ・ネットワークと前記第２ディ
    レクタのかかる１つとの間におけるメッセージ転送を制
    御し、かつ前記第２ディレクタのかかる１つの前記入力
    と前記キャッシュ・メモリとの間でデータを制御するコ
    ントローラと、を含むことを特徴とするシステム・イン
    ターフェース。