【書類名】 明細書
【発明の名称】 遊技機
【特許請求の範囲】
【請求項１】 遊技の主制御または周辺制御を行う制御手段と、
その制御手段へリセット信号を出力するリセット手段と、
前記制御手段の動作状態を監視して、その制御手段が正常動作していない場合に、その制御手段へリセット信号を出力する監視手段と、
前記リセット手段から出力されるリセット信号を原因として、前記監視手段からリセット信号が出力されることを防止するリセット防止手段とを備えていることを特徴とする遊技機。
【請求項２】
前記リセット防止手段は、前記リセット手段によるリセット信号の出力後に、前記監視手段の監視状態をクリアするものであることを特徴とする請求項１記載の遊技機。
【請求項３】
前記監視手段はウォッチドッグ回路で構成されていることを特徴とする請求項１又は２に記載の遊技機。
【請求項４】
前記リセット手段は、停電の発生時に停電信号を出力する一方、その停電信号の出力後に停電が解消した場合にリセット信号を出力するものであることを特徴とする請求項１から３のいずれかに記載の遊技機。
【請求項５】
前記リセット手段へ駆動電圧を供給する第１電源手段と、前記監視手段へ駆動電圧を供給する第２電源手段とは別々に構成されていることを特徴とする請求項１から４のいずれかに記載の遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明は、パチンコ機やスロットマシンなどの遊技機に関し、特に、遊技の主制御または周辺制御を行う制御手段を迅速に立ち上げることができる遊技機に関するものである。
【０００２】
【従来の技術】 パチンコ機などに代表される遊技機は、主に、遊技の制御を行う主制御基板と、その主制御基板から送信される各種コマンドに基づいて動作する払出制御基板や表示用制御基板、効果音制御基板、ランプ制御基板などと、これらに接続される表示装置や払出装置、遊技球の発射装置などの各種装置によって構成されている。発射装置によって遊技領域へ打ち込まれた遊技球が入賞口へ入賞すると、その入賞信号を主制御基板が検出して、主制御基板から払出制御基板へ賞球の払い出し個数が指示される。この指示により払出制御基板によって払出装置が制御され、賞球の払い出しが行われる。
【０００３】
賞球の払い出しが完了する前に停電が発生すると、停電が解消しても、停電前の入賞に対する賞球の払い出しを行うことはできない。このため、遊技機の電源をバックアップして、停電時においても遊技機へ駆動電圧を供給し遊技機が継続して動作できるようにすることも考えられるが、長時間に及ぶ停電ではバックアップ電源もダウンするので、単に、遊技機の電源をバックアップするだけでは対応できない。
【０００４】
これに対し、停電時における遊技状態を記憶しておき、停電が解消した場合にその記憶しておいた遊技状態を復帰して停電前の状態から遊技を続行させれば、停電前の入賞に対する賞球の払い出しを停電の解消後に行うことができる。しかし、遊技の制御は刻々と進行するので、１つの遊技状態を記憶するためには、制御の終了処理を行って、制御の進行を停止させなければならない。
【０００５】
停電の発生により制御の終了処理を行うと、その停電が停電時間の極めて短い瞬停などの場合には、各制御基板の駆動電圧は停電中においても正常動作範囲の電圧値を維持するので、停電が解消しても、各制御基板にリセットがかからず、各制御基板は制御を再開することができない。即ち、停電時間が極めて短い瞬停などの場合には、遊技機が動作を停止してしまう。そこで、本出願人は、特願２０００−１２５１０６号（未公知）において、停電が解消した場合にリセット信号を出力して、停電により終了した遊技の制御を再開できる遊技機を発明した。
【０００６】
【発明が解決しようとする課題】 しかしながら、制御基板の中には、その制御基板のＭＰＵが正常に動作しているか否かを監視するためのウォッチドッグ回路が搭載されているものがある。リセット信号が出力されている間、ＭＰＵは動作しないので、ウォッチドッグ回路へＭＰＵから正常動作信号を出力することはできない。このためリセット信号の出力中に、ウォッチドッグ回路が動作していると、ウォッチドッグ回路によってＭＰＵの異常と判断され、そのウォッチドッグ回路からリセット信号が出力される。このようにリセット信号の出力後に、更にウォッチドッグ回路によってリセット信号が出力されると、ＲＡＭクリアなどのＭＰＵのリセット処理が２回行われることになり、ＭＰＵの立ち上がりが遅れてしまうという問題点がある。ＭＰＵの立ち上がりが遅れると、立ち上げ時に他の制御基板から送信されるコマンドを受信できない場合などが生じて、パチンコ機を正常に動作させることができない。
【０００７】
本発明は上述した問題点を解決するためになされたものであり、遊技の主制御または周辺制御を行う制御手段を迅速に立ち上げることができる遊技機を提供することを目的としている。
【０００８】
【課題を解決するための手段】 この目的を達成するために請求項１記載の遊技機は、遊技の主制御または周辺制御を行う制御手段と、その制御手段へリセット信号を出力するリセット手段と、前記制御手段の動作状態を監視して、その制御手段が正常動作していない場合に、その制御手段へリセット信号を出力する監視手段と、前記リセット手段から出力されるリセット信号を原因として、前記監視手段からリセット信号が出力されることを防止するリセット防止手段とを備えている。
【０００９】
この請求項１記載の遊技機によれば、リセット手段からリセット信号が出力されている間は、制御手段は動作を停止しているので、その間に監視手段が動作していると、制御手段の動作異常と判断される。しかし、かかる場合には、リセット防止手段によって、監視手段から制御手段へリセット信号の出力が防止されるので、制御手段のリセット処理を１回で終了することができる。
請求項２記載の遊技機は、請求項１記載の遊技機において、前記リセット防止手段は、前記リセット手段によるリセット信号の出力後に、前記監視手段の監視状態をクリアするものである。なお、リセット防止手段としては、図１０に示す単安定マルチバイブレータＭＭ３を例示することができる。
請求項３記載の遊技機は、請求項１又は２に記載の遊技機において、前記監視手段はウォッチドッグ回路で構成されている。なお、ウォッチドッグ回路としては、実施例で示したウォッチドッグタイマＩＣ２７の他、ＭＰＵに内蔵されるものや、複数の電子部品でアセンブルされるものなどを例示することができる。
請求項４記載の遊技機は、請求項１から３のいずれかに記載の遊技機において、前記リセット手段は、停電の発生時に停電信号を出力する一方、その停電信号の出力後に停電が解消した場合にリセット信号を出力するものである。
請求項５記載の遊技機は、請求項１から４のいずれかに記載の遊技機において、前記リセット手段へ駆動電圧を供給する第１電源手段と、前記監視手段へ駆動電圧を供給する第２電源手段とは別々に構成されている。
【００１０】
【発明の実施の形態】 以下、本発明の好ましい実施例について、添付図面を参照して説明する。本実施例では、遊技機の一例として弾球遊技機の一種であるパチンコ機、特に、第１種パチンコ遊技機を用いて説明する。なお、本発明を第３種パチンコ遊技機や、コイン遊技機、スロットマシン等の他の遊技機に用いることは、当然に可能である。
【００１１】
図１は、本実施例のパチンコ機Ｐの遊技盤の正面図である。遊技盤１の周囲には、打球が入賞することにより５個から１５個の球が払い出される複数の入賞口２が設けられている。また、遊技盤１の中央には、複数種類の識別情報としての図柄などを表示する液晶（ＬＣＤ）ディスプレイ３が設けられている。このＬＣＤディスプレイ３の表示画面は横方向に３分割されており、３分割された各表示領域において、それぞれ右から左へ横方向にスクロールしながら図柄の変動表示が行われる。
【００１２】
ＬＣＤディスプレイ３の下方には、図柄作動口（第１種始動口）４が設けられ、打球がこの図柄作動口４を通過することにより、前記したＬＣＤディスプレイ３の変動表示が開始される。図柄作動口４の下方には、特定入賞口（大入賞口）５が設けられている。この特定入賞口５は、ＬＣＤディスプレイ３の変動後の表示結果が予め定められた図柄の組み合わせの１つと一致する場合に、大当たりとなって、打球が入賞しやすいように所定時間（例えば、３０秒経過するまで、あるいは、打球が１０個入賞するまで）開放される。
【００１３】
この特定入賞口５内には、Ｖゾーン５ａが設けられており、特定入賞口５の開放中に、打球がＶゾーン５ａ内を通過すると、継続権が成立して、特定入賞口５の閉鎖後、再度、その特定入賞口５が所定時間（又は、特定入賞口５に打球が所定個数入賞するまで）開放される。この特定入賞口５の開閉動作は、最高で１６回（１６ラウンド）繰り返し可能にされており、開閉動作の行われ得る状態が、いわゆる所定の遊技価値の付与された状態（特別遊技状態）である。
【００１４】
また、遊技盤１およびその周辺の各所には、複数のランプ７が配設されている。これらのランプ７は遊技の内容に応じて点灯又は消灯して、遊技の興趣を盛り上げると共に、遊技の進行状況を遊技者に表示する。
【００１５】
図２は、パチンコ機Ｐの電気的な構成を概略的に示したブロック図である。図２に示すように、パチンコ機Ｐは、停電監視回路２０を有すると共に、主制御基板Ｃに、複数の制御基板Ｈ，Ｄ，Ｓ，Ｌが接続されて構成されている。主制御基板Ｃは、遊技内容の制御を行うためのものであり、この主制御基板Ｃに接続された各種スイッチＳＷから出力される信号と、主制御基板Ｃ内に設けられるカウンタ値などとに基づいて、各制御基板Ｈ，Ｄ，Ｓ，Ｌへ制御コマンドを送信して遊技の制御を行っている。
【００１６】
主制御基板Ｃには、ワンチップマイコンとしてのＭＰＵ１１が搭載されている。ＭＰＵ１１は、演算装置としてのＣＰＵと、制御プログラムを記憶するＲＯＭと、制御プログラムの実行時に各種のデータを書き替え可能に記憶するＲＡＭ１２と、タイマ割り込み回路と、フリーランニングカウンタと、ウォッチドッグタイマと、チップセレクトロジックなどとの各種の回路をワンチップに内蔵したものであり、これらの回路の他に、パチンコ機Ｐの遊技の制御（大当たりの有無を決定する制御）に使用される乱数を発生するための乱数発生回路や、このＭＰＵ１１に固有の識別番号（ＩＤ番号）を記憶してその識別番号を所定の操作により出力するＩＤ出力回路を有している。
【００１７】
ＭＰＵ１１には、電源断時においてもバックアップ電圧が供給されている。よって、停電などの発生によって電源がオフされても、ＭＰＵ１１のＲＡＭ１２のデータは保持（バックアップ）される。ＲＡＭ１２には、賞球の払い出し残数が記憶されるので、停電時においても賞球の払い出し残数を記憶し続けて、停電の解消後に残りの賞球の払い出しを行うことができる。なお、本実施例のＲＡＭ１２は、その全データがバックアップされており、前記した賞球の払い出し残数以外のデータもバックアップされる。しかし、必ずしもＲＡＭ１２の全データをバックアップする必要はなく、全データのバックアップに代えて、ＲＡＭ１２の一部分のデータのみをバックアップするように構成しても良い。
【００１８】
払出制御基板Ｈは、各種スイッチＳＷから出力される信号や主制御基板Ｃから送信される制御コマンドに基づいて、賞球や貸し球の払出制御を行うものであり、主制御基板Ｃの他に、遊技盤１内の遊技領域へ球を発射するための発射モータ１０を制御する発射制御基板Ｂと、賞球や貸し球を払い出すための払出モータ９とが接続されている。
【００１９】
この払出制御基板ＨのＲＡＭ１３には、電源断時においてもバックアップ電圧が供給されている。よって、停電などの発生によって電源がオフされた場合にも、ＲＡＭ１３のデータは保持（バックアップ）される。ＲＡＭ１３には、賞球や貸し球の払い出し残数が記憶されるので、停電時にもこれらを記憶し続けて、停電の解消後に残りの賞球や貸し球を払い出すことができる。なお、本実施例のＲＡＭ１３は、前記したＭＰＵ１１のＲＡＭ１２の場合と同様に、その全データがバックアップされているので、賞球や貸し球の払い出し残数以外のデータもバックアップされる。しかし、必ずしもＲＡＭ１３の全データをバックアップする必要はなく、全データのバックアップに代えて、ＲＡＭ１３の一部分のデータのみをバックアップするように構成しても良い。
【００２０】
主制御基板Ｃおよび払出制御基板Ｈにバックアップされるデータは、パチンコ機Ｐの裏面側に設けられたクリアスイッチＳＷ１を押下することにより、消去（クリア）することができる。なお、かかるバックアップデータのクリアは、そのクリアが誤って行われないように、クリアスイッチＳＷ１が所定のタイミングで操作された場合に限り行われるようにされている。例えば、クリアスイッチＳＷ１を操作した状態で電源が投入された場合や、クリアスイッチＳＷ１を操作した状態で電源がオフされた場合、クリアスイッチＳＷ１が所定時間内に複数回操作された場合、或いは、クリアスイッチＳＷ１を２以上設け、そのクリアスイッチＳＷ１が所定の順序で若しくは同時に操作された場合に、バックアップデータのクリアを行うようにしている。
【００２１】
表示用制御基板Ｄは、主制御基板Ｃから送信される制御コマンドに基づいて、ＬＣＤディスプレイ３の変動表示を制御するためのものである。効果音制御基板Ｓは、主制御基板Ｃから送信される制御コマンドに基づいて、遊技の進行に合わせた効果音をスピーカ６から出力するためのものであり、ランプ制御基板Ｌは、主制御基板Ｃから送信される制御コマンドに基づいて、各ランプ７の点灯及び消灯を制御するためのものである。
【００２２】
これら主制御基板Ｃと各制御基板Ｈ，Ｄ，Ｓ，Ｌとの間には、入力及び出力が固定的なバッファ８がそれぞれ接続されている（図２では１つのみ図示している）。よって、主制御基板Ｃと各制御基板Ｈ，Ｄ，Ｓ，Ｌとの送受信は、主制御基板Ｃから各制御基板Ｈ，Ｄ，Ｓ，Ｌへの一方向にのみ行われ、各制御基板Ｈ，Ｄ，Ｓ，Ｌから主制御基板Ｃへ行うことはできない。
【００２３】
停電監視回路２０は、電源のオフ時または停電の発生時に、停電信号２１を主制御基板Ｃおよび払出制御基板Ｈへ出力すると共に、電源のオン時又は停電信号２１の出力後の所定条件下においてリセット信号２２を各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力するための回路である。主制御基板Ｃおよび払出制御基板Ｈは、停電監視回路２０から出力される停電信号２１を入力すると、それぞれのＲＡＭ１２，１３に記憶されるバックアップデータを適切に保持するために、パチンコ機Ｐの遊技の制御の終了処理をそれぞれ開始する。後述するように、電源回路３０から主制御基板Ｃおよび払出制御基板Ｈへ供給される制御系の駆動電圧（５ボルト）は、停電の発生後（又は電源のオフ後）においても、所定時間の間、正常動作範囲の電圧値を保つように構成されている。よって、主制御基板Ｃおよび払出制御基板Ｈは、停電信号２１の入力後に、遊技の制御の終了処理を開始しても、十分にその終了処理を完了することができるのである。
【００２４】
次に、図３を参照して、このパチンコ機Ｐの各所への駆動電圧の供給経路について説明する。図３は、パチンコ機Ｐの電源回路３０で生成された駆動電圧が各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂ等へ供給される経路を示した図である。電源回路３０は、外部電源４０から２４ボルトの交流電圧(AC24V)を入力して、３２ボルト(+32V)、２４ボルト(+24V)、１２ボルト(+12V)および５ボルト(+5V)の各直流電圧と、バックアップ用の電圧(VBB)とを生成して、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂ等へ出力するためのものであり、第１から第４の４つの電源回路３１〜３４を有している。
【００２５】
第１電源回路３１は、外部電源４０から出力される２４ボルトの交流電圧を入力して３３ボルトの直流電圧を生成する３３ボルト生成回路３１ａと、その３３ボルト生成回路３１ａから出力される３３ボルトの直流電圧を入力して１２ボルトの直流電圧を生成する１２ボルト生成回路３１ｂと、その１２ボルト生成回路３１ｂから出力される１２ボルトの直流電圧を入力して５ボルトの直流電圧を生成する５ボルト生成回路３１ｃと、その５ボルト生成回路３１ｃから出力される５ボルトの直流電圧を入力して略５ボルトのバックアップ用電圧を生成するバックアップ電圧生成回路３１ｄと、前述した停電監視回路２０とを備えている。
【００２６】
３３ボルト生成回路３１ａの出力電圧は、１２ボルト生成回路３１ｂの他に、停電監視回路２０へも出力されている。停電が発生（電源のオフを含む。以下同様）すると、外部電源４０からの電力供給が途絶えるので、３３ボルト生成回路３１ａの出力電圧は３３ボルトから低下する。停電監視回路２０では、この３３ボルト生成回路３１ａの出力電圧が略２２ボルト以下になった場合に停電が発生したとして、主制御基板Ｃおよび払出制御基板Ｈへ停電信号２１を出力する。前述した通り、主制御基板Ｃおよび払出制御基板Ｈは、この停電信号２１を入力すると、遊技の制御の終了処理を開始する。
【００２７】
また、停電監視回路２０へは、５ボルト生成回路３１ｃの出力電圧も供給されている。停電監視回路２０では、停電の解消時又は電源のオン時に、３３ボルト生成回路３１ａおよび５ボルト生成回路３１ｃの出力電圧の状態により、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへリセット信号２２を出力する。このリセット信号２２の出力によって、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂで遊技の制御が再開（又は開始）される。
【００２８】
第１電源回路３１の１２ボルト生成回路３１ｂの出力電圧は、主制御基板Ｃのスイッチ用の駆動電圧として、払出制御基板Ｈのスイッチ用および払出モータ駆動用の駆動電圧として、更に、発射制御基板Ｂのタッチセンサ用および発射スイッチ用の駆動電圧として、それぞれ供給される。また、第１電源回路３１の５ボルト生成回路３１ｃの出力電圧は、主制御基板Ｃ、払出制御基板Ｈおよび発射制御基板Ｂのロジック用（制御系）の駆動電圧として供給される。更に、バックアップ電圧生成回路３１ｄの出力電圧は、主制御基板Ｃおよび払出制御基板Ｈの各ＲＡＭ１２，１３のデータのバックアップ用の電圧として供給される。
【００２９】
第２電源回路３２は、外部電源４０から出力される２４ボルトの交流電圧を入力して３３ボルトの直流電圧を生成する３３ボルト生成回路３２ａと、その３３ボルト生成回路３２ａから出力される３３ボルトの直流電圧を入力して３２ボルトの直流電圧を生成する３２ボルト生成回路３２ｂとを備えている。この３２ボルト生成回路３２ｂの出力電圧は、主制御基板Ｃのソレノイド用の駆動電圧として、また、発射制御基板Ｂのハンドルモータ用の駆動電圧として、それぞれ供給される。
【００３０】
第３電源回路３３は、外部電源４０から出力される２４ボルトの交流電圧を入力して３３ボルトの直流電圧を生成する３３ボルト生成回路３３ａと、その３３ボルト生成回路３３ａから出力される３３ボルトの直流電圧を入力して１２ボルトの直流電圧を生成する１２ボルト生成回路３３ｂと、同じく３３ボルト生成回路３３ａから出力される３３ボルトの直流電圧を入力して５ボルトの直流電圧を生成する５ボルト生成回路３３ｃとを備えている。
【００３１】
１２ボルト生成回路３３ｂの出力電圧は、表示用制御基板ＤのＬＣＤ３のバックライト用の駆動電圧として、効果音制御基板Ｓのパワーアンプ用の駆動電圧として、更に、ランプ制御基板ＬのＬＥＤ用の駆動電圧として、それぞれ供給される。また、５ボルト生成回路３３ｃの出力電圧は、主制御基板Ｃのサブ制御基板インターフェイス用の駆動電圧として供給されるほか、表示用制御基板Ｄ、効果音制御基板Ｓおよびランプ制御基板Ｌのロジック用（制御系）の駆動電圧として、それぞれ供給される。
【００３２】
第４電源回路３４は、外部電源４０から出力される２４ボルトの交流電圧を入力して３３ボルトの直流電圧を生成する３３ボルト生成回路３４ａと、その３３ボルト生成回路３４ａから出力される３３ボルトの直流電圧を入力して２４ボルトの直流電圧を生成する２４ボルト生成回路３４ｂとを備えている。この２４ボルト生成回路３４ｂの出力電圧は、ランプ制御基板Ｌのランプ用の駆動電圧として供給される。
【００３３】
次に、上述した本実施例のパチンコ機Ｐにおいて、停電発生時における各所への駆動電圧の供給動作について説明する。停電が発生すると、外部電源４０からの電力供給が途絶えるので、まずはじめに、第１〜第４電源回路３１〜３４の各３３ボルト生成回路３１ａ〜３４ａの出力電圧が低下していく。第１電源回路３４では、この低下によって、３３ボルト生成回路３１ａの出力電圧値が３３ボルトから略２２ボルト以下になると、停電信号２１が停電監視回路２０から主制御基板Ｃおよび払出制御基板Ｈへ出力される。
【００３４】
主制御基板Ｃおよび払出制御基板Ｈのロジック用（制御系）駆動電圧を供給する５ボルト生成回路３１ｃは、１２ボルト生成回路３１ｂの出力電圧に基づいて５ボルトの出力電圧を生成しているので、３３ボルト生成回路３１ａの出力電圧が略２２ボルトに低下しても、正常な５ボルトの電圧を出力している。よって、主制御基板Ｃおよび払出制御基板Ｈの制御系は、この時点において正常動作が可能であるので、停電信号２１を入力すると、それぞれ遊技の制御の終了処理を開始することができる。
【００３５】
その後、時間の経過に伴って、各生成回路３１ａ〜３１ｃ，３２ａ〜３２ｂ，３３ａ〜３３ｃ，３４ａ〜３４ｂの出力電圧は、大きな電圧を出力するものから順に低下して、ダウンしていく（正常動作範囲の電圧を出力できなくなっていく）。
【００３６】
ここで、遊技の制御の終了処理を実行している主制御基板Ｃおよび払出制御基板Ｈの駆動電圧は、第１電源回路３１から供給されているが、この第１電源回路３１からは、他に発射制御基板Ｂへ駆動電圧の供給が行われるのみであり、特に、主制御基板Ｃおよび発射制御基板Ｂの中でも比較的消費電力の大きなソレノイド用（主制御基板Ｃ）やハンドルモータ用（発射制御基板Ｂ）の駆動電圧に至っては、第１電源回路３１ではなく、第２電源回路３２によって供給されている。また、バックライトを含めたＬＣＤ３を駆動する表示用制御基板Ｄ、パワーアンプを含めたスピーカ６を駆動する効果音制御基板Ｓ、及び、ランプ７やＬＥＤを駆動（点灯）するランプ制御基板Ｌの各駆動電圧は、第３および第４電源回路３３，３４から供給されている。更に、払出制御基板Ｈのサブ制御基板インターフェイス用の駆動電圧も、第１電源回路３１ではなく、第３電源回路３３によって供給されている。
【００３７】
最短でも、停電の発生から主制御基板Ｃ及び払出制御基板Ｈによる遊技の制御の終了処理がそれぞれ完了するまでの間は、第１電源回路３１の５ボルト生成回路３１ｃの出力電圧を正常動作範囲の電圧に維持しなければならない。
【００３８】
上述した通り、第１電源回路３１は、第２〜第４電源回路３２〜３４と電気的に独立して構成されており、即ち、駆動電圧の生成元となる３３ボルト生成回路３１ａ〜３４ａが別個に構成されており、かつ、ＬＣＤ３やモータなどの比較的消費電力の大きな装置への駆動電圧の供給は、第２〜第４電源回路３２〜３４により行われている。よって、第１電源回路３１の容量を大きくしなくても、停電発生時のパチンコ機Ｐの作動状況と無関係に、第１電源回路３１の５ボルト生成回路３１ｃの出力電圧を、停電の発生から主制御基板Ｃおよび払出制御基板Ｈによる遊技の制御の終了処理がそれぞれ完了するまでの間、正常動作範囲の電圧に維持することができる。従って、本実施例のパチンコ機Ｐによれば、第１電源回路３１をローコストかつコンパクトに製造することができる。
【００３９】
また、第２〜第４電源回路３２〜３４は、比較的消費電力の大きな装置へ駆動電圧を供給しなければならないが、これらはデータのバックアップとは何ら無関係な部分へ駆動電圧を供給するものなので、停電の発生後、直ちに出力電圧がダウンしても構わない。よって、第２〜第４電源回路３２〜３４についても、その容量を大きくする必要がなく、ローコストかつコンパクトに製造することができる。
【００４０】
次に、図４を参照して、電源回路３０の第１電源回路３１内に設けられる停電監視回路２０の詳細を説明する。図４は、停電監視回路２０の概略的な機能を示した回路図である。説明を容易にするために、機能の説明に影響しない抵抗やコンデンサ、ダイオードなどの各素子については、その表記を省略している。
【００４１】
停電監視回路２０は、電源回路３０の、特に第１電源回路３１の３３ボルト生成回路３１ａの３３ボルト（＋３３Ｖ）の出力電圧を入力する電圧検出器２５を有しており、この電圧検出器２５の出力端には、シュミットトリガタイプのバッファＢＦ１が接続されている。バッファＢＦ１の出力端は、２入力アンドＡＤ１の一端と、Ｄ形フリップフロップＦＦのＤ端子とに、それぞれ接続されている。この電圧検出器２５は、具体的には、富士通株式会社製のＭＢ３７６１で構成され、第１電源回路３１の３３ボルト生成回路３１ａから出力される３３ボルトの電圧を監視して、これが略２２ボルト以下に下がった場合に、停電の発生と判断し、その出力をロウからハイに切り替える。この出力の切替によって、後述するように、停電信号２１が主制御基板Ｃ及び払出制御基板Ｈへ出力される。
【００４２】
なお、停電の発生時には、遊技の制御の進行を止めて制御の終了処理を実行する必要があるので、この終了処理が完了するまでの間、主制御基板Ｃ及び払出制御基板Ｈへ制御系の駆動電圧を供給する第１電源回路３１の５ボルト生成回路３１ｃの出力電圧が正常動作範囲の電圧（略５ボルト）を維持しなければならない。このため本実施例では、かかる終了処理の時間が十分に確保できるように（具体的には９ｍｓ以上の時間が確保できるように）、第１電源回路３１の３３ボルト生成回路３１ａの出力電圧が略２２ボルト以下に下がった時点で停電信号２１を出力するように構成している。終了処理の処理時間や５ボルトの出力電圧が維持される時間は機械の種類によって異なる。従って、当然のことながら、本実施例において停電信号２１の出力契機とした略２２ボルトの電圧値は、機械の種類によって上下する。
【００４３】
また、停電監視回路２０は、第１電源回路３１の５ボルト生成回路３１ｃの出力電圧を入力するリセットＩＣ２６を有しており、このリセットＩＣ２６の出力端には、シュミットトリガタイプのバッファＢＦ２が接続されている。バッファＢＦ２の出力端は、２つの２入力アンドＡＤ１，ＡＤ３の一端と、２つの単安定マルチバイブレータＭＭ１，ＭＭ２のＣＬＲ端子とに、それぞれ接続されている。リセットＩＣ２６は、５ボルト生成回路３１ｃから制御系の駆動電圧である５ボルトの電圧が出力された後、所定時間（本実施例では９ｍｓ）ロウを出力し、その後、ハイ出力を維持するものである。後述するように、電源のオン時においては、このリセットＩＣ２６の出力がリセット信号２２として、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力される。
【００４４】
電圧検出器２５とリセットＩＣ２６との出力を、バッファＢＦ１，ＢＦ２を介して入力するアンドＡＤ１の出力端は、シュミットトリガタイプのインバータＩＶ１，ＩＶ２の入力端と、前段の単安定マルチバイブレータＭＭ１のＢ端子と、フリップフロップＦＦのＣＬＲ端子とに、それぞれ接続されている。インバータＩＶ１，ＩＶ２の出力は、停電信号２１として、主制御基板Ｃ及び払出制御基板Ｈへそれぞれ出力される。また、単安定マルチバイブレータＭＭ１のＱバー端子は、後段の単安定マルチバイブレータＭＭ２のＢ端子に接続され、そのＱバー端子は、フリップフロップＦＦのＣＫ端子と、２入力のアンドＡＤ２の一端とに接続されている。フリップフロップＦＦのＱバー端子は、２入力のアンドＡＤ２の他端に接続されている。なお、単安定マルチバイブレータＭＭ１，ＭＭ２のＡ端子はいずれもグランドに接続されている。
【００４５】
単安定マルチバイブレータＭＭ１，ＭＭ２は、いずれもＨＣ２２１のＩＣで構成されている。図５にその真理値表を示すように、ＣＬＲ端子にハイ信号が入力されている状態ではＱバー端子から常時ハイ信号を出力しており、その状態でＢ端子の入力信号がロウからハイへ立ち上がると、Ｑバー端子の出力を一定時間（本実施例では９ｍｓ）ロウとする。即ち、Ｑバー端子から９ｍｓのワンショットのロウパルスが出力される。本実施例では、Ｑバー端子からのロウパルスの出力時間が９ｍｓになり、かつ、図５の真理値表に示す動作をするように、単安定マルチバイブレータＭＭ１，ＭＭ２の他の端子を接続している。なお、Ｑバー端子からワンショットのロウパルスが出力されている間にＢ端子へ入力される信号が変化しても、その変化は無視されて、Ｑバー端子の出力パルスに影響を与えない。図５において、表中の「Ｘ」マークは、入力信号の状態を問わないことを示している。
【００４６】
また、フリップフロップＦＦは、ＨＣ７４のＩＣで構成されている。図６にその真理値表を示すように、ＣＬＲ端子にロウ信号が入力されている状態ではＱバー端子からハイ信号を出力し、ＣＬＲ端子及びＤ端子にハイ信号が入力されている状態でＣＫ端子の入力信号がロウからハイへ立ち上がると、Ｑバー端子の出力をロウとするものである。なお、図６において、表中の「Ｘ」マークは、入力信号の状態を問わないことを示している。
【００４７】
後段の単安定マルチバイブレータＭＭ２のＱバー端子とフリップフロップＦＦのＱバー端子とに接続されるアンドＡＤ２の出力端は、２入力のアンドＡＤ３の一端に接続されている。前記した通り、このアンドＡＤ３のもう１つの入力端には、バッファＢＦ２を介してリセットＩＣ２６の出力信号が入力される。また、このアンドＡＤ３の出力端には、５つのバッファＢＦ３〜ＢＦ８が接続されており、これら５つのバッファＢＦ３〜ＢＦ８の出力は、リセット信号２２として、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへそれぞれ出力される。
【００４８】
次に、図７から図９を参照して、停電監視回路２０の動作、即ち、停電信号２１とリセット信号２２との出力動作について説明する。図７は、パチンコ機Ｐの電源がオンされ安定動作した後で、停電が発生した場合（電源がオフされた場合を含む）の停電監視回路２０のタイミングチャートである。
【００４９】
まず、電源のオンにより、第１電源回路３１の５ボルト生成回路３１ｃの出力電圧が上昇し、正常動作範囲の電圧に達すると（＋５Ｖ正常）、停電監視回路２０の各ＩＣはそれぞれの初期状態の信号を出力する。リセットＩＣ２６も動作を開始し、９ｍｓの間ロウ信号を出力した後で、ハイ信号を出力する（ＢＦ２の出力参照）。この出力は、リセット信号２２として、アンドＡＤ３及び各バッファＢＦ３〜ＢＦ８を介して、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力され、このリセット信号２２の立ち上がりにより、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂが動作を開始する。即ち、９ｍｓのリセット信号２２が各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂに入力されることにより、パチンコ機Ｐが動作を開始する。
【００５０】
停電が発生すると（又は電源がオフされると）、まず、３３ボルト生成回路３１ａの出力電圧が徐々に低下を開始する。これが略２２Ｖ以下に下がると、電圧検出器２５の出力がロウからハイとなり、バッファＢＦ１の出力がハイになる。この間、５ボルト生成回路３１ｃの５ボルトの出力電圧は正常値を維持しているので、リセットＩＣ２６はハイを出力しており、バッファＢＦ２の出力はハイとなっている。よって、バッファＢＦ１の出力がハイになると、アンドＡＤ１の出力はロウからハイへ立ち上がり、インバータＩＶ１，ＩＶ２の出力は、逆にハイからロウへ立ち下がる。これが停電信号２１として、データをバックアップ可能に記憶する主制御基板Ｃおよび払出制御基板Ｈへ出力される。
【００５１】
また、アンドＡＤ１の出力が立ち上がると、単安定マルチバイブレータＭＭ１のＣＬＲ端子にはハイ信号が入力されているので、そのＱバー端子から９ｍｓの間ロウを維持するワンショットのロウパルスが出力される。この９ｍｓのロウパルスの立ち上がりで、更に、後段の単安定マルチバイブレータＭＭ２のＱバー端子から９ｍｓの間ロウを維持するワンショットのロウパルスが出力され、これによりアンドＡＤ２の一方の入力がロウとなるので、アンドＡＤ２の出力がハイからロウに変化する。その結果、アンドＡＤ３の出力もハイからロウとなり、バッファＢＦ３〜ＢＦ８を介して、リセット信号２２が各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力される。
【００５２】
このリセット信号２２の出力から９ｍｓが経過するタイミング、即ち、単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウからハイへ立ち上がるタイミングで、停電が継続していればバッファＢＦ１の出力はハイのままである。よって、アンドＡＤ１の出力もハイなので、フリップフロップＦＦのＤ端子及びＣＬＲ端子にはハイ信号が入力されており、そのＣＫ端子へ入力される単安定マルチバイブレータＭＭ２のＱバー端子の出力が立ち上がると、フリップフロップＦＦのＱバー端子の出力はロウとなる。このＱバー端子の出力はアンドＡＤ２に入力されるので、停電が継続している間は、単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウからハイへ変わっても、アンドＡＤ２の出力はロウを維持し、その結果、リセット信号２２は、停電が継続する間ロウを出力し続ける。
【００５３】
このように、停電信号２１が出力された後、前段の単安定マルチバイブレータＭＭ１からワンショットのロウパルスが出力される９ｍｓの間は、リセット信号２２の出力が待機されるので、停電の発生時にその９ｍｓの間、停電処理（停電時における遊技の終了処理）を実行することができる。よって、遊技の終了処理を完了した後に遊技の動作を停止させることができるので、停電の解消後には、停電前の状態から遊技を正常に再開することができる。
【００５４】
図８は、停電時間の極めて短い瞬停が発生した場合の停電監視回路２０のタイミングチャートである。図８に示すような瞬停の発生時においても、本実施例の停電監視回路２０によれば、９ｍｓの停電処理（遊技の終了処理）の時間と、９ｍｓのリセット信号２２の出力時間とを確保することができる。
【００５５】
停電の発生後、後段の単安定マルチバイブレータＭＭ２のＱバー端子から９ｍｓのワンショットのロウパルスが出力されている間に停電が解消し、３３ボルト生成回路３１ａの出力電圧が２２ボルト（＋２２Ｖ）より大きくなると、電圧検出器２５の出力はハイからロウへ立ち下がる。その結果、バッファＢＦ１の出力もハイからロウへ立ち下がり、アンドＡＤ１の出力がロウとなる。すると、インバータＩＶ１，ＩＶ２の出力は、逆にロウからハイへ立ち上がり、これにより停電信号２１の出力が解除される。
【００５６】
アンドＡＤ１の出力はフリップフロップＦＦのＣＬＲ端子へも入力されているので、アンドＡＤ１の出力がロウとなると、フリップフロップＦＦのＱバー端子の出力は、ＣＫ端子へ入力される信号に拘わらず常にハイとなる。よって、単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウからハイへ立ち上がるタイミングで、アンドＡＤ２の出力はハイとなり、その結果、アンドＡＤ３の出力もハイとなって、バッファＢＦ３〜ＢＦ８を介して、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力されていたリセット信号２２が解除される。
【００５７】
ここで、リセット信号２２は、後段の単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウになることにより出力されるが、かかるＱバー端子の出力は９ｍｓの間維持されるので、停電が極めて短時間で解消しても、リセット信号２２の出力時間を最低９ｍｓ確保することができる。よって、瞬停などの発生時においても、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂに確実にリセットをかけることができる。
【００５８】
なお、図３の回路図から明らかなように、前段の単安定マルチバイブレータＭＭ１のＱバー端子からワンショットのロウパルスが出力されている間に停電が解消しても、２つの単安定マルチバイブレータＭＭ１，ＭＭ２からは、それぞれ９ｍｓのワンショットのロウパルスが出力される。よって、上記の場合と同様に、９ｍｓの停電処理（遊技の終了処理）の時間と、９ｍｓのリセット信号２２の出力時間とを確保することができるのである。この場合、停電信号２１の出力時間は停電の継続時間に応じて長短するが、主制御基板Ｃ及び払出制御基板Ｈは、停電信号２１の立ち下がりで停電処理を開始するように構成しているので、停電信号２１の出力時間が短くなっても、停電処理（停電時における遊技の終了処理）を確実に実行することができるのである。
【００５９】
同様に、前段の単安定マルチバイブレータＭＭ１のＱバー端子からワンショットのロウパルスが出力されている間に、停電の発生と解消とが繰り返されても、即ち、バッファＢＦ１の出力がハイとロウとで繰り返し変化しても、この単安定マルチバイブレータＭＭ１，ＭＭ２がワンショットのロウパルスを出力している間における入力信号の変化は無視されるので、２つの単安定マルチバイブレータＭＭ１，ＭＭ２からは、それぞれ９ｍｓのワンショットのロウパルスが出力される。よって、上記の場合と同様に、停電の発生と解消とが繰り返されても、９ｍｓの停電処理（遊技の終了処理）の時間と、９ｍｓのリセット信号２２の出力時間とを確保することができるのである。
【００６０】
図９は、停電信号２１の出力時間が１８ｍｓ以上となる場合の停電監視回路２０のタイミングチャートである。図９に示すように、本実施例の停電監視回路２０によれば、リセット信号２２は、停電が継続する間、その出力が維持される。
【００６１】
停電の発生後、後段の単安定マルチバイブレータＭＭ２のＱバー端子から９ｍｓのワンショットのロウパルスが出力された後、即ち、単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウからハイへ立ち上がるタイミングで、停電が継続していればバッファＢＦ１の出力はハイのままである。よって、アンドＡＤ１の出力もハイなので、フリップフロップＦＦのＤ端子及びＣＬＲ端子にはハイ信号が入力されており、そのＣＫ端子へ入力される単安定マルチバイブレータＭＭ２のＱバー端子の出力が立ち上がると、フリップフロップＦＦのＱバー端子の出力はロウとなる。このＱバー端子の出力はアンドＡＤ２に入力されるので、停電が継続している間は、単安定マルチバイブレータＭＭ２のＱバー端子の出力がロウからハイへ変わっても、アンドＡＤ２の出力はロウを維持し、その結果、リセット信号２２は、停電が継続する間ロウを出力し続ける。
【００６２】
その後、３３ボルト生成回路３１ａの出力電圧が２２ボルトより大きくなって、停電が解消すると、電圧検出器２５の出力がハイからロウへ立ち下がり、その結果、アンドＡＤ１の出力もロウとなる。すると、インバータＩＶ１，ＩＶ２の出力は、逆にロウからハイへ立ち上がり、これにより停電信号２１の出力が解除される。
【００６３】
また、停電の解消によりバッファＢＦ１の出力がロウとなると、アンドＡＤ１の出力もロウとなり、フリップフロップＦＦのＣＬＲ端子の入力がロウとなるので、フリップフロップＦＦのＱバー端子の出力はハイとなる。前記した通り、このとき既に、後段の単安定マルチバイブレータＭＭ２のＱバー端子の出力はハイとなっているので、アンドＡＤ２の出力もハイとなり、アンドＡＤ３の出力も同様にハイとなって、バッファＢＦ３〜ＢＦ８を介して、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへ出力されていたリセット信号２２が解除されるのである。
【００６４】
このように、リセット信号２２は、９ｍｓ出力された場合であっても、停電が継続する場合にはその出力が維持される。よって、停電中における遊技の再開を防止して、停電の解消後に遊技の制御を再開することができるのである。
【００６５】
以上説明したとおり、本実施例のパチンコ機Ｐによれば、停電が解消した場合には、その停電の解消が制御系の駆動電圧（５ボルト）がダウンする前であっても、停電監視回路２０から各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂへリセット信号２２を出力することができるので、停電により終了した遊技の制御を確実に再開することができる。よって、停電時間の極めて短い瞬停などが発生しても、パチンコ機Ｐの動作を継続することができる。
【００６６】
次に、図１０を参照して、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，ＢのＭＰＵのリセット端子ＲＥＳＥＴ回りの回路について説明する。各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂには、ＭＰＵが正常に動作しているか否かを監視し、ＭＰＵが正常に動作していない場合に、そのＭＰＵへリセット信号を出力して、そのＭＰＵを正常な状態に復帰させるするウォッチドッグ回路（本実施例では、ウォッチドッグタイマＩＣ２７）が搭載されている。
【００６７】
本実施例では、かかるリセット端子ＲＥＳＥＴ回りの回路について、ランプ制御基板Ｌを例にして説明する。図１０は、ランプ制御基板ＬのウォッチドッグタイマＩＣ２７に関連する部分の回路図である。図１０では、説明を容易にするために、機能の説明に影響しない抵抗やコンデンサ、ダイオードなどの各素子については、その表記を省略している。なお、当然のことながら、この回路は、ランプ制御基板Ｌに限らず、他のすべての制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｂに搭載されている。
【００６８】
停電監視回路２０のバッファＢＦ７の出力端（図４参照）、即ち、停電監視回路２０のランプ制御基板Ｌに対するリセット信号２２の出力端は、ランプ制御基板ＬのバッファＢＦ１１の入力端と接続されている。このバッファＢＦ１１の出力端は、２入力ノアＮＯＲの一端と、ＨＣ２２１で構成される単安定マルチバイブレータＭＭ３のＣＬＲ端子とに接続されている。ノアＮＯＲの出力端は、インバータＩＶ１１の入力端に接続され、更に、そのインバータＩＶ１１の出力端は、ランプ制御基板ＬのＭＰＵ２８のリセット端子ＲＥＳＥＴに接続されている。
【００６９】
ＭＰＵ２８のＴＯ端子は、２入力のナンドＮＡＮＤの一端に接続されており、そのナンドＮＡＮＤの他端には、単安定マルチバイブレータＭＭ３のＱバー端子が接続されている。ナンドＮＡＮＤの出力端は、微分波生成用の２２００ｐＦのコンデンサＣ１の一端に接続され、そのコンデンサＣ１の他端は、ウォッチドッグ回路としてのウォッチドッグタイマＩＣ２７のＷＤ端子に接続されている。このウォッチドッグタイマＩＣ２７のＲＳＴ端子は、前記した２入力ノアＮＯＲの他端に接続されている。
【００７０】
ここで、ウォッチドッグタイマＩＣ２７は、そのＷＤ端子に、最短３μｓのパルス幅を有するハイパルスが０．２〜０．５秒の間に（本実施例では０．２秒の間に）一度も入力されない場合、ＲＳＴ端子から所定のロウパルス（リセットパルス）を出力するためのＩＣである。本実施例では、このウォッチドッグタイマＩＣ２７として、株式会社東芝製のバイポーラ形リニア集積回路のＴＡ８０３０Ｓを使用している。また、ＭＰＵ２８は、ＴＯ端子から定期的に（本実施例では２ｍｓ毎に）ロウパルスを出力するように、ソフトウエアによってプログラムされている。
【００７１】
前記した通り、ＭＰＵ２８のＴＯ端子の出力は、ナンドＮＡＮＤ及びコンデンサＣ１を介して、ウォッチドッグタイマＩＣ２７のＷＤ端子に接続されている。よって、ＭＰＵ２８が正常に動作している場合には、ＷＤ端子へ２ｍｓ毎にハイパルスが入力されるので、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からロウパルス（リセットパルス）が出力されることはない。逆に、ＭＰＵ２８が正常に動作していない場合、即ちＭＰＵ２８が異常状態にある場合には、ＭＰＵ２８のＴＯ端子からはロウパルスが出力されないので、ＷＤ端子へハイパルスが入力されず、その結果、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からロウパルス（リセットパルス）が出力される。このロウパルスは、ＭＰＵ２８のリセット端子ＲＥＳＥＴへ入力され、異常状態にあるＭＰＵ２８をリセットして、そのＭＰＵ２８を正常な状態に復帰させるのである。
【００７２】
次に、図１１のタイミングチャートに基づいて、瞬停などの発生時におけるＭＰＵ２８のリセットのタイミングについて説明する。前記した通り、瞬停などの発生時においては、制御系の駆動電圧（５ボルト）は正常動作範囲の電圧を維持したままであるので、停電監視回路２０からリセット信号２２が出力される前の状態では、ＭＰＵ２８は正常に動作しており、そのＴＯ端子からは定期的にロウパルスが出力されている（図１１の（ａ））。よって、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からリセットパルスは出力されず、その出力はハイのままとなっている。
【００７３】
停電監視回路２０からリセット信号２２が出力され、バッファＢＦ１１の入力がロウになると、インバータＩＶ１１の出力もロウになって、ＭＰＵ２８のリセット端子ＲＥＳＥＴへリセット信号が入力される（図１１の（ｂ））。ＭＰＵ２８へリセット信号が入力されている間は、ＭＰＵ２８は動作を停止する。よって、ＴＯ端子からロウパルスは出力されず、その出力はハイのままとなる。このため、ナンドＮＡＮＤの出力はロウのままとなって、ウォッチドッグタイマＩＣ２７のＷＤ端子へハイパルスが入力されなくなる。
【００７４】
かかる状態が０．２秒続く毎に、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からＭＰＵ２８をリセットするためのロウパルス（リセットパルス）（図１１の（ｃ））が出力される。なお、このリセットパルスは、リセット信号２２が出力されている状態では、ノアＮＯＲにより吸収され、ＭＰＵ２８のリセット端子ＲＥＳＥＴへは現れない。
【００７５】
その後、停電監視回路２０からのリセット信号２２が解除されると（図１１の（ｄ））、単安定マルチバイブレータＭＭ３のＣＬＲ端子の入力が立ち上がるので、このＱバー端子からワンショットのロウパルスが出力される（図１１の（ｅ））（ＭＭ３の動作は図５を参照）。このワンショットのロウパルスによりナンドＮＡＮＤの出力が立ち上がり（図１１の（ｆ））、ウォッチドッグタイマＩＣ２７のＷＤ端子へハイパルスが入力される。これにより、ウォッチドッグタイマＩＣ２７内の監視タイマがクリアされる。
【００７６】
また、リセット信号２２の解除により（図１１の（ｄ））、ＭＰＵ２８のリセット端子ＲＥＳＥＴへの入力がハイとなって、ＭＰＵ２８が動作を開始する。これにより、ＭＰＵ２８のＴＯ端子から定期的にロウパルスが出力され、ナンドＮＡＮＤ及びコンデンサＣ１を介して、ウォッチドッグタイマＩＣ２７のＷＤ端子へ入力される（図１１の（ｇ））。
【００７７】
このように、制御系の駆動電圧（５ボルト）が正常動作範囲にある状態で、停電監視回路２０からリセット信号２２が出力されると、ＭＰＵ２８はその動作を停止するので、ウォッチドッグタイマＩＣ２７はＭＰＵ２８の異常と判断して、ＲＳＴ端子からリセットパルスを出力する。かかるリセットパルスが、リセット信号２２の解除後に出力されると、ＭＰＵ２８に対してリセットが２回かけられることになり、ＭＰＵ２８のリセット処理が２回繰り返されて、その結果、ＭＰＵ２８の立ち上げ時間に遅れを生じてしまう。ランプ制御基板Ｌは、主制御基板Ｃから送信されるコマンドに基づいて動作するので、リセット信号２２の入力後の立ち上がり時間が遅れると、受信できないコマンドが生じて正常に動作することができない。
【００７８】
しかし、本実施例のパチンコ機Ｐによれば、上述した通り、停電監視回路２０から出力されるリセット信号２２の解除時には、ウォッチドッグタイマＩＣ２７のＷＤ端子へハイパルスを出力して、ウォッチドッグタイマＩＣ２７内の監視タイマをクリアするので、リセット信号２２の解除後に、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からリセットパルスが出力されることはない。よって、ＭＰＵ２８のリセット処理を１回で終了させることができ、ＭＰＵ２８を迅速に立ち上げることができる。従って、コマンドの受信漏れを生じることなく、正常に動作させることができるのである。
【００７９】
次に、図１２から図１５を参照して、かかるＭＰＵ２８のリセット端子ＲＥＳＥＴ回りの回路の変形例について説明する。図１２は、単安定マルチバイブレータＭＭ３に代えて、所定の周期で発振する発振回路２９を用いたものの、リセット端子ＲＥＳＥＴ回りの回路図であり、図１３は、そのタイミングチャートである。この発振回路２９は、コンデンサや抵抗、コンパレータなどを組み合わせて構成した公知の発振回路であり、入力端子ＩＮにハイ信号が入力されている場合には出力端子ＯＵＴからハイ信号を出力し（図１３の（ａ））、入力端子ＩＮにロウ信号が入力されている場合には出力端子ＯＵＴから所定の周波数で発振する発振パルスを出力する回路である（図１３の（ｂ））。
【００８０】
この変形例によれば、停電監視回路２０からリセット信号２２が出力されていない場合には（図１３の（ａ））、入力端子ＩＮにハイ信号が入力されるので、出力端子ＯＵＴからはハイ信号が出力される。その結果、ナンドＮＡＮＤから、ＭＰＵ２８のＴＯ端子の出力を反転した信号が出力され、これがコンデンサＣ１を介してウォッチドッグタイマＩＣ２７のＷＤ端子へ入力される。よって、停電監視回路２０からリセット信号２２が出力されていない場合には、ＭＰＵ２８のＴＯ端子から定期的にロウパルスが出力される限り、即ちＭＰＵ２８が正常に動作している限り、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からリセットパルスが出力されることはない。
【００８１】
一方、停電監視回路２０からリセット信号２２が出力された場合には（図１３の（ｂ））、入力端子ＩＮにロウ信号が入力されるので、出力端子ＯＵＴからは所定の周波数で発振する発振パルスが出力される。リセット信号２２の入力により、ＭＰＵ２８は動作を停止するので、ＴＯ端子の出力はハイのままとなっている。よって、ナンドＮＡＮＤから、発振回路２９の発振パルスを反転した信号が出力され、これがコンデンサＣ１を介してウォッチドッグタイマＩＣ２７のＷＤ端子へ入力される。よって、停電監視回路２０からリセット信号２２が出力されている場合には、ウォッチドッグタイマＩＣ２７内の監視タイマはクリアされ続けるので、リセット信号２２の出力が解除されても、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からリセットパルスが出力されることはなく、ＭＰＵ２８にリセットを２重にかけることはない。
【００８２】
図１４は、更に別の変形例であって、図１１のナンドＮＡＮＤ及び単安定マルチバイブレータＭＭ３に代えて、インバータＩＶ１２を接続すると共に、ＮＰＮ形のトランジスタＴＲを用いて、停電監視回路２０からリセット信号２２が出力されている場合には（バッファＢＦ１１の出力がロウの場合には）、ウォッチドッグタイマＩＣ２７への駆動電圧の供給を断って、ウォッチドッグタイマＩＣ２７を停止するようにしたものの、リセット端子ＲＥＳＥＴ回りの回路図である。図１５は、そのタイミングチャートである。
【００８３】
この変形例によれば、停電監視回路２０からリセット信号２２が出力されていない場合には（図１５の（ａ））、バッファＢＦ１１からはハイ信号が出力されるので、トランジスタＴＲがオンして、ウォッチドッグタイマＩＣ２７へ５ボルトの駆動電圧が供給される。ＭＰＵ２８が正常に動作している場合、ＭＰＵ２８のＴＯ端子からは定期的にロウパルスが出力され、このロウパルスを反転したものが、インバータＩＶ１２からコンデンサＣ１を介してウォッチドッグタイマＩＣ２７のＷＤ端子へ入力される。よって、停電監視回路２０からリセット信号２２が出力されていない場合には、ＭＰＵ２８が正常に動作している限り、ウォッチドッグタイマＩＣ２７のＲＳＴ端子からリセットパルスが出力されることはない。
【００８４】
一方、停電監視回路２０からリセット信号２２が出力された場合には（図１５の（ｂ））、バッファＢＦ１１からロウ信号が出力されるので、トランジスタＴＲがオフして、ウォッチドッグタイマＩＣ２７への５ボルトの駆動電圧の供給が断たれる。その結果、ウォッチドッグタイマＩＣ２７が動作を停止し、ＲＳＴ端子の出力はロウとなる。また、リセット信号２２の入力により、ＭＰＵ２８は動作を停止しているので、ＴＯ端子の出力はハイのままとなり、インバータＩＶ１２からは、これを反転したロウ信号がコンデンサＣ１を介してウォッチドッグタイマＩＣ２７のＷＤ端子へ入力される。前記した通り、ウォッチドッグタイマＩＣ２７は動作を停止しているので、そのＷＤ端子にハイパルスが入力されなくても、影響はない。
【００８５】
リセット信号２２の出力が解除されると（図１５の（ｃ））、トランジスタＴＲがオンされ、ウォッチドッグタイマＩＣ２７へ駆動電圧が供給される。これによりウォッチドッグタイマＩＣ２７が始動し、その後、ウォッチドッグタイマＩＣ２７の各端子に接続される抵抗やコンデンサの大きさにより定まる所定時間（図１５の（ｄ））の経過後に、ＲＳＴ端子の出力がハイとなり（図１５の（ｅ））、その結果、ノアＮＯＲの出力がロウとなって、インバータＩＶ１１からハイ信号が出力され、ＭＰＵ２８が動作を開始する。
【００８６】
このように、図１４の変形例によれば、停電監視回路２０からリセット信号２２が出力されている間は、ウォッチドッグタイマＩＣ２７への駆動電圧の供給を断って、そのウォッチドッグタイマＩＣ２７を停止しているので、リセット信号２２の解除後に、ウォッチドッグタイマＩＣ２７のＲＳＴ端子から、ＭＰＵ２８が二重にリセットされる形でリセットパルスを出力することがない。よって、ＭＰＵ２８を迅速に立ち上げることができる。
【００８７】
なお、上記実施例において、請求項１記載の制御手段としては、各制御基板Ｃ，Ｈ，Ｄ，Ｓ，Ｌ，Ｂにそれぞれ搭載され、その制御基板において制御の実行主体となる各ＭＰＵ１１，２８がそれぞれ該当する。
【００８８】
以上、実施例に基づき本発明を説明したが、本発明は上記実施例に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変形が可能であることは容易に推察できるものである。
【００８９】
例えば、上記実施例では、図１０から図１５におけるＭＰＵのリセット端子ＲＥＳＥＴ回りの回路については、ランプ制御基板Ｌを例に説明したが、これらの回路はランプ制御基板Ｌの他、主制御基板Ｃ、払出制御基板Ｈ、表示用制御基板Ｄ、効果音制御基板Ｓ、及び、発射制御基板Ｂのすべてに採用される。
【００９０】
また、上記実施例の停電回路２０では（図４参照）、停電処理（停電時における遊技の終了処理）が９ｍｓ以内に終了することから、停電信号２１の出力後、前段の単安定マルチバイブレータＭＭ１から出力されるワンショットのロウパルスの出力時間を９ｍｓに設定した。しかし、停電処理の実行時間が９ｍｓ以上となる場合には、その停電処理の実行時間に合わせて、該ワンショットのロウパルスの出力時間を変更する。例えば、停電処理の実行に２２０ｍｓ必要であれば、前段の単安定マルチバイブレータＭＭ１から出力されるワンショットのロウパルスの出力時間を２２０ｍｓに設定するのである。
【００９１】
本発明を上記実施例とは異なるタイプのパチンコ機等に実施しても良い。例えば、一度大当たりすると、それを含めて複数回（例えば２回、３回）大当たり状態が発生するまで、大当たり期待値が高められるようなパチンコ機（通称、２回権利物、３回権利物と称される）として実施しても良い。また、大当たり図柄が表示された後に、所定の領域に球を入賞させることを必要条件として特別遊技状態となるパチンコ機として実施しても良い。更に、パチンコ機以外にも、アレパチ、雀球、スロットマシン、いわゆるパチンコ機とスロットマシンとが融合した遊技機などの各種遊技機として実施するようにしても良い。
【００９２】
なお、スロットマシンは、例えばコインを投入して図柄有効ラインを決定させた状態で操作レバーを操作することにより図柄が変動され、ストップボタンを操作することにより図柄が停止されて確定される周知のものである。従って、スロットマシンの基本概念としては、「複数の識別情報からなる識別情報列を変動表示した後に識別情報を確定表示する可変表示手段を備え、始動用操作手段（例えば操作レバー）の操作に起因して識別情報の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因して、或いは、所定時間経過することにより、識別情報の変動が停止され、その停止時の確定識別情報が特定識別情報であることを必要条件として、遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備えたスロットマシン」となり、この場合、遊技媒体はコイン、メダル等が代表例として挙げられる。
【００９３】
また、パチンコ機とスロットマシンとが融合した遊技機の具体例としては、複数の図柄からなる図柄列を変動表示した後に図柄を確定表示する可変表示手段を備えており、球打出用のハンドルを備えていないものが挙げられる。この場合、所定の操作（ボタン操作）に基づく所定量の球の投入の後、例えば操作レバーの操作に起因して図柄の変動が開始され、例えばストップボタンの操作に起因して、或いは、所定時間経過することにより、図柄の変動が停止され、その停止時の確定図柄がいわゆる大当たり図柄であることを必要条件として遊技者に有利な大当たり状態が発生させられ、遊技者には、下部の受皿に多量の球が払い出されるものである。
【００９４】
以下に本発明の変形例を示す。請求項１記載の遊技機において、前記リセット防止手段は、前記リセット手段によるリセット信号の出力後に、前記監視手段の監視状態をクリアするものであることを特徴とする遊技機１。リセット手段によるリセット信号の出力中は制御手段は動作しないが、そのリセット信号の出力後に、リセット防止手段によって、監視手段による監視状態がクリアされる。よって、リセット手段によるリセット信号の出力後に、そのリセット信号の出力を原因として、監視手段からリセット信号が出力されることがないので、制御手段の立ち上げを迅速に行うことができる。このリセット防止手段としては、図１０に示す単安定マルチバイブレータＭＭ３が該当する。
【００９５】
請求項１記載の遊技機において、前記リセット防止手段は、前記リセット手段によるリセット信号の出力中に、前記監視手段へ前記制御手段の正常動作信号を擬似的に出力するものであることを特徴とする遊技機２。リセット手段によるリセット信号の出力中は制御手段は動作しないが、その間、リセット防止手段によって、制御手段の正常動作信号が監視手段へ擬似的に出力されるので、監視手段は制御手段が正常動作していると判断する。よって、リセット手段によるリセット信号の出力後に、そのリセット信号の出力を原因として、監視手段からリセット信号を出力することがないので、制御手段の立ち上げを迅速に行うことができる。このリセット防止手段としては、図１２に示す発振回路２９が該当する。
【００９６】
請求項１記載の遊技機において、前記リセット防止手段は、前記リセット手段によるリセット信号の出力中に、前記監視手段による監視動作を停止させるものであることを特徴とする遊技機３。リセット手段によるリセット信号の出力中は制御手段は動作しないが、その間、リセット防止手段によって、監視手段の監視動作が停止される。よって、リセット手段によるリセット信号の出力後に、そのリセット信号の出力を原因として、監視手段からリセット信号を出力することがないので、制御手段の立ち上げを迅速に行うことができる。このリセット防止手段としては、図１４に示すトランジスタＴＲが該当する。
【００９７】
請求項１記載の遊技機または遊技機１から３のいずれかにおいて、前記監視手段はウォッチドッグ回路で構成されていることを特徴とする遊技機４。なお、ウォッチドッグ回路としては、実施例で示したウォッチドッグタイマＩＣ２７の他、ＭＰＵに内蔵されるものや、複数の電子部品でアセンブルされるものなどが含まれる。
【００９８】
請求項１記載の遊技機または遊技機１から４のいずれかにおいて、前記リセット手段は、停電の発生時に停電信号を出力する一方、その停電信号の出力後に停電が解消した場合にリセット信号を出力するものであることを特徴とする遊技機５。
【００９９】
請求項１記載の遊技機または遊技機１から５のいずれかにおいて、前記リセット手段へ駆動電圧を供給する第１電源手段と、前記監視手段へ駆動電圧を供給する第２電源手段とは別々に構成されていることを特徴とする遊技機６。かかる構成によれば、第２電源手段によって監視手段へ正常な駆動電圧が供給されている場合であっても、第１電源手段によりリセット手段へ正常な駆動電圧が供給されない場合があり、その結果、監視手段の動作中に、リセット手段からリセット信号が出力されることがある。
【０１００】
遊技機１から６のいずれかにおいて、電源の供給が途絶えてもデータを保持する不揮発性の記憶手段と、その記憶手段の内容をクリアするためのクリアスイッチとを備えていることを特徴とする遊技機７。なお、かかるクリアスイッチによるバックアップデータのクリアは、例えば、次の場合に行うことができる。（１）クリアスイッチが操作された場合。（２）クリアスイッチを操作した状態で電源が投入された場合。（３）クリアスイッチを操作した状態で電源がオフされた場合。この場合には、終了処理においてバックアップデータのクリアが行われるか、或いは、終了処理においては電源オフ時にクリアスイッチが操作されたことを記憶しておき、次の電源投入時にバックアップデータをクリアするようにしても良い。（４）クリアスイッチが所定時間内に複数回操作された場合。（５）クリアスイッチを２以上設け、そのクリアスイッチが所定の順序で、或いは、同時に操作された場合。
【０１０１】
請求項１記載の遊技機または遊技機１から７のいずれかにおいて、前記遊技機はパチンコ機であることを特徴とする遊技機８。中でも、パチンコ機の基本構成としては操作ハンドルを備え、その操作ハンドルの操作に応じて球を所定の遊技領域へ発射し、球が遊技領域内の所定の位置に配設された作動口に入賞（又は作動口を通過）することを必要条件として、表示装置において変動表示されている識別情報が所定時間後に確定停止されるものが挙げられる。また、特別遊技状態の発生時には、遊技領域内の所定の位置に配設された可変入賞装置（特定入賞口）が所定の態様で開放されて球を入賞可能とし、その入賞個数に応じた有価価値（景品球のみならず、磁気カードへ書き込まれるデータ等も含む）が付与されるものが挙げられる。
【０１０２】
請求項１記載の遊技機または遊技機１から８のいずれかにおいて、前記遊技機はスロットマシンであることを特徴とする遊技機９。中でも、スロットマシンの基本構成としては、「複数の識別情報からなる識別情報列を変動表示した後に識別情報を確定表示する可変表示手段を備え、始動用操作手段（例えば操作レバー）の操作に起因して、或いは、所定時間経過することにより、識別情報の変動が停止され、その停止時の確定識別情報が特定識別情報であることを必要条件として、遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備えた遊技機」となる。この場合、遊技媒体はコイン、メダル等が代表例として挙げられる。
【０１０３】
請求項１記載の遊技機または遊技機１から７のいずれかにおいて、前記遊技機はパチンコ機とスロットマシンとを融合させたものであることを特徴とする遊技機１０。中でも、融合させた遊技機の基本構成としては、「複数の識別情報からなる識別情報列を変動表示した後に識別情報を確定表示する可変表示手段を備え、始動用操作手段（例えば操作レバー）の操作に起因して識別情報の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因して、或いは、所定時間経過することにより、識別情報の変動が停止され、その停止時の確定識別情報が特定識別情報であることを必要条件として、遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備え、遊技媒体として球を使用すると共に、前記識別情報の変動開始に際しては所定数の球を必要とし、特別遊技状態の発生に際しては多くの球が払い出されるように構成されている遊技機」となる。
【０１０４】
【発明の効果】 本発明の遊技機によれば、リセット手段からリセット信号が出力されている間は、制御手段は動作を停止しているので、その間に監視手段が動作していると、制御手段の動作異常と判断される。しかし、かかる場合には、リセット防止手段によって、監視手段から制御手段へリセット信号の出力が防止されるので、リセット手段から１回目のリセット信号が出力された後に、監視手段から２回目のリセット信号が出力されることはない。従って、制御手段のリセット処理を１回で終了して、その立ち上げを迅速に行うことができるという効果がある。
【０１０５】
また、リセット手段によるリセット信号の出力後に、監視手段の監視状態をクリアするようにリセット防止手段を構成することにより、リセット手段によるリセット信号の出力中は制御手段は動作しないが、そのリセット信号の出力後に、リセット防止手段によって、監視手段による監視状態がクリアされる。よって、リセット手段によるリセット信号の出力後に、そのリセット信号の出力を原因として、監視手段からリセット信号が出力されることがないので、制御手段の立ち上げを迅速に行うことができるという効果がある。
【０１０６】
更に、リセット手段へ駆動電圧を供給する第１電源手段と、監視手段へ駆動電圧を供給する第２電源手段とを別々に構成することができる。かかる構成によれば、第２電源手段によって監視手段へ正常な駆動電圧が供給されている場合であっても、第１電源手段によりリセット手段へ正常な駆動電圧が供給されない場合があり、その結果、監視手段の動作中に、リセット手段からリセット信号が出力されることがある。しかし、かかる場合にも、リセット防止手段によって、監視手段から制御手段へリセット信号の出力が防止されるので、リセット手段から１回目のリセット信号が出力された後に、監視手段から２回目のリセット信号が出力されることはない。従って、制御手段のリセット処理を１回で終了して、その立ち上げを迅速に行うことができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例であるパチンコ機の遊技盤の正面図である。
【図２】 パチンコ機の電気的な構成を概略的に示したブロック図である。
【図３】 電源回路で生成された駆動電圧の各制御基板等への供給経路を示した図である。
【図４】 停電監視回路の概略的な機能を示した回路図である。
【図５】 ＨＣ２２１のＩＣで構成される単安定マルチバイブレータの真理値表を示した図である。
【図６】 ＨＣ７４のＩＣで構成されるＤ形フリップフロップの真理値表を示した図である。
【図７】 パチンコ機の電源がオンされ安定動作した後で停電が発生した場合の停電監視回路のタイミングチャートである。
【図８】 停電時間の極めて短い瞬停が発生した場合の停電監視回路のタイミングチャートである。
【図９】 停電信号の出力時間が１８ｍｓ以上となる場合の停電監視回路のタイミングチャートである。
【図１０】 ランプ制御基板のＭＰＵのリセット端子回りの回路図である。
【図１１】 図１０の回路のタイミングチャートである。
【図１２】 ランプ制御基板のＭＰＵのリセット端子回りの回路図の変形例である。
【図１３】 図１２の回路のタイミングチャートである。
【図１４】 ランプ制御基板のＭＰＵのリセット端子回りの回路図の他の変形例である。
【図１５】 図１４の回路のタイミングチャートである。
【符号の説明】
１１ 主制御基板のＭＰＵ（制御手段）
２０ 停電監視回路（リセット手段）
２１ 停電信号
２２ リセット信号
２７ ウォッチドッグタイマＩＣ（ウォッチドッグ回路）（監視手段）
２８ ランプ制御基板のＭＰＵ（制御手段）
２９ 発振回路
ＭＭ３ 単安定マルチバイブレータ（リセット防止手段）
ＴＲ トランジスタ
Ｃ 主制御基板
Ｈ 払出制御基板
Ｄ 表示用制御基板
Ｓ 効果音制御基板
Ｌ ランプ制御基板
Ｂ 発射制御基板
Ｐ パチンコ機（遊技機）
[Document name] Specification [Title of invention] Game machine [Claims]
1. A control means for performing main control or peripheral control of a game,
A reset means that outputs a reset signal to the control means,
A monitoring means that monitors the operating state of the control means and outputs a reset signal to the control means when the control means is not operating normally.
A gaming machine including a reset prevention means for preventing a reset signal from being output from the monitoring means due to a reset signal output from the reset means.
2.
The gaming machine according to claim 1, wherein the reset prevention means clears the monitoring state of the monitoring means after the reset signal is output by the reset means.
3.
The gaming machine according to claim 1 or 2, wherein the monitoring means is composed of a watchdog circuit.
4.
The reset means according to any one of claims 1 to 3, wherein the reset means outputs a power failure signal when a power failure occurs, and outputs a reset signal when the power failure is resolved after the output of the power failure signal. Described game machine.
5.
According to any one of claims 1 to 4, the first power supply means for supplying the drive voltage to the reset means and the second power supply means for supplying the drive voltage to the monitoring means are separately configured. Described gaming machine.
Description: TECHNICAL FIELD [Detailed description of the invention]
[0001]
INDUSTRIAL APPLICABILITY The present invention relates to a gaming machine such as a pachinko machine or a slot machine, and more particularly to a gaming machine capable of quickly launching a control means for performing main control or peripheral control of a game.
0002.
[Conventional Technology] Gaming machines such as pachinko machines mainly use a main control board that controls games, a payout control board that operates based on various commands transmitted from the main control board, and a display device. It is composed of a control board, a sound effect control board, a lamp control board, and various other devices such as a display device, a payout device, and a game ball launching device connected to these. When a game ball driven into the game area by the launcher wins a prize in the winning opening, the main control board detects the winning signal, and the number of prize balls to be paid out is instructed from the main control board to the payout control board. According to this instruction, the payout device is controlled by the payout control board, and the prize balls are paid out.
0003
If a power outage occurs before the payout of the prize balls is completed, even if the power outage is resolved, the prize balls cannot be paid out for the prize before the power outage. For this reason, it is conceivable to back up the power supply of the game machine and supply the drive voltage to the game machine even in the event of a power failure so that the game machine can continue to operate. Since it goes down, simply backing up the power supply of the game machine is not enough.
0004
On the other hand, if the game state at the time of the power failure is stored, and when the power failure is resolved, the stored game state is restored and the game is continued from the state before the power failure, the prize before the power failure is awarded. The prize balls can be paid out after the power outage is resolved. However, since the control of the game progresses every moment, in order to memorize one game state, it is necessary to perform the end processing of the control to stop the progress of the control.
0005
When the control termination process is performed due to the occurrence of a power failure, the drive voltage of each control board maintains the voltage value in the normal operating range even during the power failure when the power failure is a momentary power failure with an extremely short power failure time. Even if the power failure is resolved, each control board cannot be reset and each control board cannot resume control. That is, in the case of a momentary power failure in which the power failure time is extremely short, the gaming machine stops operating. Therefore, in Japanese Patent Application No. 2000-125106 (unknown), the applicant has invented a gaming machine capable of outputting a reset signal when the power failure is resolved and resuming control of the game ended due to the power failure.
0006
However, some control boards are equipped with a watchdog circuit for monitoring whether or not the MPU of the control board is operating normally. Since the MPU does not operate while the reset signal is being output, the normal operation signal cannot be output from the MPU to the watchdog circuit. Therefore, if the watchdog circuit is operating during the output of the reset signal, the watchdog circuit determines that the MPU is abnormal, and the watchdog circuit outputs the reset signal. If the reset signal is further output by the watchdog circuit after the reset signal is output in this way, the MPU reset process such as RAM clearing will be performed twice, and there is a problem that the rise of the MPU is delayed. is there. If the startup of the MPU is delayed, commands transmitted from other control boards may not be received at the time of startup, and the pachinko machine cannot be operated normally.
0007
The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a game machine capable of quickly launching a control means for performing main control or peripheral control of a game.
0008
[Means for Solving the Problems] In order to achieve this object, the gaming machine according to claim 1 includes a control means for performing main control or peripheral control of a game, and a reset means for outputting a reset signal to the control means. , The monitoring means that monitors the operating state of the control means and outputs a reset signal to the control means when the control means is not operating normally, and the reset signal output from the reset means are the causes. It is provided with a reset prevention means for preventing a reset signal from being output from the monitoring means.
0009
According to the gaming machine according to claim 1, the control means is stopped while the reset signal is output from the reset means. Therefore, if the monitoring means is operating during that time, the control means of the control means. It is judged to be malfunctioning. However, in such a case, since the reset prevention means prevents the output of the reset signal from the monitoring means to the control means, the reset process of the control means can be completed at one time.
The gaming machine according to claim 2 is the gaming machine according to claim 1, wherein the reset preventing means clears the monitoring state of the monitoring means after the reset signal is output by the reset means. As the reset prevention means, the monostable multivibrator MM3 shown in FIG. 10 can be exemplified.
The gaming machine according to claim 3 is the gaming machine according to claim 1 or 2, wherein the monitoring means is composed of a watchdog circuit. As the watchdog circuit, in addition to the watchdog timer IC27 shown in the embodiment, one built in the MPU, one assembled by a plurality of electronic components, and the like can be exemplified.
The gaming machine according to claim 4 is the gaming machine according to any one of claims 1 to 3, wherein the reset means outputs a power failure signal when a power failure occurs, while the power failure is resolved after the output of the power failure signal. In some cases, a reset signal is output.
The gaming machine according to claim 5 is the gaming machine according to any one of claims 1 to 4, wherein a first power supply means for supplying a driving voltage to the reset means and a second power supply means for supplying a driving voltage to the monitoring means. It is configured separately from the power supply means.
0010
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In this embodiment, as an example of the gaming machine, a pachinko machine which is a kind of ball gaming machine, particularly a first-class pachinko gaming machine will be described. It is naturally possible to use the present invention for a third-class pachinko gaming machine, a coin gaming machine, a slot machine, and other other gaming machines.
0011
FIG. 1 is a front view of the game board of the pachinko machine P of this embodiment. Around the game board 1, there are a plurality of winning openings 2 in which 5 to 15 balls are paid out when a hit ball is won. Further, in the center of the game board 1, a liquid crystal (LCD) display 3 for displaying a pattern or the like as a plurality of types of identification information is provided. The display screen of the LCD display 3 is divided into three in the horizontal direction, and in each of the three divided display areas, a variable display of a symbol is performed while scrolling from right to left in the horizontal direction.
0012
A symbol operating port (type 1 starting port) 4 is provided below the LCD display 3, and when a hit ball passes through the symbol operating port 4, the variable display of the LCD display 3 is started. A specific winning opening (large winning opening) 5 is provided below the symbol operating opening 4. When the display result after the change of the LCD display 3 matches one of the predetermined combinations of symbols, the specific winning opening 5 becomes a big hit and a predetermined time (for example, 30) so that the hit ball can easily win a prize. It will be released until a second has passed or until 10 hit balls have been won.
0013
A V zone 5a is provided in the specific winning opening 5, and if a hit ball passes through the V zone 5a while the specific winning opening 5 is open, a continuation right is established and the specific winning opening 5 is closed. After that, the specific winning opening 5 is opened again for a predetermined time (or until a predetermined number of hit balls are won in the specific winning opening 5). The opening / closing operation of the specific winning opening 5 can be repeated up to 16 times (16 rounds), and the state in which the opening / closing operation can be performed is a state in which a so-called predetermined game value is given (special game state). is there.
0014.
Further, a plurality of lamps 7 are arranged in the game board 1 and various places around the game board 1. These lamps 7 are turned on or off according to the content of the game to excite the interest of the game and display the progress of the game to the player.
0015.
FIG. 2 is a block diagram schematically showing the electrical configuration of the pachinko machine P. As shown in FIG. 2, the pachinko machine P has a power failure monitoring circuit 20, and is configured by connecting a plurality of control boards H, D, S, and L to the main control board C. The main control board C is for controlling the game content, and the signals output from various switches SW connected to the main control board C, the counter value provided in the main control board C, and the like are used. Based on this, control commands are transmitted to each of the control boards H, D, S, and L to control the game.
0016.
The MPU 11 as a one-chip microcomputer is mounted on the main control board C. The MPU 11 includes a CPU as an arithmetic unit, a ROM for storing a control program, a RAM 12 for rewritably storing various data when the control program is executed, a timer interrupt circuit, a free running counter, and a watchdog timer. , Chip select logic, etc. are built into one chip, and in addition to these circuits, a random number used for controlling the game of the pachinko machine P (control to determine the presence or absence of a big hit) is generated. It has a random number generation circuit for generating data, and an ID output circuit that stores an identification number (ID number) unique to the MPU 11 and outputs the identification number by a predetermined operation.
[0017]
A backup voltage is supplied to the MPU 11 even when the power is turned off. Therefore, even if the power is turned off due to the occurrence of a power failure or the like, the data in the RAM 12 of the MPU 11 is retained (backed up). Since the remaining number of prize balls to be paid out is stored in the RAM 12, the remaining number of prize balls to be paid out can be continuously stored even during a power failure, and the remaining prize balls can be paid out after the power failure is resolved. In the RAM 12 of this embodiment, all the data is backed up, and the data other than the remaining number of prize balls to be paid out is also backed up. However, it is not always necessary to back up all the data in the RAM 12, and instead of backing up all the data, only a part of the data in the RAM 12 may be backed up.
0018
The payout control board H controls payout of prize balls and rental balls based on signals output from various switch SWs and control commands transmitted from the main control board C. In addition to the main control board C, the payout control board H controls payout balls and rental balls. , The launch control board B that controls the launch motor 10 for launching the ball to the game area in the game board 1 and the payout motor 9 for paying out the prize ball or the rental ball are connected.
0019
A backup voltage is supplied to the RAM 13 of the payout control board H even when the power is turned off. Therefore, the data in the RAM 13 is retained (backed up) even when the power is turned off due to the occurrence of a power failure or the like. Since the remaining number of prize balls and rental balls to be paid out is stored in the RAM 13, these can be continuously stored even during a power failure, and the remaining prize balls and rental balls can be paid out after the power failure is resolved. Since all the data of the RAM 13 of this embodiment is backed up as in the case of the RAM 12 of the MPU 11 described above, data other than the remaining number of prize balls and rented balls is also backed up. However, it is not always necessary to back up all the data in the RAM 13, and instead of backing up all the data, only a part of the data in the RAM 13 may be backed up.
0020
The data backed up on the main control board C and the payout control board H can be erased (cleared) by pressing the clear switch SW1 provided on the back surface side of the pachinko machine P. It should be noted that the clearing of the backup data is performed only when the clear switch SW1 is operated at a predetermined timing so that the clearing is not performed by mistake. For example, when the power is turned on while the clear switch SW1 is operated, when the power is turned off while the clear switch SW1 is operated, when the clear switch SW1 is operated multiple times within a predetermined time, or Two or more clear switches SW1 are provided, and the backup data is cleared when the clear switches SW1 are operated in a predetermined order or at the same time.
0021.
The display control board D is for controlling the variable display of the LCD display 3 based on the control command transmitted from the main control board C. The sound effect control board S is for outputting the sound effect according to the progress of the game from the speaker 6 based on the control command transmitted from the main control board C, and the lamp control board L is the main control board. This is for controlling the lighting and extinguishing of each lamp 7 based on the control command transmitted from C.
0022.
A buffer 8 having a fixed input and output is connected between the main control board C and each of the control boards H, D, S, and L (only one is shown in FIG. 2). Therefore, transmission / reception between the main control board C and each control board H, D, S, L is performed only in one direction from the main control board C to each control board H, D, S, L, and each control board H , D, S, L cannot be performed from the main control board C.
[0023]
The power failure monitoring circuit 20 outputs a power failure signal 21 to the main control board C and the payout control board H when the power is turned off or when a power failure occurs, and under predetermined conditions when the power is turned on or after the power failure signal 21 is output. This is a circuit for outputting the reset signal 22 to each of the control boards C, H, D, S, L, and B. When the power failure signal 21 output from the power failure monitoring circuit 20 is input to the main control board C and the payout control board H, the game of the pachinko machine P is performed in order to appropriately hold the backup data stored in the respective RAMs 12 and 13. The end processing of the control of is started respectively. As will be described later, the drive voltage (5 volts) of the control system supplied from the power supply circuit 30 to the main control board C and the payout control board H has a predetermined time even after a power failure occurs (or after the power is turned off). During that time, it is configured to maintain the voltage value in the normal operating range. Therefore, even if the main control board C and the payout control board H start the game control end process after the power failure signal 21 is input, the end process can be sufficiently completed.
0024
Next, with reference to FIG. 3, the supply paths of the drive voltage to various parts of the pachinko machine P will be described. FIG. 3 is a diagram showing a path in which the drive voltage generated by the power supply circuit 30 of the pachinko machine P is supplied to each of the control boards C, H, D, S, L, B and the like. The power supply circuit 30 inputs a 24 volt AC voltage (AC24V) from the external power supply 40, and has 32 volt (+ 32V), 24 volt (+ 24V), 12 volt (+ 12V), and 5 volt (+ 5V). Each DC voltage and backup voltage (VBB) are generated and output to each control board C, H, D, S, L, B, etc., and the first to fourth four It has power circuits 31 to 34.
0025
The first power supply circuit 31 is a 33-volt generation circuit 31a that inputs a 24-volt AC voltage output from the external power supply 40 to generate a DC voltage of 33 volts, and a 33-volt generation circuit 31a that is output from the 33-volt generation circuit 31a. A 12-volt generation circuit 31b that generates a 12-volt DC voltage by inputting the DC voltage of the above, and a 12-volt DC voltage that is output from the 12-volt generation circuit 31b is input to generate a 5-volt DC voltage. The volt generation circuit 31c, the backup voltage generation circuit 31d that inputs the 5 volt DC voltage output from the 5 volt generation circuit 31c to generate a backup voltage of approximately 5 volt, and the above-mentioned power failure monitoring circuit 20 I have.
0026
The output voltage of the 33-volt generation circuit 31a is output to the power failure monitoring circuit 20 in addition to the 12-volt generation circuit 31b. When a power failure occurs (including turning off the power supply; the same applies hereinafter), the power supply from the external power supply 40 is interrupted, so that the output voltage of the 33 volt generation circuit 31a drops from 33 volt. The power failure monitoring circuit 20 outputs a power failure signal 21 to the main control board C and the payout control board H, assuming that a power failure occurs when the output voltage of the 33 volt generation circuit 31a becomes approximately 22 volts or less. As described above, the main control board C and the payout control board H start the game control termination process when the power failure signal 21 is input.
[0027]
Further, the output voltage of the 5-volt generation circuit 31c is also supplied to the power failure monitoring circuit 20. The power failure monitoring circuit 20 resets to each control board C, H, D, S, L, B depending on the output voltage status of the 33 volt generation circuit 31a and the 5 volt generation circuit 31c when the power failure is resolved or the power is turned on. The signal 22 is output. By the output of the reset signal 22, the control of the game is restarted (or started) on each of the control boards C, H, D, S, L, and B.
[0028]
The output voltage of the 12-volt generation circuit 31b of the first power supply circuit 31 is used as a drive voltage for the switch of the main control board C, as a drive voltage for the switch of the payout control board H and for driving the payout motor, and further as a launch control board. It is supplied as a drive voltage for the touch sensor and the firing switch of B, respectively. Further, the output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31 is supplied as a drive voltage for logic (control system) of the main control board C, the payout control board H, and the emission control board B. Further, the output voltage of the backup voltage generation circuit 31d is supplied as a voltage for backing up the data of the RAMs 12 and 13 of the main control board C and the payout control board H.
[0029]
The second power supply circuit 32 is a 33 volt generation circuit 32a that inputs a 24 volt AC voltage output from the external power supply 40 to generate a 33 volt DC voltage, and a 33 volt generation circuit 32a output from the 33 volt generation circuit 32a. It is provided with a 32 volt generation circuit 32b that inputs the DC voltage of the above and generates a DC voltage of 32 volts. The output voltage of the 32 volt generation circuit 32b is supplied as a drive voltage for the solenoid of the main control board C and as a drive voltage for the handle motor of the launch control board B, respectively.
[0030]
The third power supply circuit 33 is a 33 volt generation circuit 33a that inputs a 24 volt AC voltage output from the external power supply 40 to generate a 33 volt DC voltage, and a 33 volt generation circuit 33a output from the 33 volt generation circuit 33a. The 12-volt generator circuit 33b that inputs the DC voltage of the above to generate a DC voltage of 12 volt and the DC voltage of 33 volt that is also output from the 33-volt generator circuit 33a are input to generate a DC voltage of 5 volt. It is provided with a bolt generation circuit 33c.
0031
The output voltage of the 12-volt generation circuit 33b is used as a drive voltage for the backlight of the LCD 3 of the display control board D, as a drive voltage for the power amplifier of the sound effect control board S, and further for the LED of the lamp control board L. It is supplied as a drive voltage. The output voltage of the 5-volt generation circuit 33c is supplied as a drive voltage for the sub-control board interface of the main control board C, and is used for the logic of the display control board D, the sound effect control board S, and the lamp control board L. It is supplied as the drive voltage of the (control system).
[0032]
The fourth power supply circuit 34 is a 33 volt generation circuit 34a that inputs a 24 volt AC voltage output from the external power supply 40 to generate a 33 volt DC voltage, and a 33 volt generation circuit 34a output from the 33 volt generation circuit 34a. It is provided with a 24-volt generation circuit 34b that inputs the DC voltage of the above and generates a DC voltage of 24 volts. The output voltage of the 24-volt generation circuit 34b is supplied as a driving voltage for the lamp of the lamp control board L.
0033
Next, in the pachinko machine P of the present embodiment described above, the operation of supplying the drive voltage to various places when a power failure occurs will be described. When a power failure occurs, the power supply from the external power supply 40 is interrupted, so that the output voltage of each of the 33 volt generation circuits 31a to 34a of the first to fourth power supply circuits 31 to 34 decreases. In the first power supply circuit 34, when the output voltage value of the 33 volt generation circuit 31a drops from 33 volt to about 22 volt or less due to this decrease, the power failure signal 21 is transmitted from the power failure monitoring circuit 20 to the main control board C and the payout control board H. It is output.
0034
Since the 5-volt generation circuit 31c that supplies the logic (control system) drive voltage of the main control board C and the payout control board H generates an output voltage of 5 volts based on the output voltage of the 12-volt generation circuit 31b. Even if the output voltage of the 33 volt generation circuit 31a drops to about 22 volt, a normal 5 volt voltage is output. Therefore, since the control systems of the main control board C and the payout control board H can operate normally at this point, when the power failure signal 21 is input, the end processing of the game control can be started respectively.
0035.
After that, with the passage of time, the output voltages of the respective generation circuits 31a to 31c, 32a to 32b, 33a to 33c, and 34a to 34b decrease in order from the one that outputs the largest voltage, and then go down (normal). It becomes impossible to output the voltage in the operating range).
0036
Here, the drive voltages of the main control board C and the payout control board H that are executing the end processing of the game control are supplied from the first power supply circuit 31, but other than that from the first power supply circuit 31. Only the drive voltage is supplied to the launch control board B, and in particular, for the solenoid (main control board C) and the handle motor (launch), which consume relatively large amounts of power among the main control board C and the launch control board B. The drive voltage of the control board B) is supplied by the second power supply circuit 32 instead of the first power supply circuit 31. Further, a display control board D for driving the LCD 3 including the backlight, a sound effect control board S for driving the speaker 6 including the power amplifier, and a lamp control board L for driving (lighting) the lamp 7 and the LED. Each drive voltage is supplied from the third and fourth power supply circuits 33 and 34. Further, the drive voltage for the sub-control board interface of the payout control board H is also supplied by the third power supply circuit 33 instead of the first power supply circuit 31.
0037
At the shortest, the output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31 is within the normal operating range from the occurrence of the power failure to the completion of the game control end processing by the main control board C and the payout control board H. Must be maintained at the voltage of.
[0038]
As described above, the first power supply circuit 31 is electrically independent of the second to fourth power supply circuits 32 to 34, that is, the 33 volt generation circuits 31a to 34a that are the sources of the drive voltage are generated. The drive voltage is supplied to a device having a relatively large power consumption such as an LCD 3 or a motor, which is configured separately, by the second to fourth power supply circuits 32 to 34. Therefore, even if the capacity of the first power supply circuit 31 is not increased, the output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31 can be changed from the occurrence of the power failure regardless of the operating status of the pachinko machine P at the time of the power failure. The voltage can be maintained in the normal operating range until the end processing of the game control by the main control board C and the payout control board H is completed. Therefore, according to the pachinko machine P of this embodiment, the first power supply circuit 31 can be manufactured at low cost and compactly.
[0039]
Further, the second to fourth power supply circuits 32 to 34 must supply the drive voltage to the device having a relatively large power consumption, but these supply the drive voltage to a part having nothing to do with the data backup. Therefore, the output voltage may drop immediately after the power failure occurs. Therefore, it is not necessary to increase the capacity of the second to fourth power supply circuits 32 to 34, and the second to fourth power supply circuits 32 to 34 can be manufactured compactly at low cost.
0040
Next, with reference to FIG. 4, the details of the power failure monitoring circuit 20 provided in the first power supply circuit 31 of the power supply circuit 30 will be described. FIG. 4 is a circuit diagram showing a schematic function of the power failure monitoring circuit 20. For the sake of simplicity, the notation of each element such as a resistor, a capacitor, and a diode that does not affect the explanation of the function is omitted.
[0041]
The power failure monitoring circuit 20 has a voltage detector 25 for inputting an output voltage of 33 volts (+ 33 V) of the power supply circuit 30, particularly the 33 volt generation circuit 31a of the first power supply circuit 31, and the voltage detector 25. A Schmitt trigger type buffer BF1 is connected to the output end of. The output end of the buffer BF1 is connected to one end of the 2-input and AD1 and the D terminal of the D-type flip-flop FF, respectively. Specifically, this voltage detector 25 is composed of MB3761 manufactured by Fujitsu Limited, and monitors a voltage of 33 volts output from the 33 volt generation circuit 31a of the first power supply circuit 31, which is approximately 22 volts. When the voltage drops below, it is determined that a power failure has occurred, and the output is switched from low to high. By this output switching, the power failure signal 21 is output to the main control board C and the payout control board H, as will be described later.
[0042]
When a power failure occurs, it is necessary to stop the progress of the game control and execute the control end process. Therefore, until the end process is completed, the control system is connected to the main control board C and the payout control board H. The output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31 that supplies the drive voltage must maintain a voltage in the normal operating range (approximately 5 volts). Therefore, in this embodiment, the output voltage of the 33 volt generation circuit 31a of the first power supply circuit 31 is set so that a sufficient time for the termination process can be secured (specifically, a time of 9 ms or more can be secured). It is configured to output the power failure signal 21 when the voltage drops below approximately 22 volts. The processing time of the end processing and the time for maintaining the output voltage of 5 volts differ depending on the type of machine. Therefore, as a matter of course, the voltage value of about 22 volts triggered by the output of the power failure signal 21 in this embodiment fluctuates depending on the type of machine.
[0043]
Further, the power failure monitoring circuit 20 has a reset IC 26 for inputting the output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31, and a Schmitt trigger type buffer BF2 is connected to the output end of the reset IC 26. Has been done. The output end of the buffer BF2 is connected to one end of the two 2-input AND AD1 and AD3 and the CLR terminal of the two monostable multivibrators MM1 and MM2, respectively. The reset IC 26 outputs a low voltage for a predetermined time (9 ms in this embodiment) after the voltage of 5 volts, which is the drive voltage of the control system, is output from the 5-volt generation circuit 31c, and then maintains a high output. is there. As will be described later, when the power is turned on, the output of the reset IC 26 is output as a reset signal 22 to the control boards C, H, D, S, L, and B.
[0044]
The outputs of the voltage detector 25 and the reset IC 26 are input via the buffers BF1 and BF2, and the output ends of the AD1 are the input ends of the Schmitt trigger type inverters IV1 and IV2 and the B of the monostable multivibrator MM1 in the previous stage. It is connected to the terminal and the CLR terminal of the flip-flop FF, respectively. The outputs of the inverters IV1 and IV2 are output to the main control board C and the payout control board H as a power failure signal 21, respectively. Further, the Q bar terminal of the monostable multivibrator MM1 is connected to the B terminal of the subsequent monostable multivibrator MM2, and the Q bar terminal is connected to the CK terminal of the flip-flop FF and one end of the 2-input AND AD2. It is connected. The Q-bar terminal of the flip-flop FF is connected to the other end of the 2-input AND AD2. The A terminals of the monostable multivibrators MM1 and MM2 are all connected to the ground.
0045
The monostable multivibrators MM1 and MM2 are both composed of HC221 ICs. As shown in the truth table in FIG. 5, when a high signal is input to the CLR terminal, a high signal is always output from the Q bar terminal, and in that state, the input signal of the B terminal changes from low to high. When it starts up, the output of the Q bar terminal is set to low for a certain period of time (9 ms in this embodiment). That is, a 9 ms one-shot low pulse is output from the Q bar terminal. In this embodiment, the output time of the low pulse from the Q bar terminal is 9 ms, and the other terminals of the monostable multivibrators MM1 and MM2 are connected so as to perform the operation shown in the truth table of FIG. There is. Even if the signal input to the B terminal changes while the one-shot low pulse is being output from the Q bar terminal, the change is ignored and does not affect the output pulse of the Q bar terminal. In FIG. 5, the “X” mark in the table indicates that the state of the input signal does not matter.
[0046]
The flip-flop FF is composed of an IC of HC74. As shown in the truth table in FIG. 6, a high signal is output from the Q bar terminal when a low signal is input to the CLR terminal, and CK is output when a high signal is input to the CLR terminal and the D terminal. When the input signal of the terminal rises from low to high, the output of the Q bar terminal becomes low. In FIG. 6, the “X” mark in the table indicates that the state of the input signal does not matter.
[0047]
The output terminal of the AND AD2 connected to the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage and the Q bar terminal of the flip-flop FF is connected to one end of the 2-input AND AD3. As described above, the output signal of the reset IC 26 is input to the other input end of the AND AD3 via the buffer BF2. Further, five buffers BF3 to BF8 are connected to the output ends of the AND AD3, and the outputs of these five buffers BF3 to BF8 are used as reset signals 22 for the control boards C, H, D, S, and so on. It is output to L and B respectively.
0048
Next, with reference to FIGS. 7 to 9, the operation of the power failure monitoring circuit 20, that is, the output operation of the power failure signal 21 and the reset signal 22 will be described. FIG. 7 is a timing chart of the power failure monitoring circuit 20 when a power failure occurs (including the case where the power is turned off) after the power of the pachinko machine P is turned on and stable operation is performed.
[0049]
First, when the power is turned on, the output voltage of the 5-volt generation circuit 31c of the first power supply circuit 31 rises and reaches the voltage in the normal operating range (+ 5V normal), each IC of the power failure monitoring circuit 20 is in its initial state. Output the signal of. The reset IC 26 also starts operating, outputs a low signal for 9 ms, and then outputs a high signal (see BF2 output). This output is output as a reset signal 22 to the control boards C, H, D, S, L, and B via the AND AD3 and the buffers BF3 to BF8, and the rise of the reset signal 22 causes each control board to rise. C, H, D, S, L, B start operation. That is, when the 9 ms reset signal 22 is input to each of the control boards C, H, D, S, L, and B, the pachinko machine P starts operating.
0050
When a power failure occurs (or when the power is turned off), the output voltage of the 33 volt generation circuit 31a begins to gradually decrease. When this drops below approximately 22V, the output of the voltage detector 25 goes from low to high, and the output of the buffer BF1 goes high. During this time, since the output voltage of 5 volts of the 5-volt generation circuit 31c maintains a normal value, the reset IC 26 outputs high, and the output of the buffer BF2 is high. Therefore, when the output of the buffer BF1 becomes high, the output of the AND AD1 rises from low to high, and the outputs of the inverters IV1 and IV2 fall from high to low. This is output as a power failure signal 21 to the main control board C and the payout control board H that store the data in a backup manner.
0051
Further, when the output of the AND AD1 rises, a high signal is input to the CLR terminal of the monostable multivibrator MM1, so a one-shot low pulse that maintains low for 9 ms is output from the Q bar terminal. At the rise of the low pulse of 9 ms, a one-shot low pulse that maintains the low for 9 ms is further output from the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage, so that one input of the AND AD2 becomes low. , And the output of AD2 changes from high to low. As a result, the output of the AND AD3 also changes from high to low, and the reset signal 22 is output to each of the control boards C, H, D, S, L, and B via the buffers BF3 to BF8.
[0052]
The output of the buffer BF1 remains high if the power failure continues at the timing when 9 ms elapses from the output of the reset signal 22, that is, at the timing when the output of the Q bar terminal of the monostable multivibrator MM2 rises from low to high. Is. Therefore, since the output of the AND AD1 is also high, a high signal is input to the D terminal and the CLR terminal of the flip-flop FF, and when the output of the Q bar terminal of the monostable multivibrator MM2 input to the CK terminal rises. , The output of the Q bar terminal of the flip-flop FF is low. Since the output of this Q bar terminal is input to AND AD2, the output of AND AD2 is low even if the output of the Q bar terminal of the monostable multivibrator MM2 changes from low to high while the power failure continues. As a result, the reset signal 22 continues to output row while the power failure continues.
[0053]
In this way, after the power failure signal 21 is output, the output of the reset signal 22 is waited for 9 ms when the one-shot low pulse is output from the monostable multivibrator MM1 in the previous stage. During 9 ms, a power failure process (a game end process at the time of a power failure) can be executed. Therefore, since the operation of the game can be stopped after the end processing of the game is completed, the game can be normally restarted from the state before the power failure after the power failure is resolved.
0054
FIG. 8 is a timing chart of the power failure monitoring circuit 20 when a momentary power failure with an extremely short power failure time occurs. Even when a momentary power failure occurs as shown in FIG. 8, according to the power failure monitoring circuit 20 of this embodiment, the time of the power failure processing (game end processing) of 9 ms and the output time of the reset signal 22 of 9 ms are set. Can be secured.
0055
After the power failure occurred, the power failure was resolved while a 9ms one-shot low pulse was output from the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage, and the output voltage of the 33V generator circuit 31a was from 22V (+ 22V). As it increases, the output of the voltage detector 25 drops from high to low. As a result, the output of the buffer BF1 also falls from high to low, and the output of and AD1 becomes low. Then, the outputs of the inverters IV1 and IV2 rise from low to high, and the output of the power failure signal 21 is released.
0056
Since the output of And AD1 is also input to the CLR terminal of the flip-flop FF, when the output of And AD1 becomes low, the output of the Q bar terminal of the flip-flop FF is always regardless of the signal input to the CK terminal. Become high. Therefore, the output of the AND AD2 becomes high at the timing when the output of the Q bar terminal of the monostable multivibrator MM2 rises from low to high, and as a result, the output of the AND AD3 also becomes high, and the output of the AND AD3 also becomes high via the buffers BF3 to BF8. , The reset signal 22 output to each control board C, H, D, S, L, B is released.
[0057]
Here, the reset signal 22 is output when the output of the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage becomes low, but the output of the Q bar terminal is maintained for 9 ms, so that the power failure is extremely high. Even if the problem is solved in a short time, the output time of the reset signal 22 can be secured at least 9 ms. Therefore, even when a momentary power failure occurs, the control boards C, H, D, S, L, and B can be reliably reset.
0058.
As is clear from the circuit diagram of FIG. 3, even if the power failure is resolved while the one-shot low pulse is being output from the Q bar terminal of the monostable multivibrator MM1 in the previous stage, the two monostable multivibrators MM1 , MM2 outputs a one-shot low pulse of 9 ms each. Therefore, as in the above case, it is possible to secure a power failure processing (game end processing) time of 9 ms and an output time of the reset signal 22 of 9 ms. In this case, the output time of the power failure signal 21 is lengthened or shortened according to the duration of the power failure, but the main control board C and the payout control board H are configured to start the power failure process at the falling edge of the power failure signal 21. Therefore, even if the output time of the power failure signal 21 is shortened, the power failure process (the game end process in the event of a power failure) can be reliably executed.
[0059]
Similarly, while the one-shot low pulse is output from the Q bar terminal of the monostable multivibrator MM1 in the previous stage, even if the occurrence and elimination of the power failure are repeated, that is, the output of the buffer BF1 becomes high and low. Even if the changes are repeated in, the change in the input signal while the monostable multivibrators MM1 and MM2 are outputting a one-shot low pulse is ignored, so the two monostable multivibrators MM1 and MM2, respectively. A 9ms one-shot low pulse is output. Therefore, as in the above case, even if the occurrence and elimination of the power failure are repeated, the power failure processing (game end processing) time of 9 ms and the output time of the reset signal 22 of 9 ms can be secured. It is.
[0060]
FIG. 9 is a timing chart of the power failure monitoring circuit 20 when the output time of the power failure signal 21 is 18 ms or more. As shown in FIG. 9, according to the power failure monitoring circuit 20 of this embodiment, the output of the reset signal 22 is maintained for the duration of the power failure.
[0061]
After a power failure occurs, a 9ms one-shot low pulse is output from the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage, that is, at the timing when the output of the Q bar terminal of the monostable multivibrator MM2 rises from low to high. , The output of buffer BF1 remains high if the power outage continues. Therefore, since the output of the AND AD1 is also high, a high signal is input to the D terminal and the CLR terminal of the flip-flop FF, and when the output of the Q bar terminal of the monostable multivibrator MM2 input to the CK terminal rises. , The output of the Q bar terminal of the flip-flop FF is low. Since the output of this Q bar terminal is input to AND AD2, the output of AND AD2 is low even if the output of the Q bar terminal of the monostable multivibrator MM2 changes from low to high while the power failure continues. As a result, the reset signal 22 continues to output row while the power failure continues.
[0062]
After that, when the output voltage of the 33 volt generation circuit 31a becomes larger than 22 volt and the power failure is resolved, the output of the voltage detector 25 drops from high to low, and as a result, the output of and AD1 also becomes low. Then, the outputs of the inverters IV1 and IV2 rise from low to high, and the output of the power failure signal 21 is released.
[0063]
Further, when the output of the buffer BF1 becomes low due to the elimination of the power failure, the output of the AND AD1 also becomes low and the input of the CLR terminal of the flip-flop FF becomes low, so that the output of the Q bar terminal of the flip-flop FF becomes high. .. As described above, at this time, the output of the Q bar terminal of the monostable multivibrator MM2 in the subsequent stage is already high, so the output of And AD2 is also high, and the output of And AD3 is also high, and the buffer. The reset signal 22 output to each of the control boards C, H, D, S, L, and B is released via the BF3 to BF8.
[0064]
In this way, even if the reset signal 22 is output for 9 ms, its output is maintained if the power failure continues. Therefore, it is possible to prevent the resumption of the game during the power failure and resume the control of the game after the power failure is resolved.
[0065]
As described above, according to the pachinko machine P of the present embodiment, when the power failure is resolved, the power failure monitoring circuit is resolved even before the drive voltage (5 volts) of the control system is reduced. Since the reset signal 22 can be output from 20 to each of the control boards C, H, D, S, L, and B, the control of the game ended due to the power failure can be reliably resumed. Therefore, the pachinko machine P can continue to operate even if a momentary power failure occurs in which the power failure time is extremely short.
[0066]
Next, with reference to FIG. 10, the circuits around the reset terminal reset of the MPUs of the control boards C, H, D, S, L, and B will be described. Each control board C, H, D, S, L, B monitors whether or not the MPU is operating normally, and if the MPU is not operating normally, a reset signal is output to the MPU. Therefore, a watchdog circuit (watchdog timer IC27 in this embodiment) for returning the MPU to a normal state is mounted.
[0067]
In this embodiment, the circuit around the reset terminal RESET will be described by taking the lamp control board L as an example. FIG. 10 is a circuit diagram of a portion of the lamp control board L related to the watchdog timer IC27. In FIG. 10, for the sake of simplicity, the notation of each element such as a resistor, a capacitor, and a diode that does not affect the explanation of the function is omitted. As a matter of course, this circuit is mounted not only on the lamp control board L but also on all other control boards C, H, D, S, and B.
[0068]
The output end of the buffer BF7 of the power failure monitoring circuit 20 (see FIG. 4), that is, the output end of the reset signal 22 with respect to the lamp control board L of the power failure monitoring circuit 20 is connected to the input end of the buffer BF11 of the lamp control board L. There is. The output end of the buffer BF11 is connected to one end of the 2-input Noah NOR and the CLR terminal of the monostable multivibrator MM3 composed of the HC221. The output end of the Noah NOR is connected to the input end of the inverter IV11, and the output end of the inverter IV11 is connected to the reset terminal RESET of the MPU 28 of the lamp control board L.
[0069]
The TO terminal of the MPU 28 is connected to one end of the 2-input Nando NAND, and the Q bar terminal of the monostable multivibrator MM3 is connected to the other end of the Nando NAND. The output end of the Nando NAND is connected to one end of a 2200 pF capacitor C1 for generating a differential wave, and the other end of the capacitor C1 is connected to the WD terminal of the watchdog timer IC27 as a watchdog circuit. The RST terminal of the watchdog timer IC 27 is connected to the other end of the two-input Noah NOR described above.
[0070]
Here, the watchdog timer IC 27 inputs a high pulse having a pulse width of the shortest 3 μs to its WD terminal even once within 0.2 to 0.5 seconds (in this embodiment, within 0.2 seconds). If not, it is an IC for outputting a predetermined low pulse (reset pulse) from the RST terminal. In this embodiment, the TA8030S bipolar linear integrated circuit manufactured by Toshiba Corporation is used as the watchdog timer IC27. Further, the MPU 28 is programmed by software to periodically output a low pulse from the TO terminal (every 2 ms in this embodiment).
[0071]
As described above, the output of the TO terminal of the MPU 28 is connected to the WD terminal of the watchdog timer IC 27 via the NAND NAND and the capacitor C1. Therefore, when the MPU 28 is operating normally, a high pulse is input to the WD terminal every 2 ms, so that a low pulse (reset pulse) is not output from the RST terminal of the watchdog timer IC 27. On the contrary, when the MPU 28 is not operating normally, that is, when the MPU 28 is in an abnormal state, the low pulse is not output from the TO terminal of the MPU 28, so that the high pulse is not input to the WD terminal, and as a result, the watchdog A low pulse (reset pulse) is output from the RST terminal of the timer IC 27. This low pulse is input to the reset terminal RESET of the MPU 28, resets the MPU 28 in the abnormal state, and returns the MPU 28 to the normal state.
[0072]
Next, based on the timing chart of FIG. 11, the reset timing of the MPU 28 when a momentary power failure or the like occurs will be described. As described above, when a momentary power failure occurs, the drive voltage (5 volts) of the control system remains maintained in the normal operating range, so that before the reset signal 22 is output from the power failure monitoring circuit 20. In the state, the MPU 28 is operating normally, and a low pulse is periodically output from its TO terminal ((a) in FIG. 11). Therefore, the reset pulse is not output from the RST terminal of the watchdog timer IC27, and the output remains high.
[0073]
When the reset signal 22 is output from the power failure monitoring circuit 20 and the input of the buffer BF11 becomes low, the output of the inverter IV11 also becomes low and the reset signal is input to the reset terminal RESET of the MPU 28 ((b) in FIG. 11). ). While the reset signal is input to the MPU 28, the MPU 28 stops operating. Therefore, the low pulse is not output from the TO terminal, and the output remains high. Therefore, the output of the Nando NAND remains low, and the high pulse is not input to the WD terminal of the watchdog timer IC27.
[0074]
Every time this state continues for 0.2 seconds, a low pulse (reset pulse) for resetting the MPU 28 ((c) in FIG. 11) is output from the RST terminal of the watchdog timer IC27. In the state where the reset signal 22 is output, this reset pulse is absorbed by the Noah NOR and does not appear at the reset terminal RESET of the MPU 28.
[0075]
After that, when the reset signal 22 from the power failure monitoring circuit 20 is released ((d) in FIG. 11), the input of the CLR terminal of the monostable multivibrator MM3 rises, so a one-shot low pulse is output from this Q bar terminal. ((E) in FIG. 11) (see FIG. 5 for the operation of the MM3). The one-shot low pulse raises the output of the Nando NAND ((f) in FIG. 11), and a high pulse is input to the WD terminal of the watchdog timer IC27. As a result, the monitoring timer in the watchdog timer IC 27 is cleared.
[0076]
Further, when the reset signal 22 is released ((d) in FIG. 11), the input to the reset terminal RESET of the MPU 28 becomes high, and the MPU 28 starts operating. As a result, a low pulse is periodically output from the TO terminal of the MPU 28 and input to the WD terminal of the watchdog timer IC27 via the NAND NAND and the capacitor C1 ((g) in FIG. 11).
[0077]
In this way, when the reset signal 22 is output from the power failure monitoring circuit 20 while the drive voltage (5 volts) of the control system is within the normal operating range, the MPU 28 stops its operation, so that the watchdog timer IC 27 It is determined that the MPU 28 is abnormal, and a reset pulse is output from the RST terminal. When such a reset pulse is output after the reset signal 22 is released, the MPU 28 is reset twice, and the reset process of the MPU 28 is repeated twice. As a result, the start-up time of the MPU 28 is reached. It causes a delay. Since the lamp control board L operates based on the command transmitted from the main control board C, if the rise time after the input of the reset signal 22 is delayed, a command that cannot be received occurs and the lamp control board L cannot operate normally.
[0078]
However, according to the pachinko machine P of the present embodiment, as described above, when the reset signal 22 output from the power failure monitoring circuit 20 is released, a high pulse is output to the WD terminal of the watchdog timer IC 27 to output the watch dog timer IC 27. Since the monitoring timer inside is cleared, the reset pulse is not output from the RST terminal of the watchdog timer IC 27 after the reset signal 22 is released. Therefore, the reset process of the MPU 28 can be completed at one time, and the MPU 28 can be started up quickly. Therefore, it is possible to operate normally without causing omission of command reception.
[0079]
Next, a modified example of the circuit around the reset terminal reset of the MPU 28 will be described with reference to FIGS. 12 to 15. FIG. 12 is a circuit diagram around the reset terminal Reset, although an oscillation circuit 29 that oscillates at a predetermined cycle is used instead of the monostable multivibrator MM3, and FIG. 13 is a timing chart thereof. This oscillation circuit 29 is a known oscillation circuit configured by combining a capacitor, a resistor, a comparator, and the like, and outputs a high signal from the output terminal OUT when a high signal is input to the input terminal IN (FIG. 13). (A), this is a circuit that outputs an oscillation pulse oscillating at a predetermined frequency from the output terminal OUT when a low signal is input to the input terminal IN ((b) in FIG. 13).
[0080]
According to this modification, when the reset signal 22 is not output from the power failure monitoring circuit 20 ((a) in FIG. 13), a high signal is input to the input terminal IN, so that the output terminal OUT is high. A signal is output. As a result, a signal in which the output of the TO terminal of the MPU 28 is inverted is output from the Nando NAND, and this is input to the WD terminal of the watchdog timer IC 27 via the capacitor C1. Therefore, when the reset signal 22 is not output from the power failure monitoring circuit 20, as long as a low pulse is periodically output from the TO terminal of the MPU 28, that is, as long as the MPU 28 is operating normally, the watchdog timer IC 27 No reset pulse is output from the RST terminal.
[0081]
On the other hand, when the reset signal 22 is output from the power failure monitoring circuit 20 ((b) in FIG. 13), a low signal is input to the input terminal IN, so that the output terminal OUT oscillates at a predetermined frequency. A pulse is output. Since the operation of the MPU 28 is stopped by the input of the reset signal 22, the output of the TO terminal remains high. Therefore, a signal obtained by inverting the oscillation pulse of the oscillation circuit 29 is output from the Nando NAND, and this signal is input to the WD terminal of the watchdog timer IC 27 via the capacitor C1. Therefore, when the reset signal 22 is output from the power failure monitoring circuit 20, the monitoring timer in the watchdog timer IC 27 continues to be cleared. Therefore, even if the output of the reset signal 22 is released, the RST of the watchdog timer IC 27 is released. No reset pulse is output from the terminal, and the MPU 28 is not reset twice.
[882]
FIG. 14 is still another modification, in which the inverter IV12 is connected instead of the Nando NAND and the monostable multivibrator MM3 of FIG. 11, and the NPN type transistor TR is used to reset from the power failure monitoring circuit 20. When the signal 22 is output (when the output of the buffer BF11 is low), the supply of the drive voltage to the watchdog timer IC 27 is cut off and the watchdog timer IC 27 is stopped, but reset. It is a circuit diagram around the terminal RESET. FIG. 15 is the timing chart.
[0083].
According to this modification, when the reset signal 22 is not output from the power failure monitoring circuit 20 ((a) in FIG. 15), the high signal is output from the buffer BF11, so that the transistor TR is turned on. , A drive voltage of 5 volts is supplied to the watchdog timer IC27. When the MPU 28 is operating normally, a low pulse is periodically output from the TO terminal of the MPU 28, and the inverted low pulse is input from the inverter IV12 to the WD terminal of the watchdog timer IC27 via the capacitor C1. To. Therefore, when the reset signal 22 is not output from the power failure monitoring circuit 20, the reset pulse is not output from the RST terminal of the watchdog timer IC 27 as long as the MPU 28 is operating normally.
[0084]
On the other hand, when the reset signal 22 is output from the power failure monitoring circuit 20 ((b) in FIG. 15), a low signal is output from the buffer BF11, so that the transistor TR is turned off and the watchdog timer IC27 is connected. The supply of 5 volt drive voltage is cut off. As a result, the watchdog timer IC 27 stops operating, and the output of the RST terminal becomes low. Further, since the operation of the MPU 28 is stopped by the input of the reset signal 22, the output of the TO terminal remains high, and the inverted low signal is transmitted from the inverter IV12 via the capacitor C1 to the watchdog timer IC27. Is input to the WD terminal of. As described above, since the watchdog timer IC 27 has stopped operating, there is no effect even if a high pulse is not input to the WD terminal.
[0085]
When the output of the reset signal 22 is released ((c) in FIG. 15), the transistor TR is turned on and the drive voltage is supplied to the watchdog timer IC 27. As a result, the watchdog timer IC 27 is started, and after a predetermined time ((d) in FIG. 15) determined by the size of the resistor and the capacitor connected to each terminal of the watchdog timer IC 27, the output of the RST terminal is output. It becomes high ((e) of FIG. 15), and as a result, the output of Noah NOR becomes low, a high signal is output from the inverter IV11, and the MPU 28 starts operation.
0083.
As described above, according to the modification of FIG. 14, while the reset signal 22 is output from the power failure monitoring circuit 20, the supply of the drive voltage to the watchdog timer IC 27 is cut off and the watchdog timer IC 27 is stopped. Therefore, after the reset signal 22 is released, the reset pulse is not output from the RST terminal of the watchdog timer IC 27 in the form of double resetting the MPU 28. Therefore, the MPU 28 can be started up quickly.
[0087]
In the above embodiment, the control means according to claim 1 is mounted on each of the control boards C, H, D, S, L, and B, respectively, and the MPUs 11, 28, which are the execution bodies of the control on the control board, respectively. Are applicable to each.
[0088]
Although the present invention has been described above based on the examples, the present invention is not limited to the above examples, and it is easy that various improvements and modifications can be made without departing from the spirit of the present invention. It can be inferred.
[089]
For example, in the above embodiment, the circuits around the reset terminal SETT of the MPU in FIGS. 10 to 15 have been described by taking the lamp control board L as an example, but these circuits include the lamp control board L and the main control board C. , The payout control board H, the display control board D, the sound effect control board S, and the launch control board B.
[0090]
Further, in the power failure circuit 20 of the above embodiment (see FIG. 4), the power failure process (the process of ending the game at the time of a power failure) is completed within 9 ms. Therefore, after the power failure signal 21 is output, the monostable multivibrator MM1 in the previous stage The output time of the one-shot low pulse output from was set to 9 ms. However, when the execution time of the power failure process is 9 ms or more, the output time of the one-shot low pulse is changed according to the execution time of the power failure process. For example, if 220 ms is required to execute the power failure process, the output time of the one-shot low pulse output from the monostable multivibrator MM1 in the previous stage is set to 220 ms.
[0091]
The present invention may be carried out on a pachinko machine or the like of a type different from the above-described embodiment. For example, once a jackpot is hit, a pachinko machine (commonly known as a two-time right item, a three-time right item) that raises the expected value of the jackpot until multiple times (for example, two or three times) a big hit state occurs including that. It may be carried out as). Further, after the jackpot symbol is displayed, the pachinko machine may be put into a special gaming state on the condition that the ball is won in a predetermined area. Further, in addition to the pachinko machine, it may be implemented as various game machines such as a pachinko machine, a sparrow ball, a slot machine, a so-called pachinko machine and a slot machine.
[0092]
In the slot machine, for example, the symbol is changed by operating the operation lever in a state where a coin is inserted to determine the symbol effective line, and the symbol is stopped and confirmed by operating the stop button. It is a thing. Therefore, the basic concept of the slot machine is "provided with a variable display means for variablely displaying an identification information string composed of a plurality of identification information and then confirming and displaying the identification information, which is caused by the operation of a starting operation means (for example, an operation lever). Then, the fluctuation of the identification information is started, and the fluctuation of the identification information is stopped due to the operation of the stop operation means (for example, the stop button) or after a predetermined time elapses, and the definite identification information at the time of the stop is stopped. Is a slot machine equipped with a special game state generating means for generating a special game state advantageous to the player on the condition that is specific identification information. In this case, coins, medals, etc. are typical examples of the game medium. Is listed as.
[093]
Further, as a specific example of a gaming machine in which a pachinko machine and a slot machine are fused, a variable display means for displaying a variable display of a symbol sequence composed of a plurality of symbols and then confirming the symbol is provided, and a handle for launching a ball can be used. Some are not equipped. In this case, after a predetermined amount of balls are thrown in based on a predetermined operation (button operation), the symbol variation is started due to, for example, the operation of the operation lever, and for example, due to the operation of the stop button or a predetermined amount. As time elapses, the fluctuation of the symbol is stopped, and a jackpot state that is advantageous to the player is generated on the condition that the confirmed symbol at the time of the stop is the so-called jackpot symbol, and the player receives the lower tray. A large number of balls are paid out.
[0094]
A modification of the present invention is shown below. The game machine according to claim 1, wherein the reset prevention means clears the monitoring state of the monitoring means after the reset signal is output by the reset means. The control means does not operate while the reset signal is being output by the reset means, but after the reset signal is output, the reset prevention means clears the monitoring state by the monitoring means. Therefore, after the reset signal is output by the reset means, the reset signal is not output from the monitoring means due to the output of the reset signal, so that the control means can be quickly started up. The monostable multivibrator MM3 shown in FIG. 10 corresponds to this reset prevention means.
[0995]
The game machine according to claim 1, wherein the reset prevention means pseudo-outputs a normal operation signal of the control means to the monitoring means while the reset signal is output by the reset means. Amusement machine 2. The control means does not operate during the output of the reset signal by the reset means, but during that time, the normal operation signal of the control means is pseudo-output to the monitoring means by the reset prevention means, so that the control means operates normally in the monitoring means. Judge that it is. Therefore, after the reset signal is output by the reset means, the reset signal is not output from the monitoring means due to the output of the reset signal, so that the control means can be quickly started up. The oscillation circuit 29 shown in FIG. 12 corresponds to the reset prevention means.
[0906]
3. The game machine according to claim 1, wherein the reset prevention means stops the monitoring operation by the monitoring means during the output of the reset signal by the reset means. The control means does not operate while the reset signal is being output by the reset means, but during that time, the reset prevention means stops the monitoring operation of the monitoring means. Therefore, after the reset signal is output by the reset means, the reset signal is not output from the monitoring means due to the output of the reset signal, so that the control means can be quickly started up. The transistor TR shown in FIG. 14 corresponds to the reset prevention means.
[097]
4. The gaming machine 4 according to claim 1, wherein the monitoring means is configured by a watchdog circuit in any of the gaming machines 1 to 3. The watchdog circuit includes, in addition to the watchdog timer IC27 shown in the embodiment, one built in the MPU, one assembled by a plurality of electronic components, and the like.
[0998]
In any of the game machines or games 1 to 4 according to claim 1, the reset means outputs a power failure signal when a power failure occurs, and outputs a reset signal when the power failure is resolved after the output of the power failure signal. A game machine 5 characterized by being a device to be used.
[00099]
In any of the gaming machines or games 1 to 5 according to claim 1, the first power supply means for supplying the drive voltage to the reset means and the second power supply means for supplying the drive voltage to the monitoring means are separately separated. A game machine 6 characterized by being configured. According to such a configuration, even if a normal drive voltage is supplied to the monitoring means by the second power supply means, the normal drive voltage may not be supplied to the reset means by the first power supply means, and as a result, the normal drive voltage may not be supplied to the reset means. , A reset signal may be output from the reset means during the operation of the monitoring means.
[0100]
The game machines 1 to 6 are characterized in that they are provided with a non-volatile storage means for holding data even when the power supply is interrupted, and a clear switch for clearing the contents of the storage means. Game machine 7. The backup data can be cleared by the clear switch in the following cases, for example. (1) When the clear switch is operated. (2) When the power is turned on while the clear switch is operated. (3) When the power is turned off while the clear switch is operated. In this case, the backup data should be cleared in the end process, or the clear switch should be remembered when the power was turned off in the end process, and the backup data should be cleared when the power is turned on next time. You can do it. (4) When the clear switch is operated multiple times within the specified time. (5) When two or more clear switches are provided and the clear switches are operated in a predetermined order or at the same time.
[0101]
8. The gaming machine 8 according to claim 1, wherein the gaming machine is a pachinko machine in any of the gaming machines 1 to 7. Among them, the basic configuration of the pachinko machine is provided with an operation handle, and the ball is launched into a predetermined game area according to the operation of the operation handle, and the ball wins a prize in the operation port arranged at a predetermined position in the game area. As a necessary condition (or passing through the operating port), the identification information that is variablely displayed on the display device may be fixedly stopped after a predetermined time. In addition, when a special gaming state occurs, a variable winning device (specific winning opening) arranged at a predetermined position in the gaming area is opened in a predetermined manner to enable a ball to be won, and is valuable according to the number of winnings. Some are given value (including not only prize balls but also data written on a magnetic card).
[0102]
9. The gaming machine 9 according to claim 1, wherein the gaming machine is a slot machine in any of the gaming machines 1 to 8. Among them, the basic configuration of the slot machine is "provided with a variable display means for variablely displaying an identification information string composed of a plurality of identification information and then confirming and displaying the identification information, which is caused by the operation of a starting operation means (for example, an operation lever). Then, or after a predetermined time elapses, the fluctuation of the identification information is stopped, and a special gaming state advantageous to the player is generated on the condition that the definite identification information at the time of the stop is the specific identification information. It is a game machine equipped with a special game state generating means. In this case, coins, medals, and the like are typical examples of the game medium.
[0103]
10. The gaming machine 10 according to claim 1, wherein the gaming machine is a fusion of a pachinko machine and a slot machine in any of the gaming machines 1 to 7. Among them, as a basic configuration of the fused gaming machine, "a variable display means for variablely displaying an identification information string composed of a plurality of identification information and then confirming and displaying the identification information is provided, and a starting operation means (for example, an operation lever) is provided. The fluctuation of the identification information is started due to the operation, and the fluctuation of the identification information is stopped due to the operation of the stop operation means (for example, the stop button) or after a predetermined time elapses. A special gaming state generating means for generating a special gaming state advantageous to the player is provided on the condition that the definite identification information is the specific identification information, the ball is used as the game medium, and the identification information starts to fluctuate. In this case, a predetermined number of balls are required, and a large number of balls are paid out when a special gaming state occurs. "
[0104]
According to the gaming machine of the present invention, the control means is stopped while the reset signal is output from the reset means, and therefore, if the monitoring means is operating during that time, the control means is controlled. It is judged that the means is malfunctioning. However, in such a case, the reset prevention means prevents the monitoring means from outputting the reset signal to the control means. Therefore, after the reset means outputs the first reset signal, the monitoring means outputs the second reset signal. Is never output. Therefore, there is an effect that the reset process of the control means can be completed once and the start-up can be performed quickly.
[0105]
Further, by configuring the reset prevention means so as to clear the monitoring state of the monitoring means after the reset signal is output by the reset means, the control means does not operate during the output of the reset signal by the reset means, but the reset signal After the output, the reset prevention means clears the monitoring state by the monitoring means. Therefore, after the reset signal is output by the reset means, the reset signal is not output from the monitoring means due to the output of the reset signal, so that there is an effect that the control means can be started up quickly. ..
[0106]
Further, the first power supply means for supplying the drive voltage to the reset means and the second power supply means for supplying the drive voltage to the monitoring means can be separately configured. According to such a configuration, even if a normal drive voltage is supplied to the monitoring means by the second power supply means, the normal drive voltage may not be supplied to the reset means by the first power supply means, and as a result, the normal drive voltage may not be supplied to the reset means. , A reset signal may be output from the reset means during the operation of the monitoring means. However, even in such a case, the reset prevention means prevents the monitoring means from outputting the reset signal to the control means. Therefore, after the reset means outputs the first reset signal, the monitoring means outputs the second reset signal. Is never output. Therefore, there is an effect that the reset process of the control means can be completed once and the start-up can be performed quickly.
[Simple explanation of drawings]
FIG. 1 is a front view of a game board of a pachinko machine according to an embodiment of the present invention.
FIG. 2 is a block diagram schematically showing an electrical configuration of a pachinko machine.
FIG. 3 is a diagram showing a supply path of a drive voltage generated by a power supply circuit to each control board or the like.
FIG. 4 is a circuit diagram showing a schematic function of a power failure monitoring circuit.
FIG. 5 is a diagram showing a truth table of a monostable multivibrator composed of an IC of HC221.
FIG. 6 is a diagram showing a truth table of a D-type flip-flop composed of an IC of HC74.
FIG. 7 is a timing chart of a power failure monitoring circuit when a power failure occurs after the power of the pachinko machine is turned on and stable operation is performed.
FIG. 8 is a timing chart of a power failure monitoring circuit when a momentary power failure with an extremely short power failure time occurs.
FIG. 9 is a timing chart of a power failure monitoring circuit when the output time of a power failure signal is 18 ms or more.
FIG. 10 is a circuit diagram around a reset terminal of an MPU on a lamp control board.
11 is a timing chart of the circuit of FIG. 10. FIG.
FIG. 12 is a modified example of a circuit diagram around a reset terminal of an MPU on a lamp control board.
13 is a timing chart of the circuit of FIG. 12. FIG.
FIG. 14 is another modification of the circuit diagram around the reset terminal of the MPU of the lamp control board.
15 is a timing chart of the circuit of FIG. 14. FIG.
[Explanation of symbols]
11 MPU (control means) of the main control board
20 Power failure monitoring circuit (reset means)
21 Power failure signal 22 Reset signal 27 Watchdog timer IC (watchdog circuit) (monitoring means)
28 MPU (control means) of the lamp control board
29 oscillation circuit MM3 monostable multivibrator (reset preventing means)
TR transistor capacitor <br/> C main control board H payout control board D display control board S sound effect control board L lamp control board B launch control board P pachinko machine (game machine)